CN102099863A - 电阻变化型非易失性存储元件的写入方法及电阻变化型非易失性存储装置 - Google Patents
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Abstract
提供一种能够使电阻变化元件的动作窗口最大化的电阻变化元件的适当的写入方法。该写入方法是对根据被施加的电压脉冲的极性而可逆地转变为高电阻状态和低电阻状态的电阻变化型非易失性存储元件的写入方法，包括准备步骤(S50)和写入步骤(S51、S51a、S51b)；在准备步骤(S50)中，通过一边对电阻变化元件施加电压逐渐变大的电压脉冲一边测量电阻变化元件的电阻值，决定高电阻化开始的第1电压V1以及电阻值为最大的第2电压V2；在高电阻化步骤(S51a)中，通过对电阻变化元件施加具有第1电压V1以上且第2电压V2以下的电压Vp的电压脉冲，使电阻变化元件从低电阻状态(S52)转变为高电阻状态(S53)。
Description
技术领域
本发明涉及用于电阻值基于电信号可逆地变化的电阻变化型非易失性存储元件稳定地进行电阻变化的写入方法、以及具有这样的功能的电阻变化型非易失性存储装置，特别涉及将电阻变化型非易失性存储元件高电阻化时的写入方法及装置。
背景技术
近年来，具有使用电阻变化型非易失性存储元件(以下，单称作“电阻变化元件”)构成的存储器单元的电阻变化型非易失性存储装置(以下，单称作“非易失性存储装置”)的研究开发不断进展。所谓电阻变化元件，是具有电阻值根据电信号而可逆地变化的性质、而且能够将对应于该电阻值的数据非易失地存储的元件。
作为使用电阻变化元件的非易失性存储装置，一般已知有在正交配置的位线与字线的交点附近的位置处、将串联连接了MOS晶体管与电阻变化元件的、称作所谓的1T1R型的存储器单元以矩阵状阵列配置的非易失性存储装置。在1T1R型中，将2端子的电阻变化元件的一端连接在位线或源极线上，将另一端连接在晶体管的漏极或源极上。将晶体管的门极连接在字线上。将源极线与位线或字线平行地配置。
此外，作为另一种存储器单元结构，还一般已知有在正交配置的位线与字线的交点的位置处、将串联连接了二极管与电阻变化元件的、称作所谓的1D1R型的交叉点存储器单元以矩阵状阵列配置的非易失性存储装置。
以下，对代表性的以往的电阻变化元件进行说明(非专利文献1、专利文献1～3)。
首先，在非专利文献1中，公开了由使用过渡金属氧化物作为电阻变化元件的1T1R型存储器单元构成的非易失性存储器。它表示，过渡金属氧化物薄膜通常是绝缘体，为了使电阻值脉冲性变化而进行成型处理，能够形成可切换高电阻状态和低电阻状态的导电路径。这里，所谓“成型”，是对电阻变化元件的初始化，是用来使电阻变化元件从制造后的具有很高的电阻值的状态变化为能够对应于被施加的脉冲电压而可逆地转变为高电阻状态和低电阻状态的状态的处理，换言之，是用来使电阻变化元件从还没有作为电阻变化元件发挥功能的制造后的状态变化为能够作为电阻变化元件发挥功能的状态的处理，通常，在制造后仅实施一次。
图46是表示非专利文献1所示的成型开始电压的过渡金属氧化物膜厚依存性的特性图。作为过渡金属氧化物，表示了NiO、TiO2、HfO2、ZrO2的4种类的特性，成型开始电压取决于过渡金属氧化物的种类，过渡金属氧化物膜厚越厚则越高。因此，为了降低成型电压，优选的是选择NiO那样的过渡金属氧化物、将过渡金属氧化物膜厚薄膜化。这里，所谓“成型电压”，是指为了将电阻变化元件成型而施加的电压，所谓“成型开始电压”，是指将电阻变化元件成型所需要的最低的电压(作为绝对值，为最低的成型电压)。
此外，图47是表示同样在非专利文献1中公开的NiO的单极电阻变化特性的I-V特性图，如果在低电阻状态下施加约0.5V的复位电压，则转变为高电阻状态，如果在高电阻状态下施加约1.15V的设置电压(点A)，则转变为低电阻状态，在低电阻状态转变后(点A以后)，对电阻变化元件实施电流限制，以使得不会流过过量的电流。因此，在低电阻状态转变后，不会对电阻变化元件施加过量的电压。此外，在图47中，实线表示150℃、300小时烘烤前的电阻变化滞后，虚线表示150℃、300小时烘烤后的电阻变化滞后，在从高电阻状态转变为低电阻状态的点A以后限制了对电阻变化元件施加的电压的情况下，即使通过改变电压而反复使电阻变化滞后循环，也不显著地变化，表现出稳定地再现高电阻状态及低电阻状态的特性。
此外，在专利文献1中，表示了使用稀土类氧化物薄膜作为电阻变化元件的离子传导型非易失性存储元件。
图48是专利文献1所示的存储器单元的截面的示意图。
存储器单元是在高电导率的基板1(例如掺杂有P型的高浓度的杂质的硅基板1)上形成下部电极2、在该下部电极2上形成含有作为离子源的金属元素的离子源层3、在其上形成具有较高的电阻值的存储层4、形成上部电极6以使其通过形成在该存储层4上的绝缘层5上的开口连接在存储层4上而构成。
这里，作为在离子源层3中使用的材料，公开了CuTe、GeSbTe、AgGeTe等，作为存储层4的材料，公开了氧化钆等的稀土类元素氧化物等。此外，下部电极2、上部电极6可以使用TiW、TaN等的通常的半导体配线材料。进而，在存储层4的氧化钆中，将金属粒子例如Cu以不足以形成层的量添加，即以存储层4维持绝缘性或半绝缘性的程度添加。
关于向图48所示的存储器单元的写入方法，如果施加上部电极6的电位比下部电极2的电位低的负电压，则在存储层4内形成大量含有金属元素的导电路径，或者通过在存储层4内形成许多金属元素的缺陷，存储层4的电阻值变低，反之，如果施加上部电极6的电位比下部电极2的电位高的正电压，则在存储层4内已形成的、金属元素的导电路径或缺陷消失，存储层4的电阻值变高。
图49是图48的存储器单元的从初始状态起的I-V特性图，在最初的循环中，在较高的负电压下，从初始状态的高电阻状态转变为低电阻状态。设此时的电压为初始化电压Vo。并且，如果使正电位增大，则在消除电压Ve中，从低电阻状态转变为高电阻状态。进而，在第2次以后的循环中，在绝对值比初始化电压Vo小的记录电压Vr下，从高电阻状态转变为低电阻状态。
这样，在专利文献1中，公开了以下的初始化(成型)电压降低技术：通过在存储层4中添加金属粒子，在存储层4中形成金属元素的缺陷，在较低的电压下金属元素的离子容易地开始移动。因此，在离子移动后的空的部位中，新的离子从与存储层4接触离子源层3移动进入，所以这样的动作连续地发生，迅速地形成导电路径，能够以较低的电压进行初始化(成型)动作，维持存储器单元的可靠性。
此外，在专利文献2中，公开了使用电阻变化型存储元件的1T1R型存储器单元的多值写入方法。图50是用来说明根据这样的1T1R单元的MIS晶体管和电阻变化元件的静特性进行低电阻化动作点解析的图。如图50所示，电阻变化元件的I-V特性用直线表示，如果将比低电阻化阈值电压Vth高的电压施加在电阻变化元件上，则从高电阻状态转变为低电阻状态。此外，通过将MIS晶体管的门极电压VGS改变为VG3、VG2、VG1(VG3＜VG2＜VG1)，MIS晶体管的I-V特性变化。MIS晶体管的门极电压VGS越大，则电流越好地流动，开启电阻变低。并且，通过将MIS晶体管的门极电压VGS改变为VG3、VG2、VG1，低电阻化动作点也分别成为P3、P2、P1的不同的点，取与在动作点流动的电流值对应的低电阻值。这样，具有电阻变化元件的低电阻值水平通过控制MIS晶体管的门极电压VGS、控制I-V特性而能够自如地设置的特性，表示出能够应用到多值存储器中。
此外，在专利文献3中，公开了电阻变化元件的多值写入方法，图51是作为这样的电阻变化元件的金属绝缘膜(例如镁氧化膜)的电阻-电压特性图。表现出通过正电压施加而高电阻化、通过负电压施加而低电阻化的电阻变化特性。在正电压施加侧，在施加电压上升到临界电压以上之后，根据施加电压而回归的路径不同。具体而言，开关电压越高的电阻具有更高的电阻值而回归。这样，电阻变化元件的高电阻值水平通过设定多个开关电压、控制R-V特性，能够设置为希望的高电阻值。
[专利文献1]特开2006-351780号公报(图1、图3)
[专利文献2]特开2005-235360号公报(图4)
[专利文献3]特开2008-124471号公报(图2A)
[非专利文献1]I.G.Baeketal.，IEDM2004，p.587(Fig.5(b))
发明内容
这里，如果总结在背景技术中公开的以往的技术，则在非专利文献1中，表示过渡金属氧化物的某些通过电脉冲的施加而表现出非易失性的电阻变化现象。此外，公开了：为了产生该电阻变化现象，最初需要进行绝对值比用于然后的电阻变化的控制电压高的电压施加，这能够用相对于初始的绝缘状态的非常高电阻的状态、以能够发生电阻变化的水平形成导电路径的模型说明。进而，公开了：使用这些过渡金属氧化物的电阻变化元件如果在成型后施加超过规定的阈值电压的电信号则发生可逆的电阻变化，但是有能够仅通过一方向的电压极性来控制的单极型、和能够通过不同的电压极性的电压施加来控制的双极性型的两种。
在专利文献1中，表示了即使是由与过渡金属氧化物不同的材料构成的离子导电型电阻变化元件也能够进行同样的成型及电脉冲带来的电阻变化。
在专利文献2中，表示了电阻变化元件的低电阻化的控制方法。公开了：当到达了规定的电压时，从高电阻变化为低电阻，取决于此时流到电阻变化元件中的电流量的大小而决定低电阻状态的电阻值，通过利用该现象控制门极电压而能够向多值存储器应用。
在专利文献3中，报告了存在高电阻值水平由在高电阻化时对电阻变化元件施加的电压值唯一决定的现象。
这样，能够通过将过渡金属氧化物等某些材料用电极夹着的简单的构造构成电阻变化型非易失性存储元件，这通过在初始时实施高电压的成型，然后仅通过施加短脉冲的电信号就能够可逆地稳定地控制低电阻状态和高电阻状态，并且它们的状态是非易失性的。并且，通过将这些电阻变化型非易失性存储元件作为存储器单元使用，与例如闪存存储器等一般已知的非易失性存储器相比，能够期待能够构成高速且低成本的存储器。
本发明者们按照上述公开内容，作为电阻变化型非易失性存储装置之一而使用作为过渡金属之一的钽(Ta)，研究了由该缺氧型氧化物(氧化钽)的电阻变化层和开关元件构成了存储器单元的电阻变化型非易失性存储装置。
这里，所谓的缺氧型氧化物，是指氧根据化学计量组成为不足的氧化物。用作为过渡金属之一钽的例子来说，作为具有化学计量组成的氧化物有Ta2O5。在该Ta2O5中，氧含有钽的2.5倍，如果用含氧率表现，则为71.4％。当表现含氧率比该含氧率71.4％低的状态的氧化物、即TaOx时，将具有满足0＜x＜2.5的非化学计量组成的钽氧化物(以下将钽氧化物简记作Ta氧化物)称作缺氧型的Ta氧化物。特别是，如在作为关联专利的国际公开第2008/059701号(专利文献4)中公开那样，在0.8≤x≤1.9的范围中能够得到良好的电阻变化动作，该范围作为x的范围是优选的。
作为用来说明课题的准备，说明对将缺氧型的Ta氧化物(TaO1.54)作为电阻变化层的电阻变化元件通过实验得到的某些特性。
图52是表示以往的使用电阻变化元件的1T1R型存储器单元的结构(1位的结构)的剖视图。如图52所示，1T1R型存储器单元500由晶体管317和电阻变化元件300构成。
在半导体基板301上，依次形成有第1N型扩散层区域302a、第2N型扩散层区域302b、门极绝缘膜303a、门极电极303b、第1导通孔304、第1配线层305、电阻膜用第1导通孔510、电阻变化元件300、电阻膜用第2导通孔511、第2导通孔306、第2配线层307、第3导通孔308、第3配线层311。
这里，设与电阻膜用第2导通孔511连接的第2配线层307为上部电极端子A，设与电阻膜用第1导通孔510连接的第1配线层305为下部电极端子B，将第3配线层311定义为下部电极侧端子C。
半导体基板301的电压是0V，被从0V电源线(未图示)以一般周知的结构供给。
图52的右上的图是电阻变化元件300的放大图。电阻变化元件300在电阻膜用第1导通孔510上以三明治状形成有下部电极300a、作为缺氧型Ta氧化物(TaO1.54)的电阻变化层300b、上部电极300c，还连到与第2配线层307连接的电阻膜用第2导通孔511上。这里，电阻变化层300b为，面积：0.25μm2(＝0.5μm×0.5μm)，膜厚：50nm，晶体管317为，NMOS晶体管的门极宽W：0.44μm，门极长L：0.18μm，以及门极绝缘膜303a的膜厚Tox：3.5nm。
下部电极300a由TaN构成，上部电极300c由以容易发生电阻变化的Pt为主成分的电极材料构成。
在该电阻变化元件300中，具有以下的电阻变化特性：如果对上部电极300c以下部电极300a为基准施加发生电阻变化的阈值电压以上的正电压，则在上部电极300c界面上发生氧化，从低电阻状态转变为高电阻状态，反之，如果对上部电极300c以下部电极300a为基准施加发生电阻变化的阈值电压以下的负电压，则在上部电极300c界面附近的电阻变化层300b中发生还原反应，从高电阻状态转变为低电阻状态。这样的做成了将上部电极300c和下部电极300a用不同的材料构成的异电极构造的电阻变化元件300能够对应于电极材料而唯一地决定高电阻化或低电阻化的电阻变化、与施加的脉冲电压的极性方向的关系，该结果在以得到具有可逆而稳定的改写特性的、利用电阻变化现象的非易失性存储元件为目的而由本发明者们发明的、作为关联专利申请的国际公开第2009/050833号(专利文献5)中已详细地说明。
图53是表示在对图52所示的1T1R型存储器单元500在初始进行通过高电压脉冲施加的成型之后、将引起低电阻化的脉冲电压和引起高电阻化的脉冲电压对特定的1位交替地持续施加时的、每次的电阻值(电阻测量电压为0.4V)的曲线图。横轴表示施加的电脉冲的数量，纵轴表示电阻值。另外，所谓电阻测量电压，是为了测量电阻变化元件的电阻值而对电阻变化元件施加的电压，是引起电阻变化(高电阻状态与低电阻状态之间的转变)的阈值电压以下的电压。
更详细地讲，在图53中，对图52所示的1T1R型存储器单元500的门极电极303b施加门极电压Vg＝2.4V，最开始处于约8.8kΩ的低电阻状态LR，通过对上部电极端子A进行+2.4V的脉冲电压(脉冲宽度50ns)的施加(此时，对下部电极侧端子C施加接地电位)、即通过+2.4V的正脉冲电压施加而变化为约222kΩ的高电阻状态HR，接着，通过对下部电极侧端子C进行+2.4V的脉冲电压(脉冲宽度50ns)的施加(此时，对上部电极端子A施加接地电位)、即-2.4V的负脉冲电压施加而变化为约8.9kΩ的低电阻状态LR之后，表现出反复进行相对于下部电极侧端子C对上部电极端子A施加正脉冲电压带来的高电阻化、和相对于下部电极侧端子C对上部电极端子A施加负脉冲电压施加带来的低电阻化。
这样，在作为过渡金属之一的钽的氧化物中，也表现双极型的电阻变化特性，进而，能够确认能够以几十ns的短脉冲高速地改写电阻值的特征。此外，详细情况省略，但也确认通过电阻变化得到的低电阻值取决于门极电极303b的电压及晶体管317的沟道宽度(未图示)的大小、在低电阻化时流过的电流量而决定的现象，具有与在专利文献2中公开的性质共通的特征。
图54是在图53中进一步增加了脉冲施加次数的情况下(正脉冲和负脉冲各施加300次)的HR和LR的电阻值的正态期望值绘制图。横轴表示HR和LR的电阻值(电阻测量电压是0.4V)，纵轴表示在用正态分布拟合时、表示其离散的程度的正态期望值。
如图54所示，发现了尽管使相同的1位在相同条件下、交替地连续进行低电阻化和高电阻化而进行电阻变化动作、高电阻状态和低电阻状态也都不是设定为相同的电阻值、而被以统计性分布离散设定的、以往不为所知的现象。特别是，高电阻状态的离散较大。这在使用电阻变化型存储元件构成电阻变化型存储装置的情况下，如何使由高电阻状态HR的最小值和低电阻状态LR的最大值规定的窗口(窗)C最大化在读出动作中是重要的，但在将许多电阻变化型存储元件集成而构成的情况下，还加上了以往周知的各个位的制造离散因素。结果，该窗口C更窄，所以发现误读出、读出速度的下降等、对于稳定动作成为较大的问题。
本发明是鉴于这样的情况而做出的，目的是提供一种能够使电阻变化元件的动作窗口最大化的电阻变化元件的适当的写入方法和具有这样的功能的电阻变化型非易失性存储装置。
为了达到上述目的，有关本发明的写入方法，是对根据被施加的电压脉冲的极性而可逆地转变为高电阻状态和低电阻状态的电阻变化型非易失性存储元件的写入方法，上述电阻变化型非易失性存储元件具有以下的特性：在被施加具有第1电压值以上的绝对值的电压的情况下从低电阻状态转变为高电阻状态，在被施加绝对值比上述第1电压大的第2电压的情况下成为具有最大的电阻值的高电阻状态，在被施加绝对值比上述第2电压大的第3电压的情况下成为具有比上述最大的电阻值低的电阻值的高电阻状态；上述第1电压、上述第2电压及上述第3电压都是第1极性的电压；上述写入方法包括：高电阻化步骤，通过对上述电阻变化型非易失性存储元件施加上述第1极性的电压脉冲，使上述电阻变化型非易失性存储元件从低电阻状态转变为高电阻状态；低电阻化步骤，通过对上述电阻变化型非易失性存储元件施加第2极性的电压脉冲，使上述电阻变化型非易失性存储元件从高电阻状态转变为低电阻状态；在上述高电阻化步骤中，施加绝对值是上述第1电压以上、并且是上述第2电压以下的电压脉冲。
由此，在高电阻化步骤中，施加其电阻值为最大的第2电压以下的电压，所以能避免施加超过第2电压(因进入到单极区域中而电阻值下降)的情况，能够使电阻变化型非易失性存储元件的高电阻状态下的电阻值最大化。由此，能够使电阻变化型非易失性存储元件的动作窗口最大化。
这里，优选的是，还包括通过一边对上述电阻变化型非易失性存储元件施加电压的绝对值逐渐变大的电压脉冲一边测量上述电阻变化型非易失性存储元件的电阻值、决定上述第1电压及上述第2电压的准备步骤；在上述高电阻化步骤中，使用在上述准备步骤中决定的上述第1电压及上述第2电压施加上述电压脉冲。由此，通过由实测确定第1及第2电压，能够可靠地决定高电阻化步骤中的适当的电压。
另外，作为高电阻化步骤中的最大电压而限制为上述第2电压的理由是因为，上述电阻变化型非易失性存储元件具有以下的特性：在一旦被施加了其绝对值比上述第2电压大的上述第3电压的电压脉冲的情况下，然后不论是由上述高电阻化步骤施加了怎样的电压的电压脉冲的情况，高电阻状态下的电阻值都比上述最大的电阻值低。
这里，优选的是，在上述电阻变化型非易失性存储元件具有第1缺氧型的过渡金属氧化物层、和具有比上述第1缺氧型的过渡金属氧化物层高的含氧率的第2缺氧型的过渡金属氧化物层的情况下，在上述高电阻化步骤中，以上述第1缺氧型的过渡金属氧化物层的电位为基准对上述第2缺氧型的过渡金属氧化物层施加具有正的电压的电压脉冲。
此外，为了达到上述目的，有关本发明的电阻变化型非易失性存储装置，是使用电阻变化型非易失性存储元件电阻变化型非易失性存储装置，具备：存储器单元阵列，由串联连接能够根据被施加的电压脉冲的极性而可逆地转变为高电阻状态和低电阻状态的电阻变化型非易失性存储元件和开关元件的多个存储器单元构成；选择部，从上述存储器单元阵列之中选择至少1个存储器单元；写入部，对包含在由上述选择部选择的存储器单元中的电阻变化型非易失性存储元件，产生用来使其从低电阻状态转变为高电阻状态的高电阻化用电压脉冲、或产生用来使其从高电阻状态转变为低电阻状态的低电阻化用电压脉冲；读出部，判断包含在由上述选择部选择的存储器单元中的电阻变化型非易失性存储元件是高电阻状态还是低电阻状态；上述电阻变化型非易失性存储元件具有以下的特性：在被施加具有第1电压值以上的绝对值的电压的情况下从低电阻状态转变为高电阻状态，在被施加绝对值比上述第1电压大的第2电压的情况下成为具有最大的电阻值的高电阻状态，在被施加绝对值比上述第2电压大的第3电压的情况下成为具有比上述最大的电阻值低的电阻值的高电阻状态；上述第1电压、上述第2电压及上述第3电压都是相同极性的电压；上述写入部产生是上述第1电压的绝对值以上、并且是上述第2电压的绝对值以下的电压脉冲作为上述高电阻化用电压脉冲。
由此，在高电阻化步骤中，施加其电阻值为最大的第2电压以下的电压，所以能避免施加超过第2电压(因进入到单极区域中而电阻值下降)的情况，能够使电阻变化型非易失性存储元件的高电阻状态下的电阻值最大化。由此，能够使电阻变化型非易失性存储元件的动作窗口最大化。
另外，作为高电阻化步骤中的最大电压而限制为上述第2电压的理由是因为，上述电阻变化型非易失性存储元件具有以下的特性：在一旦被施加了其绝对值比上述第2电压大的上述第3电压的电压脉冲的情况下，然后不论是在上述高电阻化步骤中施加了具有怎样的绝对值的电压脉冲的情况，高电阻状态下的电阻值都比上述最大的电阻值低。
这里，优选的是，在上述电阻变化型非易失性存储元件具有第1缺氧型的过渡金属氧化物层、和具有比上述第1缺氧型的过渡金属氧化物层高的含氧率的第2缺氧型的过渡金属氧化物层的情况下，上述写入部以上述第1缺氧型的过渡金属氧化物层的电位为基准，对上述第2缺氧型的过渡金属氧化物层产生具有正的电压的电压脉冲，作为上述高电阻化用电压脉冲，以上述第2缺氧型的过渡金属氧化物层的电位为基准，对上述第1缺氧型的过渡金属氧化物层产生具有正的电压的电压脉冲，作为上述低电阻化用电压脉冲。例如，在上述第1缺氧型的过渡金属氧化物层是具有用TaOx表示的组成的层、上述第2缺氧型的过渡金属氧化物层是具有用TaOy(其中，x＜y)表示的组成的层的情况下符合。
此外，优选的是以下的结构：还具有多个位线和多个源极线；上述多个存储器单元分别连接在上述多个位线的一个与上述多个源极线的一个之间；上述选择部具有选择上述多个源极线的至少一个的行选择部、和选择上述位线的至少一个的列选择部；上述读出部经由上述列选择部与上述电阻变化型非易失性存储元件连接；上述写入部以由上述列选择部选择的位线的电位为基准，对由上述行选择部选择的源极线产生上述高电阻化用电压脉冲，或者以由上述行选择部选择的源极线的电位为基准对由上述列选择部选择的位线产生上述高电阻化用电压脉冲。
具体而言，优选的是，上述多个存储器单元以2维状配置；上述电阻变化型非易失性存储装置还具有按照上述多个存储器单元的各行设置的多个字线；上述多个字线分别连接在包含于构成对应的行的存储器单元中的开关元件的控制端子上；上述行选择部还从上述多个字线之中选择与所选择的上述源极线对应的字线；上述写入部将由上述行选择部选择的源极线固定为基准电位，并且在经由由上述行选择部选择的字线将开关元件设为ON状态后，对由上述列选择部选择的位线施加上述高电阻化用电压脉冲。
由此，对从以2维状配置的多个存储器单元中选择的存储器单元内的电阻变化型非易失性存储元件可靠地施加电压被控制的高电阻化用的电压脉冲，能够确保较大的动作窗口。
根据本发明的电阻变化型非易失性存储元件的写入方法及电阻变化型非易失性存储装置，在对各存储器单元进行高电阻化时，通过以不超过极大点的适当的高电阻化脉冲电压高电阻化，能够将可转变的高电阻值水平控制得更高，能够扩大低电阻状态和高电阻状态的动作窗口，高速读出及数据可靠性能够提高，能够大幅地降低误读出发生的可能性。
附图说明
图1是表示作为本发明的基础数据的非易失性存储元件的基本构造的示意图。
图2是表示附加了作为本发明的基础数据1的固定电阻的电阻变化元件的结构的图。
图3A的(a1)～(a3)是表示作为本发明的基础数据的电阻值与施加脉冲电压的关系的图。
图3B的(b1)～(b3)是表示作为本发明的基础数据的电阻值与施加脉冲电压的关系的图。
图3C的(c1)～(c3)是表示作为本发明的基础数据的电阻值与施加脉冲电压的关系的图。
图3D的(d1)～(d3)是表示作为本发明的基础数据的电阻值与施加脉冲电压的关系的图。
图3E的(e1)～(e3)是表示作为本发明的基础数据的电阻值与施加脉冲电压的关系的图。
图4是有关本发明的实施方式的脉冲RV特性的测量流程图。
图5是表示作为本发明的基础数据的1T1R型存储器单元的结构的图。
图6的(a)、图6的(b)是表示本发明的1T1R型存储器单元的两种基本单元构造的剖视图。
图7的(a)～图7的(c)是表示作为本发明的基础数据的1T1R型存储器单元的电阻值与施加脉冲电压的关系的图。
图8的(a)～图8的(c)是表示作为本发明的基础数据的1T1R型存储器单元的电阻值与施加脉冲电压的关系的图。
图9是表示作为本发明的基础数据的1T1R型存储器单元的电阻值与电脉冲施加次数的关系的图。
图10的(a)～图10的(c)是表示对作为本发明的基础数据的1T1R型存储器单元实施了软成型的情况下的电阻值与施加脉冲电压的关系的图。
图11是表示对作为本发明的基础数据的1T1R型存储器单元实施了软成型的情况下的电阻值与电脉冲施加次数的关系的图。
图12的(a)、图12的(b)是包括表现了本发明的必要构成条件的电阻变化元件的存储器单元的示意图。
图13是用来说明本发明的软成型时的各电阻状态的关系的图。
图14是本发明的成型电压Vb的累积概率分布图。
图15的(a)～图15的(i)是用来说明本发明的软成型的推测机制的图。
图16是用来说明本发明的写入方法的图。
图17是有关本发明的第1实施方式的电阻变化型非易失性存储装置的结构图。
图18是表示有关本发明的实施方式的读出放大器的结构的一例的电路图。
图19是用来说明有关本发明的实施方式的读出放大器判断水平的图。
图20是表示有关本发明的第1实施方式的写入电路的结构的一例的电路图。
图21是表示有关本发明的第1实施方式的升高写入脉冲电压施加波形的时间图图。
图22是表示有关本发明的第1实施方式的各动作模式中的各节点的设定电压一览的图。
图23是有关本发明的实施方式的电阻变化型非易失性存储装置的软成型流程图。
图24的(a)～图24的(c)是有关本发明的第1实施方式的电阻变化型非易失性存储装置的动作定时说明图。
图25是有关本发明的第1实施方式的电阻变化型非易失性存储装置的软成型动作定时说明图。
图26是有关本发明的第2实施方式的电阻变化型非易失性存储装置的结构图。
图27是表示有关本发明的第2实施方式的可变电压发生电路的结构的一例的电路图。
图28是表示有关本发明的第2实施方式的升高写入脉冲电压施加波形的时间图。
图29是表示有关本发明的第2实施方式的各动作模式中的各节点的设定电压一览的图。
图30的(a)～图30的(c)是有关本发明的第2实施方式的电阻变化型非易失性存储装置的动作定时说明图。
图31是有关本发明的第2实施方式的电阻变化型非易失性存储装置的软成型动作定时说明图。
图32是有关本发明的第3实施方式的电阻变化型非易失性存储装置的结构图。
图33是表示有关本发明的第3实施方式的写入电路的结构的一例的电路图。
图34是表示有关本发明的第3实施方式的降低写入脉冲电压施加波形的时间图。
图35是表示有关本发明的第3实施方式的各动作模式中的各节点的设定电压一览的图。
图36是有关本发明的第3实施方式的电阻变化型非易失性存储装置的软成型流程图。
图37的(a)～图37的(c)是有关本发明的第3实施方式的电阻变化型非易失性存储装置的动作定时说明图。
图38是有关本发明的第3实施方式的电阻变化型非易失性存储装置的软成型动作定时说明图。
图39是有关本发明的第4实施方式的电阻变化型非易失性存储装置的结构图。
图40是有关本发明的第5实施方式的电阻变化型非易失性存储装置的结构图。
图41是表示有关本发明的第5实施方式的成型电路的结构的一例的电路图。
图42的(a)、图42的(b)是用来说明有关本发明的第5实施方式的成型电路的动作的电路图。
图43的(a)、图43的(b)是用来进行有关本发明的第5实施方式的成型时的动作点解析的I-V特性示意图。
图44(a)～图44(c)是有关本发明的第5实施方式的电阻变化型非易失性存储装置的动作定时说明图。
图45是有关本发明的第6实施方式的电阻变化型非易失性存储装置的结构图。
图46是表示以往的电阻变化型非易失性存储器中的成型电压的过渡金属氧化物膜厚依存性的特性图。
图47是以往的电阻变化型非易失性存储器的I-V特性图。
图48是以往的电阻变化型非易失性存储元件中的存储器单元的截面的示意图。
图49是以往的电阻变化型非易失性存储元件的从初始状态起的I-V特性图。
图50是用来说明以往的1T1R单元根据MIS晶体管和电阻变化元件的静特性进行的低电阻化动作点解析的图。
图51是在以往的电阻变化元件中设定了多个开关电压的情况下的电阻-电压特性图。
图52是以往的1T1R型存储器单元的剖视图。
图53是表示以往的1T1R型存储器单元的电阻值与电脉冲施加次数的关系的图。
图54是表示以往的1T1R型存储器单元的电阻值与脉冲变化的正态期望值的关系的图。
具体实施方式
以下，参照附图对本发明的实施方式详细地说明。
[第1实施方式]
本发明的第1实施方式的电阻变化型非易失性存储装置是将电阻变化元件与MOS晶体管串联连接而成的1T1R型的非易失性存储装置，能够进行使电阻变化元件的高电阻值水平能够控制的成型方法、和对电阻变化元件适当的高电阻化脉冲电压施加，由此，提供高电阻状态和低电阻状态较大的动作窗口。
[串联连接了本发明的基础数据1固定电阻元件的电阻变化膜的特性]
作为说明的准备，说明关于在本发明的电阻变化型非易失性存储装置中使用的电阻变化元件的基础性的数据。
图1是表示在本实验中使用的电阻变化元件的基本构造的示意图。如图1所示，电阻变化元件100将下部电极100a、电阻变化层100b、上部电极100c形成为三明治状，从下部电极100a引出下部电极端子B，从上部电极100c引出上部电极端子A。这里，下部电极100a由TaN构成，上部电极100c由以不易引起电阻变化的Pt为主成分的电极材料构成。
此外，电阻变化层100b具有接触在下部电极100a上的第1缺氧型钽氧化物层100b-1(TaOx：X＝1.54)、以及接触在上部电极100c上的第2缺氧型钽氧化物层100b-2(TaOy：y＝2.47)。
第2缺氧型钽氧化物层100b-2(TaO2.47)在上部电极100c的制造工序前对通过溅镀成膜的第1缺氧型钽氧化物层100b-1(TaO1.54)的表面实施等离子氧化处理而制作，因此，与第1缺氧型钽氧化物层100b-1(TaO1.54)相比含氧率较高，即电阻值变高。因此，在该电阻变化元件100中，初始电阻变得非常高(＞10MΩ)，所以为了进行电阻变化动作，需要通过施加较高的成型电压(低电阻化电压)而形成导电路径。
在成型后，在该电阻变化元件100中，具有以下的电阻变化特性：如果对上部电极100c以下部电极100a为基准施加发生电阻变化的阈值电压以上的正电压，则在上部电极100c界面发生氧化，从低电阻状态转变为高电阻状态，反之，如果对上部电极100c以下部电极100a为基准施加发生电阻变化的阈值电压以下的负电压，则在上部电极100c界面发生还原，从高电阻状态转变为低电阻状态。这样的设有高电阻层(TaO2.47)的电阻变化元件100具有可逆而稳定的改写特性，在以得到利用电阻变化现象的非易失性存储元件为目的而由本发明者们发明、作为关联专利的国际公开第2010/021134号(专利文献6)详细地说明。
这里，将在本实验中使用的电阻变化元件100的尺寸、第1钽氧化物层(TaOx层)的膜厚及含氧率x、和第2钽氧化物层(TaOy层)的膜厚及含氧率y汇总在表1中。
[表1]
接着，对关于电阻变化元件100的实验进行说明。
图2是本实验的评价电路的电路图，取将1kΩ的固定电阻元件串联地连线在图1的电阻变化元件100上的单元结构。在图2中，对于与图1相同的构成要素使用相同的标号而省略说明。在图2所示的评价电路中，为了研究1T1R型存储器单元特性，是将存储器单元晶体管用固定电阻元件代用的模拟构造的元件，采取作为固定电阻而附加了1kΩ的基础数据取得用的单元结构，没有与固定电阻的电阻变化元件100连接的一方的端子被作为下部电极侧端子D引出。
图3A(a1)～图3A(a3)、图3B(b1)～图3B(b3)、图3C(c1)～图3C(c3)、图3D(d1)～图3D(d3)、图3E(e1)～图3E(e3)是在图2所示的评价电路中在各种各样的条件下施加了电压脉冲时的电阻变化元件的从初始状态起的脉冲施加R-V特性图。另外，这些图是表示施加了规定的脉冲后的电阻值的状态的特性图，以后也称作脉冲RV。横轴是施加在图2的评价电路的上部电极端子A与下部电极侧端子D间的脉冲电压V(脉冲宽度100ns)，下部电极侧端子D被固定在接地电位。这里，以下部电极侧端子D为基准，将对上部电极端子A施加正电压的方向显示为正脉冲电压施加，反之将对上部电极端子A施加负电压的方向显示为负脉冲电压施加。此外，纵轴表示各脉冲电压施加后的上部电极端子A与下部电极侧端子D间的电阻值，电阻测量电压用+0.4V实施。
图4是用来得到图3A(a1)～图3A(a3)、图3B(b1)～图3B(b3)、图3C(c1)～图3C(c3)、图3D(d1)～图3D(d3)、图3E(e1)～图3E(e3)所示的脉冲RV特性的测量流程图。另外，这里关于具体的数值说明，取图3A(a1)为例进行说明。
1)VP＝0V～-1.85V
如图4所示，最开始，将脉冲电压VP设定为开始电压Vsn(在图3A(a1)中是约-0.07V)(S1：第1步骤)，判断脉冲电压VP是否比0V小、并且是最小负电压Vnm(在图3A(a1)中是-1.85V)以上(S2：第2步骤)，在判断结果是真(Yes)的情况下，使用设定的脉冲电压VP，对图2所示的评价电路，施加LR化负脉冲电压(约-0.07V，脉冲宽度100ns)(S3：第3步骤)。然后，对上部电极端子A和下部电极侧端子D间施加+0.4V，测量电阻值(S4：第4步骤)。接着，将脉冲电压VP减少-Vstep1(在图3A(a1)中，Vstep1＝约0.07V)，设定为约-0.14V(S5：第5步骤)。然后，重复第2步骤(S2)到第5步骤(S5)，直到脉冲电压VP变得比最小负电压Vnm小。在第2步骤(S2)中脉冲电压VP变得比最小负电压Vnm小的情况下(VP＜Vnm)，转移到第6步骤(S6)。
2)VP＝-1.85V～0V
在转移到第6步骤(S6)后，将脉冲电压VP设定为之前设定的脉冲电压VP(在图3A(a1)中为约-1.89V)+2Vstep1(在图3A(a1)，新设定的VP＝约-1.75V)。接着，判断脉冲电压VP是否比0V小、并且是最小负电压Vnm以上(S7：第7步骤)，在判断结果是真(Yes)的情况下，使用设定的脉冲电压VP，对图2所示的评价电路施加LR化负脉冲电压(约-1.75V，脉冲宽度100ns)(S8：第8步骤)。然后，对上部电极端子A与下部电极侧端子D间施加+0.4V，测量电阻值(S9：第9步骤)。接着，将脉冲电压VP增加+Vstep1，设定为约-1.68V(S10：第10步骤)。然后，重复第7步骤(S7)到第10步骤(S10)，直到脉冲电压VP成为0V以上。在第7步骤(S7)中脉冲电压VP成为0V以上的情况下(VP≥0V)，转移到第11步骤(S11)。
3)VP＝0V～+6V
在转移到第11步骤(S11)后，将脉冲电压VP设定为开始电压Vsp(在图3A(a1)中为约0.1V)(S11：第11步骤)。接着，判断脉冲电压VP是否比0V大、并且是最大正电压Vpm(在图3A(a1)中是6V)以下判断(S12：第12步骤)，在判断结果是真(Yes)的情况下，使用所设定的脉冲电压VP，对图2所示的评价电路施加HR化正脉冲电压(约0.1V，脉冲宽度100ns)(S13：第13步骤)。然后，对上部电极端子A与下部电极侧端子D间施加+0.4V，测量电阻值(S14：第14步骤)。接着，将脉冲电压VP增加+Vstep2(在图3A(a1)为Vstep2＝约0.2V)，设定为约0.3V(S15：第15步骤)。然后，重复第12步骤(S12)到第15步骤(S15)，直到脉冲电压VP变得比最大正电压Vpm大。在第12步骤(S12)中脉冲电压VP变得比最大正电压Vpm大的情况下(VP＞Vpm)，转移到第16步骤(S16)。
4)VP＝+6V～0V
在转移到第16步骤(S16)后，将脉冲电压VP设定为之前设定的脉冲电压VP(在图3A(a1)中为约6.1V)-2Vstep2(在图3A(a1)中为新设定的VP＝约5.7V)。接着，判断脉冲电压VP是否比0V大、并且是最大正电压Vpm以下(S17：第17步骤)，在判断结果是真(Yes)的情况下，使用设定的脉冲电压VP，对图2所示的评价电路施加HR化正脉冲电压(约5.7V，脉冲宽度100ns)(S18：第18步骤)。然后，对上部电极端子A与下部电极侧端子D间施加+0.4V，测量电阻值(S19：第19步骤)。接着，将脉冲电压VP减小-Vstep2，设定为约5.5V(S20：第20步骤)。然后，重复第17步骤(S17)到第20步骤(S20)，直到脉冲电压VP成为0V以下。在第17步骤(S17)中脉冲电压VP成为0V以下的情况下(VP≤0V)，结束脉冲RV测量(1循环)。以后，将脉冲RV特性基于全部在图4中说明的测量流程进行测量。
如图3A(a1)所示，如果从初始状态(约25MΩ)起、为了初次进行导电路径形成的成型(低电阻化)而将负脉冲电压的绝对值一边升高一边施加，则在施加约-1.5V(即成型开始电压)的负脉冲电压(点D)时电阻变化为约2.2kΩ的低电阻状态。此时，形成导电路径，进行成型。然后，在使负脉冲电压的绝对值升高到约-1.8V之后，从那里使负脉冲电压的绝对值降低到约0V，接着如果将正脉冲电压一边升高一边施加，则在施加了约2.1V的正脉冲电压时，开始从低电阻状态向高电阻状态(约20kΩ)转变(图中的点EH)，进而在施加了约2.4V的正脉冲电压的点E，高电阻值水平成为最大(约113kΩ)(图中的点E)，以后，如果从那里再使正脉冲电压升高到最大约5.9V(图中的点EL)，则高电阻值水平开始减小到低电阻状态。接着，如果使正脉冲电压从点EL(+5.9V)降低，则随着降低，电阻值R上升，但沿着与第1次的升高时的脉冲RV曲线不同的路径。然后，如果再使正脉冲电压降低到约0V而施加，则在约+2.7V的正脉冲电压施加下，电阻值上升开始饱和，被保持为约15kΩ的高电阻状态。
详细情况省略，但可以确认例如对点E和点EL的两点交替地施加作为对应的相同极性的脉冲电压的+2.4V和+5.9V、也能够交替地转变为高电阻值和低电阻值。将这样仅通过相同极性的脉冲电压改写高电阻值和低电阻值的脉冲电压区域称作单极区域。但是，如后所述，有关本发明的电阻变化型非易失性存储元件不是在单极区域中作为存储元件动作的，而是在双极区域中作为存储元件而动作。即，有关本发明的电阻变化型非易失性存储元件是对应于被施加的电压脉冲的极性而可逆地转变为高电阻状态和低电阻状态的存储元件。
进而，如图3A(a2)所示，在第2次的脉冲RV特性测量循环中，如果从高电阻状态(约16kΩ)起，了进行低电阻化而一边使负脉冲电压的绝对值升高一边施加，则在施加了约-0.7V的负脉冲电压(点D2)时电阻变化为约3.4kΩ的低电阻状态。然后，使负脉冲电压的绝对值升高到约-1.8V，转变为低电阻状态(约1.5kΩ)后，从那里起，使负脉冲电压的绝对值降低到约0V，接着，如果将正脉冲电压一边升高一边施加，则在施加了约2.1V的正脉冲电压时，开始从低电阻状态向高电阻状态(约5.3kΩ)转变，进而，在施加了约2.4V的正脉冲电压的点E2处高电阻值水平成为最大(约9kΩ)，以后，如果从那里再使正脉冲电压升高到最大约5.9V，则高电阻值水平开始减小到低电阻状态。接着，如果使正脉冲电压从点EL2(+5.9V)降低，则随着降低，电阻值R上升，但沿着与第2次的升高时的脉冲RV曲线大致同样的路径。然后，如果进一步使正脉冲电压降低到约0V而施加，则在约+2.8V的正脉冲电压施加下，电阻值上升开始饱和，被保持为约13kΩ的高电阻状态。
以后，如图3A(a3)所示，使同样的脉冲RV特性测量第3次循环，但可知如果一旦超过点E的山部、在单极区域中使脉冲电阻变化，则以后不论施加怎样的正脉冲电压，都不能再次转变为点E那样的非常高的高电阻值水平(约113kΩ)。
接着，对图3B(b1)～图3B(b3)所示的脉冲RV特性进行说明。图3B(b1)～图3B(b3)是与图3A(a1)～图3A(a3)试样条件相同(参照图2及表1)、使用其他电阻变化元件的情况下的脉冲RV特性，图3B(b1)与图3A(a1)除了负脉冲电压的绝对值的最大值不同(是约2.4V)的点以外，用相同的测量流程评价。此外，图3B(b2)、图3B(b3)用与图3A(a1)相同的测量流程评价。
如图3B(b1)所示，如果在通过成型而低电阻化的状态下将绝对值更大的负脉冲电压施加到-2.4V，然后，在负脉冲电压施加流程结束之后，在第1次的正脉冲电压的升高施加时在点F处高电阻值水平为最大(约213kΩ)，而电阻值为约20kΩ以上的电压区域宽度G与在图3A(a1)中看到的电阻值为约20kΩ以上的电压区域宽度H相比明显减小。
进而，如图3B(b2)所示，第2次的脉冲RV特性测量循环表现出大致与图3A(a2)同样的脉冲RV特性，但如果从高电阻状态(约16kΩ)为了进行低电阻化而一边使负脉冲电压的绝对值升高一边施加，则在施加了约-0.6V的负脉冲电压(点D3)时电阻变化为约3.8kΩ的低电阻状态。然后，使负脉冲电压的绝对值升高到约-1.8V，转变为低电阻状态(约1.5kΩ)之后，从那里使负脉冲电压的绝对值降低到约0V，接着，如果一边使正脉冲电压升高一边施加，则在施加了约2.3V的正脉冲电压时，开始从低电阻状态向高电阻状态(约10kΩ)转变，进而在施加了约2.5V的正脉冲电压的点E3处高电阻值水平成为最大(约11kΩ)，以后，如果从那里进一步使正脉冲电压升高到最大约5.9V，则高电阻值水平开始减小到低电阻状态。接着，如果使正脉冲电压从点EL3(+5.9V)降低，则随着降低，电阻值R上升，但沿着与第2次的升高时的脉冲RV曲线大致同样的路径。然后，如果进一步使正脉冲电压降低到约0V而施加，则在约+2.6V的正脉冲电压施加下，电阻值上升开始饱和，被保持为约11kΩ的高电阻状态。以后，如图3B(b3)所示，使同样的脉冲RV特性测量第3次循环，但与图3A(a1)～图3A(a3)的结果同样，如果一旦超过点F的山部、在单极区域中使脉冲电阻变化，则以后不论实施怎样的正脉冲电压，都不能再次转变为如点F那样的非常高的高电阻值水平(约213kΩ)。这里，图3A(a1)所示的点E(约113kΩ)与图3B(b1)所示的点F(约213kΩ)的差是因为各元件的离散而发生的，并不是有意义的差。
接着，对图3C(c1)～图3C(c3)所示的脉冲RV特性进行说明。图3C(c1)～图3C(c3)是与图3A(a1)～图3A(a3)试样条件相同(参照图2及表1)、使用其他电阻变化元件的情况下的脉冲RV特性，图3C(c1)与图3B(b1)除了负脉冲电压的绝对值的最大值不同(为约2.8V)的点以外，用相同的测量程序评价。此外，图3C(c2)、图3C(c3)用与图3A(a1)相同的测量流程评价。
如图3C(c1)所示，如果在通过成型而低电阻化的状态下将绝对值更大的负脉冲电压施加到-2.8V，则然后在负脉冲电压施加流程结束后，在第1次的正脉冲电压的升高施加时，在点I处高电阻值水平为极大(约7.8kΩ)，而如图3C(c1)～图3C(c3)所示，到第1次～第3次不论施加怎样的正脉冲电压，都不能使高电阻值水平转变为20kΩ以上。
接着，对图3D(d1)～图3D(d3)所示的脉冲RV特性进行说明。图3D(d1)～图3D(d3)是与图3A(a1)～图3A(a3)试样条件相同(参照图2及表1)、使用其他电阻变化元件的情况下的脉冲RV特性，图3D(d1)与图3C(c1)除了负脉冲电压的绝对值的最大值不同(为约3.8V)的点以外，用相同的测量程序评价。如图3D(d1)所示，如果在通过成型而低电阻化的状态下将绝对值更大的负脉冲电压施加到-3.8V，则然后在负脉冲电压施加流程结束后，在第1次的正脉冲电压的升高施加时几乎观测不到电阻值水平的极大点，如图3D(d1)～图3D(d3)所示，到第1次～第3次不论施加怎样的正脉冲电压，都不能使高电阻值水平转变为约20kΩ以上。
这里，根据图3A(a1)、图3B(b1)、图3C(c1)、图3D(d1)的结果，将用成型开始电压Vb(负电压)与施加最大低电阻化脉冲电压VpLR(负电压)的差表示的成型边际(Δ)、以及可转变最大HR(高电阻值水平)的关系汇总在表2中。
[表2]
| 图3A～图3D | (a1) | (b1) | (c1) | (d1) |
| Vb | -1.5V | -1.7V | -2.0V | -1.8V |
| VpLR | -1.8V | -2.4V | -2.8V | -3.8V |
| Δ(＝Vb-VpLR) | 0.3V | 0.7V | 0.8V | 2.0V |
| 可转变最大HR | 约113kΩ | 约213kΩ | 约13kΩ | 约17kΩ |
| 判断 | OK | OK | NG | NG |
如表2所示，可以确认，只要成型边际Δ是0.7V以下(图3A(a1)、图3B(b1))，就能够不使可转变最大HR下降而进行成型。即，作为使电阻变化元件从制造后的第1状态变化为能够根据施加的电压脉冲的极性可逆地转变为高电阻状态和低电阻状态的第2状态的、在成型时施加的电压，在以上部电极100c为基准设对下部电极100a施加的电压为正的电压的情况下(或者，如果用电压的绝对值表现)，优选的是从上述第1状态变化为上述第2状态所需要的最低的电压(成型开始电压Vb)以上、并且对该成型开始电压Vb加上预先设定的电压(这里是成型边际：0.7V)而得到的电压以下(这里，电压的绝对值是2.4V以下)。即，作为成型方法，可知优选的是，将使电阻变化元件从上述第1状态变化为上述第2状态所需要的绝对值为最低的电压即成型开始电压加上预先设定的电压而得到的电压作为绝对值最大电压，将绝对值不超过绝对值最大电压的电压的电压脉冲施加在电阻变化元件上。
另外，在该实验中，对在电阻变化元件上串联连接着固定电阻的串联电路施加电压脉冲，但由于固定电阻的电阻值(1KΩ)与电阻变化元件的初始电阻值(约20MΩ)相比小到能够忽视，所以可以说将与对该电路施加的电压大致相同的电压施加在电阻变化元件上。
接着，对图3E(e1)～图3E(e3)所示的脉冲RV特性进行说明。图3E(e1)～图3E(e3)是与图3A(a1)～图3A(a3)试样条件相同(参照图2及表1)、使用其他电阻变化元件的情况下的脉冲RV特性，与图3A(a1)～图3A(a3)相比，在将负脉冲电压施加到约-1.9V的成型后、将正脉冲电压的最大值局限在约2.2V、进行控制以使其不进入到单极区域中这一点不同。如图3E(e1)～图3E(e3)所示，与图3A(a1)～图3A(a3)相比，能够在维持更高的高电阻值水平(48kΩ～74kΩ@脉冲电压+2.2V)的同时、在从第1次到第3次中再现较稳定的滞后循环。因此，如果例如作为通常的高电阻化脉冲电压而使用+2.2V(点J)、作为低电阻化脉冲电压而使用-1.8V(点K)而使脉冲电阻变化，则能够将高电阻状态(48kΩ～74kΩ)和低电阻状态(约1.5kΩ～1.8kΩ)的动作窗口确保得非常大。
以上，根据图3A(a1)～图3D(d3)的脉冲RV特性可知，为在成型时施加的负电压的绝对值越大、则第1次的正脉冲电压的升高施加时的极大电阻值水平越下降的趋势。这表示，如果考虑到电阻变化元件的成型开始电压的离散而通过具有充分富余的绝对值较大的负脉冲电压实施成型，则根据元件而持续施加过量的负脉冲电压，结果使可转变的最大高电阻值水平下降约1位，存在使高电阻状态和低电阻状态的窗口显著减小的以往不被周知的现象。
此外，根据图3A(a1)～图3A(a3)和图3E(e1)～图3E(e3)的脉冲RV特性可知，存在以下的另一个现象：在成型后脉冲电阻变化动作中高电阻化的情况下，如果施加比点EH(施加了开始高电阻化的最低电压的点)大的正脉冲电压，则高电阻化，特别是越施加接近于点E(处于高电阻状态的电阻变化元件的电阻值为最大的点)的电压，能够得到越高的高电阻状态，但如果即使一次进入到单极区域中而使脉冲电阻变化，则不论以后施加怎样的正脉冲电压，都不能再次转变为点E或点F那样的非常高的高电阻值水平。
根据以上可知，为了稳定地实现动作窗口较大的脉冲电阻变化，遵守以下的关于施加方式的两个控制规则是优选的。
1)第1控制规则是，在成型中，进行控制以使得对电阻变化元件不会施加过量的负脉冲电压(成型边际Δ＞0.7V的电压脉冲)(将这样的控制下的成型以下称作“软成型”)。由此，能够提高可转变的高电阻值水平(极大点E)，并且能够进行控制以使在极大点附近不再敏感地依存于施加脉冲电压。
2)第2控制规则是，在成型后的电阻变化动作中，特别将高电阻化脉冲电压控制为单极区域的电压(处于高电阻状态的电阻变化元件的电阻值为最大的施加电压)以下。由此，能够将电阻变化元件的高电阻状态的电阻值维持得较高，所以能够在更大的动作窗口中使用电阻变化元件。
另外，以上的两点控制规则优选的是两者都实施，但本发明并不需要将两者必定都实施。这是因为，即使是仅实施了一个控制规则的情况，与两者都没有实施的情况相比，也能够形成更大的动作窗口。
[本发明的基础数据21T1R型存储器单元的特性]
在基础数据1中，设想为1T1R型存储器单元的MOS晶体管的开启电阻，使用在电阻变化元件100上连接着外部电阻(1kΩ)的评价电路，用2端子法评价了电阻变化元件100的基本特性，接着，对关于在本发明的电阻变化型非易失性存储装置中使用的1T1R型存储器单元的基础的数据进行说明。
具体而言，在使用1T1R型存储器单元的情况下，也与上述同样，确认了软成型的效果，所以以下说明该实验结果。
图5是在本实验中使用的包括图1的电阻变化元件100的1T1R型存储器单元的示意图。在图5中，对于与图1相同的构成要素使用相同的标号而省略说明。在图5中，作为选择晶体管的NMOS晶体管具备门极端子，电阻变化元件100的下部电极端子B与NMOS晶体管的N+扩散区域被串联地连接，没有与电阻变化元件100连接的另一个N+扩散区域被作为下部电极侧端子C引出，基板端子连接在接地电位上。这里，特征是将高电阻的第2缺氧型氧化物层100b-2配置在与NMOS晶体管相反侧的上部电极端子A侧。
进而，图6是包括图5的电阻变化元件100的1T1R型存储器单元的剖视图。在图6中，对于与图5相同的构成要素使用相同的标号而省略说明。
图6(a)是表示1T1R型单元两位的第1基本结构的剖视图。
晶体管317对应于图5中的NMOS晶体管。
在半导体基板301上，依次形成有第1N型扩散层区域302a、第2N型扩散层区域302b、门极绝缘膜303a、门极电极303b、第1导通孔304、第1配线层305、第2导通孔306、第2配线层307、第3导通孔308、电阻变化元件100、第4导通孔310、第3配线层311。
与第4导通孔310连接的第3配线层311对应于位线BL，连接在晶体管317的第1N型扩散层区域302a上的第1配线层305及第2配线层307对应于垂直于该图面走设的源极线SL。
半导体基板301的电压是0V，被从0V电源线(未图示)以一般周知的结构供给。
电阻变化元件100在第3导通孔308上以三明治状形成有下部电极100a、电阻变化层100b、上部电极100c，还连到与第3配线层311连接的第4导通孔310。
这里，将图6(a)那样的电阻变化元件100的上部电极(对应于图5的100c，是与含氧率更高、高电阻的第2缺氧型氧化物层(图5的100b-2)连接的一侧的电极)与位线连接的存储器单元构造称作I型单元。
另一方面，图6(b)是表示1T1R型单元两位的第2基本结构的剖视图。
在半导体基板301上，依次形成有第1N型扩散层区域302a、第2N型扩散层区域302b、门极绝缘膜303a、门极电极303b、第1导通孔304、第1配线层305、电阻膜用第1导通孔510、电阻变化元件100、电阻膜用第2导通孔511、第2导通孔306、第2配线层307、第3导通孔308、第3配线层311。
与晶体管317的第1N型扩散层区域302a连接的第3配线层311对应于位线BL，连接在电阻膜用第2导通孔511上的第2配线层307对应于垂直于该图面走设的源极线SL。
半导体基板301的电压是0V，被从0V电源线(未图示)以一般周知的结构供给。
电阻变化元件100在电阻膜用第1导通孔510上以三明治状形成有下部电极100a、电阻变化层100b、上部电极100c，还连到与第2配线层307连接的电阻膜用第2导通孔511。
这里，将图6(b)那样的电阻变化元件100的上部电极(对应于图5的100c，连接着含氧率更高、高电阻的第2缺氧型氧化物层(图5的100b-2)的一侧的电极)与源极线连接的存储器单元构造称作II型单元。
另外，在图6(a)、图6(b)所示的结构中，虽然省略了图示，但用来对门极电极303b施加门极电压的字线WL平行于源极线SL而配置。
这里，在能够构成在本实验中使用的I型及II型单元的1T1R型存储器单元中，电阻变化元件100如表1所示那样，此外，NMOS晶体管的门极宽W是0.44μm，门极长L是0.18μm，门极氧化膜厚Tox是3.5nm。
以下，对使用1T1R型存储器单元的软成型实验详细地说明。
(1)实施软成型，将高电阻化电压施加到+3.3V的情况
首先，对关于成型而实施软成型、并且关于高电阻化时施加了属于单极区域的较高的电压的情况(即，仅实施了上述两个控制规则中的第1控制规则的情况)进行说明。图7(a)～图7(c)是这样的施加方式下的、图5及表1所示的1T1R型存储器单元的从初始状态起的脉冲RV特性图，横轴是对图5的存储器单元的上部电极端子A与下部电极侧端子C间施加的脉冲电压V(脉冲宽度50ns)。这里，以下部电极侧端子C为基准，将对上部电极端子A施加比下部电极侧端子C高的电压的方向显示为正脉冲电压施加，反之镜对下部电极侧端子C施加比上部电极端子A高的电压的方向显示为负脉冲电压施加。此外，纵轴表示各脉冲电压施加(此时，门极电压Vg＝3.3V)后的上部电极端子A与下部电极侧端子C间的电阻值，电阻测量电压用+0.4V(此时，门极电压Vg＝1.8V)实施。
在图7中，从初始状态(约20MΩ)起，最开始在进行导电路径形成的成型(作为初始化的低电阻化)而一边使负脉冲电压的绝对值升高一边施加时，在施加了-1.8V的负脉冲电压(点Z1)时成型为约19kΩ的低电阻状态，在成型后，不施加绝对值比其高的负脉冲电压，而使其降低，进行软成型。这里，将从高电阻状态转变为不到40kΩ的电阻值的情况定义为成型完成，不施加绝对值比该负脉冲电压大的负脉冲电压。接着，如果一边使正脉冲电压升高一边施加，则在施加了约1.4V的正脉冲电压时，从低电阻状态向约31kΩ的电阻值高电阻化，进而在施加了2.5V的正脉冲电压的点Z2处高电阻值水平成为最大(约667kΩ)，以后，如果从那里再使正脉冲电压升高到最大3.3V(点Z3)，则高电阻值水平开始下降。接着，如果使正脉冲电压从点Z3(+3.3V)降低，则在降低时，沿着与第1次的升高时的脉冲RV曲线不同的路径。然后，如果进一步使正脉冲电压降低到约0V而施加，则被保持为约333kΩ的高电阻状态。
进而，如图7(b)所示，在第2次的脉冲RV特性测量循环中，如果从高电阻状态(约333kΩ)为了进行低电阻化而一边使负脉冲电压的绝对值升高一边施加，则在施加了约-1.3V的负脉冲电压(点Z4)时，电阻变化为约12.3kΩ的低电阻状态。然后，使负脉冲电压的绝对值降低到约0V，如果接着一边使正脉冲电压升高一边施加，则在施加了约1.2V的正脉冲电压时，从低电阻状态高电阻化为约24.7kΩ，进而在施加了约2.2V的正脉冲电压的点Z5处高电阻值水平成为最大(约222kΩ)，以后，如果从那里进一步使正脉冲电压升高到最大约3.3V，则高电阻值水平大致饱和。接着，如果使正脉冲电压从点Z6(+3.3V)降低，则沿着与第2次的升高时的饱和高电阻值水平大致同样的路径、并且然后如果再使正脉冲电压降低到约0V而施加，则保持为约250kΩ的高电阻状态。
以后，如图7(c)所示，使同样的脉冲RV特性测量的第3次循环，但如果一旦超过点Z2的山部、在点Z2与点Z3的间(单极区域)使脉冲电阻变化，则不论以后施加怎样的正脉冲电压，都不能再次转变为点Z2那样的非常高的高电阻值水平(约667kΩ)。
(2)将低电阻化(成型)电压施加到-3.3V、将高电阻化电压施加到+2.4V的情况
接着，对关于成型而施加超过软成型的较大的电压、并且关于高电阻化时施加了电阻变化元件的电阻值为最大的电压以下的电压(没有进入到单极区域中的电压)的情况(即，仅实施了上述两个控制规则中的第2控制规则的情况)进行说明。图8(a)～图8(c)是这样的施加方式下的、图5及表1所示的1T1R型存储器单元的从初始状态起的脉冲RV特性图，横轴及纵轴由于与图7(a)～图7(c)是同样的，所以这里省略详细的说明。
在图8(a)中，如果从初始状态(约20MΩ)起为了初次进行导电路径形成的成型(作为初始化的低电阻化)而一边使负脉冲电压的绝对值升高一边施加，则在施加了约-2.3V的负脉冲电压(点L)时成行为约22.5kΩ的低电阻状态，然后，在使负脉冲电压的绝对值升高到约-3.3V后，从那里使负脉冲电压的绝对值降低到约0V，如果接着一边使正脉冲电压升高一边施加，则在施加了约1.7V的正脉冲电压时，从低电阻状态向高电阻状态(约41.7kΩ)转变，进而在施加了约2.4V的正脉冲电压的点M处，高电阻值水平增大到约118kΩ。接着，使正脉冲电压从+2.4V降低，最终保持在约133kΩ的高电阻状态。
进而，如图8(b)所示，在第2次的脉冲RV特性测量循环中，如果从高电阻状态(约133kΩ)起，为了进行低电阻化而一边使负脉冲电压的绝对值升高一边施加，则在施加了约-1.2V的负脉冲电压(点L2)时电阻变化为约9.6kΩ的低电阻状态。然后，在使负脉冲电压的绝对值升高到约-3.3V之后，从那里使负脉冲电压的绝对值降低到约0V，接着如果一边使正脉冲电压升高一边施加，则在施加了约1.7V的正脉冲电压时，从低电阻状态向高电阻状态(约60.6kΩ)转变，进而在施加了约2.4V的正脉冲电压的点M处高电阻值水平增大到约133kΩ。接着，使正脉冲电压从+2.4V降低，但如果一边使高电阻值水平稍稍降低、一边再使正脉冲电压降低到约0V而施加，则最终保持为约80kΩ的高电阻状态。
以后，如图8(c)所示，使同样的脉冲RV特性测量的第3次循环，但表现出与图8(b)同样的脉冲RV特性。这样，即使在第1次到第3次中将正脉冲电压局限在+2.4V以内的施加、以使其不会进入到单极区域，也有可转变的高电阻值水平的最大值(约200kΩ)变得比图7(a)的点Z2所示的高电阻值水平(约667kΩ)低的情况。
图9是对于呈现图8(a)～图8(c)的脉冲RV特性的1T1R型存储器单元、交替地持续施加引起低电阻化的脉冲电压和引起高电阻化的脉冲电压时的、表示每次的电阻值(电阻测量电压为+0.4V)的曲线图，横轴及纵轴与图53是相同的，所以这里省略详细的说明。
这里，与图53所示的脉冲变化特性同样，对门极端子施加门极电压Vg＝2.4V，从约8.8kΩ的低电阻状态LR起，通过对上部电极端子A进行+2.4V的脉冲电压(脉冲宽度50ns)的施加(此时，对下部电极侧端子C施加接地电位)、即通过+2.4V的正脉冲电压施加，变化为约91kΩ～500kΩ(平均261kΩ)的高电阻状态HR，接着，通过对下部电极侧端子C进行+2.4V的脉冲电压(脉冲宽度50ns)的施加(此时，对上部电极端子A施加接地电位)、即通过-2.4V的负脉冲电压施加，变化为约8.8kΩ的低电阻状态LR，反复进行正脉冲电压施加带来的高电阻化、和负脉冲电压施加带来的低电阻化。
接着，关于实施了软成型的情况下的脉冲RV特性及然后的脉冲变化特性说明实验结果。
(3)实施软成型、将高电阻化电压施加到+2.4V的情况
接着，对关于成型实施软成型、并且关于高电阻化时施加了电阻变化元件的电阻值为最大的电压以下的电压(没有进入到单极区域中的电压)的情况(即，实施了上述两个控制规则的情况)进行说明。图10(a)～图10(c)是这样的施加方式下的、1T1R型存储器单元的从初始状态起的脉冲RV特性图，横轴及纵轴与图8是同样的，所以这里省略详细的说明。
图10(a)是测量了实施了软成型的情况下的脉冲RV特性(第1次的循环)的曲线图，与图8的脉冲RV特性的差异是，从初始状态起，为了进行成型而一边使负脉冲电压的绝对值升高一边施加，进行成型(作为初始化的低电阻化)，如果电阻值转变为不到40kΩ，则然后不施加绝对值比-1.8V(点N)大的负脉冲电压，而使负脉冲电压的绝对值从点N降低。
此外，图10(b)及图10(c)是测量实施了软成型的情况下的脉冲RV特性的曲线图，图10(b)表示第2次的循环，图10(c)表示第3次的循环。与图8的脉冲RV特性的差异是，在各循环中，从高电阻状态起，为了进行低电阻化而一边使负脉冲电压的绝对值升高一边施加，进行低电阻化，如果电阻值转变为不到40kΩ，则然后不施加绝对值比转变为不到40kΩ的负脉冲电压(例如点P)大的负脉冲电压，而使负脉冲电压的绝对值从点P降低。
这里，从制造后的电阻变化元件的初始状态进行成型，将电阻值初次转变为不到40kΩ时的最低的(绝对值为最低的)脉冲电压定义为成型开始电压Vb。
在图10(a)中，从初始状态(约20MΩ)起，为了初次进行导电路径形成的成型(作为初始化的低电阻化)而一边使负脉冲电压的绝对值升高一边施加，在施加了约-1.8V的负脉冲电压(点N)时，成型为约18.3kΩ(＜40kΩ)的低电阻状态，然后，不施加绝对值比其高的负脉冲电压而使其降低。接着，如果一边使正脉冲电压升高一边施加，则在施加了约1.4V的正脉冲电压时，从低电阻状态向约38kΩ的电阻值高电阻化，进而，在施加了约2.4V的正脉冲电压的点O处，高电阻值水平增大到约400kΩ。这里，与图8同样，进行控制，以使正脉冲施加局限在+2.4V的施加以内、不进入到单极区域中。接着，使正脉冲电压从+2.4V降低，最终保持为约286kΩ的高电阻状态。在图10(b)所示的第2次的循环、图10(c)所示的第3次的循环中，由于已经被成型，所以通过-1.3V～-1.2V左右的负脉冲电压施加从高电阻状态转变为低电阻状态这一点与图10(a)不同。但是，通过正脉冲施加能够转变的最大高电阻值水平在从第1次的循环到第3次的循环中大致没有变化。
这样，如果用+2.4V的正脉冲施加后的高电阻值水平(图10(a))比较，则可知实施了软成型的情况下的高电阻值水平(约400kΩ)能够控制为比没有软成型(图8(a))的情况下的高电阻值水平(约118kΩ)高约3.4倍的电阻值。由此，仅通过实施上述第1控制规则，也能够比不那样的情况相比确保更大的动作窗口。
图11是表示对于实施了图10(a)的软成型的1T1R型存储器单元、交替地持续施加引起低电阻化的脉冲电压和引起高电阻化的脉冲电压时的、每次的电阻值(电阻测量电压为0.4V)的曲线图，横轴及纵轴与图53是相同的，所以这里省略详细的说明。
图11与图9所示的脉冲变化特性同样，对门极端子施加门极电压Vg＝2.4V，从约11kΩ的低电阻状态LR起，通过对上部电极端子A进行+2.4V的脉冲电压(脉冲宽度50ns)的施加(此时，对下部电极侧端子C施加接地电位)，即通过+2.4V的正脉冲电压施加，变化为约286kΩ～2MΩ(平均993kΩ)的高电阻状态HR，接着，通过对下部电极侧端子C进行+2.4V的脉冲电压(脉冲宽度50ns)的施加(此时，对上部电极端子A施加接地电位)，即通过-2.4V的负脉冲电压施加，变化为约11kΩ的低电阻状态LR，反复进行正脉冲电压施加带来的高电阻化、和负脉冲电压施加带来的低电阻化。但是，在-2.4V的负脉冲施加中，由于对NMOS晶体管的门极输入了Vg＝2.4V，所以从门极电压Vg＝2.4V下降了因反馈偏压效应而增大的NMOS晶体管的阈值电压量之后的约-1.7V被施加在电阻变化元件100的两端上，但没有将绝对值(1.7V)为成型开始电压Vb(约-1.8V)的绝对值(1.8V)以上的脉冲电压施加在电阻变化元件100上。因而，在通常的脉冲变化动作中，不会发生可转变的高电阻值水平的下降。
这里，如果将没有软成型的情况的图9与实施了软成型的情况的图11的脉冲电阻变化特性比较，则由脉冲RV特性的结果所示，可知能够将实施了软成型的存储器单元的高电阻值水平(平均约993kΩ)控制为比没有软成型的情况下的高电阻值水平(平均约261kΩ)高约3.8倍的高电阻值。根据该数据也可知仅通过实施上述第1控制规则，就能够确保比不实施的情况更大的动作窗口。
此外，在本实验中的1T1R型存储器单元中，本发明者们也发现，作为能够将高电阻值水平设定得最高的高电阻化电压，作为图7(a)所示的点Z2附近的+2.4V～+2.6V是适当的。因而，在图8、图10中的脉冲VR的实验中，将高电阻化电压的最大值限制为+2.4V，进行控制以使其不进入到单极区域中，使得可转变的高电阻值水平不会下降。由此，仅通过实施上述第2控制规则，也能够确保比不实施的情况更大的动作窗口。
另外，如图7(a)～图7(c)所示，1T1R型存储器单元中的低电阻值水平(约9kΩ～约20kΩ)变得比图3A(a1)～图3A(a3)所示的将电阻变化元件与固定电阻(1kΩ)串联连接的评价电路的低电阻值水平(约1.5kΩ～约2kΩ)高是因为，NMOS晶体管的开启电阻比固定电阻(1kΩ)大、比在低电阻化时流过的电流小(参照专利文献2)。另一方面，软成型的情况下的最大高电阻值水平在哪种情况下都比低电阻值水平大约两位。
如果将以上汇总，则在1T1R型存储器单元中，也与将电阻变化元件与固定电阻连接的情况同样，通过实施软成型(上述第1控制规则)，能够比不实施的情况相比将高电阻值水平维持得更高。此外，通过使用电阻变化元件不进入到单极区域的高电阻化电压使脉冲电阻变化(上述第2控制规则)，与不那样的情况相比，能够将高电阻值水平控制得更高。由此可知，在实施了哪种控制规则的情况下，与不那样的情况相比，都能够扩大低电阻状态和高电阻状态的动作窗口。另外，两个控制规则也可以单独实施，但当然优选的是两者都实施。
[本发明的软成型(第1控制规则)]
以下，将到目前为止的本发明的软成型总结。
1)存储器单元构造
图12(a)、图12(b)是用来说明本发明的软成型的、包括电阻变化元件的存储器单元的示意图。图12(a)中的电阻变化元件600以三明治状形成有下部电极600a、电阻变化层600b、上部电极600c，从下部电极600a引出下部电极端子E，从上部电极600c引出上部电极端子F。此外，电阻变化层600b具有接触在下部电极600a上的第1缺氧型的过渡金属氧化物层600b-1、以及接触在上部电极600c上的第2缺氧型的过渡金属氧化物层600b-2。
进而，将电阻变化元件600的下部电极端子E、与由NMOS晶体管、PMOS晶体管、或二极管等构成的开关元件401连接，将没有与电阻变化元件600连接的开关元件401的另一个端子作为下部电极侧端子G引出。
此外，图12(b)是在图12(a)的结构中、将电阻变化元件600与开关元件401的连接关系替换的情况下的存储器单元的示意图，具体而言，将电阻变化元件600的上部电极端子F与开关元件401连接，将没有与电阻变化元件600连接的开关元件401的另一个端子作为上部电极侧端子T引出。
这里，下部电极600a由氮化钽TaN、钨W、镍Ni、钽Ta、钛Ti、铝构成，上部电极600c由容易发生电阻变化的白金Pt、铱Ir、钯Pd、银Ag、铜Cu、金Au等构成。
此外，第2缺氧型的过渡金属氧化物层600b-2形成为，使其与第1缺氧型的过渡金属氧化物层600b-1相比含氧率较高、即电阻值较高。因此，在该电阻变化元件600中，由于初始电阻变高，所以为了进行电阻变化动作，需要通过施加比通常改写电压高的成型电压(用于作为初始化的低电阻化的电压)，将第2缺氧型的过渡金属氧化物层600b-2还原而形成导电路径。
这样，通过采用图12(a)、图12(b)所示那样的存储器单元结构，能够进行软成型。
2)各电阻状态的关系
接着，对在软成型中需要的各电阻状态的关系进行说明。
图13是用来说明软成型时的电阻变化元件的各电阻状态的关系的图。如图13所示，电阻变化元件有作为第1电阻状态的高电阻状态HR、和作为第2电阻状态的低电阻状态LR，作为第3电阻状态的初始电阻状态(没有实施成型的电阻变化元件的电阻状态)与第1电阻状态相比电阻值较高，第4电阻状态处于高电阻状态HR与低电阻状态LR之间。
如在本实验中说明那样，为了进行软成型，按照存储器单元，从第3电阻状态(初始电阻状态)起，一边将还原方向的低电阻化电压一点点增大一边施加多次，如果从第3电阻状态转变为第4电阻状态，则停止低电阻化电压的施加，进行控制以使各电阻变化元件中不会流过过量的电流。通过这样按照存储器单元而不同的成型电压Vb进行软成型。
3)成型电压Vb的分布
图14表示在图5及表1所示的具有由缺氧型钽氧化物构成的电阻变化元件100的存储器单元阵列(8k位)中、一边按照存储器单元逐渐增大电压(电压的绝对值)一边实施软成型的情况下的成型电压Vb的累积概率分布图。横轴表示各存储器单元中的软成型实施时的成型电压Vb，纵轴表示在该成型电压Vb下电阻变化元件的软成型完成的概率(这里，是所有的电阻变化元件中的、软成型完成的电阻变化元件的比率，即累积概率)。如图14所示，成型电压Vb为1.1V～2.6V、按照存储器单元而较大地不同。由此，需要一边分别地检验电阻变化元件的电阻值一边进行软成型。
4)软成型推测机制
图15(a)～图15(i)是用来说明软成型的推测机制的图。在图15中，对于与图1相同的构成要素使用相同的标号而省略说明。
图15(a)～图15(e)是对某个电阻变化元件A的说明图，此外，图15(f)～图15(i)是对另外的电阻变化元件B的说明图。图15(a)表示某个电阻变化元件100的初始状态(即，在制造后还没有被软成型的状态)，如图15(b)所示，一边将负电压脉冲的绝对值增大一边每次施加脉冲，在低电阻化负脉冲电压VLR为-V1的负脉冲电压施加时，作为高电阻层的第2缺氧型钽氧化物层100b-2通过向下部电极100a侧的氧离子O2-的移动而被还原，形成导电路径。结果，低电阻化而被软成型。这里，设在通过该成型电压Vb(＝-V1)进行的软成型时形成的导电路径的直径为接着，如图15(c)所示，从图15(b)所示的软成型后的状态起，如果施加绝对值更大的负脉冲电压VLR(＝-V2)(-V2＜-V1)，则进一步进行高电阻层(第2缺氧型钽氧化物层100b-2)的还原，导电路径的直径成为
低电阻化进一步进展。进而，如图15(d)所示，从图15(c)所示的状态起，如果施加绝对值更大的负脉冲电压VLR(＝-V3)(-V3＜-V2)，则进一步进行高电阻层(第2缺氧型钽氧化物层100b-2)的还原，导电路径的直径成为低电阻化进一步进展。进而，如图15(e)所示，从图15(d)所示的状态起，如果施加绝对值更大的负脉冲电压VLR(＝-V4)(-V4＜-V3)，则进一步进行高电阻层(第2缺氧型钽氧化物层100b-2)的还原，导电路径的直径成为
低电阻化进一步进展。这样，如图15(c)～图15(e)所示，在软成型后(图15(b))，如果进一步施加过量的负脉冲电压，则作为高电阻层的第2缺氧型钽氧化物层100b-2被过量地还原，导电路径的直径变得更大。因此，即使通过反极性的高电阻化脉冲施加将第2缺氧型钽氧化物层100b-2氧化，导电路径的直径也比
大，所以与软成型的情况相比，不能充分地将导电路径用氧化物填埋，推测可转变的高电阻值水平下降。
此外，图15(f)表示另外的电阻变化元件100(电阻变化元件B)的初始状态，如图15(g)所示，一边将负电压脉冲的绝对值增大一边每次施加脉冲，在低电阻化负脉冲电压VLR为-V2的负脉冲电压施加时，作为高电阻层的第2缺氧型钽氧化物层100b-2被还原，形成导电路径。结果，低电阻化而被软成型。这里，设在通过成型电压Vb(＝-V2)进行的软成型时形成的导电路径的直径为
接着，如图15(h)所示，从图15(g)所示的软成型后的状态起，如果施加绝对值更大的负脉冲电压VLR(＝-V3)(-V3＜-V2)，则进一步进行高电阻层(第2缺氧型钽氧化物层100b-2)的还原，导电路径的直径成为
低电阻化进一步进展。进而，如图15(i)所示，从图15(h)所示的状态起，如果施加绝对值更大的负脉冲电压VLR(＝-V4)(-V4＜-V3)，则进一步进行高电阻层(第2缺氧型钽氧化物层100b-2)的还原，导电路径的直径成为
低电阻化进一步进展。这样，如图15(h)～图15(i)所示，在软成型后(图15(g))，如果进一步施加过量的负脉冲电压，则作为高电阻层的第2缺氧型钽氧化物层100b-2被过量地还原，导电路径的直径变大。在该电阻变化元件B中，通过与电阻变化元件A不同的成型开始电压Vb(＝-V2)进行软成型，但这是因为局部的高电阻层(第2缺氧型钽氧化物层100b-2)的膜厚的差异等而成型开始电压Vb离散的。实际上，如图14所示，成型开始电压Vb的各元件的离散非常大。
另外，这里作为电阻变化层而以缺氧型钽氧化物为例，说明了软成型的推测机制，但在缺氧型的过渡金属氧化物中也可以考虑同样的推测机制。
[本发明的写入方法(第2控制规则)]
接着，参照图16，对有关本发明的电阻变化元件的写入方法进行说明。
有关本发明的电阻变化元件的写入方法，是对根据被施加的电压脉冲的极性而可逆地转变为高电阻状态和低电阻状态的电阻变化元件(即，双极型的电阻变化元件)的写入方法，大体上划分，包括准备步骤S50、和写入步骤S51(高电阻化步骤S51a、低电阻化步骤S51b)。
这里，作为前提，如右上的脉冲RV特性所示，电阻变化元件具有以下的特性(单极特性)：在被施加了具有第1电压V1以上的绝对值的电压脉冲的情况下从低电阻状态S52转变为高电阻状态S53，在被施加了绝对值比第1电压V1大的第2电压V2的电压脉冲的情况下成为具有最大的电阻值Rmax的高电阻状态S53，在被施加了绝对值比第2电压V2大的第3电压V3的电压脉冲的情况下成为具有比最大的电阻值Rmax低的电阻值的高电阻状态。这里，第1电压V1、第2电压V2及第3电压V3都是第1极性(例如正)的电压。
首先，在准备步骤S50中，通过对电阻变化元件一边施加电压的绝对值逐渐变大的电压脉冲一边测量电阻变化元件的电阻值，决定第1电压V1及第2电压V2。
然后，将电阻变化元件作为存储器元件使用。写入步骤S51是将电阻变化元件作为存储器元件使用的动作模式中的存储步骤，包括：高电阻化步骤S51a，通过对电阻变化元件施加第1极性(例如正)的电压脉冲Vp，使电阻变化元件从低电阻状态S52转变为高电阻状态S53；低电阻化步骤S51b，通过对电阻变化元件施加第2极性(例如负)的电压脉冲Vn，使电阻变化元件从高电阻状态S53转变为低电阻状态S52。这里，在高电阻化步骤S51a中，其特征在于，施加具有绝对值是第1电压V1以上、并且是第2电压V2以下的电压Vp的电压脉冲，优选的是，除了该条件以外还施加具有接近于第2电压V2的电压Vp的电压脉冲。
另外，在电阻变化元件的特性(第1电压V1、第2电压V2)预先判明的情况下，或者在能够预测的情况下，当然也可以将上述准备步骤S50省略。
此外，作为在高电阻化步骤S51a中施加的电压脉冲的电压，优选的是绝对值不超过第2电压V2，但在现实上，只要能够维持高电阻状态中的最大的电阻值Rmax起一定范围内的高电阻值，绝对值也可以超过第2电压V2。该程度只要依存于应确保的动作窗口的宽度决定就可以。例如，如果是为最大的电阻值Rmax的90％的电阻值的电压，也可以通过绝对值超过第2电压V2的电压进行高电阻化。
在此情况下，也可以通过对于电阻变化元件施加阶段性(例如，以0.1V间隔)变大的正的电压脉冲、每次测量电阻值、将电阻值成为最大接着电阻值下降的点的电压决定为高电阻化用的电压(或者第2电压V2)。由此，最大将从第2电压V2加上上述间隔电压(例如0.1V)后的电压以下的电压决定为高电阻化用的电压。由此，能够决定适当的高电阻化电压(准备步骤)、用所决定的高电阻化电压进行高电阻化(写入步骤)。另外，在确定所施加的电压脉冲的电压与此时的电阻变化元件的电阻值的关系时，也可以考虑电阻值的离散而将多个测量点(通过多个电压施加得到的电阻值)平滑化、对平滑后的测量点决定电阻值的最大点。
此外，在准备步骤S50中使用的电阻变化元件是与在接着的写入步骤S51中使用的电阻变化元件相同的种类，但也可以是别的电阻变化元件、即在相同的制造条件下制造出的别的电阻变化元件(仅在准备步骤中使用的电阻变化元件)。在该准备步骤S50中，由于对电阻变化元件施加超过第2电压V2的第3电压V3，因为上述单极特性，所以然后不论对该电阻变化元件施加怎样的电压的电压脉冲，高电阻状态下的电阻值都恢复不到最大的电阻值Rmax。但是，通过使在准备步骤S50中使用的电阻变化元件与在写入步骤S51中使用的电阻变化元件为不同的元件(但是，是在相同的制造条件下制造的具有相同的特性的电阻变化元件)，能够通过不超过在准备步骤S50中得到的第2电压V2的电压进行高电阻化步骤S51a，结果，能够使电阻变化元件转变为最大的电阻值Rmax(或者，接近于最大的电阻值Rmax)的高电阻状态S53。
[第1实施方式中的电阻变化型非易失性存储装置]
接着，作为本发明的第1实施方式，对使用在上述中说明的电阻变化元件的1T1R型的非易失性存储装置进行说明。
图17是表示有关本发明的第1实施方式的非易失性存储装置的结构的块图。
如图17所示，有关本实施方式的非易失性存储装置200在半导体基板上具备存储器主体201，存储器主体201具备由图6(b)所示的II型单元构成的存储器阵列202、行选择电路208、由字线驱动器WLD、源极线驱动器SLD构成的行驱动器207、列选择电路203、用来进行数据的写入的写入电路206、检测流到选择位线中的电流量、将高电阻状态判断为数据“0”、此外将低电阻状态判断为数据“1”的读出放大器204、和经由端子DQ进行输入输出数据的输入输出处理的数据输入输出电路205。
进而，作为写入用电源211，具备高电阻(HR)化用电源213及低电阻(LR)化用电源212。
还具备接受从外部输入的地址信号的地址输入电路209、和基于从外部输入的控制信号、控制存储器主体201的动作的控制电路210。
存储器阵列202具备形成在半导体基板之上的、相互交叉排列的多个字线WL0、WL1、WL2、…及多个位线BL0、BL1、BL2、…、对应于这些字线WL0、WL1、WL2、…、及位线BL0、BL1、BL2、…的交点而分别设置的多个NMOS晶体管N11、N12、N13、N21、N22、N23、N31、N32、N33、…(以下表示为“晶体管N11、N12、…”)、与晶体管N11、N12、…一对一地串联连接的多个电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、…(以下表示为“电阻变化元件R11、R12、…”)，分别构成存储器单元M11、M12、M13、M21、M22、M23、M31、M32、M33、…(以下表示为“存储器单元M11、M12、…”)。
如图17所示，晶体管N11、N21、N31、…的门极连接在字线WL0上，晶体管N12、N22、N32、…的门极连接在字线WL1上，晶体管N13、N23、N33、…的门极连接在字线WL2上，晶体管N14、N24、N34、…的门极连接在字线WL3上。
此外，晶体管N11、N12、N13、N14、…的漏极连接在位线BL0上，晶体管N21、N22、N23、N24、…的漏极连接在位线BL1上，晶体管N31、N32、N33、N34、…的漏极连接在位线BL2上。
此外，电阻变化元件R11、R21、R31、…连接在源极线SL0上，电阻变化元件R12、R22、R32、…连接在源极线SL1上，电阻变化元件R13、R23、R33、…连接在源极线SL2上，电阻变化元件R14、R24、R34、…连接在源极线SL3上。
地址输入电路209从外部电路(未图示)接受地址信号，基于该地址信号将行地址信号向行选择电路208输出，并且将列地址信号向列选择电路203输出。这里，地址信号是表示多个存储器单元M11，M12，…中的被选择的特定的存储器单元的地址的信号。
控制电路210在数据的写入周期中，根据输入到数据输入输出电路205中的输入数据Din，将指示写入用电压的施加的写入信号向写入电路206输出。另一方面，在数据的读出周期中，控制电路210将指示读出动作的读出信号向读出放大器204输出。
行选择电路208接受从地址输入电路209输出的行地址信号，根据该行地址信号，由行驱动器207，从对应于多个字线WL0、WL1、WL2、…中的某个的字线驱动器电路WLD对该选择的字线施加规定的电压。
此外，同样，行选择电路208接受从地址输入电路209输出的行地址信号，根据该行地址信号，由行驱动器207，从对应于多个源极线SL0、SL1、…中的某个的源极线驱动器电路SLD对该选择的源极线施加规定的电压。
此外，列选择电路203接受从地址输入电路209输出的列地址信号，根据该列地址信号，选择多个位线BL0、BL1、BL2、…中的某个，对该选择的位线施加写入用电压或读出用电压。
写入电路206由通常脉冲发生电路700和可变电压脉冲发生电路701构成，在接受到从控制电路210输出的通常写入信号的情况下，通常脉冲发生电路700被活化，对由列选择电路203选择的位线施加写入用电压(写入用电压脉冲)，此外，在接受到从控制电路210输出的成型信号的情况下，可变电压脉冲发生电路701被活化，对由列选择电路203选择的位线施加成型用电压(成型用电压脉冲)。
此外，读出放大器204是判断由行选择电路208及列选择电路203选择的存储器单元内的电阻变化元件的电阻值的读出部的一例，具备通常判断基准电路702和成型判断基准电路703，各基准电路702、703分别具有通常读出用判断水平和成型用判断水平的判断水平，分别通过从控制电路210输出的读出启动信号C1和成型启动信号C2控制，选择某一个判断水平，将选择单元的数据判断为“1”或“0”。将其结果判断的输出数据DO经由数据输入输出电路205向外部电路输出。这里，所谓通常读出，是指判断结束了成型的电阻变化元件的电阻状态(高电阻状态/低电阻状态)。
写入用电源211由高电阻(HR)化用电源213及低电阻(LR)化用电源212构成，高电阻(HR)化用电源213的输出VH0被供给到行驱动器207中，此外，低电阻(LR)化用电源212的输出VL0被输入到写入电路206中。
图18是表示图17的读出放大器204的详细的结构的一例的电路图。读出放大器204由反射系数为1比1的电流反射镜电路218、尺寸相等的箝位晶体管219、220、基准电路221、以及逆变器224构成。基准电路221由通常判断基准电路702和成型判断基准电路703构成。在通常判断基准电路702中，将串联连接了选择晶体管222和通常读出用的基准电阻Rref(20kΩ)的支路的一端连接在接地电位上，将另一个端子与箝位晶体管219的源极端子连接，此外，在选择晶体管222的门极端子中被输入读出启动信号C1，通过读出启动信号C1，选择晶体管222能够切换导通/非导通状态。同样，在成型判断基准电路703中，将串联连接了选择晶体管223和成型用的基准电阻Rb(90kΩ)的支路的一端连接在接地电位上，将另一个端子与箝位晶体管219的源极端子连接，此外，在选择晶体管223的门极端子中被输入成型启动信号C2，通过成型启动信号C2，选择晶体管223能够切换导通/非导通状态。
此外，箝位晶体管219、220在门极端子中被输入箝位电压VCLP(0.9V)，箝位晶体管220的源极端子经由列选择电路203和位线与存储器单元连接，箝位晶体管219、220的漏极端子分别与构成电流反射镜电路218的晶体管225、226的漏极端子连接。箝位晶体管220的漏极端子电位被逆变器224反转放大，作为读出放大器输出SAO传送给数据输入输出电路205。
图19是用来说明读出放大器204的判断水平的图。读出放大器204如图19所示，在高电阻状态HR(100kΩ)与低电阻状态LR(11kΩ)之间，具有通常读出用的基准电阻Rref(20kΩ)、和比其大的成型用的基准电阻Rb(90kΩ)的两个判断水平。另外，成型用的基准电阻Rb为了判断电阻变化元件的成型是否完成而设定为比高电阻状态HR的电阻值小的电阻值，优选的是，设定为比处于高电阻状态HR的电阻变化元件能够取的电阻值的最小值小的值。此外，通常读出用的基准电阻Rref为了判断电阻变化元件是处于高电阻状态还是处于低电阻状态而设定为比高电阻状态HR的电阻值小、并且比低电阻状态LR的电阻值大的电阻值，优选的是，设定为比处于高电阻状态HR的电阻变化元件能够取的电阻值的最小值小、并且比处于低抗状态LR的电阻变化元件能够取的电阻值的最大值大的电阻值。
图20是表示图17的写入电路206的详细的结构的一例的图。写入电路206由写入驱动器电路214、电压跟随器电路215、和分压电路216构成。
分压电路216在低电阻(LR)化用电源212的输出VL0与接地电位之间串联连接有24个固定电阻Rd10～Rd33，在各固定电阻Rd10～Rd33间的节点、以及低电阻(LR)化用电源212的输出VL0端子与固定电阻Rd33间的节点上分别连接着开关SW10～SW33，各开关SW10～SW33的没有与固定电阻Rd10～Rd33连接的那个端子都连接在共通节点NO上，各开关SW10～SW33能够由从控制电路210给出的分压切换信号TRM10、11、…、33分别独立地进行ON/OFF控制。此外，共通节点NO与电压跟随器电路215的输入端子连接，输出共通节点NO的电位的电压跟随器电路215的输出端子VC与写入驱动器电路214连接。
写入驱动器电路214被输入电压跟随器电路215的输出端子VC的电压作为电源，在输入端子中被输入从控制电路210供给的脉冲施加控制信号，从写入驱动器电路214的输出端子输出写入脉冲电压Vp，输入到图17的列选择电路203中。写入电压脉冲是在一定的时间(例如50ns)中、为电压跟随器电路215的输出端子VC的电压(在其他时间中为0V)的电压脉冲。
因而，写入电路206在写入脉冲施加时，控制电路210控制分压切换信号TRM10、11、…、33，通过仅将对应的开关SW10～SW33的一个控制为ON状态，能够多级地控制分压电路216的输出电压，能够多级地控制电压跟随器电路215的输出端子VC的电压，能够根据脉冲施加控制信号而多级地输出作为写入驱动器电路214的输出的写入脉冲电压Vp。
[第1实施方式的电阻变化型非易失性存储装置的动作]
对于以上那样构成的电阻变化型非易失性存储装置，首先，说明主要的电路块的动作，然后，说明进行电阻变化型非易失性存储装置的数据写入、成型的情况下的写入周期、以及进行通常读出、检验读出的情况下的读出周期中动作。
首先，说明图18所示的读出放大器204的动作。读出放大器204在于电阻变化元件上形成导电路径的成型时，经由列选择电路203和位线与对象存储器单元连接，为在存储器单元上没有被施加比从箝位电压VCLP(0.9V)降低了箝位晶体管219、220的阈值电压(0.5V)后的0.4V大的电压的结构。另一方面，在基准电路221中，通过成型启动信号C2，使选择晶体管223活化，成为导通状态，成型用的基准电阻Rb(90kΩ)被选择，另一个选择晶体管222通过读出启动信号C1而非活化，被设为非导通状态，作为基准电流Iref而流过约4.4μA(＝(0.9V-0.5V)/90kΩ)。因而，基准电流Iref被电流反射镜电路218复制，作为负荷电流IL而流过约4.4μA，通过箝位晶体管220比较该负荷电流IL与存储器单元电流Ic的大小关系。取决于该比较结果，检测箝位晶体管220的漏极端子电压比逆变器224的反转电压(输入阈值电压)高还是低，逆变器224将读出放大器输出SAO输出。这里，在设初始电阻值为20MΩ的情况下，存储器单元电流Ic流过0.02μA(＝0.4V/20MΩ)，此时，为负荷电流IL(约4.4μA)＞存储器单元电流Ic(0.02μA)，箝位晶体管220的漏极端子电压在规定时间后变得比逆变器224的反转电压高，读出放大器输出SAO输出L水平。即，选择存储器单元在比成型用的基准电阻Rb(90kΩ)高的初始状态(20MΩ)的情况下，读出放大器204判断为“0”、即失败。另一方面，在选择存储器单元的电阻值比成型后50kΩ和成型用的基准电阻Rb(90kΩ)低的情况下，存储器单元电流Ic流过8μA(＝0.4V/50kΩ)，此时，为负荷电流IL(约4.4μA)＜存储器单元电流Ic(8μA)，箝位晶体管220的漏极端子电压在规定时间后变得比逆变器224的反转电压低，读出放大器输出SAO输出H水平。即，在选择存储器单元是比成型用的基准电阻Rb(90kΩ)低的电阻状态的情况下，读出放大器204判断为“1”、即合格，表示对象存储器单元的成型完成。
此外，在通常读出时，基准电路221通过读出启动信号C1使选择晶体管222活化而成为导通状态，通常读出用的基准电阻Rref被选择，另一个选择晶体管223通过成型启动信号C2被非活化而设为非导通状态，基准电流Iref流过20μA(＝(0.9V-0.5V)/20kΩ)。因而，基准电流Iref被电流反射镜电路218复制，作为负荷电流IL而流过20μA，将该负荷电流IL与存储器单元电流Ic的大小关系比较。取决于该比较结果，检测箝位晶体管220的漏极端子电压比逆变器224的反转电压(输入阈值电压)高还是低，逆变器224将读出放大器输出SAO输出。这里，在设高电阻状态为100kΩ、设低电阻状态为11kΩ的情况下，当选择存储器单元是高电阻状态时，存储器单元电流Ic流过4μA(＝0.4V/100kΩ)，此时，为负荷电流IL(20μA)＞存储器单元电流Ic(4μA)，箝位晶体管220的漏极端子电压变得比逆变器224的反转电压高，读出放大器输出SAO输出L水平。即，在选择存储器单元是比通常读出用的基准电阻Rref(20kΩ)高的高电阻状态(100kΩ)的情况下，读出放大器204判断为“0”数据。另一方面，当选择存储器单元是低电阻状态时，存储器单元电流Ic流过约36.4μA(＝0.4V/11kΩ)，此时，为负荷电流IL(20μA)＜存储器单元电流Ic(约36.4μA)，箝位晶体管220的漏极端子电压变得比逆变器224的反转电压低，读出放大器输出SAO输出H水平。即，在选择存储器单元是比通常读出用的基准电阻Rref(20kΩ)低的低电阻状态(11kΩ)的情况下，读出放大器204判断为“1”数据。
接着，对图20所示的写入电路206的动作进行说明。
现在，在设低电阻(LR)化用电源212的输出VL0的电位为3.3V、设电阻Rd10为100kΩ、设各电阻Rd11～Rd33为10kΩ、设脉冲施加控制信号的电压振幅为3.3V的情况下，写入电路206如果通过分压切换信号TRM10仅将开关SW10控制为ON状态，则根据分压的关系式，共通节点NO的电位成为1.0V(＝3.3V×100kΩ/330kΩ)，输出端子VC被控制为1.0V，所以写入驱动器电路214能够根据脉冲施加控制信号、输出1.0V作为写入脉冲电压Vp。
图21是写入电路206能够输出的升高写入脉冲电压Vp的时间图。在图21中表示，通过从控制电路210输出的分压切换信号TRM10、11、…、33，将开关SW10～SW33从开关SW10到开关SW33依次择一地切换控制为导通状态，使输出端子VC的电压从1.0V到3.3V以0.1V步长增加，能够同步于脉冲施加控制信号，一边使写入脉冲电压Vp从1.0V到3.3V以0.1V步长升高一边施加脉冲。
接着，在图22中表示成型、检验读出、低电阻(LR)化、高电阻(HR)化、读出的各动作模式中的字线(WL)电压、源极线(SL)电压、位线(BL)电压、以及高电阻(HR)化用电源213的输出VH0电压、低电阻(LR)化用电源212的输出VL0电压的各种设定电压一览(II型单元)。在图22中，成型时的位线BL电压表示图21所示的升高写入脉冲电压Vp，此外，LR化及HR化时的位线BL电压表示2.4V的振幅的写入脉冲电压Vp。这里，所谓检验读出，是指成型时的检验读出。
在高电阻(HR)化写入时，Vp(2.4V)是从写入电路206施加的写入脉冲电压，VL是由对写入电路206供给的LR化用电源212产生的电压，VH是由HR化用电源213产生的电压，设定为图10(a)中的脉冲RV特性所示的点O的电压(+2.4V)，设定为，使其不进入到通过事前评价(上述准备步骤)求出的单极区域中。即，进行控制以使其遵循上述第2控制规则。
另外，以位线为基准，对源极线施加高电阻(HR)化用电源213的输出VH0电压，但也可以考虑从高电阻(HR)化用电源213到源极线的寄生电阻带来的电压下降量而将高电阻(HR)化用电源213的输出VH0电压设定得较高，以有效地使源极线的最大电压成为不超过点O的电压(+2.4V)的范围。
在低电阻(LR)化写入时，VH与高电阻(HR)化写入时同样设定为2.4V，此外，Vp(2.4V)是由写入电路206产生的写入脉冲电压，将超过图10(a)、图10(b)所示的脉冲RV特性的点P、且不超过点N的写入脉冲电压有效地施加在存储器单元M11、M12、…上。
此外，在成型时，Vp是从写入电路206施加的升高写入脉冲电压，VH是由HR化用电源213产生的电压，设定为3.3V，以使得在成型时能够施加高电压的写入脉冲电压Vp。
在检验读出及读出时，Vread是由读出放大器204箝位的读出用电压(0.4V)，在图10所示的脉冲RV特性中为负电压的方向，对应于调节为使得不发生读出扰动(即，电阻变化元件的电阻状态不变化)的电压值(-0.4V)。此外，VDD对应于对非易失性存储装置200供给的电源电压。
接着，参照图23所示的软成型流程图，对电阻变化型非易失性存储装置的软成型动作的一例进行说明。如图23所示，首先将LR化写入脉冲电压Vp设定为1.0V(S31：第1步骤)，接着判断写入脉冲电压Vp是否是3.3V以下(S32：第2步骤)，在写入脉冲电压Vp比3.3V大的情况下(第2步骤中No)，为成型不良而结束软成型动作，在写入脉冲电压Vp是3.3V以下的情况下(第2步骤中Yes)，将存储器单元的地址AD初始化(AD＝0)(S33：第3步骤)，接着，判断选择存储器单元M11的地址AD是否是存储器阵列202的最终地址ADf以下(S34：第4步骤)，在选择存储器单元的地址AD是最终地址ADf以下的情况下(第4步骤中Yes)，对选择存储器单元检验读出是否选择存储器单元的电阻值Rc比基准电阻Rb小(Rc＜Rb)(S35：第5步骤(判断步骤))，在选择存储器单元的电阻值Rc比成型用的基准电阻Rb小的(Rc＜Rb)情况下(第5步骤中Yes)，由于电阻值已经下降到不需要成型的程度，所以将选择存储器单元的地址AD增加(S37：第7步骤)，选择下个地址AD的存储器单元。此外，在选择存储器单元的电阻值Rc是成型用的基准电阻Rb以上(Rc≥Rb)的情况下(第5步骤中No)，使用所设定的写入脉冲电压Vp，对选择存储器单元施加成型(“1”)写入的负电压脉冲(-1.0V，脉冲宽度50ns)(S36：第6步骤(施加步骤))。然后，将选择存储器单元的地址AD增加(S37：第7步骤)，选择下个地址AD的存储器单元。以下，反复进行第4步骤(S34)～第7步骤(S37)，直到选择存储器单元的地址AD比最终地址ADf大。在第4步骤(S34)中选择存储器单元的地址AD比最终地址ADf大的情况下(AD＞ADf)(第4步骤中No)，由存储器测试器等的外部装置判断存储器阵列202的全存储器单元的各电阻值Rc是否比成型用的基准电阻Rb小(Rc＜Rb)(S38：第8步骤)，在所有存储器单元的各电阻值Rc都不比基准电阻Rb小的情况下(第8步骤中No)，将写入脉冲电压Vp增加+0.1V，设定为+1.1V(S39：第9步骤)，接着，判断写入脉冲电压Vp是否是3.3V以下(S32：第2步骤)。然后，反复进行第2步骤(S32)～第9步骤(S39)，直到写入脉冲电压Vp比最大写入脉冲电压3.3V大、或者直到在第8步骤(S38)中所有存储器单元的软成型合格。
这样，该成型流程包括判断电阻变化元件100的电阻值是否比高电阻状态时小的判断步骤S35、和在判断为小的判断的情况下(S35中No)、施加不超过对成型电压加上成型边际(0.7V)而得到的电压的电压脉冲的施加步骤S36。并且，判断步骤S35和施加步骤S36对存储器阵列202中的所有存储器单元重复进行(S34～S37)，在对成型对象存储器单元结束通过同一电压的电压脉冲进行的施加后，将电压增加不超过成型边际(0.7V)的间隔(0.1V)(S39)，再次将判断步骤S35和施加步骤S36对所有存储器单元重复进行(S34～S37)。通过采用以上那样的成型流程，由于一边以比用于软成型的成型边际(0.7V)小的电压(0.1V)增加一边施加成型电压，所以能够以适合于各存储器单元M11、M12、…的成型电压Vb，不对电阻变化元件作用过量的电压及电流压迫而实现软成型(即，遵循上述第1控制规则)。进而，根据图23所示的软成型流程，仅对需要成型的存储器单元施加写入脉冲电压Vp，并且能够将写入脉冲电压Vp的电压切换(增加)动作抑制在最小限度，所以能够对存储器阵列高速地实现软成型。
另外，在该例中，将用于成型的写入脉冲电压Vp以+0.1V间隔增加(第9步骤)，但本发明并不限于这样的间隔电压(0.1V)，只要是比成型边际(这里是0.7V)小的间隔电压就可以。由此，将对成型所需要的最低电压加上成型边际(这里是0.7V)得到的电压作为最大电压(绝对值最大电压的一例)，施加成型用的写入电压脉冲，可靠地实施软成型。
对于如以上那样构成的电阻变化型非易失性存储装置的数据写入周期、读出周期、以及软成型的动作例，参照图24(a)～图24(c)及图25所示的时间图、图17的有关本发明的实施方式的电阻变化型非易失性存储装置的结构图、以及图10的说明脉冲RV特性的图进行说明。
图24(a)～图24(c)是表示有关本发明的实施方式的非易失性存储装置的动作例的时间图。另外，这里定义为，分别将电阻变化层是高电阻状态的情况分配给数据“0”、将是低电阻状态的情况分配给数据“1”，表示其动作例。此外，说明仅就对存储器单元M11进行数据的写入及读出的情况表示。
在图24(a)所示的对存储器单元M11的数据“0”写入周期中，最开始将选择位线BL0、源极线SL0分别设定为电压VH(2.4V)及电压Vp(2.4V)。接着，将选择的字线WL0设定为电压VH(2.4V)，但此时图17的选择存储器单元M11的NMOS晶体管N11还是关闭状态。在该阶段中，图17的NMOS晶体管N11的漏极端子和源极端子都被施加了电压2.4V，所以与晶体管的开启、关闭无关，不流过电流。
接着，将选择位线BL0在规定期间中设定为电压0V，在规定期间后，再次施加为电压Vp(2.4V)的脉冲波形。在该阶段中，对于图17的存储器单元M11，施加图10(a)的脉冲RV特性中的点O的正脉冲电压(+2.4V)，从低电阻值向高电阻值进行写入。然后，将字线WL0设定为电压0V，数据“0”的写入完成。即，用源极线及字线选择行方向的存储器单元，然后，通过对特定的位线施加负电压方向的脉冲波形，对由源极线、字线及位线选择的存储器单元的电阻变化元件施加正的电压脉冲而高电阻化。
在图24(b)所示的对存储器单元M11的数据“1”写入中，最开始将选择位线BL0、源极线SL0设定为电压0V。接着，将选择的字线WL0设定为电压VH(2.4V)，将图17的选择存储器单元M11的NMOS晶体管N11开启。
接着，将选择位线BL0在规定期间中设定为电压Vp(2.4V)，在规定期间后，再次施加为电压0V的脉冲波形。在该阶段中，对于图17的存储器单元M11，施加超过图10(a)、图10(b)所示的脉冲RV特性的点P、且不超过点N的负脉冲电压，从高电阻值向低电阻值进行写入。然后，将字线WL0设定为电压0V，数据“1”的写入完成。即，用源极线及字线选择行方向的存储器单元，然后，通过对特定的位线施加正电压方向的脉冲波形，对用源极线、字线及位线选择的存储器单元的电阻变化元件施加负的电压脉冲而低电阻化。但是，并不限定于该方法。
在对图24(c)所示的存储器单元M11的数据的读出周期中，最开始将选择位线BL0、源极线SL0设定为电压0V。接着，将所选择的字线WL0设定为电压VDD(1.8V)，将选择存储器单元M11的NMOS晶体管N11开启。
接着，将选择位线BL0在规定期间中将读出电压Vread设定为0.4V，通过由读出放大器204检测流到选择存储器单元M11中的电流值，将存储的数据判断为数据“0”或数据“1”。然后，将字线WL0设定为电压0V，完成数据的读出动作。
接着，对有关本发明的实施方式的非易失性存储装置的软成型动作进行说明。
图25是表示有关本发明的实施方式的非易失性存储装置的软成型动作的时间图。在图25所示的软成型动作中，仅访问地址AD是0的存储器单元M11的1位，而不是阵列，对该位实施图23所示的软成型流程(其中，由于是1位访问，所以第4、第7步骤去除)。
在图25中，在软成型开始时，成型对象的存储器单元M11的字线WL0、位线BL0、和源极线SL0的电压状态都是0V，此外，分压切换信号TRM10、TRM11、…、TRMmn(m：1～3的整数，n：0～9的整数)及端子DQ都为L水平。此外，存储器单元M11是初始状态。
首先，在图23所示的第1步骤中，仅将分压切换信号TRM10设定为H水平，写入电路206设定为，使其能够施加Vp10(＝1.0V)的电压脉冲作为写入脉冲电压Vp。
接着，在第2步骤中，判断写入脉冲电压Vp是3.3V以下，在第3步骤中，将存储器单元的地址AD初始化(AD＝0)，转移到第5步骤。
在第5步骤中，为了检验读出选择存储器单元的电阻值Rc是否比成型用的基准电阻Rb小(Rc＜Rb)，将所选择的字线WL0设定为电压VDD(1.8V)，将选择存储器单元M11的NMOS晶体管N11开启。
接着，将选择位线BL0在规定期间中将读出电压Vread设定为0.4V，通过由读出放大器204检测流到选择存储器单元M11中的电流值，判断选择存储器单元M11的电阻值Rc是否比成型用的基准电阻Rb小(Rc＜Rb)，这里，由于电阻值Rc是成型用的基准电阻Rb以上，所以读出放大器输出SAO输出L水平，对端子DQ输出“0”数据，将成型失败(伪)向外部装置(例如存储器测试器)传送。然后，将字线WL0及位线BL0设定为电压0V，完成检验读出动作。
接着，实施图23所示的成型用的LR化写入(第6步骤)。为了对选择存储器单元施加成型用的LR化写入的负电压脉冲(-1.0V，脉冲宽度50ns)，最开始将选择位线BL0、源极线SL0、字线WL0设定为电压0V。然后，将所选择的字线WL0设定为电压VH(3.3V)，将图17的选择存储器单元M11的NMOS晶体管N11开启。接着，将选择位线BL0在规定期间中设定为电压Vp(1.0V)，在规定期间后，再次施加作为电压0V的脉冲波形(负电压脉冲)。在该阶段中，对于图17的存储器单元M11施加比图10(a)所示的脉冲RV特性的点N(成型开始电压Vb＝-1.8V)大(即绝对值小)的负脉冲电压，但选择存储器单元M11是初始状态的原状而没有被成型。即，成型以失败结束。然后，将字线WL0设定为电压0V，成型用的LR化写入完成。
接着，在第8步骤中，将第5步骤的判断结果确认为成型失败(伪)，转移到第9步骤，仅将分压切换信号TRM11设定为H水平，写入电路206设定为，使其能够施加Vp11(＝1.1V)的电压脉冲作为写入脉冲电压Vp。
接着，在第2步骤中，判断为写入脉冲电压Vp是3.3V以下，在第3步骤中，将存储器单元的地址AD初始化(AD＝0)，转移到第5步骤。
在第2次的第5步骤中，进行与第1次的第5步骤同样的检验读出(Rc＜Rb？)动作，但由于这次电阻值Rc是初始电阻状态的原状，是成型用的基准电阻Rb以上，所以读出放大器输出SAO输出L水平，向端子DQ输出“0”数据，将成型失败(伪)向外部装置(例如存储器测试器)传送，完成检验读出动作。
接着，实施图23所示的第6步骤的成型用的LR化写入(第2次)。为了对选择存储器单元施加成型用的LR化写入的负电压脉冲(-1.1V，脉冲宽度50ns)，最开始将选择位线BL0、源极线SL0、字线WL0设定为电压0V。然后，将所选择的字线WL0设定为电压VH(3.3V)，将图17的选择存储器单元M11的NMOS晶体管N11开启。接着，将选择位线BL0在规定期间中设定为电压Vp(1.1V)，在规定期间后，再次施加为电压0V的脉冲波形(负电压脉冲)。在该阶段中，对于图17的存储器单元M11，施加比图10(a)所示的脉冲RV特性的点N(成型开始电压Vb＝-1.8V)大(即绝对值小)的负脉冲电压，但选择存储器单元M11是初始状态的原状，没有被成型。即，成型以失败结束。然后，将字线WL0设定为电压0V，第2次的成型用的LR化写入完成。
然后，将图23所示的第2步骤到第9步骤(将第4、第7步骤去除)的循环、即检验读出动作和成型LR化写入动作在从第3次到第8次重复进行，存储器单元M11的电阻值Rc是初始状态的原状，是基准电阻Rb以上的原状。即，成型以失败结束。
接着，在第9步骤中，仅将分压切换信号TRMmn(m＝1，n＝8)设定为H水平，写入电路206设定为，使其能够施加Vpmn(m＝1，n＝8)(＝1.8V)的电压脉冲作为写入脉冲电压Vp。
接着，在第2步骤中，判断为写入脉冲电压Vp是3.3V以下，在第3步骤中，将存储器单元的地址AD初始化(AD＝0)，转移到第5步骤。
接着，在第9次的第5步骤中，进行检验读出(Rc＜Rb？)动作，但由于此次电阻值Rc是初始电阻状态的原状，是成型用的基准电阻Rb以上，所以读出放大器输出SAO输出L水平，对端子DQ输出“0”数据，将成型失败(伪)向外部装置(例如存储器测试器)传送，完成检验读出动作。
接着，实施图23所示的第6步骤的成型用的LR化写入(第9次)。为了对选择存储器单元施加成型用的LR化写入的负电压脉冲(-1.8V，脉冲宽度50ns)，最开始将选择位线BL0、源极线SL0、字线WL0设定为电压0V。然后，将所选择的字线WL0设定为电压VH(3.3V)，将图17的选择存储器单元M11的NMOS晶体管N11开启。接着，将选择位线BL0在规定期间中设定为电压Vp(1.8V)，在规定期间后再次施加为电压0V的脉冲波形(负电压脉冲)。在该阶段中，对图17的存储器单元M11施加相当于图10(a)所示的脉冲RV特性的点N(成型开始电压Vb＝-1.8V)的负脉冲电压，所以选择存储器单元M11从初始的高电阻状态形成导电路径，转变为高电阻状态HR与低电阻状态LR之间的成型后电阻值，进行成型。由此，成型才成功。然后，将字线WL0设定为电压0V，第9次的成型用的LR化写入完成。
然后，在第8步骤中，确认成型LR化写入前的第5步骤的判断结果为成型失败(伪)，转移到第9步骤，仅将分压切换信号TRMm(n+1)(m＝1，n＝8)设定为H水平，写入电路206设定为，使其能够施加Vpm(n+1)(m＝1，n＝8)(＝1.9V)的电压脉冲作为写入脉冲电压Vp。
接着，在第2步骤中，判断为写入脉冲电压Vp是3.3V以下，在第3步骤中，将存储器单元的地址AD初始化(AD＝0)，转移到第5步骤。
在第10次的第5步骤中，进行检验读出(Rc＜Rb？)动作，但由于此次选择存储器单元M11的电阻值Rc比成型用的基准电阻Rb小，所以读出放大器输出SAO输出H水平，对端子DQ输出“1”数据，将成型合格(真)向外部装置(例如存储器测试器)传送，完成检验读出动作。
然后，在第8步骤中，确认之前的第5步骤的判断结果是成型路径(真)，软成型完成。
这样，一边以0.1V间隔增大电压的绝对值一边施加负电压脉冲，每次施加时判断成型的完成，在成型完成之后不施加进一步的负电压脉冲，所以在用规定的写入脉冲电压Vp成型之后，对存储器单元M11不施加过量的脉冲电压。
在软成型后，如图22所示，将高电阻(HR)化写入脉冲电压、低电阻(LR)化写入脉冲电压都设定为2.4V，此外将脉冲宽度设定为50ns，能够进行通常的“0”数据(HR化)及“1”数据(LR化)写入。
以上，通过基于图23所示的软成型流程对各存储器单元实施软成型(即，通过遵循上述第1控制规则)，能够将可转变的高电阻值水平控制得更高，并且通过使用没有进入到单极区域中的极大点付近的高电阻化电压进行高电阻化(即，通过遵循上述第2控制规则)，能够将高电阻值水平设定得尽可能高(参照图10、图11)，能够将低电阻状态和高电阻状态的动作窗口扩大，高速读出及数据可靠性能够提高，能够大幅减小误读出发生的可能性。
另外，当然，进行“1”数据(LR化)写入的低电阻化电压必须设定成型边际Δ比0.7V大、不会使可转变的高电阻值水平下降那样的低电阻化电压。
此外，在高电阻值水平的极大点付近较平缓的情况下，即使使用稍稍进入到单极区域中的高电阻化电压进行“0”数据(HR化)写入，在实际使用上也没有问题。例如，作为高电阻化电压，只要是即使超过高电阻值水平的极大点、也为高电阻值水平的极大点的电阻值的90％以上的电阻值那样的高电阻化电压，在实际使用上就没有问题。
另外，在本实施方式中，在通常的“0”、“1”数据的写入中，字线WL0电压(＝2.4V)、低电阻化脉冲电压Vp(＝2.4V)及高电阻化脉冲电压VH(＝2.4V)都设定为相同的电压，但并不一定需要一致。
[第2实施方式的电阻变化型非易失性存储装置]
接着，作为本发明的第2实施方式，对使用在上述中说明的I型单元的1T1R型的非易失性存储装置进行说明。
图26是表示有关本发明的第2实施方式的非易失性存储装置的结构的块图。
在图26中，对于与图17相同的构成要素使用相同的标号而省略说明。
非易失性存储装置227如图26所示，相对于有关第1实施方式的非易失性存储装置200，由图6(a)所示的I型单元构成的存储器阵列229、写入电路230、行驱动器231不同。
存储器主体228具备存储器阵列229、由行选择电路208、字线驱动器WLD、源极线驱动器SLD及可变电压发生电路704构成的行驱动器231、列选择电路203、用来进行数据的写入的写入电路230、检测流到选择位线中的电流量、将高电阻状态判断为数据“0”、此外将低电阻状态判断为数据“1”的读出放大器204、和经由端子DQ进行输入输出数据的输入输出处理的数据输入输出电路205。
存储器阵列229具备形成在半导体基板之上的、相互交叉排列的多个字线WL0、WL1、WL2、…及多个位线BL0、BL1、BL2、…、对应于这些字线WL0、WL1、WL2、…、及位线BL0、BL1、BL2、…的交点分别设置的多个NMOS晶体管N11、N12、N13、N21、N22、N23、N31、N32、N33、…(以下表示为“晶体管N11、N12、…”)、和与晶体管N11、N12、…一对一地串联连接的多个电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、…(以下表示为“电阻变化元件R11、R12、…”)，分别构成存储器单元M11、M12、M13、M21、M22、M23、M31、M32、M33、…(以下表示为“存储器单元M11、M12、…”)。
如图26所示，晶体管N11、N21、N31、…的门极连接在字线WL0上，晶体管N12、N22、N32、…的门极连接在字线WL1上，晶体管N13、N23、N33、…的门极连接在字线WL2上，晶体管N14、N24、N34、…的门极连接在字线WL3上。
此外、晶体管N11、N21、N31、…及晶体管N12、N22、N32、…共通地连接在源极线SL0上，晶体管N13、N23、N33、…及晶体管N14、N24、N34、…共通地连接在源极线SL2上。
此外，电阻变化元件R11、R12、R13、R14、…连接在位线BL0上，电阻变化元件R21、R22、R23、R24、…连接在位线BL1上，电阻变化元件R31、R32、R33、R34、…连接在位线BL2上。这样，相对于第1实施方式的存储器阵列202，取对应于各位线BL0、BL1、BL2、…的电阻变化元件R11、R12、R13、…不经由NMOS晶体管N11、N12、…而直接连接的结构(I型单元结构)。
控制电路210在数据的写入周期中，根据输入到数据输入输出电路205中的输入数据Din，将指示写入用电压的施加的写入信号向写入电路230输出。另一方面，在数据的读出周期中，控制电路210将指示读出动作的读出信号向读出放大器204输出。
行选择电路208接受从地址输入电路209输出的行地址信号，根据该行地址信号，由行驱动器231从对应于多个字线WL0、WL1、WL2、…中的某个的字线驱动器电路WLD，对该选择的字线施加规定的电压。
此外，同样，行选择电路208接受从地址输入电路209输出的行地址信号，根据该行地址信号，由行驱动器231从对应于多个源极线SL0、SL2、…中的某个的源极线驱动器电路SLD，对该选择的源极线施加由可变电压发生电路704生成的规定的电压(成型用电压脉冲)。
写入电路230在接受到从控制电路210输出的写入信号的情况下，对通过列选择电路203选择的位线施加写入用电压(写入用电压脉冲Vp)。
写入用电源211由低电阻化用的LR化用电源212和高电阻化用的HR化用电源213构成，LR化用电源212的输出VL0被输入到行驱动器231中，此外，HR化用电源213的输出VH0被输入到写入电路230中。
图27是表示图26的可变电压发生电路704的结构的一例的图。在图27中，对于与图20相同的构成要素使用相同的标号而省略说明。在可变电压发生电路704中，电压跟随器电路215的输出端子VC与源极线驱动器电路SLD的电源端子连接。因而，源极线驱动器电路SLD在写入脉冲施加时，控制电路210控制分压切换信号TRM10、11、…、33，通过仅将对应的开关SW10～33的一个控制为ON状态，能够多级地控制分压电路216的输出电压，能够多级地控制电压跟随器电路215的输出端子VC的电压，能够根据输入到源极线驱动器电路SLD中的源极线驱动器控制信号多级地输出作为源极线驱动器电路SLD的输出的写入脉冲电压Vp。
[第2实施方式的电阻变化型非易失性存储装置的动作]
对以上那样构成的电阻变化型非易失性存储装置，首先说明主要的电路块的动作，然后说明进行电阻变化型非易失性存储装置的数据写入、成型的情况下的写入周期、以及进行通常读出、检验读出的情况下的读出周期中的动作。
首先，对可变电压发生电路704的动作进行说明。
如图27所示，这次在使低电阻(LR)化用电源212的输出VL0的电位为3.3V、使电阻Rd10为100kΩ、使各电阻Rd11～Rd33为10kΩ、使源极线驱动器控制信号的电压振幅为3.3V的情况下，可变电压发生电路704如果通过分压切换信号TRM10仅将开关SW10控制为ON状态，则根据分压的关系式，共通节点NO的电位成为1.0V(＝3.3V×100kΩ/330kΩ)，输出端子VC被控制为1.0V，所以源极线驱动器电路SLD能够对应于源极线驱动器控制信号而输出1.0V作为写入脉冲电压Vp。
图28是源极线驱动器电路SLD能够输出的升高写入脉冲电压Vp的时间图。在图28中表示，通过从控制电路210输出的分压切换信号TRM10、11、…、33，将开关SW10～SW33从开关SW10到开关SW33依次择一地切换控制为导通状态，使输出端子VC的电压从1.0V到3.3V以0.1V步长增加，能够同步于源极线驱动器控制信号，一边使写入脉冲电压Vp从1.0V到3.3V以0.1V步长升高一边施加脉冲。
接着，在图29中表示成型、检验读出、低电阻(LR)化、高电阻(HR)化、读出的各动作模式中的字线(WL)电压、源极线(SL)电压、位线(BL)电压、以及高电阻(HR)化用电源213的输出VH0电压、低电阻(LR)化用电源212的输出VL0电压的各种设定电压一览(I型单元)。在图29中表示，成型时的源极线SL电压表示图28所示的升高写入脉冲电压Vp，此外，LR化时及HR化时的位线BL电压表示2.4V的振幅的脉冲电压。此外，LR化时的源极线SL电压在可变电压发生电路704中，通过分压切换信号TRM33仅将开关SW33控制为ON状态，共通节点NO的电位为2.4V(＝VL)，输出端子VC被控制为2.4V，所以源极线驱动器电路SLD能够输出2.4V(＝VL)作为写入脉冲电压Vp。
在低电阻(LR)化写入时，VL是由LR化用电源212产生的电压，Vp(2.4V)是从源极线驱动器电路SLD施加的写入脉冲电压，超过图10(a)、图10(b)所示的脉冲RV特性的点P、且不超过点N的写入脉冲电压被有效地施加在存储器单元M11、M12、…上，VH是由对写入电路230供给的HR化用电源213产生的电压。
在高电阻(HR)化写入时，VL是由LR化用电源212产生的电压，VH是由对写入电路230供给的HR化用电源213产生的电压，被设定为图10(a)中的脉冲RV特性中表示的点O的电压(+2.4V)，设定为，使其不会进入到通过事前评价求出的单极区域中。即，进行控制以使其遵循上述第2控制规则。
另外，将位线作为基准而对源极线施加高电阻(HR)化用电源213的输出VH0电压，但也可以考虑到从高电阻(HR)化用电源213到源极线的寄生电阻带来的电压下降量而将高电阻(HR)化用电源213的输出VH0电压设定得较高，以有效地使源极线的最大电压成为不超过点O的电压(+2.4V)的范围。
此外，在成型时，Vp是从源极线驱动器电路SLD施加的升高写入脉冲电压，VL是由LR化用电源212产生的电压，设定为3.3V，以使得在成型时能够施加高电压的写入脉冲电压Vp。
在检验读出及读出时，Vread是由读出放大器204箝位的读出用电压(0.4V)，在图10所示的脉冲RV特性中，为正电压的方向，对应于被调节以使得不发生读出扰动(即电阻变化元件的电阻状态不变化)的电压值(+0.4V)。此外，VDD对应于对非易失性存储装置227供给的电源电压。
关于非易失性存储装置227的软成型的流程图，与图23所示的流程图是相同的，所以这里省略说明。
关于以上那样构成的电阻变化型非易失性存储装置，对于数据写入周期、读出周期及软成型的动作例，参照图30(a)～图30(c)及图31所示的时间图、图26的有关本发明的实施方式的电阻变化型非易失性存储装置的结构图、以及图10的说明脉冲RV特性的图进行说明。
图30(a)～图30(c)是表示有关本发明的实施方式的非易失性存储装置的动作例的时间图。另外，这里，分别将电阻变化层是高电阻状态的情况分配给数据“0”、将低电阻状态的情况分配给数据“1”而进行定义，表示其动作例。此外，说明仅就对存储器单元M11进行数据的写入及读出的情况表示。
在图30(a)所示的对存储器单元M11的数据“1”写入周期中，最开始将选择位线BL0、源极线SL0分别设定为电压VH(2.4V)及电压Vp(2.4V)。接着，将所选择的字线WL0设定为电压VL(2.4V)，但此时，图26的选择存储器单元M11的NMOS晶体管N11还是关闭状态。在该阶段中，图26的NMOS晶体管N11的漏极端子和源极端子都被施加电压2.4V，所以与晶体管的开启、关闭无关，不流过电流。
接着，将选择位线BL0在规定期间中设定为电压0V，在规定期间后，再次施加为电压VH(2.4V)的脉冲波形。在该阶段中，在图26的存储器单元M11上，被施加超过图10(a)、图10(b)所示的脉冲RV特性的点P、且不超过点N的负脉冲电压，从高电阻值向低电阻值进行写入。然后，将字线WL0设定为电压0V，数据“1”的写入完成。即，用源极线及字线选择行方向的存储器单元，然后，通过对特定的位线施加负电压方向的脉冲波形，对由源极线、字线及位线选择的存储器单元的电阻变化元件施加负的电压脉冲而低电阻化。
在图30(b)所示的对存储器单元M11的数据“0”写入中，最开始将选择位线BL0、源极线SL0设定为电压0V。接着，将所选择的字线WL0设定为电压VL(2.4V)，将图26的选择存储器单元M11的NMOS晶体管N11开启。
接着，将选择位线BL0在规定期间中设定为电压VH(2.4V)，在规定期间后，再次施加为电压0V的脉冲波形。在该阶段中，在图26的存储器单元M11上，被施加图10(a)所示的脉冲RV特性的点O的正脉冲电压(+2.4V)，从低电阻值向高电阻值进行写入。然后，将字线WL0设定为电压0V，数据“0”的写入完成。即，用源极线及字线选择行方向的存储器单元，然后，通过对特定的位线施加正电压方向的脉冲波形，对由源极线、字线及位线选择的存储器单元的电阻变化元件施加正的电压脉冲而高电阻化。
在图30(c)所示的对存储器单元M11的数据的读出周期中，最开始将选择位线BL0、源极线SL0设定为电压0V。接着，将所选择的字线WL0设定为电压VDD(1.8V)，将选择存储器单元M11的NMOS晶体管N11开启。
接着，将选择位线BL0在规定期间中将读出电压Vread设定为0.4V，通过由读出放大器204检测流到选择存储器单元M11中的电流值，将存储的数据判断为数据“0”或数据“1”。然后，将字线WL0设定为电压0V，完成数据的读出动作。
接着，对有关本发明的实施方式的非易失性存储装置的软成型动作进行说明。
图31是表示有关本发明的实施方式的非易失性存储装置的软成型动作的时间图。在图31所示的软成型动作中，仅访问地址AD是0的存储器单元M11的1位，不是阵列，而对该位实施图23所示的软成型流程(但是，由于是1位访问，所以第4、第7步骤去除)。
在图31中，在软成型开始时，成型对象的存储器单元M11的字线WL0、位线BL0和源极线SL0的电压状态都是0V，此外，分压切换信号TRM10、TRM11、…、TRMmn(m：1～3的整数，n：0～9的整数)以及端子DQ都为L水平。此外，存储器单元M11是初始状态。
首先，在图23所示的第1步骤中，仅将分压切换信号TRM10设定为H水平，源极线驱动器电路SLD设定为，使其能够施加Vp10(＝1.0V)的电压脉冲作为写入脉冲电压Vp。
接着，在第2步骤中，判断为写入脉冲电压Vp是3.3V以下，在第3步骤中，将存储器单元的地址AD初始化(AD＝0)，转移到第5步骤。
在第5步骤中，为了检验读出选择存储器单元的电阻值Rc是否比成型用的基准电阻Rb小(Rc＜Rb)，将所选择的字线WL0设定为电压VDD(1.8V)，将选择存储器单元M11的NMOS晶体管N11开启。
接着，将选择位线BL0在规定期间中，将读出电压Vread设定为0.4V，通过由读出放大器204检测流到选择存储器单元M11中的电流值，判断选择存储器单元M11的电阻值Rc是否比成型用的基准电阻Rb小(Rc＜Rb)，这里，由于电阻值Rc是成型用的基准电阻Rb以上，所以读出放大器输出SAO输出L水平，对端子DQ输出“0”数据，将成型失败(伪)向外部装置(例如存储器测试器)传送。然后，将字线WL0及位线BL0设定为电压0V，完成检验读出动作。
接着，实施图23所示的成型用的LR化写入(第6步骤)。为了对选择存储器单元施加成型用的LR化写入的负电压脉冲(-1.0V，脉冲宽度50ns)，最开始将选择位线BL0、源极线SL0、字线WL0设定为电压0V。然后，将所选择的字线WL0设定为电压VL(3.3V)，将图26的选择存储器单元M11的NMOS晶体管N11开启。接着，将选择源极线SL0在规定期间中设定为电压Vp(1.0V)，在规定期间后，施加使位线电压再次成为电压0V的脉冲波形(相对于源极线为负电压脉冲)。在该阶段中，在图26的存储器单元M11上，被施加比图10(a)所示的脉冲RV特性的点N(成型开始电压Vb＝-1.8V)大(即绝对值小)的负脉冲电压，但选择存储器单元M11是初始状态的原状，没有被成型。即，成型以失败结束。然后，将字线WL0设定为电压0V，成型用的LR化写入完成。
接着，在第8步骤中，确认为第5步骤的判断结果是成型失败(伪)，转移到第9步骤，仅将分压切换信号TRM11设定为H水平，源极线驱动器电路SLD设定为，使其能够施加Vp11(＝1.1V)的电压脉冲作为写入脉冲电压Vp。
接着，在第2步骤中，判断为写入脉冲电压Vp是3.3V以下，在第3步骤中，将存储器单元的地址AD初始化(AD＝0)，转移到第5步骤。
在第2次的第5步骤中，进行与第1次的第5步骤同样的检验读出(Rc＜Rb？)动作，但此次电阻值Rc是初始电阻状态的原状，是基准电阻Rb以上，所以读出放大器输出SAO输出L水平，对端子DQ输出“0”数据，将成型失败(伪)向外部装置(例如存储器测试器)传送，完成检验读出动作。
接着，实施图23所示的第6步骤的成型用的LR化写入(第2次)。为了对选择存储器单元施加成型用的LR化写入的负电压脉冲(-1.1V，脉冲宽度50ns)，最开始将选择位线BL0、源极线SL0、字线WL0设定为电压0V。然后，将所选择的字线WL0设定为电压VL(3.3V)，将图26的选择存储器单元M11的NMOS晶体管N11开启。接着，将选择源极线SL0在规定期间中设定为电压Vp(1.1V)，在规定期间后，再次施加为电压0V的脉冲波形(负电压脉冲)。在该阶段中，在图26的存储器单元M11上，被施加比图10(a)所示的脉冲RV特性的点N(成型开始电压Vb＝-1.8V)大(即绝对值小)的负脉冲电压，但选择存储器单元M11是初始状态的原状，没有被成型。即，成型以失败结束。然后，将字线WL0设定为电压0V，第2次的成型用的LR化写入完成。
然后，在从第3次到第8次中重复图23所示的第2步骤到第9步骤(将第4、第7步骤去除)的循环、即检验读出动作和成型LR化写入动作，但存储器单元M11的电阻值Rc是初始状态的原状，是成型用的基准电阻Rb以上的圆周。即，成型以失败结束。
接着，在第9步骤中，仅将分压切换信号TRMmn(m＝1，n＝8)设定为H水平，源极线驱动器电路SLD设定为，使其能够施加Vpmn(m＝1，n＝8)(＝1.8V)的电压脉冲作为写入脉冲电压Vp。
接着，在第2步骤中，判断为写入脉冲电压Vp是3.3V以下，在第3步骤中，将存储器单元的地址AD初始化(AD＝0)，转移到第5步骤。
接着，在第9次的第5步骤中，进行检验读出(Rc＜Rb？)动作，但此次电阻值Rc是初始电阻状态的原状，是成型用的基准电阻Rb以上，所以读出放大器输出SAO输出L水平，对端子DQ输出“0”数据，将成型失败(伪)向外部装置(例如存储器测试器)传送，完成检验读出动作。
接着，实施图23所示的第6步骤的成型用的LR化写入(第9次)。为了对选择存储器单元施加成型用的LR化写入的负电压脉冲(-1.8V，脉冲宽度50ns)，最开始将选择位线BL0、源极线SL0、字线WL0设定为电压0V。然后，将所选择的字线WL0设定为电压VL(3.3V)，将图26的选择存储器单元M11的NMOS晶体管N11开启。接着，将选择源极线SL0在规定期间中设定为电压Vp(1.8V)，在规定期间后，再次施加为电压0V的脉冲波形(负电压脉冲)。在该阶段中，在图26的存储器单元M11上，被施加相当于图10(a)所示的脉冲RV特性的点N(成型开始电压Vb＝-1.8V)的负脉冲电压，所以选择存储器单元M11从初始的高电阻状态形成导电路径，转变为高电阻状态HR与低电阻状态LR之间的成型后电阻值，进行成型。由此，成型才成功。然后，将字线WL0设定为电压0V，第9次的成型用的LR化写入完成。
然后，在第8步骤中，确认为成型LR化写入前的第5步骤的判断结果是成型失败(伪)，转移到第9步骤，仅将分压切换信号TRMm(n+1)(m＝1，n＝8)设定为H水平，源极线驱动器电路SLD设定为，使其能够施加Vpm(n+1)(m＝1，n＝8)(＝1.9V)的电压脉冲作为写入脉冲电压Vp。
接着，在第2步骤中，判断为写入脉冲电压Vp是3.3V以下，在第3步骤中，将存储器单元的地址AD初始化(AD＝0)，转移到第5步骤。
在第10次的第5步骤中，进行检验读出(Rc＜Rb？)动作，但此次选择存储器单元M11的电阻值Rc比成型用的基准电阻Rb小，所以读出放大器输出SAO输出H水平，对端子DQ输出“1”数据，将成型合格(真)传送给外部装置(例如存储器测试器)，完成检验读出动作。
然后，在第8步骤中，确认之前的第5步骤的判断结果是成型路径(真)，软成型完成。
这样，一边以0.1V间隔增大电压的绝对值一边施加负电压脉冲，每次施加时，判断成型的完成，在成型完成之后不施加其以上的负电压脉冲，所以在以规定的写入脉冲电压Vp进行成型之后，对存储器单元M11不施加过量的脉冲电压。
在软成型后，如图29所示，将高电阻化写入脉冲电压、低电阻化写入脉冲电压都设定为2.4V，此外将脉冲宽度设定为50ns，能够进行通常的“0”数据(HR化)及“1”数据(LR化)写入。
以上，通过在I型单元中也从源极线侧施加升高成型脉冲，能够起到与第1实施方式(II型单元，从位线侧施加升高脉冲)同样的效果，通过各存储器单元实施软成型(即，通过遵循上述第1控制规则)，能够将可转变的高电阻值水平控制得更高，并且，通过使用没有进入到单极区域中的极大点付近的高电阻化电压进行高电阻化(即，通过遵循上述第2控制规则)，能够将高电阻值水平设定得尽可能高(参照图10、图11)，能够将低电阻状态和高电阻状态的动作窗口扩大，高速读出及数据可靠性能够提高，能够大幅地降低误读出发生的可能性。
另外，当然进行“1”数据(LR化)写入的低电阻化电压必须设定成型边际Δ比0.7V大、不会使能够转变的高电阻值水平下降那样的低电阻化电压。
此外，在高电阻值水平的极大点付近较平缓的情况下，即使使用稍稍进入到单极区域中的高电阻化电压进行“0”数据(HR化)写入，在实际使用上也没有问题。例如，作为高电阻化电压，只要是即使超过高电阻值水平的极大点、也为高电阻值水平的极大点的电阻值的90％以上的电阻值那样的高电阻化电压，在实际使用上就没有问题。
另外，在本实施方式中，在通常的“0”、“1”数据的写入中，字线WL0电压(＝2.4V)、低电阻化脉冲电压Vp(＝2.4V)、以及高电阻化脉冲电压VH(＝2.4V)都设定为相同的电压，但并不一定需要一致。
[第3实施方式的电阻变化型非易失性存储装置]
接着，作为本发明的第3实施方式，对使用I型单元从位线侧施加升高脉冲而实施软成型的情况下的1T1R型的非易失性存储装置进行说明。
图32是表示有关本发明的第3实施方式的非易失性存储装置的结构的块图。
在图32中，对于与图26相同的构成要素使用相同的标号而省略说明。
非易失性存储装置270如图32所示，相对于有关第2实施方式的非易失性存储装置227，具备可变电压脉冲发生电路706的写入电路271及行驱动器273不同。
存储器主体272具备存储器阵列229、由行选择电路208、字线驱动器WLD、源极线驱动器SLD构成的行驱动器273、列选择电路203、用来进行数据的写入的写入电路271、检测流到选择位线中的电流量、将高电阻状态判断为数据“0”、此外将低电阻状态判断为数据“1”的读出放大器204、和经由端子DQ进行输入输出数据的输入输出处理的数据输入输出电路205。
控制电路210在数据的写入周期中，根据输入到数据输入输出电路205中的输入数据Din，将指示写入用电压的施加的写入信号向写入电路271输出。另一方面，在数据的读出周期中，控制电路210将指示读出动作的读出信号向读出放大器204输出。
行选择电路208接受从地址输入电路209输出的行地址信号，根据该行地址信号，由行驱动器273从对应于多个字线WL0、WL1、WL2、…中的某个的字线驱动器电路WLD，对该选择的字线施加规定的电压。
此外，同样，行选择电路208接受从地址输入电路209输出的行地址信号，根据该行地址信号，由行驱动器273从对应于多个源极线SL0、SL2、…中的某个的源极线驱动器电路SLD，对该选择的源极线施加规定的电压。
写入电路271在接受到从控制电路210输出的写入信号的情况下，对于对列选择电路203选择的位线施加写入用电压。
写入用电源211由低电阻化用的LR化用电源212和高电阻化用的HR化用电源213构成，LR化用电源212的输出VL0被输入到行驱动器273中，此外，HR化用电源213的输出VH0被输入到写入电路271中。
图33是表示图32的写入电路271的结构的一例的图。在图33中，对于与图20相同的构成要素使用相同的标号而省略说明。
写入电路271如图33所示，采用对于图20的分压电路216、写入驱动器电路214、用分压电路233、写入驱动器电路234替换、不使用电压跟随器电路215、将分压电路233与写入驱动器电路234直连的结构。
分压电路233在从HR化用电源213输出的电压VH与接地电位之间串联连接有33个固定电阻Rd1～Rd33，在各固定电阻Rd1～Rd33间的节点、以及电源VH端子与固定电阻Rd33间的节点上分别连接着开关SW1～SW33，各开关SW1～SW33的没有与固定电阻Rd1～Rd33连接的那个端子都连接在共通节点VC上，各开关SW1～SW33能够由从控制电路210输入的分压切换信号TRM独立地ON/OFF控制。此外，共通节点VC与写入驱动器电路234连接。
写入驱动器电路234由被输入从HR化用电源213输出的电压VH作为电源的写缓存235、PMOS箝位晶体管PC、和由控制电路210ON/OFF控制的开关236构成，在写缓存235的输入端子中，被从控制电路210输入脉冲施加控制信号，写缓存235的输出端子与PMOS箝位晶体管PC的漏极端子、以及开关236的一端连接，PMOS箝位晶体管PC的门极端子与共通节点VC连接，从与开关236的另一端连接的源极端子输出写入电压Vp1。
因而，写入电路271在成型脉冲施加时，控制电路210控制分压切换信号TRM，通过仅将开关SW1～SW33的一个控制为ON状态，能够多级地控制分压电路233的输出电压，能够多级地控制PMOS箝位晶体管PC的门极电压，通过将从写缓存235输出的振幅较大的脉冲电压的L水平侧箝位，变换为从PMOS箝位晶体管PC的门极电压上升了PMOS箝位晶体管PC的阈值电压Vt量的写入电压，能够输出Vp1。此时，开关236被控制电路210控制为关闭状态。
此外，写入电路271在通常的“1”数据(LR)或“0”数据(HR)写入脉冲施加时，开关236被控制电路210控制为开启状态，PMOS箝位晶体管PC的源极-漏极端子间被短路，输出写缓存235带来的电压振幅VH(L水平是接地电位)的写入脉冲电压Vp1。
[第3实施方式的电阻变化型非易失性存储装置的动作]
对于以上那样构成的电阻变化型非易失性存储装置，首先，说明主要的电路块的动作，然后，说明进行电阻变化型非易失性存储装置的数据写入、成型的情况下的写入周期、以及进行通常读出、检验读出的情况下的读出周期中的动作。
首先，对图33所示的写入电路271的动作进行说明。
在成型脉冲施加时，例如，在使电源VH的电位为3.3V、使各电阻Rd1～Rd33为10kΩ、使写缓存235的脉冲电压振幅为3.3V、使PMOS箝位晶体管PC的阈值电压Vt为0.5V的情况下，写入电路271如果仅将开关SW18(在图33省略了图示)控制为ON状态，则根据分压的关系式，共通节点VC的电位被控制为1.8V(＝3.3V×180kΩ/330kΩ)，所以将从写缓存235施加的接地电位(0V)变换为2.3V(＝1.8V+0.5V)，能够作为写入电压Vp1(＝2.3V-3.3V＝-1.0V)输出。
图34是写入电路271能够输出的降低写入电压Vp1的时间图。在图34中表示，在软成型时，通过从控制电路210输出的分压切换信号TRM18、17、…、1，将开关SW18～SW1从开关SW18到开关SW1依次择一地切换控制为导通状态，使共通节点VC的电压从1.8V到0.1V以0.1V步长减小，能够同步于通过脉冲施加控制信号控制的写缓存输出脉冲，一边使写入电压Vp1从2.3V到0.6V以0.1V步长降低，一边将从-1.0V到-2.7V(-0.1V步长)的负脉冲电压施加在存储器单元上。
接着，在图35中表示成型、检验读出、低电阻(LR)化、高电阻(HR)化、读出的各动作模式中的字线(WL)电压、源极线(SL)电压、位线(BL)电压、以及高电阻(HR)化用电源213的输出VH0电压、低电阻(LR)化用电源212的输出VL0电压的各种设定电压一览(I型单元)。在图35中，成型时的位线BL电压表示图34所示的降低写入脉冲电压Vp1施加，此外，LR化时及HR化时的位线BL电压表示2.4V的振幅的脉冲电压施加。
在低电阻(LR)化写入时，VL是由LR化用电源212产生的电压，Vp1(2.4V)是从写入电路271施加的写入脉冲电压，超过图10(a)、图10(b)所示的脉冲RV特性的点P、且不超过点N的写入脉冲电压被有效地施加在存储器单元M11、M12、…上，VH是由对写入电路271供给的HR化用电源213产生的电压。
在高电阻(HR)化写入时，VL设定为由LR化用电源212产生的电压，VH设定为由对写入电路271供给的HR化用电源213产生的电压，设定为图10(a)中的脉冲RV特性中表示的点O的电压(+2.4V)，设定为使其不进入到通过事前评价求出的单极区域中。即，进行控制以使其遵循上述第2控制规则。
另外，以位线为基准对源极线施加高电阻(HR)化用电源213的输出VH0电压，但也可以考虑到从高电阻(HR)化用电源213到源极线的寄生电阻带来的电压下降量而将高电阻(HR)化用电源213的输出VH0电压设定得较高，以有效地使源极线的最大电压成为不超过点O的电压(+2.4V)的范围。
此外，在成型时，Vp1是从写入电路271施加的降低写入脉冲电压，VL是由LR化用电源212产生的电压，设定为3.3V，以使得在成型时能够施加高电压的写入脉冲电压Vp1。
在检验读出及读出时，Vread是由读出放大器204箝位的读出用电压(0.4V)，在图10所示的脉冲RV特性中，为正电压的方向，对应于调节为使得不发生读出扰动(即电阻变化元件的电阻状态不变化)的电压值(+0.4V)。此外，VDD对应于对非易失性存储装置270供给的电源电压。
图36是非易失性存储装置270中的软成型流程图，如果设在用于成型的低电阻化负脉冲施加时对存储器单元M11、M12、…施加的脉冲电压的绝对值为Vp，则在第2步骤的判断流程中，除了能够施加的脉冲电压Vp的最大值从3.3V变化为2.7V这一点(S42)以外，与图23所示的流程图是相同的，所以这里省略说明。
对于以上那样构成的电阻变化型非易失性存储装置，对数据写入周期、读出周期、及软成型的动作例，参照图37(a)～图37(c)及图38所示的时间图、图32的有关本发明的实施方式的电阻变化型非易失性存储装置的结构图、以及图10的说明脉冲RV特性的图进行说明。
图37(a)～图37(c)是表示有关本发明的实施方式的非易失性存储装置的动作例的时间图。另外，这里，分别将电阻变化层为高电阻状态的情况分配给数据“0”、将低电阻状态的情况分配给数据“1”而进行定义，表示其动作例。此外，说明仅就对存储器单元M11进行数据的写入及读出的情况表示。
在图37(a)所示的对存储器单元M11的数据“1”写入周期中，最开始将选择位线BL0、源极线SL0分别设定为电压Vp1(2.4V)及电压VL(2.4V)。接着，将所选择的字线WL0设定为电压VL(2.4V)，但此时，图32的选择存储器单元M11的NMOS晶体管N11还是关闭状态。在该阶段中，图32的NMOS晶体管N11的漏极端子和源极端子都被施加电压2.4V，所以与晶体管的开启、关闭无关，不流过电流。
接着，将选择位线BL0在规定期间中设定为电压0V，在规定期间后，再次施加为电压Vp1(2.4V)的脉冲波形。在该阶段中，在图32的存储器单元M11上，被施加超过图10(a)、图10(b)所示的脉冲RV特性的点P、且不超过点N的负脉冲电压，从高电阻值向低电阻值进行写入。然后，将字线WL0设定为电压0V，数据“1”的写入完成。即，用源极线及字线选择行方向的存储器单元，然后，通过对特定的位线施加负电压方向的脉冲波形，对由源极线、字线及位线选择的存储器单元的电阻变化元件施加负的电压脉冲而低电阻化。
在图37(b)所示的对存储器单元M11的数据“0”写入中，最开始将选择位线BL0、源极线SL0设定为电压0V。接着，将所选择的字线WL0设定为电压VL(2.4V)，将图32的选择存储器单元M11的NMOS晶体管N11开启。
接着，将选择位线BL0在规定期间中设定为电压VH(2.4V)，在规定期间后，再次施加为电压0V的脉冲波形。在该阶段中，在图32的存储器单元M11上，被施加图10(a)所示的脉冲RV特性的点O的正脉冲电压(+2.4V)，从低电阻值向高电阻值进行写入。然后，将字线WL0设定为电压0V，数据“0”的写入完成。即，用源极线及字线选择行方向的存储器单元，然后，通过对特定的位线施加正电压方向的脉冲波形，对由源极线、字线及位线选择的存储器单元的电阻变化元件施加正的电压脉冲而高电阻化。
在图37(c)所示的对存储器单元M11的数据的读出周期中，最开始将选择位线BL0、源极线SL0设定为电压0V。接着，将所选择的字线WL0设定为电压VDD(1.8V)，将选择存储器单元M11的NMOS晶体管N11开启。
接着，将选择位线BL0在规定期间中将读出电压Vread设定为0.4V，通过由读出放大器204检测流到选择存储器单元M11中的电流值，将所存储的数据判断为数据“0”或数据“1”。然后，将字线WL0设定为电压0V，完成数据的读出动作。
接着，对有关本发明的实施方式的非易失性存储装置的软成型动作进行说明。
图38是表示有关本发明的实施方式的非易失性存储装置的软成型动作的时间图。
在图38所示的软成型动作中，仅访问地址AD是0的存储器单元M11的1位，不是阵列，对该位实施图36所示的软成型流程(但是，由于是1位访问，所以第4、第7步骤去除)。
在图38中，在软成型开始时，成型对象的存储器单元M11的字线WL0、位线BL0和源极线SL0的电压状态都是0V，此外，分压切换信号TRM1、TRM2、…、TRM33、以及端子DQ都为L水平。此外，存储器单元M11是初始状态。
首先，在图36所示的第1步骤中，仅将分压切换信号TRM18设定为H水平，写入电路271设定为，使其能够施加Vp10(＝3.3V-2.3V＝1.0V)的负电压脉冲作为写入脉冲电压Vp1。
接着，在第2步骤中，判断为写入脉冲电压Vp是2.7V以下，在第3步骤中，将存储器单元的地址AD初始化(AD＝0)，转移到第5步骤。
在第5步骤中，为了检验读出选择存储器单元的电阻值Rc是否比成型用的基准电阻Rb小(Rc＜Rb)，将所选择的字线WL0设定为电压VDD(1.8V)，将选择存储器单元M11的NMOS晶体管N11开启。
接着，将选择位线BL0在规定期间中将读出电压Vread设定为0.4V，通过由读出放大器204检测流到选择存储器单元M11中的电流值，判断选择存储器单元M11的电阻值Rc是否比成型用的基准电阻Rb小(Rc＜Rb)，这里，由于电阻值Rc是成型用的基准电阻Rb以上，所以读出放大器输出SAO输出L水平，对端子DQ输出“0”数据，将成型失败(伪)向外部装置(例如存储器测试器)传送。然后，将字线WL0及位线BL0设定为电压0V，完成检验读出动作。
接着，实施图36所示的成型用的LR化写入(第6步骤)。为了对选择存储器单元施加成型用的LR化写入的负电压脉冲(-1.0V，脉冲宽度50ns)，将选择位线BL0、源极线SL0设定为电压Vp1(3.3V)及电压VL(3.3V)。接着，将所选择的字线WL0设定为电压VL(3.3V)，然后，将选择位线BL0在规定期间中设定为电压2.3V(＝Vp1-Vp10)，在规定期间后，再次施加为电压Vp1(3.3V)的脉冲波形(-1.0V的负电压脉冲)。在该阶段中，在图32的存储器单元M11上被施加比图10(a)所示的脉冲RV特性的点N(成型开始电压Vb＝-1.8V)大的(即绝对值小的)负脉冲电压，但选择存储器单元M11是初始状态的原状，没有被成型。即，成型以失败结束。然后，将字线WL0设定为电压0V，成型用的LR化写入完成。
接着，在第8步骤中，确认为第5步骤的判断结果是成型失败(伪)，转移到第9步骤，仅将分压切换信号TRM17设定为H水平，写入电路271设定为，使其能够施加Vp11(＝1.1V)的电压脉冲作为写入脉冲电压Vp1。
接着，在第2步骤中，判断为写入脉冲电压Vp是2.7V以下，在第3步骤中，将存储器单元的地址AD初始化(AD＝0)，转移到第5步骤。
在第2次的第5步骤中，进行与第1次的第5步骤同样的检验读出(Rc＜Rb？)动作，但此次由于电阻值Rc是初始电阻状态的原状，是基准电阻Rb以上，所以读出放大器输出SAO输出L水平，对端子DQ输出“0”数据，将成型失败(伪)向外部装置(例如存储器测试器)传送，完成检验读出动作。
接着，实施图36所示的第6步骤的成型用的LR化写入(第2次)。为了对选择存储器单元施加成型用的LR化写入的负电压脉冲(-1.1V，脉冲宽度50ns)，将选择位线BL0、源极线SL0设定为电压Vp1(3.3V)及电压VL(3.3V)。接着，将所选择的字线WL0设定为电压VL(3.3V)，然后，将选择位线BL0在规定期间中设定为电压2.2V(＝Vp1-Vp11)，在规定期间后，再次施加为电压Vp1(3.3V)的脉冲波形(-1.1V的负电压脉冲)。在该阶段中，在图32的存储器单元M11上，被施加比图10(a)所示的脉冲RV特性的点N(成型开始电压Vb＝-1.8V)大的(即绝对值小的)负脉冲电压，但选择存储器单元M11是初始状态的原状，没有被成型。即，成型以失败结束。然后，将字线WL0设定为电压0V，第2次的成型用的LR化写入完成。
然后，在从第3次到第8次中重复图36所示的第2步骤到第9步骤(将第4、第7步骤去除)的循环，即重复检验读出动作和成型LR化写入动作，但存储器单元M11的电阻值Rc是初始状态的原状，是基准电阻Rb以上的原状。即，成型以失败结束。
接着，在第9步骤中，仅将分压切换信号TRM10设定为H水平，写入电路271设定为，使其能够施加Vp18(＝1.8V)的电压脉冲作为写入脉冲电压Vp1。
接着，在第2步骤中，判断为写入脉冲电压Vp是2.7V以下，在第3步骤中，将存储器单元的地址AD初始化(AD＝0)，转移到第5步骤。
接着，在第9次的第5步骤中，进行检验读出(Rc＜Rb？)动作，但此次由于电阻值Rc是初始电阻状态的原状，是基准电阻Rb以上，所以读出放大器输出SAO输出L水平，对端子DQ输出“0”数据，将成型失败(伪)向外部装置(例如存储器测试器)传送，完成检验读出动作。
接着，实施图36所示的第6步骤的成型用的LR化写入(第9次)。为了对选择存储器单元施加成型用的LR化写入的负电压脉冲(-1.8V，脉冲宽度50ns)，将选择位线BL0、源极线SL0设定为电压Vp1(3.3V)及电压VL(3.3V)。接着，将所选择的字线WL0设定为电压VL(3.3V)，然后，将选择位线BL0在规定期间中，设定为电压1.5V(＝Vp1-Vp18)，在规定期间后，再次施加为电压Vp1(3.3V)的脉冲波形(-1.8V的负电压脉冲)。在该阶段中，在图32的存储器单元M11上，被施加相当于图10(a)所示的脉冲RV特性的点N(成型开始电压Vb＝-1.8V)的负脉冲电压，所以选择存储器单元M11从初始的高电阻状态形成导电路径，转变为高电阻状态HR与低电阻状态LR之间的成型后电阻值，进行成型。由此，成型才成功。然后，将字线WL0设定为电压0V，第9次的成型用的LR化写入完成。
然后，在第8步骤中，确认成型LR化写入前的第5步骤的判断结果是成型失败(伪)，转移到第9步骤，仅将分压切换信号TRM9设定为H水平，写入电路271设定为，使其能够施加Vp19(＝1.9V)的电压脉冲作为写入脉冲电压Vp1。
接着，在第2步骤中，判断为写入脉冲电压Vp是2.7V以下，在第3步骤中，将存储器单元的地址AD初始化(AD＝0)，转移到第5步骤。
在第10次的第5步骤中，进行检验读出(Rc＜Rb？)动作，但此次由于选择存储器单元M11的电阻值Rc比基准电阻Rb小，所以读出放大器输出SAO输出H水平，对端子DQ输出“1”数据，将成型合格(真)向外部装置(例如存储器测试器)传送，完成检验读出动作。
然后，在第8步骤中，确认为之前的第5步骤的判断结果是成型路径(真)，软成型完成。
这样，一边以0.1V间隔增大电压的绝对值一边施加负电压脉冲，每次施加时，判断成型的完成，在成型完成后不施加其以上的负电压脉冲，所以在以规定的写入脉冲电压Vp1成型之后，对存储器单元M11不施加过量的脉冲电压。
在软成型后，如图35所示，将高电阻化写入脉冲电压、低电阻化写入脉冲电压都设定为2.4V，此外将脉冲宽度设定为50ns，能够写入通常的“0”数据(HR化)及“1”数据(LR化)写入。
以上，在I型单元的别的软成型方法中，通过从位线侧施加降低成型脉冲，能够起到与第2实施方式(I型单元，从源极线侧施加升高脉冲)同样的效果，通过对各存储器单元实施软成型(即，通过遵循上述第1控制规则)，能够将可转变的高电阻值水平控制得更高，并且，通过使用不进入到单极区域中的极大点付近的高电阻化电压进行高电阻化(即，通过遵循上述第2控制规则)，能够将高电阻值水平设定得尽可能高(参照图10、图11)，能够将低电阻状态和高电阻状态的动作窗口扩大，高速读出及数据可靠性能够提高，能够大幅降低发生误读出的可能性。
另外，进行“1”数据(LR化)写入的低电阻化电压当然必须设定成型边际Δ比0.7V大、不会使能够转变的高电阻值水平下降那样的低电阻化电压。
此外，在高电阻值水平的极大点付近比较平缓的情况下，即使使用稍稍进入到单极区域中的高电阻化电压进行“0”数据(HR化)写入，在实际使用上也没有问题。例如，作为高电阻化电压，只要是即使超过高电阻值水平的极大点、也为高电阻值水平的极大点的电阻值的90％以上的电阻值那样的高电阻化电压，在实际使用上就没有问题。
另外，在本实施方式中，在通常的“0”、“1”数据的写入中，字线WL0电压(＝2.4V)、低电阻化脉冲电压Vp(＝2.4V)及高电阻化脉冲电压VH(＝2.4V)都设定为相同的电压，但并不一定需要一致。
[第4实施方式的电阻变化型非易失性存储装置]
接着，作为本发明的第4实施方式，对使用在晶片检查时能够从外部直接输入低电阻化成型脉冲的II型单元的1T1R型的非易失性存储装置进行说明。
图39是表示有关本发明的第4实施方式的非易失性存储装置的结构的块图。
在图39中，对于与图17相同的构成要素使用相同的标号而省略说明。
非易失性存储装置237如图39所示，相对于有关第1实施方式的非易失性存储装置200，设有外部施加端子连接用开关239、在软成型时在外部进行可变电压脉冲发生这些点不同。
通过将外部施加端子连接用开关239用来自控制电路210的控制信号控制为导通状态，图外的外部装置(例如存储器测试器)能够从外部施加端子经由列选择电路203对选择存储器单元施加低电阻化成型脉冲。
此外，写入电路280在接受到从控制电路210输出的写入信号的情况下，对由列选择电路203选择的位线施加通常的写入用电压。
写入用电源211由低电阻化用的LR化用电源212和高电阻化用的HR化用电源213构成，HR化用电源213的输出VH0被输入到行驱动器207中，此外，LR化用电源212的输出VL0被输入到写入电路280中。
[第4实施方式的电阻变化型非易失性存储装置的动作]
关于非易失性存储装置237的软成型流程图，由于与图23所示的流程图相同，所以这里省略说明。但是，在第1实施方式中，在软成型实施时，通过可变电压脉冲发生电路701在内部产生“1”写入负脉冲施加(第6步骤)，但在本实施方式中，由外部装置(例如未图示的存储器测试器)从外部施加成型用的负脉冲。即，不是非易失性存储装置237自身具有遵循上述第1控制规则的成型用电压脉冲的发生电路，而具备经由外部施加端子接受这样的成型用电压脉冲、对存储器单元施加的结构。
这样，在通过外部施加的软成型方法中，也能够起到与第1实施方式(升高脉冲内部发生)同样的效果，通过对各存储器单元实施软成型(即通过遵循上述第1控制规则)，能够将可转变的高电阻值水平控制得更高，并且，通过使用不进入到单极区域中的极大点付近的高电阻化电压进行高电阻化(即，通过遵循上述第2控制规则)，能够将高电阻值水平设定得尽可能高(参照图10、图11)，能够将低电阻状态和高电阻状态的动作窗口扩大，高速读出及数据可靠性能够提高，能够大幅地降低发生误读出的可能性。进而，由于不需要将可变电压脉冲发生电路设在内部中，所以能够削减芯片面积，能够低成本化。
进而，在本实施方式中，使用II型单元进行了说明，但作为存储器单元的其他实施方式，在使用I型单元(从位线侧施加降低脉冲)的情况下也能够起到同样的效果。
[第5实施方式的电阻变化型非易失性存储装置]
接着，作为本发明的第5实施方式，对作为在上述中说明的检验软成型法以外的软成型手法而使用通过电流限制的电压脉冲的1脉冲施加软成型电路的1T1R型的非易失性存储装置进行说明。
图40是表示有关本发明的第5实施方式的非易失性存储装置的结构的块图。
在图40中，对于与图26及图32相同的构成要素使用相同的标号而省略说明。
非易失性存储装置241如图40所示，相对于有关第2实施方式的非易失性存储装置227，为具备读出放大器240、成型电路244的结构。
低电阻(LR)化用电源212的输出VL0被供给到行驱动器231中，高电阻(HR)化用电源213的输出VH0被供给到写入电路230和成型电路244中。
HR化用电源213是能够进行在图10(a)的脉冲RV特性中用点O表示的电压的供给的电源电路，LR化用电源212是在通常的LR写入时、能够进行在图10(b)的脉冲RV特性中用点P表示的电压的绝对值以上的电压的供给的电源电路。
读出放大器240是从图18所示的电路图中去除了选择晶体管223和基准电阻Rb的、所谓读出判断水平是一个(基准电阻Rref)的通常的读出放大器，检测流到选择位线中的电流量，将高电阻状态判断为数据“0”，此外将低电阻状态判断为数据“1”。
成型电路244如图41所示，PMOS晶体管249和NMOS晶体管250倒相连接在从HR化用电源213供给的电压VH与接地电位间，形成驱动器，其输出VO经由列选择电路203连接在所选择的成型对象存储器单元所连的位线上，在输入VIN中，输入从控制电路210供给的控制信号。
此外，控制电路210基于从外部输入的控制信号，控制存储器主体242的动作，在成型动作时，将指示成型(作为初始化的LR化)用电压的施加的写入信号向行驱动器231及成型电路244输出，使用成型电路244的驱动器(在成型时能够限制电流的NMOS晶体管250)，对各存储器单元M11、M21、…通过1次的脉冲施加实施软成型。
接着，对作为本实施例的特征的成型电路244的负荷特性进行说明。
图42(a)、图42(b)是用来说明通常的LR化写入和成型动作时的存储器单元M11、和位线侧驱动器的偏压条件及各种晶体管尺寸的图。
图42(a)表示以下的偏压条件：在LR化写入时，从源极线驱动器SLD供给的电压VL(＝2.4V)被输入到存储器单元M11的NMOS晶体管N11(晶体管宽度(即，沟道宽度或门极宽度)Ws)的源极端子中，对字线施加从字线驱动器WLD供给的电压VL(＝2.4V)，电阻变化元件R11的上部电极端子与经由列选择电路203连接的写入电路230的驱动器输出连接，对驱动器的NMOS晶体管251(晶体管宽度Wn)的门极端子施加电源VDD(＝3.3V)，源极端子被固定为0V，通过从源极线沿位线方向流过电流，电阻变化元件R11低电阻化。此外，驱动器的NMOS晶体管251的晶体管宽度Wn与NMOS晶体管N11的晶体管宽度Ws相比设定得足够大，以便能够对电阻变化元件R11高效率地施加电压，使得不怎么能看到开启电阻。
此外，图42(b)表示以下的偏压条件：在成型时，从源极线驱动器SLD供给的电压VL(＝3.3V)被输入到存储器单元M11的NMOS晶体管N11(晶体管宽度Ws)的源极端子中，对字线施加从字线驱动器WLD供给的电压VL(＝3.3V)，电阻变化元件R11的上部电极端子与经由列选择电路203连接的成型电路244的驱动器输出VO连接，对驱动器的NMOS晶体管250(晶体管宽度Wb)的门极端子施加电源VDD(＝3.3V)，源极端子被固定为0V，通过从源极线沿位线方向流过电流，电阻变化元件R11成型。这里，NMOS晶体管250的晶体管宽度Wb与NMOS晶体管N11的晶体管宽度Ws相比设定得足够小，以使得，通过高电压施加，发生形成导电路径的成型，电流开始流到电阻变化元件R11中之后，用NMOS晶体管250进行电流限制，通过成型而转变为低电阻状态之后，流过大电流，然后可转变的高电阻值水平不会变低。即，NMOS晶体管250设定为，对漏极端子和门极端子施加电源VDD(＝3.3V)，当源极端子被固定为0V时，使得流过的电流不超过ILR。
另外，在图42(a)、图42(b)中，假设列选择开关及配线电阻等设计为使阻抗足够小而没有图示。
[第5实施方式的电阻变化型非易失性存储装置的动作]
图43(a)、图43(b)是用来利用图42(a)，图42(b)的晶体管和电阻变化元件的负荷特性进行电阻转变时的动作点解析的I-V特性的示意图，纵轴是电流I(任意单位)，横轴是施加电压V。
图43(a)对应于图42(a)，是用来说明从高电阻状态HR向低电阻状态LR的转变的I-V特性图，这里，为了简单化，对于电阻值成分较大的电阻变化元件R11和NMOS晶体管N11的两元件，描绘了负荷特性。此外，在图43(a)中，将在饱和状态下动作的NMOS晶体管N11的负荷特性用曲线(1)表示，将HR状态的电阻变化元件R11的负荷特性用直线(2)表示，将LR状态的电阻变化元件R11的负荷特性用直线(3)表示，将初始电阻状态的电阻变化元件R11的负荷特性用直线(4)表示。这里，在电阻变化元件R11处于HR状态的情况下，如果施加图42(a)所示的LR化电压，则存储器单元M11端子间电压Vcell成为约1.7V，施加之后的动作点为点Q。然后，低电阻化开始，电阻变化元件R11的动作点从点Q转变为点R(将此时的LR化电流设为ILR)，电阻变化元件R11的负荷特性从(1)转变为(2)，以使电阻变化元件R11的端子间电压成为低电阻化电压VR(约0.8V)，低电阻化完成。
此外，假设在初始的高电阻状态下施加了图42(a)所示的通常的LR化电压的情况下，动作点成为点S，此时，不能流过规定的成型阈值电流It(在图3A(a1)中是从初始状态转变为点D所需要的电流)，不能转变为低电阻状态。即，在通常的LR化电压施加下，成为留在动作点S的原状，表示不能成型。
图43(b)对应于图42(b)，是用来说明从初始的高电阻状态向低电阻状态的成型的I-V特性图，这里，为了简单化，对电阻值成分较大的电阻变化元件R11和NMOS晶体管250的两元件描绘了负荷特性。此外，在图43(b)中，将在非饱和状态下动作的NMOS晶体管250的负荷特性用曲线(5)表示，将初始状态的电阻变化元件R11的负荷特性用直线(6)表示，使用通常的写入电路230成型，即，将沿着负荷曲线(1)成型后的低电阻状态的电阻变化元件R11的负荷特性用直线(7)表示，使用成型电路244进行软成型，即，将沿着负荷曲线(5)成型后的低电阻状态的电阻变化元件R11的负荷特性用直线(8)表示。这里，首先，在使用通常的写入电路230成型的情况下，在图42(a)中，如果将字线电压和源极线电压都与图42(b)同样设定为3.3V、施加成型(作为初始化的LR化)电压，则存储器单元M11端子间电压Vcell成为约2.6V，施加之后的动作点为点T，动作点电流超过成型阈值电流It。然后，开始低电阻化，电阻变化元件R11的动作点从点T转变为点U，以使电阻变化元件R11的端子间电压成为低电阻化电压VR(约0.8V)，电阻变化元件R11的负荷特性从(6)转变为(7)，成型完成。但是，对于规定的LR化电流ILR，在动作点U的成型时，非常大的成型电流IN流到电阻变化元件R11中，不进行软成型，使可转变的高电阻值水平降低。
接着，在使用成型电路244成型的情况下，如果施加图42(b)中的成型(作为初始化的LR化)电压，则电阻变化元件R11与NMOS晶体管250的端子间电压Va成为约2.6V，施加之后的动作点为点V，动作点电流超过成型阈值电流It。然后，开始低电阻化，电阻变化元件R11的动作点从点V转变为点W，以使电阻变化元件R11的端子间电压成为低电阻化电压VR(约0.8V)，电阻变化元件R11的负荷特性从(6)转变为(8)，成型完成。此时，相对于规定的LR化电流ILR，动作点W的成型电流变小，所以对电阻变化元件R11没有施加过量的电流，通过1次的负脉冲施加实施软成型。因此，能够将可转变的高电阻值水平控制得更高。
关于以上那样构成的电阻变化型非易失性存储装置，对进行数据写入及软成型的情况下的动作例，参照图44(a)～图44(c)所示的时间图、图40的有关本发明的第5实施方式的电阻变化型非易失性存储装置的结构图、以及图43的说明用来解析电阻转变时的动作点解析的I-V特性的图进行说明。
图44(a)～图44(c)是表示有关本发明的第5实施方式的非易失性存储装置的动作例的时间图。另外，这里分别将电阻变化层是高电阻状态的情况分配给数据“0”、将低电阻状态的情况分配给数据“1”而定义，表示其动作例。此外，说明仅就对存储器单元M11进行数据的写入的情况表示。
在图44(a)的“1”数据写入的情况下，VL(2.4V)及VH(2.4V)具有能够进行从图43(a)所示的I-V特性的动作点Q向动作点R的低电阻化转变的电压、电流供给能力。
在图44(b)中，VL(2.4V)是由LR化用电源212产生的电压，VH(2.4V)是由HR化用电源213产生的电压，图10(a)所示的脉冲RV特性的点O处的正电压被有效地施加在存储器单元M11、M12、…上。
在图44(c)的使用成型电路244的软成型动作的情况下，VL(3.3V)是由LR化用电源212产生的电压，VH(3.3V)是由HR化用电源213产生的电压，具有能够进行从图43(b)所示的I-V特性的动作点V向动作点W的成型(作为初始化的LR化)转变的电压、电流供给能力。
在图44(a)所示的对存储器单元M11的数据“1”写入周期中，最开始将选择位线BL0、源极线SL0分别设定为电压VH(2.4V)、电压VL(2.4V)。接着，将所选择的字线WL0设定为电压VL(2.4V)，但此时图40的选择存储器单元M11的NMOS晶体管N11还是关闭状态。在该阶段中，对图40的NMOS晶体管N11的漏极端子和源极端子都施加电压2.4V，所以与晶体管的开启、关闭无关，不流过电流。
接着，将选择位线BL0在规定期间中设定为电压0V，在规定期间后，再次施加为电压VH的脉冲波形。在该阶段中，对于图40的存储器单元M11，在图43(a)的I-V特性中，从动作点Q向动作点R、即从高电阻值向低电阻值进行写入。然后，将字线WL0设定为电压0V，数据“1”的写入完成。
在图37(b)所示的对存储器单元M11的数据“0”写入周期中，最开始将选择位线BL、源极线SL0设定为电压0V。接着，将所选择的字线WL0设定为电压VL(2.4V)，将图40的选择存储器单元M11的NMOS晶体管N11开启。
接着，将选择位线BL0在规定期间中设定为电压VH(2.4V)，在规定期间后，再次施加为电压0V的脉冲波形。在该阶段中，在图40的存储器单元M11上，被施加图10(a)的脉冲RV特性的点O的正脉冲电压(+2.4V)，从低电阻值向高电阻值进行写入。然后，将字线WL0设定为电压0V，数据“0”的写入完成。
在图44(c)所示的对存储器单元M11的成型周期中，最开始将选择位线BL0、源极线SL0分别设定为电压VH(3.3V)、电压VL(3.3V)。接着，将所选择的字线WL0设定为电压VL(3.3V)，但此时图40的选择存储器单元M11的NMOS晶体管N11还是关闭状态。在该阶段中，对图40的NMOS晶体管N11的漏极端子和源极端子都被施加电压3.3V，所以与晶体管的开启、关闭无关，不流过电流。
接着，将选择位线BL0在规定期间中设定为电压0V，在规定期间后，再次施加1次为电压VH(3.3V)的脉冲波形。在该阶段中，对于图40的存储器单元M11，一边在图43(b)的I-V特性中从动作点V向动作点W、即从初始的高电阻值向低电阻值进行电流限制，一边进行软成型。然后，将字线WL0设定为电压0V，软成型动作完成。
以上，通过设置成型电路244，使用被限制了可供给的电流的最大值的电压源产生成型用的电压脉冲，所以能够通过1次的脉冲施加而完成软成型，起到与第3实施方式(I型单元)同样的效果，并且能够使成型动作高速化，能够实现检查时间的缩短、即低成本化。
另外，在本实施方式中，在通常的“0”、“1”数据的写入中，字线WL0电压(＝2.4V)、低电阻化脉冲电压V2(＝2.4V)及高电阻化脉冲电压V1(＝2.4V)都设定为相同的电压，但并不一定需要一致。
另外，在本实施方式中，对于I型单元，从施加0V的位线侧，减小构成驱动器的NMOS晶体管的晶体管宽度，缩减电流供给能力，抑制成型时的过量电流流到电阻变化元件中而高电阻值水平下降，但也可以减小构成源极线侧驱动器的PMOS晶体管的晶体管宽度，缩减电流供给能力以使其不超过ILR，抑制成型时的过量电流流到电阻变化元件中。
此外，在本实施方式中，使用I型单元进行了说明，但当然在II型单元中也同样能够采用能够进行电流限制的成型电路。
此外，在本实施方式的成型电路中，减小驱动器的NMOS晶体管宽度而进行电流限制，但也可以使用电流驱动能力更小的高耐压晶体管等进行电流限制，或者也可以在成型用驱动器与存储器单元间插入电流限制用的固定电阻而进行电流限制。
此外，在本实施方式中，为了进行电流限制而减小成型电路中的驱动器的NMOS晶体管宽度，但也可以降低NMOS晶体管的门极电压而进行电流限制。
另外，在本实施方式中，存储器单元的选择晶体管由NMOS晶体管构成，但也可以使用PMOS晶体管，也可以代替选择晶体管而用双向二极管等的整流元件构成。
[第6实施方式的电阻变化型非易失性存储装置]
接着，作为本发明的第6实施方式，对设有自动成型控制电路的1T1R型的非易失性存储装置进行说明。
图45是表示有关本发明的第6实施方式的非易失性存储装置的结构的块图。
在图45中，对于与图40相同的构成要素使用相同的标号而省略说明。
非易失性存储装置290如图45所示，相对于有关第5实施方式的非易失性存储装置241，为具备自动成型控制电路247的结构。
自动成型控制电路247基于从外部输入的控制信号控制存储器主体242的动作。即，自动成型控制电路247进行通过控制行选择电路208、列选择电路203、写入用电源232及成型电路244等而依次选择存储器单元、对包含在所选择的存储器单元中的电阻变化元件施加成型用电压脉冲的控制。
[第6实施方式的电阻变化型非易失性存储装置的动作]
该自动成型控制电路247在成型周期中自动产生行地址信号及列地址信号，对行选择电路208及列选择电路203分别输出地址信号，一边切换存储器单元M11、M21、M31、…、M12、M22、M32、…、和位线BL及字线WL，一边连续地选择全部存储器单元M11、M21、…，进而，此时将指示成型(作为初始化的LR化)用电压的施加的成型信号向成型电路244输出，将全部存储器单元M11、M21、…分别通过成型电路244用1次的脉冲施加软成型来进行。
在全部存储器单元M11，M12，…的软成型后，设定为VH＝VL＝2.4V、脉冲宽度50ns，能够进行“0”数据及“1”数据写入。
以上，通过设置自动成型控制电路247、对存储器阵列连续自动处理软成型动作，起到与第5实施方式同样的效果，并且通过从外部控制，能够使软成型动作更加高速化，能够实现检查时间的缩短、即低成本化。
另外，在本实施方式中，对第5实施方式设置了自动成型控制电路，但如果在第1～第3实施方式中设置自动成型控制电路，也能够进一步使软成型动作高速化。
此外，也可以将多个位同时软成型。
以上，基于第1～第6实施方式对有关本发明的电阻变化型非易失性存储元件的写入方法及电阻变化型非易失性存储装置进行了说明，但本发明并不限定于这些实施方式。在不脱离本发明的主旨的范围内对各实施方式实施本领域的技术人员想到的各种变形而得到的形态、以及将各实施方式的构成要素任意组合而实现的形态也包含在本发明中。
例如，第4实施方式的外部施加端子也可以装备在其他实施方式的非易失性存储装置中。即，有关本发明的非易失性存储装置具备成型用的可变电压脉冲发生电路，并且也可以还具备用来从外部接受成型用的可变电压脉冲而对电阻变化元件施加的外部施加端子。
工业实用性
如以上说明，在本发明中，在具有由基于电信号而电阻值可逆地变化的电阻变化元件和晶体管等的开关元件构成的存储器单元的电阻变化型非易失性存储装置中，能够将高电阻状态和低电阻状态的动作窗口扩大，所以对于实现高可靠性且能够高速读出的存储器具有实用性。
标号说明
1 基板
2 下部电极
3 离子源层
4 存储层
5 绝缘层
6 上部电极
100、300、600 电阻变化元件
100a、300a、600a 下部电极
100b、300b、600b 电阻变化层
100b-1 第1缺氧型钽氧化物层
100b-2 第2缺氧型钽氧化物层
100c、300c、600c 上部电极
200、227、237、241、270、290 非易失性存储装置
201、228、272、238、242 存储器主体
202、229 存储器阵列
203 列选择电路
204、240 读出放大器
205 数据输入输出电路
206、230、271、280 写入电路
207、231、273 行驱动器
208 行选择电路
209 地址输入电路
210 控制电路
211、232 写入用电源
212 低电阻(LR)化用电源
213 高电阻(HR)化用电源
214、234 写入驱动器电路
215 电压跟随器电路
216、233 分压电路
218 电流反射镜电路
219、220 箝位晶体管
221 基准电路
222、223 选择晶体管
224 逆变器
225、226 晶体管
235 写缓存
236 开关
239 外部施加端子连接用开关
244 成型电路
247 自动成型控制电路
249 PMOS晶体管
250、251 NMOS晶体管
301 半导体基板
302a 第1N型扩散层区域
302b 第2N型扩散层区域
303a 门极绝缘膜
303b 门极电极
304 第1导通孔
305 第1配线层
306 第2导通孔
307 第2配线层
308 第3导通孔
310 第4导通孔
311 第3配线层
317 晶体管
401 开关元件
500 1T1R型存储器单元
510 电阻膜用第1导通孔
511 电阻膜用第2导通孔
600b-1 第1缺氧型的过渡金属氧化物层
600b-2 第2缺氧型的过渡金属氧化物层
700、705 通常脉冲发生电路
701、706 可变电压脉冲发生电路
702 通常判断基准电路
703 成型判断基准电路
704 可变电压发生电路
Claims (10)
1.一种电阻变化型非易失性存储元件的写入方法，是对根据被施加的电压脉冲的极性而可逆地转变高电阻状态和低电阻状态的电阻变化型非易失性存储元件的写入方法，其特征在于，
上述电阻变化型非易失性存储元件具有以下的特性：在被施加具有第1电压值以上的绝对值的电压的情况下从低电阻状态转变为高电阻状态，在被施加绝对值比上述第1电压大的第2电压的情况下成为具有最大的电阻值的高电阻状态，在被施加绝对值比上述第2电压大的第3电压的情况下成为具有比上述最大的电阻值低的电阻值的高电阻状态；
上述第1电压、上述第2电压及上述第3电压都是第1极性的电压；
上述写入方法包括：
高电阻化步骤，通过对上述电阻变化型非易失性存储元件施加上述第1极性的电压脉冲，使上述电阻变化型非易失性存储元件从低电阻状态转变为高电阻状态；以及
低电阻化步骤，通过对上述电阻变化型非易失性存储元件施加第2极性的电压脉冲，使上述电阻变化型非易失性存储元件从高电阻状态转变为低电阻状态；
在上述高电阻化步骤中，施加绝对值是上述第1电压以上、并且是上述第2电压以下的电压脉冲。
2.如权利要求1所述的电阻变化型非易失性存储元件的写入方法，其特征在于，
还包括准备步骤，通过一边对上述电阻变化型非易失性存储元件施加电压的绝对值逐渐变大的电压脉冲一边测量上述电阻变化型非易失性存储元件的电阻值，来决定上述第1电压及上述第2电压；
在上述高电阻化步骤中，使用在上述准备步骤中决定的上述第1电压及上述第2电压，施加上述电压脉冲。
3.如权利要求2所述的电阻变化型非易失性存储元件的写入方法，其特征在于，
上述电阻变化型非易失性存储元件具有以下的特性：在一旦被施加了绝对值比上述第2电压大的上述第3电压的电压脉冲的情况下，之后不论是在上述高电阻化步骤施加了怎样的电压的电压脉冲的情况，高电阻状态下的电阻值都比上述最大的电阻值低。
4.如权利要求3所述的电阻变化型非易失性存储元件的写入方法，其特征在于，
上述电阻变化型非易失性存储元件具有第1缺氧型的过渡金属氧化物层、和具有比上述第1缺氧型的过渡金属氧化物层高的含氧率的第2缺氧型的过渡金属氧化物层；
在上述高电阻化步骤中，以上述第1缺氧型的过渡金属氧化物层的电位为基准，对上述第2缺氧型的过渡金属氧化物层施加具有正的电压的电压脉冲。
5.一种电阻变化型非易失性存储装置，使用电阻变化型非易失性存储元件，其特征在于，
具备：
存储器单元阵列，由串联连接电阻变化型非易失性存储元件和开关元件的多个存储器单元构成，该电阻变化型非易失性存储元件能够根据被施加的电压脉冲的极性而可逆地转变高电阻状态和低电阻状态；
选择部，从上述存储器单元阵列之中选择至少1个存储器单元；
写入部，对包含在由上述选择部选择的存储器单元中的电阻变化型非易失性存储元件，产生用来使其从低电阻状态转变为高电阻状态的高电阻化用电压脉冲、或产生用来使其从高电阻状态转变为低电阻状态的低电阻化用电压脉冲；以及
读出部，判断包含在由上述选择部选择的存储器单元中的电阻变化型非易失性存储元件是高电阻状态还是低电阻状态；
上述电阻变化型非易失性存储元件具有以下的特性：在被施加具有第1电压值以上的绝对值的电压的情况下从低电阻状态转变为高电阻状态，在被施加绝对值比上述第1电压大的第2电压的情况下成为具有最大的电阻值的高电阻状态，在被施加绝对值比上述第2电压大的第3电压的情况下成为具有比上述最大的电阻值低的电阻值的高电阻状态；
上述第1电压、上述第2电压及上述第3电压都是相同极性的电压；
上述写入部产生是上述第1电压的绝对值以上、并且是上述第2电压的绝对值以下的电压脉冲作为上述高电阻化用电压脉冲。
6.如权利要求5所述的电阻变化型非易失性存储装置，其特征在于，
上述电阻变化型非易失性存储元件具有以下的特性：在一旦被施加了具有绝对值比上述第2电压的绝对值大的上述第3电压的电压脉冲的情况下，之后不论是在上述高电阻化步骤中施加了具有怎样的绝对值的电压脉冲的情况，高电阻状态下的电阻值都比上述最大的电阻值低。
7.如权利要求6所述的电阻变化型非易失性存储装置，其特征在于，
上述电阻变化型非易失性存储元件具有第1缺氧型的过渡金属氧化物层、和具有比上述第1缺氧型的过渡金属氧化物层高的含氧率的第2缺氧型的过渡金属氧化物层；
上述写入部以上述第1缺氧型的过渡金属氧化物层的电位为基准，对上述第2缺氧型的过渡金属氧化物层产生具有正的电压的电压脉冲，作为上述高电阻化用电压脉冲，以上述第2缺氧型的过渡金属氧化物层的电位为基准，对上述第1缺氧型的过渡金属氧化物层产生具有正的电压的电压脉冲，作为上述低电阻化用电压脉冲。
8.如权利要求7所述的电阻变化型非易失性存储装置，其特征在于，
上述第1缺氧型的过渡金属氧化物层是具有用TaOx表示的组成的层；
上述第2缺氧型的过渡金属氧化物层是具有用TaOy表示的组成的层，其中，x＜y。
9.如权利要求5所述的电阻变化型非易失性存储装置，其特征在于，
还具有多个位线和多个源极线；
上述多个存储器单元分别连接在上述多个位线的一个与上述多个源极线的一个之间；
上述选择部具有选择上述多个源极线的至少一个的行选择部、和选择上述位线的至少一个的列选择部；
上述读出部经由上述列选择部与上述电阻变化型非易失性存储元件连接；
上述写入部以由上述列选择部选择的位线的电位为基准，对由上述行选择部选择的源极线产生上述高电阻化用电压脉冲，或者以由上述行选择部选择的源极线的电位为基准对由上述列选择部选择的位线产生上述高电阻化用电压脉冲。
10.如权利要求9所述的电阻变化型非易失性存储装置，其特征在于，
上述多个存储器单元以2维状配置；
上述电阻变化型非易失性存储装置还具有按照上述多个存储器单元的各行设置的多个字线；
上述多个字线分别连接在包含于构成对应的行的存储器单元中的开关元件的控制端子上；
上述行选择部还从上述多个字线之中选择与所选择的上述源极线对应的字线；
上述写入部将由上述行选择部选择的源极线固定为基准电位，并且在经由由上述行选择部选择的字线将开关元件设为导通状态后，对由上述列选择部选择的位线施加上述高电阻化用电压脉冲。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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Effective date of registration: 20200603 Address after: Kyoto Japan Patentee after: Panasonic semiconductor solutions Co.,Ltd. Address before: Osaka Japan Patentee before: Matsushita Electric Industrial Co.,Ltd. |
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| TR01 | Transfer of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20140402 |
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