WO2010023762A1 - 多値抵抗変化型メモリ - Google Patents

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WO2010023762A1
WO2010023762A1 PCT/JP2008/065601 JP2008065601W WO2010023762A1 WO 2010023762 A1 WO2010023762 A1 WO 2010023762A1 JP 2008065601 W JP2008065601 W JP 2008065601W WO 2010023762 A1 WO2010023762 A1 WO 2010023762A1
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voltage
state
resistance
storage layer
resistance state
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徳子 坊田
康弘 野尻
裕之 福水
拓也 今野
和人 西谷
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株式会社 東芝
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Definitions

  • the present invention relates to a nonvolatile storage device and an information recording method.
  • the NAND flash memory whose market is rapidly expanding due to an increase in storage capacity and a decrease in price, has a problem of an increase in process cost due to a limit of miniaturization and a reduction in minimum line width.
  • a resistance change type memory has been developed.
  • the resistance change type memory is, for example, a non-volatile memory that reversibly switches between a high resistance state and a low resistance state by applying a voltage to a metal oxide film sandwiched between upper and lower electrodes.
  • a technique for storing information of three or more values by setting the resistance values to a plurality of different levels at the time of writing to change the resistance value from a high state to a low state is disclosed (for example, Patent Document 1).
  • a technique is disclosed in which a resistance state is controlled by adjusting a current while changing from one reset state (high resistance state) to two or more set states (low resistance state) (for example, Patent Document 2). reference).
  • the present invention provides a variable resistance nonvolatile memory device and an information recording method that can be easily densified, have high controllability, and can perform multi-value recording.
  • a first state having a first resistance in application of a first voltage and a second resistance higher than the first resistance in application of a second voltage higher than the first voltage.
  • a storage layer having a second state and a third state having a third resistance between the first resistance and the second resistance in application of a third voltage between the first voltage and the second voltage;
  • a non-volatile memory comprising: a drive unit configured to apply information to the memory layer by applying at least one of the first, second, and third voltages to the memory layer.
  • the first state having the first resistance in the application of the first voltage and the first state higher than the first resistance in the application of the second voltage higher than the first voltage.
  • a second state having two resistances, and a third state having a third resistance between the first resistance and the second resistance in application of a third voltage between the first voltage and the second voltage.
  • FIG. 4 is a schematic view illustrating characteristics of the nonvolatile memory device according to the first embodiment of the invention.
  • 1 is a schematic view illustrating the configuration of a part of a nonvolatile memory device according to a first embodiment of the invention;
  • 1 is a schematic view illustrating the configuration of a part of a nonvolatile memory device according to a first embodiment of the invention;
  • 1 is a schematic circuit diagram illustrating the configuration of a nonvolatile memory device according to a first embodiment of the invention.
  • FIG. 3 is a schematic view illustrating the configuration of another nonvolatile memory device according to the first embodiment of the invention.
  • FIG. 4 is a graph illustrating characteristics of the nonvolatile memory device according to the first example of the invention.
  • FIG. 6 is a graph illustrating characteristics of the nonvolatile memory device according to the second embodiment of the invention. It is a graph which illustrates the characteristic of the non-volatile memory device which concerns on 4th Example of this invention.
  • FIG. 10 is a flowchart illustrating the operation of the nonvolatile memory device according to the third embodiment of the invention.
  • Non-volatile memory device 105
  • Substrate 106 Main surface 110 First wiring 120 Second wiring 130 Cell 140 Switching element section (rectifying element section) 150 Inter-element isolation insulating layer 200
  • Storage unit 210 First electrode 220 Storage layer 230 Second electrode 310 Word line driver 320 Bit line driver
  • FIG. 1 is a schematic view illustrating characteristics of the nonvolatile memory device according to the first embodiment of the invention.
  • FIG. 2 is a schematic view illustrating the configuration of a part of the nonvolatile memory device according to the first embodiment of the invention.
  • FIG. 3 is a schematic view illustrating the configuration of a part of the nonvolatile memory device according to the first embodiment of the invention.
  • FIG. 4 is a schematic circuit diagram illustrating the configuration of the nonvolatile memory device according to the first embodiment of the invention.
  • FIG. 5 is a schematic view illustrating the configuration of another nonvolatile memory device according to the first embodiment of the invention.
  • the nonvolatile memory device 10 includes a memory layer whose resistance changes, and a drive unit that performs recording by applying a voltage to the memory layer.
  • a schematic configuration of the nonvolatile memory device 10 according to the first embodiment of the present invention will be described with reference to FIGS.
  • FIG. 2A illustrates the configuration of the cell region of the nonvolatile memory device according to this embodiment.
  • a strip-shaped first wiring 110 extending in the X-axis direction is provided on the main surface 106 of the substrate 105.
  • a strip-shaped second wiring 120 extending in the Y-axis direction orthogonal to the X-axis in a plane parallel to the substrate 105 is provided to face the first wiring 110.
  • a silicon substrate can be used, and a driving circuit (a driving unit described later) for driving the nonvolatile memory device 10 can also be provided.
  • a driving circuit for driving the nonvolatile memory device 10
  • the first wiring 110 and the second wiring 120 for example, tungsten, tungsten silicide, tungsten nitride, or the like can be used.
  • FIG. 2 (b) is a schematic plan view when viewed from the Z-axis direction orthogonal to the X-axis and the Y-axis.
  • a cell 130 in which information is recorded is formed in a region where the first wiring 110 and the second wiring 120 are formed to face each other.
  • first wiring 110 is a bit wiring (BL)
  • second wiring 120 is a word line (WL)
  • first wiring 110 may be a word line (WL)
  • second wiring 120 may be a bit line (BL).
  • FIG. 3A partially illustrates one cell of the nonvolatile memory device 10.
  • FIG. 3B is a cross-sectional view taken along line AA ′ in FIG. 2
  • FIG. 3C is a cross-sectional view taken along line BB ′ in FIG.
  • the storage unit 200 is sandwiched between the first wiring 110 and the second wiring 120. That is, in the nonvolatile memory device 10, the storage unit 200 is provided at a portion (cross point) between the bit wiring and the word wiring that are formed to cross three-dimensionally.
  • the voltage applied to each storage unit 200 changes depending on the combination of the potential applied to the first wiring 110 and the potential applied to the second wiring 120, and information can be stored according to the characteristics of the storage unit 200 at that time. .
  • An inter-element isolation insulating layer 150 is provided in a region other than a portion where the first wiring 110 and the second wiring 120 face each other. In FIG. 2 and FIG. 3A, the element isolation insulating layer 150 is omitted.
  • a switching element unit 140 having rectification characteristics can be provided.
  • a PIN diode or an MIM (Metal-Insulator-Metal) element can be used for the switching element unit 140.
  • the switching element unit 140 is provided between the first wiring 110 and the storage unit 200, but the switching element unit 140 includes the second wiring 120 and the storage unit 200. You may provide between. Further, the switching element unit 140 may be provided in a region other than a region where the first wiring 110 and the second wiring 120 face each other.
  • a barrier metal layer (not shown) is provided between the first wiring 110 and the switching element unit 140, between the switching element unit 140 and the storage unit 200, and between the storage unit 200 and the second wiring 120. You can also.
  • the barrier metal layer titanium (Ti), titanium nitride (TiN), or the like can be used.
  • one storage unit 200 provided in a region between the first wiring 110 and the second wiring 120 formed by three-dimensionally intersecting each other is one storage element.
  • a cell 130 is obtained. That is, in the nonvolatile memory device 10, a plurality of cells 130 for storing information are provided. An area where the cell 130 is provided is called a cell area.
  • the storage unit 200 includes a first electrode 210, a second electrode 230, and a storage layer 220 provided between the first electrode 210 and the second electrode 230.
  • the first electrode 210 and the second electrode 230 can also be used as the first wiring 110, the second wiring 120, the layer constituting the switching element unit 140, and various barrier metal layers. Yes, it can be omitted.
  • the memory layer 220 is made of a material that exhibits a state in which the resistance varies depending on the applied voltage.
  • the storage layer 220 will be described later.
  • FIG. 4 illustrates a circuit configuration of the nonvolatile memory device according to this embodiment.
  • three word lines and three bit lines are drawn, but the number of word lines and bit lines is arbitrary.
  • one end of each of the word lines WL i ⁇ 1 , WL i , WL i + 1 is connected to a word line driver 310 having a decoder function via a MOS transistor RSW as a selection switch
  • One end of each of the bit lines BL j ⁇ 1 , BL j , BL j + 1 is connected to a bit line driver 320 having a decoder and a read function via a MOS transistor CSW as a selection switch.
  • Selection signals R i ⁇ 1 , R i and R i + 1 for selecting one word line (row) are input to the gate of the MOS transistor RSW, and one bit line is input to the gate of the MOS transistor CSW.
  • Selection signals C i ⁇ 1 , C i , and C i + 1 for selecting (column) are input.
  • the storage layer 220 (storage unit 200) is arranged at the intersection of the word lines WL i ⁇ 1 , WL i , WL i + 1 and the bit lines BL j ⁇ 1 , BL j , BL j + 1 . This is a so-called cross-point cell array structure.
  • a rectifying element unit 140 for preventing a sneak current during recording / reproduction can be added to the cell 130.
  • the storage unit 200 (storage layer 220) and the rectifying element unit 140 are provided between the word line WL i and the bit line BL j .
  • the first wiring 110, the storage unit 200, and the second wiring 120 are stacked in two layers.
  • the first wiring 110, the storage unit 200, and the second wiring 120 are stacked in three layers.
  • the number of storage units 200 (storage layer 220) can be arbitrarily determined, and the storage density can be improved by stacking a large number of storage units 200.
  • the storage unit 200 will be described as the nonvolatile storage device 10 in which the number of stacked layers is one.
  • FIG. 1 illustrates characteristics of the storage layer 220 in the nonvolatile storage device 10 according to this embodiment.
  • the horizontal axis indicates the voltage V applied to the storage layer 220
  • the vertical axis indicates the current I flowing through the storage layer 220.
  • the low resistance state LRS is maintained when the voltage V is lower than V 02 . Then, at the voltage V 02 , the state changes to an intermediate resistance state MRS that has a higher resistance than the low resistance state LRS and a lower resistance than the high resistance state HRS.
  • the applied voltage V is subsequently increased, if the applied voltage is lower than the voltage V 03 , the intermediate resistance state MRS is maintained. Then, at the voltage V 03 , the intermediate resistance state MRS changes to the high resistance state LRS.
  • the voltage applied to the storage layer 210 is in the range of the voltage V 01 to the voltage V 02 .
  • the low resistance state LRS is shown in the voltage range V1
  • the intermediate resistance state MRS is shown in the voltage range from the voltage V 02 to the voltage V 03
  • the high resistance state HRS is shown in the voltage range from the voltage V 03 to the voltage V 04 .
  • the low resistance state LRS, the intermediate resistance state MRS, and the high resistance state HRS appear in this order as the voltage applied to the memory layer 220 increases.
  • the word line driver 310 and the bit line driver 320 serving as a driving unit apply a predetermined voltage to the memory layer 220 that develops these three states, so that the memory layer 220 To record information. Then, the recorded information is read out.
  • a voltage having a value between the voltage 01 and the voltage V 02 is defined as a voltage V1 (first voltage), and a voltage having a value between the voltage V 02 and the voltage V 03 is defined as a voltage.
  • V2 third voltage
  • a voltage having a value between the voltage V 03 and the voltage V 04 is V3 (second voltage)
  • a voltage having a value greater than the voltage V 04 is a voltage V4 (fourth voltage).
  • a voltage can be applied as shown in Table 1, for example.
  • the current resistance state is read.
  • the applied voltage is changed as follows based on the read current resistance state. That is, for example, when the read current state is the high resistance state HRS and the state after rewriting is the high resistance state HRS, the voltage V3 is applied. Further, when the current state is the high resistance state HRS and the state after rewriting is the intermediate resistance state MRS, the voltage V4 is applied after the voltage V4 is applied so as to be in the intermediate resistance state MRS via the low resistance state LRS. V3 is applied. When the current state is the high resistance state HRS and the state after rewriting is the low resistance state LRS, the voltage V4 is applied.
  • the voltage V3 is applied.
  • the voltage V2 is applied.
  • the voltage V3 is applied after the voltage V3 is applied so that the low resistance state LRS is obtained via the high resistance state HRS.
  • V4 is applied.
  • the voltage V3 is applied.
  • the voltage V2 is applied.
  • the voltage is applied after applying the voltage V3 so that the low resistance state LRS is obtained via the high resistance state HRS.
  • V4 is applied.
  • the driving unit reads the resistance state of the storage layer 220 and records information in the storage layer 220 by changing the voltage based on the read resistance state. In this way, the three states can be arbitrarily rewritten.
  • V4 may always be applied once, and then a voltage that will be in a predetermined state may be applied.
  • the driving unit after the storage layer 220 by applying a voltage (voltage V 04) or of the voltage V4 which changes from the high resistance state HRS to the low resistance state LRS to the storage layer 220, the storage third voltage (voltage V2) It can be applied to layer 220.
  • Such writing (recording) of information is performed by the word line driver 310 and the bit line driver 320 which are driving units.
  • the word line driver 310 and the bit line driver 320 serving as a driving unit have the storage layer 220 that expresses these three or more states via the word line WL i and the bit line BL j.
  • a predetermined voltage is applied to the memory layer 220 to record information in the memory layer 220. Also, the recorded information is read out.
  • the memory layer 220 for example, compounds containing different types of metal elements and oxygen are used.
  • a compound made of Ni, Ti, and O is used for the memory layer 220, and Pt is used for the first electrode 210 and the second electrode 230.
  • the present invention is not limited to this, and it is sufficient that there is an intermediate resistance state MRS that is a resistance between the high resistance state HRS and the low resistance state LRS, and the material used is arbitrary.
  • the storage layer 220 has three states of a high resistance state HRS, a low resistance state LRS, and an intermediate resistance state MRS, and records three values per storage layer 220.
  • HRS high resistance state
  • LRS low resistance state
  • MRS intermediate resistance state
  • the present invention is not limited to this, and can have four or more states.
  • the intermediate resistance state MRS may have any number of intermediate resistance states (first to Nth intermediate resistance states, where N is an integer of 1 or more) having different resistances.
  • N is an integer of 1 or more
  • the mutual state can be arbitrarily rewritten by setting the applied voltage so as to correspond to each intermediate resistance state.
  • intermediate resistance states having different resistances change discontinuously in a stepped manner as illustrated in FIG.
  • N is an integer of 1 or more
  • it may be gradually increased as the applied voltage increases.
  • each resistance state is controlled as described above according to the voltage value (pulse height) of the pulse, and the time width (voltage It is also possible to control each resistance state by the application time). For example, each resistance state can be controlled by changing the duty ratio of the pulse. Further, the shape of the pulse waveform may be changed.
  • nonvolatile memory device 10 it is possible to provide a variable resistance nonvolatile memory device capable of multi-value recording, which can be easily densified and has high controllability.
  • a material in which Ti is doped into NiO that is a metal oxide is used as the memory layer 220.
  • a Pt film was formed as the lower electrode (first electrode 210), and then Ti and Ni were simultaneously sputtered by reactive sputtering in an Ar / O 2 atmosphere, and 10% at 400 ° C. in an N 2 atmosphere. Annealing was performed for a minute. The amount of Ti doped was 4.16%. Thereafter, Pt was deposited thereon as an upper electrode (second electrode 230). Then, the current-voltage characteristics of the memory layer 220 were evaluated by unipolar operation by applying a positive voltage to the upper electrode with the lower electrode set to the ground potential. The result is as follows.
  • FIG. 6 is a graph illustrating characteristics of the nonvolatile memory device according to the first example of the invention.
  • the resistance changes in two stages. That is, when the applied voltage is raised from 0V, the state changes to the intermediate resistance state MRS at about 1.0V, and when the applied voltage is raised from that state, the state changes to the high resistance state HRS at about 1.5V.
  • the low resistance state LRS is maintained when the applied voltage is set to 0V. Then, after applying the voltage V2 having an applied voltage of 1.0 V to 1.5 V to obtain the intermediate resistance state MRS, when the applied voltage is lowered from the voltage V2, the intermediate resistance state MRS is maintained. Then, after applying the voltage V3 having an applied voltage of 1.5V to 2.2V to obtain the high resistance state HRS, when the applied voltage is lowered from the voltage V3, the high resistance state HRS is maintained. In this way, the three states can be expressed with good controllability.
  • the state changes to the low resistance state LRS at about 2.2V.
  • the applied voltage is increased from the low resistance state LRS and changed to the high resistance state HRS via the intermediate resistance state MRS, the state shifts to the low resistance state LRS again at about 2.2V.
  • the nonvolatile memory device 10a using the memory layer 220 having such characteristics for example, by applying the voltage illustrated in Table 1, it is possible to shift to an arbitrary state, and recording of ternary information Can do. Also, the recorded information can be reproduced.
  • the film to be the memory layer 220 for example, after forming the lower electrode, a Ti thin film is formed, then a NiO film is formed, and then annealed, so that Ti is contained in the NiO film.
  • the memory layer 220 containing Ti, Ni, and O may be formed by diffusing to the above. Further, for example, Pt and Ti are sputtered simultaneously as a film to be a lower electrode, and after that, a NiO film is formed thereon and then annealed to diffuse Ti in the film to be the lower electrode into NiO. Thus, the memory layer 220 containing Ti, Ni, and O may be formed.
  • FIG. 7 is a graph illustrating characteristics of the nonvolatile memory device of the comparative example. That is, FIG. 7A shows current-voltage characteristics when NiO is used as the memory layer 220 as the first comparative example. As shown in FIG. 7A, the first comparative example substantially has only two states, a high resistance state HRS and a low resistance state LRS. In this case, binary information can only be recorded per storage layer 220. In addition, in the memory layer 220 having such characteristics, a current limiting circuit or a current limiting element can be provided to record a state of three or more values, but in this case, the configuration becomes complicated and the element area increases To do.
  • the intermediate resistance state MRS exists when the high resistance state HRS changes to the low resistance state LRS as the applied voltage increases.
  • three states of the high resistance state HRS, the intermediate resistance state MRS, and the low resistance state LRS can be written and stored, but generally changes from the high resistance state HRS to the low resistance state LRS as the applied voltage increases.
  • the voltage generally referred to as a set voltage
  • a set voltage varies widely and is difficult to control.
  • Patent Document 1 and Patent Document 2 when a circuit or element for limiting the current during writing is provided, the configuration becomes complicated, which hinders higher density.
  • the memory layer 220 in which the intermediate resistance state MRS exists is used when the low resistance state LRS changes to the high resistance state HRS as the applied voltage increases.
  • FIG. 8 is a graph illustrating characteristics of the nonvolatile memory device according to the second example of the invention. As shown in FIG. 8, also in the nonvolatile memory device 10b according to the second example, the intermediate resistance state MRS exists when the low resistance state LRS shifts to the high resistance state HRS as the applied voltage increases. ing.
  • the nonvolatile memory device 10a In the case of the nonvolatile memory device 10a according to the first example illustrated in FIG. 6, there is no change from the low resistance state LRS to the intermediate resistance state MRS and from the intermediate resistance state MRS to the high resistance state HRS.
  • the change from the low resistance state LRS to the intermediate resistance state MRS and the change from the intermediate resistance state MRS to the high resistance state HRS are relatively continuous. It gradually increases with increasing voltage.
  • the voltage V1 is set to a value of 0V to 0.3V
  • the voltage V2 is set to 0.68V
  • the voltage V3 is set to 1V
  • the voltage V4 is set to 1.6V.
  • ternary information can be recorded by driving under the conditions exemplified in Table 1. Moreover, the recorded information can be reproduced.
  • intermediate resistance states (first to Nth intermediate states) having different resistances appearing in the middle of the change from the low resistance state LRS to the high resistance state HRS due to voltage increase.
  • the resistance state, N is an integer equal to or greater than 1, may change relatively continuously, and each of the intermediate resistance states MRS may not be clearly separated. That is, if there is a range of applied voltages having different resistance change rates with respect to a change in the applied voltage, the ranges of the applied voltages are designated as the low resistance state LRS, the first to Nth intermediate resistance states, and the high resistance state HRS. And can be arbitrarily rewritten between the respective states.
  • different ranges of the resistance change rate with respect to the voltage change are 0 V to 0.56 V (low resistance state LRS), 0.56 V to 0.65 V, 0.65 V to 0.69 V ( Intermediate resistance state MRS), 0.69 V to 0.75 V, 0.75 V to 1.42 V (high resistance state HRS), 1.4 V or more (low resistance state LRS).
  • composition ratio is not limited to this, and other composition ratios may be used.
  • FIG. 9 is a graph illustrating characteristics of the nonvolatile memory device according to the third example of the invention.
  • the nonvolatile memory device 10 c according to the third example when the low resistance state LRS shifts to the high resistance state HRS as the voltage increases, two intermediate resistance states, that is, A first intermediate resistance state MRS1 and a second intermediate resistance state MRS2 exist.
  • the nonvolatile memory device 10c has four resistance states.
  • the four states can be arbitrarily recorded by, for example, driving under the extended conditions of Table 1 using the respective applied voltages that express the four resistance states. Moreover, the recorded information can be reproduced.
  • nonvolatile memory device 10c As described above, according to the nonvolatile memory device 10c according to the present embodiment, it is possible to provide a variable resistance nonvolatile memory device that can perform four-value recording, can be easily densified, and has high controllability.
  • FIG. 10 is a graph illustrating characteristics of the nonvolatile memory device according to the second embodiment of the invention. That is, this figure illustrates the characteristics of the storage layer 220 in the nonvolatile storage device 20 according to the present embodiment, the horizontal axis indicates the voltage V applied to the storage layer 220, and the vertical axis indicates the storage layer 220. The electric current I which flows through is shown. Since the configuration of the nonvolatile memory device 20 according to the present embodiment can be the same as that of the nonvolatile memory device 10 according to the first embodiment, the description thereof is omitted.
  • the memory layer 210 in the nonvolatile memory device 20 according to the present embodiment in the process of transition from the low resistance state LRS to the high resistance state HRS as the applied voltage increases, the memory layer 210 The applied voltage at is a low resistance state LRS in the voltage range of voltage V 01 to voltage V 02 , and a high resistance state HRS in the voltage range of voltage V 03 to voltage V 04 . Then, in the voltage range from the voltage V 02 to the voltage V 03 , an intermediate resistance state MRS that is a resistance state between the low resistance state LRS and the high resistance state HRS is shown. However, in the nonvolatile memory device 20 according to the present embodiment, the intermediate resistance state MRS does not change discontinuously in a step shape but changes substantially continuously.
  • the resistance in the intermediate resistance state MRS is schematically shown as an example of changing linearly, but the resistance change in the intermediate resistance state MRS is arbitrary.
  • the voltage in the range of the voltage V 02 to the voltage V 03 can be divided into arbitrary sections, and the section can be set as the intermediate resistance state MRS. Then, by applying a voltage corresponding to the section, a ternary recording including the high resistance state HRS, the low resistance state LRS, and the intermediate resistance state MRS is performed by the same method as described in the first embodiment. It can be carried out. Moreover, the recorded information can be reproduced.
  • each intermediate resistance By applying a voltage corresponding to a state, multi-value recording including a high resistance state HRS, a low resistance state LRS, and a plurality of intermediate resistance states is performed by the same method as described in the first embodiment. Can do. Moreover, the recorded information can be reproduced.
  • nonvolatile memory device 20 it is possible to provide a variable resistance nonvolatile memory device that is easy to increase in density and has high controllability and capable of multi-value recording.
  • HfOx was used as the memory layer 220. That is, Pt was formed as a film to be the lower electrode, and then an HfOx film was formed by sputtering as the film to be the memory layer 220, and then Pt was formed as the upper electrode. Then, the current-voltage characteristics of the memory layer 220 were evaluated by unipolar operation by applying a positive voltage to the upper electrode with the lower electrode set to the ground potential. The result is as follows.
  • FIG. 11 is a graph illustrating characteristics of the nonvolatile memory device according to the fourth example of the invention.
  • the intermediate resistance state MRS exists when the low resistance state LRS shifts to the high resistance state HRS as the applied voltage increases.
  • the intermediate resistance state MRS changes substantially continuously. That is, it gradually increases as the applied voltage increases.
  • different ranges of the resistance change rate with respect to the voltage change include 0 V to 0.65 V (low resistance state LRS), 0.75 V to 0.8 V (intermediate resistance state MRS), 1.2 V to 1 .5V (high resistance state HRS), 1.6V or more (low resistance state LRS).
  • the voltage V1 is set to 0.3V
  • the voltage V2 is set to 0.78V
  • the voltage V3 is set to 1.3V
  • the voltage V4 is set to 1.7V.
  • the storage layer By applying a voltage to 220, any state of the high resistance state HRS, the intermediate resistance state MRS, and the low resistance state LRS can be recorded and reproduced.
  • one intermediate resistance state MRS is used. However, a plurality of intermediate resistance states MRS may be set.
  • FIG. 12 is a flowchart illustrating the operation of the nonvolatile memory device 30 according to the third embodiment of the invention.
  • the nonvolatile memory device 30 according to the third embodiment of the present invention is characterized by an operation when writing the intermediate resistance state MRS. That is, as shown in FIG. 12, when writing the intermediate resistance states MRS, a first applied voltage Vx, for example, set to a voltage V2 value in the range of the voltage V 02 and the voltage V 03 illustrated in FIG. 1 ( Step S110).
  • the voltage V 02 and the voltage V 03 are the maximum voltage indicating the low resistance state LRS and the minimum voltage indicating the high resistance state HRS in the process of changing from the low resistance state LRS to the high resistance state HRS as the voltage increases. Corresponds to the voltage of.
  • step S120 After applying the voltage V3 and then applying the voltage V4, the above Vx is applied (step S120, first step).
  • step S140 if the written state is the intermediate resistance state MRS, the process ends (step S140).
  • the applied voltage Vx is first set to a value that is decreased from the applied voltage by a predetermined voltage ⁇ (step S150). Then, returning to step S120, the voltage V3 is applied using the applied voltage Vx reduced by the voltage ⁇ , the voltage V4 is applied, and then the above Vx is applied. Then repeat this.
  • step S140 when the written state is the low resistance state LRS in step S140, the applied voltage Vx is first increased from the applied voltage by a predetermined voltage ⁇ (step S160). Then, the process returns to step S120, the voltage V3 is applied using the applied voltage Vx increased by the voltage ⁇ , the voltage V4 is applied, and then the above Vx is applied. Then repeat this.
  • Steps S150 and S140 described above are one inspection (verify).
  • the voltage ⁇ and the voltage ⁇ can be arbitrarily determined, and may be changed based on the number of repetitions in the repetition of steps S120 to S160.
  • the voltage ⁇ can be set smaller than the voltage ⁇ .
  • the voltage ⁇ can be set to 1 ⁇ 2 of the voltage ⁇ .
  • the above operation can be used not only when there is one intermediate resistance state MRS but also when there are a plurality of intermediate resistance states.
  • the resistance state read in step S130 is determined in step S140, it is determined by comparing with the values of the first to Nth intermediate resistance states.
  • a variable resistance nonvolatile memory device that can record any multi-value of three or more values with high accuracy, is easy to increase in density, and has high controllability. Can be provided.
  • the intermediate resistance state MRS to be written can be easily developed by temporarily shifting to the low resistance state LRS and executing steps S120 to S160 again from there.
  • the storage layer 220 having all the characteristics described in the first and second embodiments can be used as the storage layer 220 used in the nonvolatile storage device 30 according to the present embodiment.
  • the first state (low resistance state LR) having the first resistance in the application of the first voltage and the second voltage higher than the first voltage.
  • a second state (high resistance state HRS) having a second resistance higher than the first resistance in the application, and a third voltage between the first voltage and the second voltage in the application.
  • the information recording method according to the present embodiment can provide a resistance change type information recording method that allows easy multi-level recording with high density and high controllability.
  • the resistance state of the memory layer 220 can be read, and information can be recorded in the memory layer 220 by changing the voltage based on the read resistance state.
  • the third voltage is applied to the memory layer 220.
  • the voltage under the conditions exemplified in Table 1 can be applied to the memory layer 220.
  • a first step of applying a voltage having a value of Vx that is larger than the first voltage and smaller than the second voltage to the memory layer 220 is performed, and then the resistance of the memory layer 220 is increased.
  • the read resistance is the high resistance state HRS
  • a value smaller than Vx is set as a new Vx
  • the read resistance is the low resistance state LRS.
  • a value larger than Vx can be set as a new Vx, and the first step and the second step can be repeated to write the intermediate resistance state MRS.
  • the memory layer 200 is equal to or higher than a voltage (voltage V 04 ) that changes from the high resistance state HRS to the low resistance state LRS.
  • V 04 a voltage that changes from the high resistance state HRS to the low resistance state LRS.
  • variable resistance nonvolatile memory device and an information recording method that are easy to increase in density and have high controllability and capable of multi-value recording.

Landscapes

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Abstract

　第１電圧の印加において第１抵抗を有する第１状態と、前記第１電圧よりも高い第２電圧の印加において前記第１抵抗よりも高い第２抵抗を有する第２状態と、前記第１電圧と前記第２電圧の間の第３電圧の印加において前記第１抵抗と前記第２抵抗の間の第３抵抗を有する第３状態と、を有する記憶層と、前記記憶層に、前記第１、第２及び第３電圧少なくともいずれかの電圧を印加して、前記記憶層に情報の記録を行う駆動部と、を備えたことを特徴とする不揮発性記憶装置が提供される。

Description

[規則37.2に基づきISAが決定した発明の名称]　多値抵抗変化型メモリ
　本発明は、不揮発性記憶装置及び情報記録方法に関する。
　近年、記憶容量の増大と価格の低下により市場が急速に拡大しているＮＡＮＤ型フラッシュメモリは、微細化の限界及び最小線幅の縮小によるプロセスコストの増大という問題を抱えている。この問題を解決する新規な不揮発性メモリとして、抵抗変化型メモリの開発が進められている。
　抵抗変化型メモリは、例えば、上下電極間に挟まれた金属酸化膜に電圧を印加することで、高抵抗状態と低抵抗状態とを可逆的にスイッチさせる不揮発性メモリである。
　抵抗変化型メモリにおいて、抵抗値が高い状態から低い状態へ変化させる書き込みの際に、抵抗値が異なる複数のレベルに設定され、３値以上の情報を記憶する技術が開示されている（例えば、特許文献１参照）。また、１つのリセット状態（高抵抗状態）から２つ以上のセット状態（低抵抗状態）に変化する途中に電流を調整して抵抗状態を制御する技術が開示されている（例えば、特許文献２参照）。
　しかし、このように、抵抗値が高い状態から低い状態へ変化させる書き込みの際に、抵抗状態を複数のレベルに設定する場合、書き込みの際の電流を制限するために、例えばトランジスタなどの能動素子を必要とし、構成が複雑となり、高密度の妨げになる。また、書き込みの際の電圧は一般にばらつきが大きく、制御が難しい。
特開２００７－３２８８５７号公報 特開２００６－１３５３３５号公報
　本発明は、高密度化が容易で制御性が高い、多値記録が可能な抵抗変化型の不揮発性記憶装置及び情報記録方法を提供する。
　本発明の一態様によれば、第１電圧の印加において第１抵抗を有する第１状態と、前記第１電圧よりも高い第２電圧の印加において前記第１抵抗よりも高い第２抵抗を有する第２状態と、前記第１電圧と前記第２電圧の間の第３電圧の印加において前記第１抵抗と前記第２抵抗の間の第３抵抗を有する第３状態と、を有する記憶層と、前記記憶層に、前記第１、第２及び第３電圧少なくともいずれかの電圧を印加して、前記記憶層に情報の記録を行う駆動部と、を備えたことを特徴とする不揮発性記憶装置が提供される。
　また、本発明の他の一態様によれば、第１電圧の印加において第１抵抗を有する第１状態と、前記第１電圧よりも高い第２電圧の印加において前記第１抵抗よりも高い第２抵抗を有する第２状態と、前記第１電圧と前記第２電圧の間の第３電圧の印加において前記第１抵抗と前記第２抵抗の間の第３抵抗を有する第３状態と、を有する記憶層に、前記第１、第２及び第３電圧少なくともいずれかの電圧を印加して、前記記憶層に情報の記録を行うことを特徴とする情報記録方法が提供される。
本発明の第１の実施形態に係る不揮発性記憶装置の特性を例示する模式図である。 本発明の第１の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式図である。 本発明の第１の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式図である。 本発明の第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的回路図である。 本発明の第１の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。 本発明の第１の実施例に係る不揮発性記憶装置の特性を例示するグラフ図である。 比較例の不揮発性記憶装置の特性を例示するグラフ図である。 本発明の第２の実施例に係る不揮発性記憶装置の特性を例示するグラフ図である。 本発明の第３の実施例に係る不揮発性記憶装置の特性を例示するグラフ図である。 本発明の第２の実施形態に係る不揮発性記憶装置の特性を例示するグラフ図である。 本発明の第４の実施例に係る不揮発性記憶装置の特性を例示するグラフ図である。 本発明の第３の実施形態に係る不揮発性記憶装置の動作を例示するフローチャート図である。
符号の説明
　１０、１０ａ、１０ｂ、１０ｃ、１２、１３、２０、２０ａ、３０　不揮発性記憶装置
　１０５　基板
　１０６　主面
　１１０　第１配線
　１２０　第２配線
　１３０　セル
　１４０　スイッチング素子部（整流素子部）
　１５０　素子間分離絶縁層
　２００　記憶部
　２１０　第１電極
　２２０　記憶層
　２３０　第２電極
　３１０　ワード線ドライバ
　３２０　ビット線ドライバ
　以下、本発明の実施の形態について図面を参照して詳細に説明する。　
　なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
　（第１の実施の形態）
　図１は、本発明の第１の実施形態に係る不揮発性記憶装置の特性を例示する模式図である。　
　図２は、本発明の第１の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式図である。　
　図３は、本発明の第１の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式図である。　
　図４は、本発明の第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的回路図である。　
　図５は、本発明の第１の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。　
　本発明の第１の実施形態の不揮発性記憶装置１０は、抵抗が変化する記憶層と、その記憶層に電圧を印加して記録を行う駆動部と、を備える。　
　まず、図２～図４を参照しながら、本発明の第１の実施形態に係る不揮発性記憶装置１０の概略の構成を説明する。
　図２（ａ）は、本実施形態に係る不揮発性記憶装置のセル領域の構成を例示している。同図に表したように、本実施形態に係る不揮発性記憶装置１０においては、例えば、基板１０５の主面１０６の上に、Ｘ軸方向に延在する帯状の第１配線１１０が設けられている。そして、基板１０５に平行な面内でＸ軸と直交するＹ軸方向に延在する帯状の第２配線１２０が、第１配線１１０に対向して設けられている。
　基板１０５には、例えばシリコン基板を用いることができ、不揮発性記憶装置１０を駆動する駆動回路（後述する駆動部）を設けることもできる。また、第１配線１１０、第２配線１２０には、例えば、タングステン、タングステンシリサイド、タングステンナイトライド等を用いることができる。
　図２（ｂ）は、Ｘ軸及びＹ軸と直交するＺ軸方向からみた時の模式的平面図である。同図に表したように、不揮発性記憶装置１０において、第１配線１１０と第２配線１２０とが対向し形成される領域に、情報が記録されるセル１３０が形成される。
　なお、図２（ａ）、（ｂ）においては、第１配線１１０と第２配線１２０とは、それぞれ４本ずつ設けられている例が示されているが、これには限らず、第１配線１１０と第２配線１２０の数は任意である。そして、例えば、第１配線１１０をビット配線（ＢＬ）とし、第２配線１２０をワード線（ＷＬ）とする。ただし、第１配線１１０をワード線（ＷＬ）、第２配線１２０をビット線（ＢＬ）としても良い。
　図３（ａ）は、不揮発性記憶装置１０の１つのセルを部分的に例示している。一方、図３（ｂ）は、図２のＡ－Ａ’線断面図であり、図３（ｃ）は、図２のＢ－Ｂ’線断面図である。　
　図３（ａ）～（ｃ）に表したように、第１配線１１０と第２配線１２０との間に記憶部２００が挟まれている。すなわち、不揮発性記憶装置１０において、ビット配線とワード配線が三次元的に交差して形成される両者の間の部分（クロスポイント）に記憶部２００が設けられている。そして、第１配線１１０に与える電位と第２配線１２０に与える電位の組み合わせによって、各記憶部２００に印加される電圧が変化し、その時の記憶部２００の特性によって、情報を記憶することができる。
　そして、第１配線１１０と第２配線１２０とが対向する部分以外の領域には、素子間分離絶縁層１５０が設けられている。なお、図２及び図３（ａ）においては、素子間分離絶縁層１５０は省略されて描かれている。
　記憶部２００に印加される電圧の極性に方向性を持たせるために、例えば整流特性を有するスイッチング素子部１４０を設けることができる。スイッチング素子部１４０には、例えば、ＰＩＮダイオードやＭＩＭ（Metal-Insulator-Metal)素子などを用いることができる。
　図２～図３に例示した具体例では、スイッチング素子部１４０が、第１配線１１０と記憶部２００との間に設けられているが、スイッチング素子部１４０は、第２配線１２０と記憶部２００の間に設けても良い。また、スイッチング素子部１４０は、第１配線１１０と第２配線１２０とが対向する領域以外の領域に設けても良い。
　なお、第１配線１１０とスイッチング素子部１４０との間、スイッチング素子部１４０と記憶部２００との間、記憶部２００と第２配線１２０との間のそれぞれに、図示しないバリアメタル層を設けることもできる。バリアメタル層としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等を用いることができる。
　なお、１つの第１配線１１０と１つの第２配線１２０とが三次元的に交差して形成される両者間の領域に設けられた１つの記憶部２００が１つの記憶要素であり、１つのセル１３０となる。すなわち、不揮発性記憶装置１０においては、情報を記憶するセル１３０が複数設けられる。そして、このセル１３０が設けられる領域をセル領域という。
　そして、図３に表したように、記憶部２００は、第１電極２１０と、第２電極２３０と、第１電極２１０と第２電極２３０との間に設けられた記憶層２２０を有する。なお、第１電極２１０と第２電極２３０とは、第１配線１１０、第２配線１２０、スイッチング素子部１４０を構成する層、及び、各種のバリアメタル層のそれぞれと兼用されることが可能であり、また、省略可能である。
　記憶層２２０には、印加電圧によって抵抗が異なる状態を発現する材料が用いられる。記憶層２２０については後述する。
　図４は、本実施形態に係る不揮発性記憶装置の回路構成を例示している。なお、同図においては、ワード線とビット線とはそれぞれ３本ずつ描かれているが、ワード線とビット線の数は任意である。　
　図４に表したように、例えば、ワード線ＷＬｉ－１、ＷＬｉ、ＷＬｉ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由して、デコーダ機能を有するワード線ドライバ３１０に接続され、ビット線ＢＬｊ－１、ＢＬｊ、ＢＬｊ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＣＳＷを経由して、デコーダ及び読み出し機能を有するビット線ドライバ３２０に接続される。
　ＭＯＳトランジスタＲＳＷのゲートには、１本のワード線（ロウ）を選択するための選択信号Ｒｉ－１、Ｒｉ、Ｒｉ＋１が入力され、ＭＯＳトランジスタＣＳＷのゲートには、１本のビット線（カラム）を選択するための選択信号Ｃｉ－１、Ｃｉ、Ｃｉ＋１が入力される。
　記憶層２２０（記憶部２００）は、ワード線ＷＬｉ－１、ＷＬｉ、ＷＬｉ＋１と、ビット線ＢＬｊ－１、ＢＬｊ、ＢＬｊ＋１と、の交差部に配置される。いわゆるクロスポイント型セルアレイ構造である。
　既に説明したように、セル１３０には、記録／再生時における回り込み電流(sneak current)を防止するための整流素子部１４０を付加することができる。
　既に図２によって説明したように、ワード線ＷＬｉとビット線ＢＬｊとの間には、記憶部２００（記憶層２２０）及び整流素子部１４０が設けられる。
　さらに、図５（ａ）に表したように、本実施形態に係る別の不揮発性記憶装置１２では、第１配線１１０、記憶部２００及び第２配線１２０が２層積層されている。　
　また、図５（ｂ）に表したように、本実施形態に係る別の不揮発性記憶装置１３では、第１配線１１０、記憶部２００及び第２配線１２０が３層積層されている。　
　このように、本実施形態に係る不揮発性記憶装置において、記憶部２００（記憶層２２０）の積層数は任意であり、記憶部２００を多数積層することにより、記憶密度を向上させることができる。　
　以下では、説明を簡単にするために、記憶部２００の積層数が１層である不揮発性記憶装置１０として説明する。
　図１は、本実施形態に係る不揮発性記憶装置１０における記憶層２２０の特性を例示している。同図の横軸は、記憶層２２０に印加される電圧Ｖを示し、縦軸は記憶層２２０を流れる電流Ｉを示している。
　図１に表したように、矢印Ａによって示されている状態（高抵抗状態ＨＲＳ）から、記憶層２２０に印加される電圧Ｖを上昇させると、電圧Ｖ０４において、記憶層２２０の抵抗は急激に低下し、低抵抗状態ＬＲＳとなる。この状態にした後、印加電圧Ｖを減少させると、低抵抗状態ＬＲＳは維持される。
　そして、記憶層２２０への印加電圧Ｖを再び０Ｖ（電圧Ｖ０１）から上昇させた時、電圧Ｖ０２より低い場合は低抵抗状態ＬＲＳを維持する。　
　そして、電圧Ｖ０２において、低抵抗状態ＬＲＳよりも抵抗が高く、高抵抗状態ＨＲＳよりも抵抗が低い中間抵抗状態ＭＲＳに変化する。　
　そして、引き続き印加電圧Ｖを上昇させた時、印加電圧が電圧Ｖ０３より低い場合は、その中間抵抗状態ＭＲＳを維持する。　
　そして、電圧Ｖ０３において、中間抵抗状態ＭＲＳから高抵抗状態ＬＲＳに変化する。
　このように、本実施形態に係る不揮発性記憶装置１０においては、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに移行する過程において、記憶層２１０への印加電圧が、電圧Ｖ０１～電圧Ｖ０２の範囲の電圧において低抵抗状態ＬＲＳを示し、電圧Ｖ０２～電圧Ｖ０３の範囲の電圧において中間抵抗状態ＭＲＳを示し、電圧Ｖ０３～電圧Ｖ０４の範囲の電圧において高抵抗状態ＨＲＳを示す。
　すなわち、低抵抗状態ＬＲＳ、中間抵抗状態ＭＲＳ及び高抵抗状態ＨＲＳが、記憶層２２０への印加電圧が上昇するにつれ、この順番で現れる。
　本実施形態に係る不揮発性記憶装置１０においては、駆動部となるワード線ドライバ３１０及びビット線ドライバ３２０が、この３つの状態を発現する記憶層２２０に所定の電圧を印加して、記憶層２２０に情報の記録を行う。そして、記録された情報の読み出しを行う。
　ここで、図１に例示したように、電圧０１～電圧Ｖ０２の間の値のある電圧を電圧Ｖ１（第１電圧）とし、電圧Ｖ０２～電圧Ｖ０３の間の値のある電圧を電圧Ｖ２（第３電圧）とし、電圧Ｖ０３～電圧Ｖ０４の間の値のある電圧をＶ３（第２電圧）とし、電圧Ｖ０４よりも大きい値のある電圧を電圧Ｖ４（第４電圧）とする。
　１つの着目している記憶層２２０に関して、情報を記録する（書き換える）際において、例えば、表１のように電圧を印加することができる。
Figure JPOXMLDOC01-appb-T000001
　まず、現在の抵抗状態を読み出す。そして、読み出された現在の抵抗状態に基づいて以下のように印加電圧を変えて印加する。　
　すなわち、例えば、読み出された現在の状態が高抵抗状態ＨＲＳであり、書き換え後の状態が高抵抗状態ＨＲＳの時は、電圧Ｖ３を印加する。また、現在の状態が高抵抗状態ＨＲＳであり、書き換え後の状態が中間抵抗状態ＭＲＳの時は、低抵抗状態ＬＲＳを経由して中間抵抗状態ＭＲＳになるように、電圧Ｖ４を印加した後に電圧Ｖ３を印加する。そして、現在の状態が高抵抗状態ＨＲＳであり、書き換え後の状態が低抵抗状態ＬＲＳの時は、電圧Ｖ４を印加する。
　また、例えば、現在の状態が中間抵抗状態ＭＲＳであり、書き換え後の状態が高抵抗状態ＨＲＳの時は、電圧Ｖ３を印加する。また、現在の状態が中間抵抗状態ＭＲＳであり、書き換え後の状態が中間抵抗状態ＭＲＳの時は、電圧Ｖ２を印加する。そして、現在の状態が中間抵抗状態ＭＲＳであり、書き換え後の状態が低抵抗状態ＬＲＳの時は、高抵抗状態ＨＲＳを経由して低抵抗状態ＬＲＳになるように、電圧Ｖ３を印加した後に電圧Ｖ４を印加する。
　また、例えば、現在の状態が低抵抗状態ＬＲＳであり、書き換え後の状態が高抵抗状態ＨＲＳの時は、電圧Ｖ３を印加する。また、現在の状態が低抵抗状態ＬＲＳであり、書き換え後の状態が中間抵抗状態ＭＲＳの時は、電圧Ｖ２を印加する。そして、現在の状態が低抵抗状態ＬＲＳであり、書き換え後の状態が低抵抗状態ＬＲＳの時は、高抵抗状態ＨＲＳを経由して低抵抗状態ＬＲＳになるように、電圧Ｖ３を印加した後に電圧Ｖ４を印加する。
　すなわち、前記駆動部は、記憶層２２０の抵抗状態を読み出し、読み出された抵抗状態に基づいて、電圧を変えて記憶層２２０に情報を記録する。　
　このようにして、３つの状態の相互を任意に書き換えることができる。
　なお、上記は一例であり、この他の方法によって書き込みを行っても良い。　
　例えば、任意の状態から任意の状態のそれぞれに書き換える際に、常に一旦Ｖ４を印加し、その後所定の状態となる電圧を印加しても良い。
　すなわち、駆動部は、記憶層２２０が高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに変化する電圧（電圧Ｖ０４）以上の電圧Ｖ４を記憶層２２０に印加した後、第３電圧（電圧Ｖ２）を記憶層２２０に印加することができる。
　なお、読み出し（再生）の時には、低抵抗状態ＬＲＳから変化しない電圧である、電圧Ｖ１を印加して読み出すことができる。
　このような情報の書き込み（記録）は、駆動部となるワード線ドライバ３１０及びビット線ドライバ３２０によって行われる。そして、本具体例の場合は、駆動部となるワード線ドライバ３１０及びビット線ドライバ３２０が、ワード線ＷＬｉとビット線ＢＬｊとを介して、この３つ以上の状態を発現する記憶層２２０に所定の電圧を印加して、記憶層２２０に情報の記録を行う。また、記録された情報の読み出しを行う。
　本実施形態に係る不揮発性記憶装置１０においては、記憶層２２０には、例えば、異なる種類の金属元素と酸素とを含む化合物が用いられる。　
　例えば、記憶層２２０として、ＮｉとＴｉとＯとからなる化合物が用いられ、第１電極２１０と第２電極２３０とにＰｔが用いられる。ただし、本発明は、これに限らず、高抵抗状態ＨＲＳと低抵抗状態ＬＲＳとの間に、それらの間の抵抗である中間抵抗状態ＭＲＳがあれば良く、用いられる材料は任意である。
　なお、本具体例では、記憶層２２０は、高抵抗状態ＨＲＳと低抵抗状態ＬＲＳと中間抵抗状態ＭＲＳの３つの状態を有し、１つの記憶層２２０当たり３値の状態を記録する。ただし、本発明はこれに限らず、４つ以上の状態を有することもできる。
　すなわち、後述するように、中間抵抗状態ＭＲＳが、異なる抵抗を有する任意の数の中間抵抗状態（第１～第Ｎ中間抵抗状態、Ｎは１以上の整数）を有しても良い。この時、表１に例示したように、それぞれの中間抵抗状態に対応するように、印加電圧を設定することで、相互の状態を任意に書き換えることができる。
　さらに、後述するように、異なる抵抗を有する中間抵抗状態（第１～第Ｎ中間抵抗状態、Ｎは１以上の整数）は、図１に例示したように、不連続に階段状に変化しても良く、また、後述するように、印加電圧の上昇に伴い連続的に漸増しても良い。
　また、上記の電圧の印加はパルス状の電圧によって行われ、この時、パルスの電圧値（パルスの高さ）によって、上記のように各抵抗状態を制御する他、パルスの時間幅（電圧を印加する時間）によって各抵抗状態を制御することもできる。例えば、パルスのデューティ比を変えて各抵抗状態を制御することができる。また、パルス波形の形状を変えても良い。
　これにより、本実施形態に係る不揮発性記憶装置１０によれば、高密度化が容易で制御性が高い、多値記録が可能な抵抗変化型の不揮発性記憶装置が提供できる。
　（第１の実施例）
　第１の実施例に係る不揮発性記憶装置においては、記憶層２２０として、金属酸化物であるＮｉＯにＴｉをドープした材料を用いた。具体的には、まず、下部電極（第１電極２１０）としてＰｔを成膜した後、Ａｒ／Ｏ２雰囲気の反応性スパッタによりＴｉとＮｉとを同時にスパッタし、Ｎ２雰囲気、４００℃で１０分間のアニールを行った。なお、Ｔｉのドープ量は４．１６％とした。その後、その上に上部電極（第２電極２３０）としてＰｔを成膜した。そして、下部電極を接地電位とし、上部電極に正極性の電圧を印加し、ユニポーラ動作により、記憶層２２０の電流－電圧特性を評価した。その結果が、以下である。
　図６は、本発明の第１の実施例に係る不揮発性記憶装置の特性を例示するグラフ図である。　
　図６に表したように、第１の実施例に係る不揮発性記憶装置１０ａにおいては、低抵抗状態ＬＲＳから、高抵抗状態ＨＲＳに移行させる際に、２段階で抵抗が変化している。すなわち、印加電圧を０Ｖから上昇させた時、約１．０Ｖにおいて、中間抵抗状態ＭＲＳに変化し、その状態から印加電圧を上昇させると、約１．５Ｖにおいて、高抵抗状態ＨＲＳに変化する。
　上記の印加電圧の上昇の際に、０Ｖ～１Ｖの間の値の電圧Ｖ１を印加した場合に、印加電圧を０Ｖにすると、低抵抗状態ＬＲＳが維持される。　
　そして、印加電圧が１．０Ｖ～１．５Ｖの値の電圧Ｖ２を印加し、中間抵抗状態ＭＲＳとした後に、印加電圧を電圧Ｖ２から下げると、その中間抵抗状態ＭＲＳが維持される。　そして、印加電圧が１．５Ｖ～２．２Ｖの値の電圧Ｖ３を印加し、高抵抗状態ＨＲＳとした後に、印加電圧を電圧Ｖ３から下げると、その高抵抗状態ＨＲＳが維持される。　
　このようにして、３つの状態を制御性良く発現させることができる。
　なお、高抵抗状態ＨＲＳに変化させた後、電圧を一旦０Ｖに下げ、その後印加電圧を上昇させると、約２．２Ｖにおいて低抵抗状態ＬＲＳに変化する。または、低抵抗状態ＬＲＳから、印加電圧を上昇させ、中間抵抗状態ＭＲＳを経て、高抵抗状態ＨＲＳに変化させた時も、約２．２Ｖにおいて、再び低抵抗状態ＬＲＳに移行する。
　そして、このような特性を有する記憶層２２０を用いた不揮発性記憶装置１０ａにおいて、例えば表１に例示した電圧を印加することにより、任意の状態に移行させることができ、３値の情報の記録ができる。また、記録された情報の再生ができる。
　なお、上記の記憶層２２０となる膜の形成において、例えば、下部電極を形成した後に、Ｔｉの薄膜を成膜し、その後ＮｉＯ膜を成膜し、その後アニールすることによって、ＴｉをＮｉＯ膜中に拡散させて、ＴｉとＮｉとＯとを含む記憶層２２０を作成しても良い。さらに、例えば、下部電極となる膜として、ＰｔとＴｉとを同時にスパッタし、その後、その上にＮｉＯ膜を成膜した後、アニールすることによって下部電極となる膜中のＴｉをＮｉＯ中に拡散させて、ＴｉとＮｉとＯとを含む記憶層２２０を形成しても良い。
　（比較例）
　図７は、比較例の不揮発性記憶装置の特性を例示するグラフ図である。　
　すなわち、図７（ａ）は、第１の比較例として、記憶層２２０としてＮｉＯを用いた場合の電流－電圧特性である。図７（ａ）に表したように、第１の比較例においては、実質的に、高抵抗状態ＨＲＳと低抵抗状態ＬＲＳとの２つの状態のみを有する。この場合は、１つの記憶層２２０当たり、２値の情報を記録できるだけである。また、このような特性を有する記憶層２２０において、電流制限回路や電流制限素子を設けて、３値以上の状態を記録することもできるが、この場合、構成が複雑になり、素子面積が増大する。
　一方、図７（ｂ）に表したように、第２の比較例においては、印加電圧の上昇につれ高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに変化する際に、中間抵抗状態ＭＲＳが存在している。この場合、高抵抗状態ＨＲＳ、中間抵抗状態ＭＲＳ及び低抵抗状態ＬＲＳの３つの状態を書き込み、記憶させることができるが、一般に、印加電圧の上昇につれ高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに変化する電圧（一般にセット電圧と呼んでいる）はばらつきが大きく、制御が困難である。また、この場合も、特許文献１や特許文献２に関して説明したように、書き込みの際の電流を制限する回路や素子などを設けた場合は、構成が複雑となり、高密度化の妨げとなる。
　これに対し、本実施形態に係る不揮発性記憶装置１０においては、印加電圧の上昇につれ低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに変化する際に、中間抵抗状態ＭＲＳが存在する記憶層２２０を利用することで、高密度化が容易で制御性が高い、多値記録が可能な抵抗変化型の不揮発性記憶装置を提供できる。
　（第２の実施例）
　本発明の第２の実施例に係る不揮発性記憶装置１０ｂにおいては、記憶層２２０としてＺｎ－Ｍｎ－Ｏの三元系金属酸化膜を用いた。すなわち、下部電極となる膜としてＴｉＮを成膜し、その後、記憶層２２０となる膜として、Ｚｎ－Ｍｎ－Ｏ膜をスパッタ法により成膜した。この時、本実施例において、組成比は、Ｚｎ：Ｍｎ：Ｏ＝１：１．５：４とした。その後、上部電極として、Ｐｔを成膜した。そして、下部電極を接地電位とし、上部電極に正極性の電圧を印加し、ユニポーラ動作により、記憶層２２０の電流－電圧特性を評価した。その結果が、以下である。
　図８は、本発明の第２の実施例に係る不揮発性記憶装置の特性を例示するグラフ図である。　
　図８に表したように、第２の実施例に係る不揮発性記憶装置１０ｂにおいても、印加電圧の上昇につれて低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに移行する際に、中間抵抗状態ＭＲＳが存在している。
　図６に例示した第１の実施例に係る不揮発性記憶装置１０ａの場合は、低抵抗状態ＬＲＳから中間抵抗状態ＭＲＳへの変化、及び、中間抵抗状態ＭＲＳから高抵抗状態ＨＲＳへの変化は不連続的で、段階的であったが、本実施例の場合においては、低抵抗状態ＬＲＳから中間抵抗状態ＭＲＳへの変化、及び、中間抵抗状態ＭＲＳから高抵抗状態ＨＲＳへの変化は比較的連続的であり、電圧の上昇に伴ってやや漸増している。
　本実施例の場合には、例えば、電圧Ｖ１を０Ｖ～０．３Ｖの値に設定し、電圧Ｖ２を０．６８Ｖに設定し、電圧Ｖ３を１Ｖに設定し、電圧Ｖ４を１．６Ｖに設定し、例えば表１に例示した条件で駆動することによって、３値の情報を記録することができる。また、記録された情報を再生することができる。
　このように、本実施形態に係る不揮発性記憶装置において、電圧の上昇による低抵抗状態ＬＲＳから高抵抗状態ＨＲＳへの変化の途中に現れる、異なる抵抗を有する中間抵抗状態（第１～第Ｎ中間抵抗状態、Ｎは１以上の整数）は、比較的連続的に変化しても良く、中間抵抗状態ＭＲＳのそれぞれが明確に分離して現れなくても良い。すなわち、印加電圧の変化に対する抵抗の変化率が異なる印加電圧の範囲があれば、その印加電圧の範囲のそれぞれを、低抵抗状態ＬＲＳ、第１～第Ｎ中間抵抗状態、及び、高抵抗状態ＨＲＳとすることができ、それぞれの状態の間の任意に書き換えることができる。
　例えば、本実施例の場合、電圧の変化に対する抵抗の変化率の異なる範囲としては、０Ｖ～０．５６Ｖ（低抵抗状態ＬＲＳ）、０．５６Ｖ～０．６５Ｖ、０．６５Ｖ～０．６９Ｖ（中間抵抗状態ＭＲＳ）、０．６９Ｖ～０．７５Ｖ、０．７５Ｖ～１．４２Ｖ（高抵抗状態ＨＲＳ）、１．４Ｖ以上（低抵抗状態ＬＲＳ）とすることができる。
　そして、０Ｖ～０．５６Ｖ（低抵抗状態ＬＲＳ）の電圧Ｖ１、０．６５Ｖ～０．６９Ｖ（中間抵抗状態ＭＲＳ）の電圧Ｖ２、０．７５Ｖ～１．４２Ｖ（高抵抗状態ＨＲＳ）のＶ３、及び、１．４Ｖ以上（低抵抗状態ＬＲＳ）の電圧Ｖ４を用いることで、例えば表１に例示した条件を用いて、３値の情報を任意に記録することができる。また、記録した情報を読み出すことができる。
　なお、上記において、記録膜２２０の組成比をＺｎ：Ｍｎ：Ｏ＝１：１．５：４としたが、これに限らず、他の組成比でも良い。
　（第３の実施例）
　本発明の第３の実施例に係る不揮発性記憶装置１０ｃとして、記憶層２２０にＭｎＯｘからなる膜を用いた。そして、下部電極及び上部電極にはＰｔを用いた。このような構成の記憶層２２０の電流－電圧特性を評価した。その結果が、以下である。
　図９は、本発明の第３の実施例に係る不揮発性記憶装置の特性を例示するグラフ図である。　
　図９に表したように、第３の実施例に係る不揮発性記憶装置１０ｃにおいては、電圧の上昇につれて低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに移行する際に、２つの中間抵抗状態、すなわち、第１中間抵抗状態ＭＲＳ１及び第２中間抵抗状態ＭＲＳ２が存在している。
　すなわち、印加電圧の上昇につれ、低抵抗状態ＬＲＳ、第１中間抵抗状態ＭＲＳ１、第２中間抵抗状態ＭＲＳ２、及び、高抵抗状態ＨＲＳに変化している。このように、本実施例に係る不揮発性記憶装置１０ｃは、４つの抵抗状態を有する。
　この４つの抵抗状態を発現するそれぞれの印加電圧を用いて、例えば表１を拡張した条件で駆動することにより、４つの状態を任意に記録することができる。また、記録された情報を再生することができる。
　このように、本実施例に係る不揮発性記憶装置１０ｃによれば、４値記録が可能で、高密度化が容易で制御性が高い可能な抵抗変化型の不揮発性記憶装置を提供できる。
　（第２の実施の形態）
　図１０は、本発明の第２の実施形態に係る不揮発性記憶装置の特性を例示するグラフ図である。　
　すなわち、同図は、本実施形態に係る不揮発性記憶装置２０における記憶層２２０の特性を例示しており、横軸は、記憶層２２０に印加される電圧Ｖを示し、縦軸は記憶層２２０を流れる電流Ｉを示している。　
　本実施形態に係る不揮発性記憶装置２０の構成は、第１の実施形態に係る不揮発性記憶装置１０と同様とすることができるので説明を省略する。
　図１０に表したように、本実施形態に係る不揮発性記憶装置２０における記憶層２２０においては、印加電圧の上昇に伴い、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに移行する過程において、記憶層２１０における印加電圧が、電圧Ｖ０１～電圧Ｖ０２の範囲の電圧において低抵抗状態ＬＲＳを示し、電圧Ｖ０３～電圧Ｖ０４の範囲の電圧において高抵抗状態ＨＲＳを示す。そして、電圧Ｖ０２～電圧Ｖ０３の範囲の電圧においては、低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとの間の抵抗状態である中間抵抗状態ＭＲＳを示す。ただし、本実施形態に係る不揮発性記憶装置２０においては、中間抵抗状態ＭＲＳは、不連続的に階段状に変化するのではなく、実質的に連続的に変化している。
　すなわち、印加電圧の上昇に伴い、抵抗は漸増している。本具体例では、中間抵抗状態ＭＲＳにおける抵抗は、線形に変化する例を模式的に表しているが、中間抵抗状態ＭＲＳにおける抵抗の変化は任意である。
　このような特性を有する記憶層２２０を有する不揮発性記憶装置２０においては、電圧Ｖ０２～電圧Ｖ０３の範囲の電圧を任意の区分に分け、その区分を中間抵抗状態ＭＲＳとすることができる。そして、その区分に相当する電圧を印加することによって、第１の実施形態で説明したのと同様の方法によって、高抵抗状態ＨＲＳと低抵抗状態ＬＲＳと中間抵抗状態ＭＲＳを含む３値の記録を行うことができる。また、記録された情報を再生することができる。
　さらに、電圧Ｖ０２～電圧Ｖ０３の範囲の複数の区分に分け、複数の区分のそれぞれを複数の中間抵抗状態（第１～第Ｎ中間抵抗状態）に対応させた場合は、それぞれの中間抵抗状態に相当する電圧を印加することによって、第１の実施形態で説明したのと同様の方法によって、高抵抗状態ＨＲＳと低抵抗状態ＬＲＳと複数の中間抵抗状態を含む多値の記録を行うことができる。また、記録された情報を再生することができる。
　本実施形態に係る不揮発性記憶装置２０においても、高密度化が容易で制御性が高い、多値記録が可能な抵抗変化型の不揮発性記憶装置を提供できる。
　（第４の実施例）
　本発明の第４の実施例に係る不揮発性記憶装置２０ａでは、記憶層２２０としてＨｆＯｘを用いた。すなわち、下部電極となる膜としてＰｔを成膜し、その後、記憶層２２０となる膜として、ＨｆＯｘ膜をスパッタ法により成膜し、その後、上部電極として、Ｐｔを成膜した。そして、下部電極を接地電位とし、上部電極に正極性の電圧を印加し、ユニポーラ動作により、記憶層２２０の電流－電圧特性を評価した。その結果が、以下である。
　図１１は、本発明の第４の実施例に係る不揮発性記憶装置の特性を例示するグラフ図である。　
　図１１に表したように、第４の実施例に係る不揮発性記憶装置２０ａにおいては、印加電圧の上昇につれて低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに移行する際に、中間抵抗状態ＭＲＳが存在しているが、その中間抵抗状態ＭＲＳは、実質的に連続的に変化している。すなわち、印加電圧の上昇に伴い、漸増している。
　そして、この場合、電圧の変化に対する抵抗の変化率の異なる範囲としては、０Ｖ～０．６５Ｖ（低抵抗状態ＬＲＳ）、０．７５Ｖ～０．８Ｖ（中間抵抗状態ＭＲＳ）、１．２Ｖ～１．５Ｖ（高抵抗状態ＨＲＳ）、１．６Ｖ以上（低抵抗状態ＬＲＳ）とすることができる。
　そして、例えば、電圧Ｖ１を０．３Ｖとし、電圧Ｖ２を０．７８Ｖとし、電圧Ｖ３を１．３Ｖとし、電圧Ｖ４を１．７Ｖと設定し、例えば、表１に例示した条件で、記憶層２２０に電圧を印加することで、高抵抗状態ＨＲＳ、中間抵抗状態ＭＲＳ及び低抵抗状態ＬＲＳの任意の状態を記録し、また再生することができる。　
　なお、上記において、中間抵抗状態ＭＲＳを１つとしたが、複数の中間抵抗状態ＭＲＳを設定しても良い。
　（第３の実施の形態）
　図１２は、本発明の第３の実施形態に係る不揮発性記憶装置３０の動作を例示するフローチャート図である。　
　本発明の第３の実施の実施形態に係る不揮発性記憶装置３０においては、中間抵抗状態ＭＲＳを書き込む際の動作に特徴を有する。　
　すなわち、図１２に表したように、中間抵抗状態ＭＲＳを書き込む際に、まず印加電圧Ｖｘを、例えば、図１に例示した電圧Ｖ０２と電圧Ｖ０３の範囲の値の電圧Ｖ２に設定する（ステップＳ１１０）。電圧Ｖ０２と電圧Ｖ０３は、電圧の上昇に伴い、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに変化する過程で、それぞれ、低抵抗状態ＬＲＳを示す最大の電圧と、高抵抗状態ＨＲＳを示す最小の電圧に相当する。
　そして、電圧Ｖ３を印加しその後、電圧Ｖ４を印加した後、上記のＶｘを印加する（ステップＳ１２０、第１工程）。
　そして、Ｖｘで書き込まれた状態を、検査のために、読み出し（再生）する（ステップＳ１３０、第２工程）。
　その結果、もし、書き込まれた状態が中間抵抗状態ＭＲＳである時は終了する（ステップＳ１４０）。
　そして、書き込まれた状態が高抵抗状態ＨＲＳである時は、印加電圧Ｖｘを最初に印加電圧から所定の電圧αだけ減少した値とする（ステップＳ１５０）。　
　そして、ステップＳ１２０に戻り、電圧αだけ減少された印加電圧Ｖｘを用いて、電圧Ｖ３を印加し、電圧Ｖ４を印加した後、上記のＶｘを印加する。そしてこれを繰り返す。
　一方、ステップＳ１４０において、書き込まれた状態が低抵抗状態ＬＲＳである時は、印加電圧Ｖｘを最初に印加電圧から所定の電圧βだけ増大した値とする（ステップＳ１６０）。　
　そして、ステップＳ１２０に戻り、電圧βだけ増大された印加電圧Ｖｘを用いて、電圧Ｖ３を印加し、電圧Ｖ４を印加した後、上記のＶｘを印加する。そしてこれを繰り返す。
　このようにして、中間抵抗状態ＭＲＳを確実に記録することができる。上記のステップＳ１５０とステップＳ１４０とが、１回の検査（ベリファイ）である。
　なお、上記の電圧αと電圧βとは任意に定めることができ、また上記のステップＳ１２０～ステップＳ１６０の繰り返しの中で、繰り返しの回数などに基づいて変化させても良い。例えば、電圧βは電圧αよりも小さく設定することができ、例えば、電圧βは電圧αの１／２に設定することができる。
　なお、上記の動作は、中間抵抗状態ＭＲＳが１つである場合だけでなく、中間抵抗状態が複数ある場合にも用いることができる。その時は、ステップＳ１３０で読み出した抵抗の状態をステップＳ１４０において判断する際に、第１～第Ｎ中間抵抗状態の値と比較して、判断される。
　本実施形態に係る不揮発性記憶装置３０によれば、これにより、３値以上の任意の多値を精度良く記録できる、高密度化が容易で制御性が高い抵抗変化型の不揮発性記憶装置を提供できる。
　また、上記において、ステップＳ１２０～ステップＳ１６０（少なくともステップＳ１２０とステップＳ１３０）の繰り返しの回数が所定の回数を超えた場合には、記憶層２２０が高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに変化する電圧（Ｖ０４）以上の電圧（電圧Ｖ４）を記憶層２００に印加した後に、再度上記のステップＳ１２０とステップＳ１３０を行うことができる。
　すなわち、記憶層２２０が、書き込もうとする中間抵抗状態ＭＲＳではないものの、それに近い抵抗状態となっている場合、その状態から変化し難くなっており、上記のステップＳ１２０～ステップＳ１６０を繰り返しても、書き込もうとする中間抵抗状態ＭＲＳに移行しない場合があり得る。この時、低抵抗状態ＬＲＳに一旦移行させ、そこから再びステップＳ１２０～ステップＳ１６０を実行することで、書き込もうとする中間抵抗状態ＭＲＳを発現させやすくすることができる。
　この時、２回目以降のステップＳ１２０～ステップＳ１６０の繰り返しにおいては、前に実施したステップＳ１２０～ステップＳ１６０の際の電圧αと電圧βの少なくともいずれかと異なる値を、それぞれ電圧αと電圧βに用いることで、より効率的に、書き込もうとする中間抵抗状態ＭＲＳを発現させることができる。
　なお、本実施形態に係る不揮発性記憶装置３０に用いられる記憶層２２０としては、第１及び第２の実施形態で説明した全ての特性の記憶層２２０を用いることができる。
　（第４の実施の形態）
　本発明の第４の実施の形態に係る情報記録方法においては、第１電圧の印加において第１抵抗を有する第１状態（低抵抗状態ＬＲ）と、前記第１電圧よりも高い第２電圧の印加において前記第１抵抗よりも高い第２抵抗を有する第２状態（高抵抗状態ＨＲＳ）と、前記第１電圧と前記第２電圧の間の第３電圧の印加において前記第１抵抗と前記第２抵抗の間の第３抵抗を有する第３状態（中間抵抗状態ＭＲＳ）と、を有する記憶層２２０に、前記第１、第２及び第３電圧少なくともいずれかの電圧を印加して、前記記憶層２２０に情報の記録を行う。
　本実施形態に係る情報記録方法によって、高密度化が容易で制御性が高い、多値記録が可能な抵抗変化型の情報記録方法が提供できる。
　そして、記憶層２２０の抵抗状態を読み出し、前記読み出された抵抗状態に基づいて、電圧を変えて前記記憶層２２０に情報を記録することができる。
　また、記憶層２２０が高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに変化する電圧（電圧Ｖ０４）以上の電圧（電圧Ｖ４）を記憶層２２０に印加した後、前記第３電圧を記憶層２２０に印加することができる。すなわち、表１に例示した条件の電圧を記憶層２２０に印加することができる。
　また、図１２に例示したように、記憶層２２０に、前記第１電圧よりも大きく前記第２電圧よりも小さいＶｘの値の電圧を印加する第１工程を行い、その後、記憶層２２０の抵抗の状態を読み出す第２工程を行い、読み出された抵抗が高抵抗状態ＨＲＳであった場合は、前記Ｖｘよりも小さい値を新たなＶｘとし、読み出された抵抗が低抵抗状態ＬＲＳであった場合は、前記Ｖｘよりも大きい値を新たなＶｘとし、前記第１工程及び前記第２工程を繰り返して行い、中間抵抗状態ＭＲＳを書き込むことができる。
　この時、前記第１工程と前記第２工程の繰り返しの回数が所定の回数を超えた場合は、記憶層２００が高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに変化する電圧（電圧Ｖ０４）以上の電圧（電圧Ｖ４）を記憶層２２０に印加した後に、前記第１工程と前記第２工程を実施することができる。
　以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置及び情報記録方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。　
　また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。　
　その他、本発明の実施の形態として上述した不揮発性記憶装置及び情報記録方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及び情報記録方法も、本発明の要旨を包含する限り、本発明の範囲に属する。　
　その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
　本発明によれば、高密度化が容易で制御性が高い、多値記録が可能な抵抗変化型の不揮発性記憶装置及び情報記録方法が提供される。

Claims (20)

  1. 　　　第１電圧の印加において第１抵抗を有する第１状態と、
    　　　前記第１電圧よりも高い第２電圧の印加において前記第１抵抗よりも高い第２抵抗を有する第２状態と、
    　　　前記第１電圧と前記第２電圧の間の第３電圧の印加において前記第１抵抗と前記第２抵抗の間の第３抵抗を有する第３状態と、
    　を有する記憶層と、
    　前記記憶層に、前記第１、第２及び第３電圧少なくともいずれかの電圧を印加して、前記記憶層に情報の記録を行う駆動部と、
    　を備えたことを特徴とする不揮発性記憶装置。
  2. 　前記第１電圧から前記第３電圧を経て前記第２電圧への印加電圧の上昇において、前記記憶層の抵抗は不連続に変化することを特徴とする請求項１記載の不揮発性記憶装置。
  3. 　前記第１電圧から前記第３電圧を経て前記第２電圧への印加電圧の上昇において、前記記憶層の抵抗は漸増することを特徴とする請求項１記載の不揮発性記憶装置。
  4. 　前記第１電圧より高く、前記第２電圧よりも低い、電圧の範囲が定められ、前記第３電圧は前記定められた電圧の範囲内に設定されることを特徴とする請求項３記載の不揮発性記憶装置。
  5. 　前記駆動部は、前記記憶層の抵抗状態を読み出し、前記読み出された抵抗状態に基づいて、電圧を変えて前記記憶層に情報を記録することを特徴とする請求項１に記載の不揮発性記憶装置。
  6. 　前記駆動部は、前記記憶層が前記第２状態から前記第１状態に変化する電圧以上の電圧を前記記憶層に印加した後、前記第３電圧を前記記憶層に印加することを特徴とする請求項１記載の不揮発性記憶装置。
  7. 　前記駆動部は、
    　　　前記記憶層に、前記第１電圧よりも高く前記第２電圧よりも低いＶｘの値の電圧を印加する第１工程を行い、
    　　　その後、前記記憶層の抵抗の状態を読み出す第２工程を行い、
    　　　　　前記第２工程で読み出された抵抗が前記第２状態であった場合は、前記Ｖｘよりも低い値を新たなＶｘとし、
    　　　　　前記第２工程で読み出された抵抗が前記第１状態であった場合は、前記Ｖｘよりも高い値を新たなＶｘとし、
    　前記第１工程及び前記第２工程を繰り返して行い、前記第３状態を書き込むことを特徴とする請求項１記載の不揮発性記憶装置。
  8. 　前記第２工程で読み出された抵抗が前記第２状態であった場合における前記新たなＶｘと前記第１工程におけるＶｘとの差の絶対値は、
    　前記第２工程で読み出された抵抗が前記第１状態であった場合における前記新たなＶｘと前記第１工程におけるＶｘとの差の絶対値よりも大きいことを特徴とする請求項７記載の不揮発性記憶装置。
  9. 　前記駆動部は、前記第１工程及び前記第２工程の繰り返しの回数が所定の回数を超えた場合は、前記記憶層が前記第２状態から前記第１状態に変化する電圧以上の電圧を前記記憶層に印加した後に、前記第１工程及び前記第２工程を実施することを特徴とする請求項７記載の不揮発性記憶装置。
  10. 　前記駆動部は、パルスの電圧、時間幅、波形及びデューティ比の少なくともいずれかを変えて、前記記憶層に電圧を印加することを特徴とする請求項１記載の不揮発性記憶装置。
  11. 　前記記憶層を挟むようにして設けられたワード線及びビット線をさらに備え、
    　前記駆動部は、前記ワード線及び前記ビット線を介して、前記記憶層に前記第１、第２及び第３電圧の少なくともいずれかの電圧を印加することを特徴とする請求項１記載の不揮発性記憶装置。
  12. 　前記記憶層は、異なる種類の金属元素と酸素とを含む化合物を含むことを特徴とする請求項１記載の不揮発性記憶装置。
  13. 　　　第１電圧の印加において第１抵抗を有する第１状態と、
    　　　前記第１電圧よりも高い第２電圧の印加において前記第１抵抗よりも高い第２抵抗を有する第２状態と、
    　　　前記第１電圧と前記第２電圧の間の第３電圧の印加において前記第１抵抗と前記第２抵抗の間の第３抵抗を有する第３状態と、
    　を有する記憶層に、前記第１、第２及び第３電圧少なくともいずれかの電圧を印加して、前記記憶層に情報の記録を行うことを特徴とする情報記録方法。
  14. 　前記第１電圧から前記第３電圧を経て前記第２電圧への印加電圧の上昇において、前記記憶層の抵抗は漸増することを特徴とする請求項１３記載の情報記録方法。
  15. 　前記第１電圧より高く、前記第２電圧よりも低い、電圧の範囲を定め、前記第３電圧を前記定めた電圧の範囲内に設定することを特徴とする請求項１４記載の情報記録方法。
  16. 　前記記憶層の抵抗状態を読み出し、前記読み出された抵抗状態に基づいて、電圧を変えて前記記憶層に情報を記録することを特徴とする請求項１３記載の情報記録方法。
  17. 　前記記憶層が前記第２状態から前記第１状態に変化する電圧以上の電圧を前記記憶層に印加した後、前記第３電圧を前記記憶層に印加することを特徴とする請求項１３記載の情報記録方法。
  18. 　前記記憶層に、前記第１電圧よりも高く前記第２電圧よりも低いＶｘの値の電圧を印加する第１工程を行い、
    　その後、前記記憶層の抵抗の状態を読み出す第２工程を行い、
    　前記第２工程で読み出された抵抗が前記第２状態であった場合は、前記Ｖｘよりも低い値を新たなＶｘとし、
    　前記第２工程で読み出された抵抗が前記第１状態であった場合は、前記Ｖｘよりも高い値を新たなＶｘとし、
    　前記第１工程及び前記第２工程を繰り返して行い、前記第３状態を書き込むことを特徴とする請求項１３記載の情報記録方法。
  19. 　前記第２工程で読み出された抵抗が前記第２状態であった場合における前記新たなＶｘと前記第１工程における前記Ｖｘとの差の絶対値は、
    　前記第２工程で読み出された抵抗が前記第１状態であった場合における前記新たなＶｘと前記第２工程における前記Ｖｘとの差の絶対値よりも大きいことを特徴とする請求項１８記載の情報記録方法。
  20. 　前記第１工程及び前記第２工程の繰り返しの回数が所定の回数を超えた場合は、前記記憶層が前記第２状態から前記第１状態に変化する電圧以上の電圧を前記記憶層に印加した後に、前記第１工程及び前記第２工程を実施することを特徴とする請求項１８記載の情報記録方法。
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