JP4344372B2 - 半導体記憶装置及びその駆動方法 - Google Patents

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Description

本発明は、極性の異なる電圧を両端に各別に印加することで電気抵抗が第１状態と第２状態の間で変化することによって情報を記憶可能な２端子構造の可変抵抗素子、及び、前記可変抵抗素子の一端とドレインが接続する選択トランジスタを有してなるメモリセルを備えた半導体記憶装置に関し、より詳細には、メモリセルの記憶状態の書き換え動作に関する。
近年、普段の生活において、キャッシュカード、クレジットカード、或いは、プリペイドカード等を使用する機会が増えている。このようなカードに対して、従来は情報を記憶するために磁気カードが用いられてきた。近年、個人情報に関する取り扱いをより慎重に行う必要が生じ、磁気カードに代って、セキュリティー対策を取り易いＩＣカードが利用されるようになってきた。
ＩＣカードには情報を記憶するために、電源を遮断しても記憶が保持される不揮発性半導体記憶装置が使用される。その不揮発性半導体記憶装置の代表的なデバイスとして、フラッシュメモリやＦｅＲＡＭ等が挙げられる。これらは、書き換え時の高速性、消費電力、書き換え耐性等の各点について夫々トレードオフの関係を有している。このため、要求される全ての仕様を同時に満足する不揮発性半導体記憶装置に対する研究開発が進められている。その有力候補として、電圧印加等の電気的ストレスにより電気抵抗が変化し、電圧印加後の抵抗状態を不揮発に保持する可変抵抗型の不揮発性メモリセルを用いた可変抵抗型不揮発性半導体記憶装置が提案されている。この記憶装置は、高速性、低消費電力性、更には、大容量性等を兼備し、非常に将来性のある不揮発性半導体記憶装置である。
可変抵抗型不揮発性半導体記憶装置に利用される可変抵抗素子として、例えば、Ｐｒ１−ｘＣａｘＭｎＯ３（０＜ｘ＜１、以下「ＰＣＭＯ」と略記する）等の巨大磁気抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）や高温超伝導（ＨＴＳＣ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）の性質を示すペロブスカイト型結晶構造を有する、マンガンを含有する酸化物材料が知られている（下記の非特許文献１参照）。このマンガンを含有する酸化物材料は電圧パルスを印加することで抵抗値が変化する。抵抗値を情報に対応づけることで記憶素子として利用できる。
図１４に、非特許文献１に開示されているＰＣＭＯの電気抵抗のスイッチング特性の一例を示す。図１４に示すスイッチング特性は、膜厚１００ｎｍのＰＣＭＯに±５Ｖの電圧を１００ｎｓのパルスで交互に印加した時の抵抗値の変化を、縦軸と横軸を夫々抵抗値とパルス印加回数に設定されたグラフとして表されている。極性の異なる電圧パルスの印加により、抵抗値が１ｋΩと１ＭΩの間で変化している。このように、抵抗値の変化が３桁の範囲に及ぶ程大きい点が、この可変抵抗素子の特徴であり、不揮発性半導体記憶装置の記憶素子として非常に有効であることを示している。
上述の可変抵抗素子を可変抵抗型不揮発性半導体装置のメモリセルとして利用する場合、可変抵抗素子と選択トランジスタと組み合わせた１Ｔ１Ｒ（１トランジスタ＋１抵抗素子）型の構成を用いるのが実際的である（例えば、下記の特許文献１〜３参照）。１Ｔ１Ｒ型のメモリセル構成は、図１５に示すように、２端子構造の可変抵抗素子の一端側と選択トランジスタのドレインまたはソースを接続した直列回路により１つのメモリセルが形成される。選択トランジスタは、レイアウト面積等を考慮してＮチャネルＭＯＳＦＥＴが用いられる。
図１６に、図１５に示す１Ｔ１Ｒ型メモリセルを行方向（図１６では縦方向）及び列方向（図１６では横方向）に夫々複数配列してなるメモリセルアレイの一例を示す。ここで、同一行に配列したメモリセルの選択トランジスタのゲートは行方向に延伸する共通のワード線に接続され、同一列に配列したメモリセルの選択トランジスタのドレインが列方向に延伸する共通のビット線に接続される。メモリセルの可変抵抗素子の他端側は、行方向または列方向に延伸するソース線（図１６ではメモリセル毎に接地記号で表示）に接続される。ソース線は行単位或いは列単位で独立した配線として形成されるものや、メモリセルアレイ単位で共通のソース線として形成されるもの等、種々の構成のものがある。通常、下記の特許文献３に開示されているように、ソース線はＮチャネルＭＯＳＦＥＴを介して接地される場合が多い。
特開２００５−２５９１４号公報 特開２００４−１８５７５５号公報 特開２００４−１５８１１９号公報 Ｚｈｕａｎｇ，Ｈ．Ｈ．ほか、"Ｎｏｖｅｌ Ｃｏｌｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）"，ＩＥＤＭ，論文番号７．５，２００２年１２月
可変抵抗型不揮発性半導体装置のメモリセル及びメモリセルアレイとして、図１５及び図１６に例示するような１Ｔ１Ｒ型の構成を採用すると、メモリセル内の可変抵抗素子の両端間に電気抵抗を増大或いは減少させるための書き込み電圧或いは消去電圧を印加する場合、メモリセル内の選択トランジスタを介して、ビット線側から正電圧を印加する必要が生じる。この場合、選択トランジスタのドレイン及びゲートに同じ正電圧を印加した場合、選択トランジスタのソース側において選択トランジスタによる閾値電圧分の電圧降下が生じるため、可変抵抗素子の両端間に十分な電圧印加を行うには、当該閾値電圧分の電圧降下を考慮して、選択トランジスタのドレイン及びゲートに印加する電圧を、可変抵抗素子の両端間に印加すべき電圧より少なくとも選択トランジスタの閾値電圧分だけ昇圧する必要がある。そのため、昇圧回路を用意しなければならず、チップ面積がその分大きくなり、製造コスト高騰の要因となる。
また、図１６に例示するメモリセルアレイ構成の場合には、ソース線はメモリセル内の可変抵抗素子に直接接続されているので、ソース線を通して可変抵抗素子に正電圧を印加する方法も考えられる。しかし、上述の通り、ソース線はＮチャネルＭＯＳＦＥＴを介して電圧設定がなされる場合が多いため、当該方法に対してもＮチャネルＭＯＳＦＥＴによる閾値電圧分の電圧降下が生じる。従って、書き込み電圧及び消去電圧として可変抵抗素子の両端間に正負両極性の電圧を印加する場合に、何れの極性においても当該閾値電圧分の電圧降下が生じることになる。
本発明は、上記問題点に鑑みてなされたもので、その目的は、可変抵抗素子と選択トランジスタを備えたメモリセルに対する書き換え動作において、ソース線側から可変抵抗素子に正電圧を印加する場合の閾値電圧分の電圧降下の影響を解消し、可変抵抗素子の両端間に印加する電圧の少なくとも一方の極性は、閾値電圧分の電圧降下なしに印加可能な半導体記憶装置を提供することである。
上記目的を達成するための本発明の半導体記憶装置は、第１端子と第２端子を有する２端子構造の可変抵抗素子、及び第１端子と第２端子と制御端子を有する電気的に開閉可能なスイッチを含み、前記可変抵抗素子の第２端子と前記スイッチの第２端子が直列に接続されたメモリセルを行方向及び列方向に夫々複数配列し、同一行に配列した前記メモリセルの前記スイッチの制御端子を行方向に延伸する共通のワード線に接続し、同一列に配列した前記メモリセルの前記スイッチの第１端子を列方向に延伸する共通のビット線に接続し、前記メモリセルの前記可変抵抗素子の第１端子を行方向または列方向に延伸するソース線に接続してなるメモリセルアレイと、前記メモリセルアレイ内の書き換え対象の選択メモリセルに接続する前記ビット線と前記ソース線間に第１電圧を印加し、前記選択メモリセル内の前記スイッチの制御端子に接続する前記ワード線に第３電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に第１書き換え電圧を印加して、電気抵抗を第１状態から第２状態へ変化させる第１書き換え動作を行い、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記第１電圧と逆極性の第２電圧を印加し、前記選択メモリセル内の前記スイッチの制御端子に接続する前記ワード線に前記第３電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第１書き換え電圧と逆極性で絶対値の異なる第２書き換え電圧を印加して、電気抵抗を前記第２状態から前記第１状態へ変化させる第２書き換え動作を行う電圧供給手段と、を備え、前記可変抵抗素子が、前記第１書き換え電圧と前記第２書き換え電圧を両端に各別に印加することで電気抵抗が前記第１状態と前記第２状態の間で変化することによって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、前記スイッチが、前記制御端子に印加される電圧により、当該スイッチの前記第１端子と前記第２端子の間の導通及び非導通状態が変化する素子であり、前記電圧供給手段が、前記ソース線を駆動する駆動素子として、ソースまたはドレインの一方が第１電源電圧を示す第１電圧線に接続し、ゲートがソース線セレクタ回路に接続し、ソースまたはドレインの他方が前記ソース線に接続するエンハンスメント型のＮチャネルＭＯＳＦＥＴと、ソースまたはドレインの一方が前記第１電源電圧よりも高電圧の第２電源電圧を示す第２電圧線に接続し、ゲートが前記ソース線セレクタ回路に接続し、ソースまたはドレインの他方が前記ソース線に接続するエンハンスメント型のＰチャネルＭＯＳＦＥＴの両方を備え、前記第１書き換え動作時には、前記ビット線に前記第１電源電圧よりも高電圧である第１ビット線電圧を印加した状態の下、前記ソース線セレクタ回路によって前記ＮチャネルＭＯＳＦＥＴを導通するとともに前記ＰチャネルＭＯＳＦＥＴを非導通とすることで、前記可変抵抗素子の第１端子を基準として前記可変抵抗素子の第２端子が正極性となる前記第１書き換え電圧を前記可変抵抗素子の両端に印加し、前記第２書き換え動作時には、前記ビット線に前記第２電源電圧よりも低電圧である第２ビット線電圧を印加した状態の下、前記ソース線セレクタ回路によって前記ＰチャネルＭＯＳＦＥＴを導通するとともに前記ＮチャネルＭＯＳＦＥＴを非導通とすることで、前記可変抵抗素子の第２端子を基準として前記可変抵抗素子の第１端子が正極性となる前記第２書き換え電圧を前記可変抵抗素子の両端に印加することを第１の特徴とする。
更に、本発明に係る半導体記憶装置は、第１端子と第２端子を有する２端子構造の可変抵抗素子、及び第１端子と第２端子と制御端子を有する電気的に開閉可能なスイッチを含み、前記可変抵抗素子の第２端子と前記スイッチの第１端子が直列に接続されたメモリセルを行方向及び列方向に夫々複数配列し、同一行に配列した前記メモリセルの前記スイッチの制御端子を行方向に延伸する共通のワード線に接続し、同一列に配列した前記メモリセルの前記可変抵抗素子の第１端子を列方向に延伸する共通のビット線に接続し、前記メモリセルの前記スイッチの第２端子を行方向または列方向に延伸するソース線に接続してなるメモリセルアレイと、前記メモリセルアレイ内の書き換え対象の選択メモリセルに接続する前記ビット線と前記ソース線間に第１電圧を印加し、前記選択メモリセル内の前記スイッチの制御端子に接続する前記ワード線に第３電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に第１書き換え電圧を印加して、電気抵抗を第１状態から第２状態へ変化させる第１書き換え動作を行い、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記第１電圧と逆極性の第２電圧を印加し、前記選択メモリセル内の前記スイッチの制御端子に接続する前記ワード線に前記第３電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第１書き換え電圧と逆極性で絶対値の異なる第２書き換え電圧を印加して、電気抵抗を前記第２状態から前記第１状態へ変化させる第２書き換え動作を行う電圧供給手段と、を備え、前記可変抵抗素子が、前記第１書き換え電圧と前記第２書き換え電圧を両端に各別に印加することで電気抵抗が前記第１状態と前記第２状態の間で変化することによって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、前記スイッチが、前記制御端子に印加される電圧により、当該スイッチの前記第１端子と前記第２端子の間の導通及び非導通状態が変化する素子であり、前記電圧供給手段が、前記ソース線を駆動する駆動素子として、ソースまたはドレインの一方が第１電源電圧を示す第１電圧線に接続し、ゲートがソース線セレクタ回路に接続し、ソースまたはドレインの他方が前記ソース線に接続するエンハンスメント型のＮチャネルＭＯＳＦＥＴと、ソースまたはドレインの一方が前記第１電源電圧よりも高電圧の第２電源電圧を示す第２電圧線に接続し、ゲートが前記ソース線セレクタ回路に接続し、ソースまたはドレインの他方が前記ソース線に接続するエンハンスメント型のＰチャネルＭＯＳＦＥＴの両方を備え、前記第１書き換え動作時には、前記ビット線に前記第２電源電圧よりも低電圧である第２ビット線電圧を印加した状態の下、前記ソース線セレクタ回路によって前記ＰチャネルＭＯＳＦＥＴを導通するとともに前記ＮチャネルＭＯＳＦＥＴを非導通とすることで、前記可変抵抗素子の第１端子を基準として前記可変抵抗素子の第２端子が正極性となる前記第１書き換え電圧を前記可変抵抗素子の両端に印加し、前記第２書き換え動作時には、前記ビット線に前記第１電源電圧よりも高電圧である第１ビット線電圧を印加した状態の下、前記ソース線セレクタ回路によって前記ＮチャネルＭＯＳＦＥＴを導通するとともに前記ＰチャネルＭＯＳＦＥＴを非導通とすることで、前記可変抵抗素子の第２端子を基準として前記可変抵抗素子の第１端子が正極性となる前記第２書き換え電圧を前記可変抵抗素子の両端に印加することを第２の特徴とする。
尚、一般的なＭＯＳＦＥＴでは、ゲートを挟んだ２つの不純物拡散領域の一方がドレインで他方がソースとなるが、２つの不純物拡散領域の何れをドレインまたはソースとするかは回路構成によって決定される。本発明のＮチャネルＭＯＳＦＥＴの選択トランジスタでは、便宜的に、ビット線に近い側をドレイン、ソース線に近い側をソースと規定しているが、その規定方法を反転させても実質的な発明の内容に変わりはない。
上記第１の特徴の半導体記憶装置によれば、各メモリセルにおいて選択トランジスタがソース線側に接続しているので、第１及び第２書き換え動作の内、選択メモリセルに接続するビット線とソース線間に印加する第１電圧と第２電圧のソース線側が高電位となる書き換え動作では、可変抵抗素子の第２端子に印加できる電圧の上限は、ワード線に印加する第３電圧より閾値電圧分だけ電圧降下した電圧で制限されるため、可変抵抗素子の両端間の印加電圧がビット線とソース線間に印加された電圧より低下する場合がある。一方、第１及び第２書き換え動作の内、選択メモリセルに接続するビット線とソース線間に印加する第１電圧と第２電圧のビット線側が高電位となる書き換え動作では、可変抵抗素子の第２端子に印加できる電圧の下限が選択トランジスタの閾値電圧による電圧降下の影響を受けずに低電位側のソース線の電圧となり、可変抵抗素子の両端間にはビット線とソース線間に印加された電圧が印加される。また、ソース線を駆動する駆動素子として、エンハンスメント型のＮチャネルＭＯＳＦＥＴとエンハンスメント型のＰチャネルＭＯＳＦＥＴの両方を備えているので、ソース線側が高電位となる第１電圧または第２電圧のソース線に印加される電圧は、ＰチャネルＭＯＳＦＥＴを介して供給することで電圧供給手段に供給された電圧を、ＮチャネルＭＯＳＦＥＴの閾値電圧による電圧降下の影響を受けずにそのまま供給できる。
上記第２の特徴の半導体記憶装置によれば、各メモリセルにおいて選択トランジスタがビット線側に接続しているので、第１及び第２書き換え動作の内、選択メモリセルに接続するビット線とソース線間に印加する第１電圧と第２電圧のビット線側が高電位となる書き換え動作では、可変抵抗素子の第２端子に印加できる電圧の上限は、ワード線に印加する第３電圧より閾値電圧分だけ電圧降下した電圧で制限されるため、可変抵抗素子の両端間の印加電圧がビット線とソース線間に印加された電圧より低下する場合がある。一方、第１及び第２書き換え動作の内、選択メモリセルに接続するビット線とソース線間に印加する第１電圧と第２電圧のソース線側が高電位となる書き換え動作では、可変抵抗素子の第２端子に印加できる電圧の下限が選択トランジスタの閾値電圧による電圧降下の影響を受けずに低電位側のビット線の電圧となり、可変抵抗素子の両端間にはビット線とソース線間に印加された電圧が印加される。また、ソース線を駆動する駆動素子として、エンハンスメント型のＮチャネルＭＯＳＦＥＴとエンハンスメント型のＰチャネルＭＯＳＦＥＴの両方を備えているので、ソース線側が高電位となる第１電圧または第２電圧のソース線に印加される電圧は、ＰチャネルＭＯＳＦＥＴを介して供給することで電圧供給手段に供給された電圧を、ＮチャネルＭＯＳＦＥＴの閾値電圧による電圧降下の影響を受けずにそのまま供給できる。
更に、上記第１及び第２の特徴の半導体記憶装置によれば、第１及び第２書き換え動作において、可変抵抗素子の両端間に印加すべき第１及び第２書き換え電圧の絶対値が異なるので、絶対値の小さい方の書き換え電圧が、ソース線側が高電位となる書き換え動作で印加されるように設定することで、選択メモリセルに接続するビット線とソース線間に印加する第１電圧と第２電圧の絶対値を低く抑制でき、第１及び第２書き換え動作の全体における動作電圧の低電圧化が図れる。この結果、動作電圧の不要な昇圧動作を回避でき、不要な昇圧動作に伴うチップ面積及び消費電力の増大を抑制できる。
ここで、上記第１及び第２の特徴の半導体記憶装置において、選択トランジスタを構成するＮチャネルＭＯＳＦＥＴを、制御端子に印加する電圧により第１端子と第２端子間の導通及び非導通状態が変化する電気的に開閉可能なスイッチに置き換えても、当該スイッチが導通状態において惹起する電圧降下の影響を緩和することができる。
更に、本発明に係る半導体記憶装置は、上記第１または第２の特徴に加えて、前記メモリセルアレイ内の読み出し対象の選択メモリセルに接続する前記ビット線を流れる電流を検知して、前記選択メモリセルの記憶状態を読み出す読み出し回路を備え、前記選択メモリセルの記憶状態を読み出すための読み出し動作時において、前記電圧供給手段が、前記選択メモリセルに接続する前記ビット線と前記ソース線間に第４電圧を印加した後、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に第５電圧を印加して当該選択トランジスタをオンさせ、前記読み出し回路が、前記選択メモリセル内の前記可変抵抗素子と前記選択メモリセルを介して前記選択メモリセルに接続する前記ビット線から前記ソース線に、前記可変抵抗素子の電気抵抗に応じて流れるメモリセル電流を検知して、前記メモリセルの記憶状態を読み出すことを第３の特徴とする。
ここで、上記第３の特徴の半導体記憶装置において、選択トランジスタを構成するＮチャネルＭＯＳＦＥＴを、制御端子に印加する電圧により第１端子と第２端子間の導通及び非導通状態が変化する電気的に開閉可能なスイッチに置き換えることができ、選択トランジスタのゲートが当該スイッチの制御端子に対応し、ワード線に第５電圧が印加されると当該スイッチが導通状態となる。
上記第３の特徴の半導体記憶装置によれば、第１及び第２書き換え動作によってメモリセルに記憶された情報をメモリセル単位で読み出すことが可能となる。
更に、本発明に係る半導体記憶装置は、上記第３の特徴に加えて、前記第５電圧と前記第３電圧が同電圧であることを第４の特徴とする。
上記第４の特徴の半導体記憶装置によれば、第１及び第２書き換え動作時と読み出し動作時において、選択メモリセル内の選択トランジスタのゲートに接続するワード線に印加する電圧の共用化が図れ、各電圧の発生回路を共通化でき、また、周辺回路の回路構成を簡単化できるため、チップ面積の更なる縮小化が図れる。
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記電圧供給手段が、前記第１書き換え動作と前記第２書き換え動作では、前記駆動素子を前記ＮチャネルＭＯＳＦＥＴと前記ＰチャネルＭＯＳＦＥＴのオンオフを切り換えて使用することを第５の特徴とする。
上記第５の特徴の半導体記憶装置によれば、第１及び第２書き換え動作の内、選択メモリセルに接続するビット線とソース線間に印加する第１電圧と第２電圧のソース線側が高電位となる書き換え動作では、ＰチャネルＭＯＳＦＥＴをオンにすることで、電圧供給手段に供給されたソース線に印加すべき電圧を、ＮチャネルＭＯＳＦＥＴの閾値電圧による電圧降下の影響を受けずにそのままソース線に供給できる。一方、第１及び第２書き換え動作の内、選択メモリセルに接続するビット線とソース線間に印加する第１電圧と第２電圧のソース線側が低電位となる書き換え動作では、ＮチャネルＭＯＳＦＥＴをオンにすることで、電圧供給手段に供給されたソース線に印加すべき電圧を、ＮチャネルＭＯＳＦＥＴの閾値電圧による電圧降下の影響を受けずにそのままソース線に供給できる。
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記第１電圧と前記第２電圧の各絶対値が同電圧であることを第６の特徴とする。
上記第６の特徴の半導体記憶装置によれば、第１電圧と第２電圧の絶対値が同じであるので、例えば、第２書き換え動作において、第１書き換え動作で使用する第１電圧の極性を反転させて第２電圧として使用できるので、第１電圧と第２電圧を個別に発生する必要がなく、第１電圧と第２電圧の発生回路を共通化でき、また、周辺回路の回路構成を簡単化できるため、チップ面積の更なる縮小化が図れる。
ここで、第１電圧と第２電圧の絶対値が同じで、可変抵抗素子の両端間に印加すべき第１及び第２書き換え電圧の絶対値が異なるので、第１及び第２書き換え電圧の絶対値の差は、選択トランジスタの閾値電圧による電圧降下によって調整される。この場合の調整は、閾値電圧またはゲート電圧の何れか一方を調整することで対応可能である。
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記第１書き換え動作と前記第２書き換え動作の少なくとも何れか一方の書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線に印加される高電位側の電位レベルと、前記選択メモリセルに接続する前記ワード線の電位が同電位であることを第７の特徴とする。
上記第７の特徴の半導体記憶装置によれば、少なくとも何れか一方の書き換え動作において、選択メモリセルに接続するビット線とソース線に印加される高電位側の電位レベルと選択メモリセルに接続するワード線の電位レベルの共用化が図れ、各電位レベルの発生回路を共通化でき、また、周辺回路の回路構成を簡単化できるため、チップ面積の更なる縮小化が図れる。
更に、本発明に係る半導体記憶装置は、上記第１乃至第６の何れかの特徴に加えて、前記第１書き換え動作と前記第２書き換え動作の少なくとも何れか一方の書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線に印加される高電位側の電位レベルより、前記選択メモリセルに接続する前記ワード線の電位が高電位であることを第８の特徴とする。
上記第８の特徴の半導体記憶装置によれば、ワード線の電位の調整によって、第１電圧と第２電圧の絶対値を同電圧に維持して、第１及び第２書き換え電圧の絶対値の差を適正に設定することが可能となる。つまり、選択トランジスタの閾値電圧は、例えば、周辺回路で使用するＮチャネルＭＯＳＦＥＴと同じ閾値電圧設定が可能となる。
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記第１書き換え動作と前記第２書き換え動作の少なくとも何れか一方の書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線に印加される低電位側の電位レベルが接地電位であることを第９の特徴とする。
上記第９の特徴の半導体記憶装置によれば、選択メモリセルに接続するビット線とソース線に印加される低電位側の電位レベルと接地電位が同電位であるので、両電位レベルの共用化が図れ、当該低電位側の電位レベルの発生回路が不要となる。また、周辺回路の回路構成を簡単化できるため、チップ面積の更なる縮小化が図れる。
更に、本発明に係る半導体記憶装置は、上記何れか特徴に加えて、前記第１書き換え動作と前記第２書き換え動作の各動作時における前記選択メモリセルに接続する前記ビット線と前記ソース線に印加される高電位側の電位レベルが同電位であることを第１０の特徴とする。
上記第１０の特徴の半導体記憶装置によれば、選択メモリセルに接続するビット線とソース線に印加される高電位側の電位レベルの共用化が図れ、各電位レベルの発生回路を共通化でき、また、周辺回路の回路構成を簡単化できるため、チップ面積の更なる縮小化が図れる。
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記可変抵抗素子の電気抵抗の第１状態と第２状態が、前記可変抵抗素子が記憶状態として取り得る３以上の抵抗状態の内の２つであり、前記第１状態と第２状態以外の抵抗状態への遷移は、前記第１書き換え動作または前記第２書き換え動作の何れかの書き換え動作における前記第１電圧または前記第２電圧の電圧値または印加時間の調整によって実現することを第１１の特徴とする。
上記第１１の特徴の半導体記憶装置によれば、メモリセルの記憶情報の多値化が図れ、メモリセルサイズの縮小化に頼らず記憶容量の増大を図れる。
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記可変抵抗素子が窒化チタン、酸化チタンまたは酸窒化チタンを含む可変抵抗体を備えてなることを第１２の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第１乃至第１１の何れかの特徴に加えて、前記可変抵抗素子が一般式Ｐｒ（１−ｘ）ＣａｘＭｎＯ３（但し、０＜ｘ＜１）で表されるマンガンを含有するペロブスカイト構造の酸化物を含む可変抵抗体を備えてなることを第１３の特徴とする。
上記第１２または第１３の特徴の半導体記憶装置によれば、第１書き換え動作と第２書き換え動作における可変抵抗素子の両端間に印加する書き換え電圧の一方の極性及び絶対値が他方と異なる属性を備えた可変抵抗素子が実現でき、上記特徴の半導体記憶装置の作用効果を効果的に奏することができる。
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の実施の形態を、図面に基づいて説明する。
〈第１実施形態〉
図１に、本発明装置の第１実施形態で使用するメモリセルの構成を模式的に示す。図１に示すように、メモリセル１は可変抵抗素子２と選択トランジスタ３から構成される１Ｔ１Ｒ型メモリセルである。可変抵抗素子２は、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第１書き換え電圧とは逆極性で絶対値の異なる第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の不揮発性記憶素子である。選択トランジスタ３は、後述するメモリセルアレイの周辺回路を構成するＭＯＳＦＥＴに使用されるものと同じＭＯＳＦＥＴで、ソース及びドレインの導電型がＮ型で閾値電圧が正電圧（例えば＋０．１Ｖ〜＋１．５Ｖ程度）のエンハンスメント型のＮチャンネルＭＯＳＦＥＴである。選択トランジスタ３のゲートはワード線ＷＬに接続され、選択トランジスタ３のドレインはビット線ＢＬに接続される。選択トランジスタ３のソースは可変抵抗素子２の一端（第２端子）に接続される。可変抵抗素子２の、選択トランジスタ３に接続されていない側の一端（第１端子）はソース線ＳＬに接続される。メモリセル自体の基本的な構成は図１５に示される従来例と同じである。
尚、選択トランジスタ３は、エンハンスメント型のＮチャンネルＭＯＳＦＥＴに代えて、同様のスイッチング機能を有する電気的に開閉可能なスイッチを用いても良い。ここで、当該スイッチは、ゲートに相当する制御端子と、ソース及びドレインに相当する第１及び第２端子を有し、制御端子に印加する電圧により、第１及び第２端子間の導通及び非導通状態が変化する素子であれば良い。これにより、或るメモリセルを選択することで当該選択メモリセル内のスイッチの各端子に所定の電位配置が実現されることで、スイッチが電気的に開閉し、選択メモリセル内の可変抵抗素子の両端に所望の電圧を印加できる手段を有することができる。上記手段が実現できる限りにおいて、スイッチとなり得る素子の選択、及び、メモリセル内におけるスイッチの各端子の電気的接続を制限するものではない。従って、各実施形態におけるエンハンスメント型のＮチャンネルＭＯＳＦＥＴからなる選択トランジスタは、当該スイッチの一つの好適例である。
尚、本実施形態を含む以下の各実施形態では、便宜的に、可変抵抗素子２の電気抵抗が第１状態（例えば、低抵抗状態）から第２状態（例えば、高抵抗状態）に変化する第１書き換え動作を「書き込み動作」と称し、可変抵抗素子２の電気抵抗が第２状態から第１状態に変化する第２書き換え動作を「消去動作」と称す。
可変抵抗素子２は、下部電極と可変抵抗体と上部電極が順番に積層された３層構造で形成されるのが一般的である。尚、可変抵抗素子２は、上述の如く、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第１書き換え電圧とは逆極性で絶対値の異なる第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化する素子であれば、素子形状及び可変抵抗体の材料は特に問わないが、可変抵抗体としては、例えば、一般式Ｐｒ（１−ｘ）ＣａｘＭｎＯ３（但し、０＜ｘ＜１）で表されるマンガンを含有するペロブスカイト構造の酸化物（以下、適宜「ＰＣＭＯ」と略称する）、或いは、ＴｉＮ膜等を含む材料の使用が想定される。尚、可変抵抗体は、その上下を例えば、アルミニウム、銅、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄等を含む金属やその金属を含む導電性酸化膜、または、窒化膜、酸窒化膜で挟み込んだ構造としてもよく、上述の如く、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することで所望の抵抗状態及び抵抗状態の変化が得られる限りにおいては、その形状及び材料は特に限定しないが、上述の材料を用いることが所望の特性を得られるため好ましい。
図２は、図１に示すメモリセルを適用した本発明装置のメモリセルアレイ構成の一実施形態を示す。メモリセル１はマトリクス状に行方向及び列方向に夫々複数配置される。図２では、各メモリセルは、Ｍ１１〜Ｍ３３、Ｍ１ｍ〜Ｍ３ｍ、Ｍｎ１〜Ｍｎ３、Ｍｎｍの符号を付して表されている。行方向（図２中では縦方向）に配列した複数のメモリセル１の選択トランジスタ３のゲートは共通のワード線ＷＬ１〜ＷＬｎに接続される。例えば、メモリセルＭ１１，Ｍ１２、Ｍ１３、…、Ｍ１ｍの各選択トランジスタのゲートはワード線ＷＬ１に接続されている。また、列方向（図２中では横方向）に配列した複数のメモリセル１の選択トランジスタ３のドレインは共通のビット線ＢＬ１〜ＢＬｍに接続される。例えば、メモリセルＭ１１、Ｍ２１、Ｍ３１，…、Ｍｎ１の各選択トランジスタのドレインはビット線ＢＬ１に接続される。
図２に示す実施例では、列方向に並ぶ複数のメモリセル１の可変抵抗素子２の各第１端子は共通のソース線ＳＬ１〜ＳＬｍに接続されている。例えば、メモリセルＭ１１、Ｍ２１、Ｍ３１，…、Ｍｎ１の可変抵抗素子２の各第１端子はビット線ＳＬ１に接続される。各ソース線ＳＬ１〜ＳＬｍには、夫々、ソース線に対する電圧供給用のエンハンスメント型のＮチャネルＭＯＳＦＥＴ７とＰチャネルＭＯＳＦＥＴ８が接続されている。ＮチャネルＭＯＳＦＥＴ７は主として電圧Ｖｓｓ若しくはその近傍電圧（主として接地電位）の供給時に電圧供給用ドライバとして使用され、また、ＰチャネルＭＯＳＦＥＴ８は主に電圧Ｖｐｐ若しくはその近傍電圧（主として書き込み及び消去動作時に使用される正電圧）の供給時に電圧供給用ドライバとして使用される。ＮチャネルＭＯＳＦＥＴ７のゲートにはソース線選択線ＳＳｓ１〜ＳＳｓｍの何れかが接続され、一方、ＰチャネルＭＯＳＦＥＴ８のゲートにはソース線選択線ＳＳｐ１〜ＳＳｐｍの何れかが接続される。
ワード線セレクタ４はワード線ＷＬ１〜ＷＬｎに対して、書き込み、消去、読み出し等の各メモリ動作において必要なワード線電圧を供給する。ビット線セレクタ５はビット線ＢＬ１〜ＢＬｍに対して、上記各メモリ動作において必要なビット線電圧を供給する。ソース線セレクタ６はソース線選択線ＳＳｓ１〜ＳＳｓｍ、及び、ＳＳｐ１〜ＳＳｐｍに対して、上記各メモリ動作において必要な電圧を供給する。
図３と図４に、図２に示すビット線とソース線が列方向に沿って平行に延伸する回路構成のメモリセル及びメモリセルアレイの概略の平面構成と断面構成を模式的に示す。尚、図４の左側半分は、ビット線の中心を通過する垂直断面での断面構成を、図４の右側半分は、ソース線の中心を通過する垂直断面での断面構成を、夫々示している。図２及び図３に示すように、ビット線ＢＬ１〜ＢＬｍとソース線ＳＬ１〜ＳＬｍを交互に平行して配置されているため、列単位のメモリセルに対する書き込み及び消去の各動作の実行が容易である。尚、図３では、行方向は図中横方向、列方向は図中縦方向と、図２に対し９０°回転している。
可変抵抗素子２の可変抵抗体としてＴｉＮを使用したサンプルの評価において、例えば上部電極を基準に＋１．４Ｖの電圧（第１書き換え電圧）を可変抵抗素子の両端に２０ｎｓの時間だけ印加すると低抵抗状態から高抵抗状態に、また、極性を逆にして−２．４Ｖ（第２書き換え電圧）の電圧を可変抵抗素子の両端に２０ｎｓの時間だけ印加すると低抵抗状態に変化した。従って、この例では、選択トランジスタ３のＮチャネルＭＯＳＦＥＴの閾値電圧を１Ｖに設定することで、書き込み及び消去動作においてメモリセルの両端間に印加する電圧（第１電圧と第２電圧）の絶対値Ｖｐｐは２．４Ｖの１種類で済むことになる。
以下、図２に示すメモリセルアレイにおいて、上記第１及び第２書き換え電圧（＋１．４Ｖ／−２．４Ｖ）での書き換え特性を想定し、メモリセルＭ２２を書き換え対象の選択メモリセルとする場合の書き込み及び消去の各動作について具体的に説明する。尚、本実施形態を含む以下の各実施形態における特定の信号線（ワード線等）やノードの単独の電圧は、特に指定のない限り、本発明装置内の接地電位（０Ｖ）を基準とする電圧であり、その電圧レベルは当該特定の信号線（ワード線等）やノードの電位レベルと等しい。
先ず、可変抵抗素子２の電気抵抗を高抵抗状態にする書き込み動作について説明する。ビット線セレクタ５により、ビット線ＢＬ２の電圧を２．４Ｖに設定し、残りのビット線ＢＬ１，ＢＬ３〜ＢＬｍの電圧を０Ｖに設定する。また、ソース線セレクタ６により、ソース線選択線ＳＳｓ１〜ＳＳｓｍ、及び、ＳＳｐ１〜ＳＳｐｍの電圧を全て２．４Ｖに設定する。この結果、ソース線ＳＬ１〜ＳＬｍの電圧は、各ソース線に接続されているＮチャネルＭＯＳＦＥＴ７を介して、全て０Ｖに設定される。この場合、ビット線ＢＬ２とソース線ＳＬ２に接続されたメモリセルＭ１２、Ｍ２２、Ｍ３２〜Ｍｎ２では、各メモリセル１の両端間の電圧が２．４Ｖになり、それ以外のメモリセルの両端間には電圧は生じない。尚、各ソース線ＳＬ１〜ＳＬｍに接続されているＮチャネルＭＯＳＦＥＴ７のソースは０Ｖに設定され、一方、各ソース線ＳＬ１〜ＳＬｍに接続されているＰチャネルＭＯＳＦＥＴ８のソースは２．４Ｖに設定されている。
また、ワード線セレクタ４により、ワード線ＷＬ２の電圧を２．４Ｖに設定し、残りのワード線ＷＬ１，ＷＬ３〜ＷＬｎを０Ｖに設定する。この結果、メモリセルＭ２２の選択トランジスタ３は導通状態（オン）となり、メモリセルＭ１２、Ｍ３２〜Ｍｎ２の選択トランジスタは非導通状態（オフ）になる。従って、メモリセルＭ２２の可変抵抗素子の両端にのみ、導通状態の選択トランジスタ３を介して書き換え電圧が印加される。ここで、メモリセル２２の可変抵抗素子２のソース線ＳＬ２側の第１端子には０Ｖが印加される。また、可変抵抗素子のビット線ＢＬ２側の第２端子には、選択トランジスタ３の閾値電圧分だけ電圧降下した１．４Ｖの電圧が印加される。従って、可変抵抗素子２の両端間には＋１．４Ｖの第１書き換え電圧が印加される。この第１書き換え電圧の印加時間を２０ｎｓに設定することで、メモリセルＭ２２の可変抵抗素子２は高抵抗状態になる。尚、第１書き換え電圧の印加時間は、ビット線ＢＬ２とワード線ＷＬ２に同時に電圧２．４Ｖを印加している期間で規定される。つまり、ビット線ＢＬ２への２．４Ｖの電圧印加とワード線ＷＬ２への２．４Ｖの電圧印加の順序は、何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。
尚、引き続いて、書き換え対象の選択メモリセルを変更して他のメモリセルに書き込む場合には、ビット線セレクタ５により、新たな選択メモリセルに接続するビット線の電圧を２．４Ｖに設定し、残りのビット線を０Ｖに設定する。ソース線ＳＬ１〜ＳＬｍの電圧は、選択メモリセルの位置に関係なく上記と同様に全て０Ｖに設定する。また、ワード線セレクタ４により、新たな選択メモリセルに接続するワード線の電圧を２．４Ｖに設定し、残りのワード線を０Ｖに設定する。この結果、メモリセルＭ２２に対するのと同様に、新たな選択メモリセルの可変抵抗素子２の両端間には＋１．４Ｖの第１書き換え電圧が印加される。この第１書き換え電圧の印加時間を２０ｎｓに設定することで、新たな選択メモリセルの可変抵抗素子２は高抵抗状態になる。これを繰り返すことで、複数のメモリセルに対して順次書き込み動作を実行できる。
更に、複数のメモリセルに対して同時に書き込み動作を行う場合には、書き換え対象の選択メモリセルを、同一行内または同一列内で複数選択すればよい。例えば、同一行において複数のメモリセルに対して同時に書き込み動作を行う場合には、各選択メモリセルに接続する複数のビット線の電圧を２．４Ｖに設定し、残りのビット線を０Ｖに設定するようにすればよい。また、同一列において複数のメモリセルに対して同時に書き込み動作を行う場合には、各選択メモリセルに接続する複数のワード線の電圧を２．４Ｖに設定し、残りのワード線を０Ｖに設定するようにすればよい。
次に、上記第１及び第２書き換え電圧（＋１．４Ｖ／−２．４Ｖ）の書き換え特性を想定し、メモリセルＭ２２を書き換え対象の選択メモリセルとして、可変抵抗素子２の電気抵抗を低抵抗状態にする消去動作について説明する。
ビット線セレクタ５により、ビット線ＢＬ１〜ＢＬｍの電圧を全て０Ｖに設定する。また、ソース線セレクタ６により、ソース線選択線ＳＳｓ２とＳＳｐ２の電圧を０Ｖに設定し、ソース線選択線ＳＳｓ１、ＳＳｓ３〜ＳＳｓｍ、ＳＳｐ１、ＳＳｐ３〜ＳＳｐｍを２．４Ｖに設定する。この結果、ソース線ＳＬ２の電圧は、ソース線ＳＬ２に接続されているＮチャネルＭＯＳＦＥＴ７が非導通状態でＰチャネルＭＯＳＦＥＴ８が導通状態になるため、ＰチャネルＭＯＳＦＥＴ８を介して２．４Ｖに設定される。他のソース線ＳＬ１、ＳＬ３〜ＳＬｍの電圧は、逆にＮチャネルＭＯＳＦＥＴ７が導通状態でＰチャネルＭＯＳＦＥＴ８が非導通状態になるため、０Ｖに設定される。この場合、ビット線ＢＬ２とソース線ＳＬ２に接続されたメモリセルＭ１２、Ｍ２２、Ｍ３２〜Ｍｎ２では、各メモリセル１の両端間の電圧が２．４Ｖになり、それ以外のメモリセルの両端間には電圧は生じない。
また、ワード線セレクタ４により、ワード線ＷＬ２の電圧を２．４Ｖに設定し、残りのワード線ＷＬ１，ＷＬ３〜ＷＬｎを０Ｖに設定する。この結果、メモリセルＭ２２の選択トランジスタ３は導通状態となり、メモリセルＭ１２、Ｍ３２〜Ｍｎ２の選択トランジスタは非導通状態になる。従って、メモリセルＭ２２の可変抵抗素子の両端にのみ導通状態の選択トランジスタ３を介して書き込み動作時とは逆極性の書き換え電圧が印加される。ここで、メモリセル２２の可変抵抗素子２のソース線ＳＬ２側の第１端子には２．４Ｖが印加される。また、可変抵抗素子のビット線ＢＬ２側の第２端子には、選択トランジスタ３がＮチャネルＭＯＳＦＥＴで構成されるため、ビット線と同じ０Ｖの電圧が印加される。従って、可変抵抗素子２の両端間には−２．４Ｖの第２書き換え電圧が印加される。この第２書き換え電圧の印加時間を２０ｎｓに設定することで、メモリセルＭ２２の可変抵抗素子２は低抵抗状態になる。
尚、メモリセルアレイ内の全てのメモリセルを一括して同時に消去する場合は、ビット線セレクタ５により、ビット線ＢＬ１〜ＢＬｍの電圧を全て０Ｖに設定する。また、ソース線セレクタ６により、ソース線選択線ＳＳｓ１〜ＳＳｓｍ、及び、ＳＳｐ１〜ＳＳｐｍの電圧を全て０Ｖに設定する。この結果、ソース線ＳＬ１〜ＳＬｍの電圧は、各ソース線に接続されているＰチャネルＭＯＳＦＥＴ８を介して、全て２．４Ｖに設定される。また、ワード線セレクタ４により、全てのワード線ＷＬ１〜ＷＬｎの電圧を２．４Ｖに設定する。この結果、全てのメモリセルの選択トランジスタ３は導通状態となり、可変抵抗素子２の両端間には−２．４Ｖの第２書き換え電圧が印加される。この第２書き換え電圧の印加時間を２０ｎｓに設定することで、全てのメモリセルの可変抵抗素子２は低抵抗状態になる。当該一括消去動作において、全てのメモリセルに消去電流が同時に流れるため、ソース線セレクタ６からの電流供給能力が不十分となる場合は、ワード線セレクタ４により、一部のワード線の電圧のみ２．４Ｖに設定し、この設定を順次交替させることで、複数回に分割してメモリセルアレイ全体を一括消去できる。
〈第２実施形態〉
図５に、本発明装置の第２実施形態で使用するメモリセルアレイの構成を模式的に示す。第２実施形態で使用するメモリセルの構成は、図１に示す第１実施形態でのメモリセル構成と同じである。図５に示すメモリセルアレイ構成と、図２に示した第１実施形態でのメモリセルアレイ構成は、ソース線に関する構成を除き、共通である。ここでは、夫々に共通な構成については、説明は省略し、ソース線の構成についてのみ説明する。尚、図５に示すメモリセルアレイの各構成要素の内、図２に示すメモリセルアレイの各構成要素と共通する構成要素については、説明の理解の簡単のために同じ符号を付してある。
図５に示すメモリセルアレイ構成例では、列単位で平行に列方向に延伸するソース線ＳＬ１〜ＳＬｍを全て共通ソース線ＳＬｃに接続している。共通ソース線ＳＬｃには、共通ソース線ＳＬｃに対する電圧供給用のエンハンスメント型のＮチャネルＭＯＳＦＥＴ７とＰチャネルＭＯＳＦＥＴ８が接続されている。ＮチャネルＭＯＳＦＥＴ７は主として電圧Ｖｓｓ若しくはその近傍電圧（主として接地電位）の供給時に電圧供給用ドライバとして使用され、また、ＰチャネルＭＯＳＦＥＴ８は主に電圧Ｖｐｐ若しくはその近傍電圧（主として書き込み及び消去動作時に使用される正電圧）の供給時に電圧供給用ドライバとして使用される。ＮチャネルＭＯＳＦＥＴ７のゲートには共通ソース線電圧選択線ＳＳｓが接続され、一方、ＰチャネルＭＯＳＦＥＴ８のゲートには共通ソース線電圧選択線ＳＳｐが接続される。共通ソース線電圧セレクタ９は共通ソース線電圧選択線ＳＳｓ、及び、ＳＳｐに対して、書き込み或いは消去等の各メモリ動作において必要な電圧を供給する。
図５に示すメモリセルアレイは、第１実施形態の図２に示したメモリセルアレイと同様に、図３と図４に夫々模式的に示す平面構成及び断面構成となる。
以下、図５に示すメモリセルアレイにおいて、第１実施形態と同じメモリセルの書き換え特性を想定し、メモリセルＭ２２を書き換え対象の選択メモリセルとする場合の書き込み及び消去の各動作について具体的に説明する。
先ず、可変抵抗素子２の電気抵抗を高抵抗状態にする書き込み動作について説明する。ビット線セレクタ５により、ビット線ＢＬ２の電圧を２．４Ｖに設定し、残りのビット線ＢＬ１，ＢＬ３〜ＢＬｍを０Ｖに設定する。また、共通ソース線電圧セレクタ９により、ソース線選択線ＳＳｓ、及び、ＳＳｐの電圧を共に２．４Ｖに設定する。この結果、共通ソース線ＳＬｃの電圧は、ＮチャネルＭＯＳＦＥＴ７を介して、０Ｖに設定される。ソース線ＳＬ１〜ＳＬｍは全て共通ソース線ＳＬｃに接続されているため、ソース線ＳＬ１〜ＳＬｍの電圧は全て０Ｖになる。この場合、ビット線ＢＬ２とソース線ＳＬ２に接続されたメモリセルＭ１２、Ｍ２２、Ｍ３２〜Ｍｎ２では、各メモリセル１の両端間の電圧が２．４Ｖになり、それ以外のメモリセルの両端間には電圧は生じない。尚、共通ソース線ＳＬｃに接続されているＮチャネルＭＯＳＦＥＴ７のソースは０Ｖに設定され、一方、共通ソース線ＳＬｃに接続されているＰチャネルＭＯＳＦＥＴ８のソースは２．４Ｖに設定されている。
また、ワード線セレクタ４により、ワード線ＷＬ２の電圧を２．４Ｖに設定し、残りのワード線ＷＬ１，ＷＬ３〜ＷＬｎを０Ｖに設定する。この結果、メモリセルＭ２２の選択トランジスタ３は導通状態（オン）となり、メモリセルＭ１２、Ｍ３２〜Ｍｎ２の選択トランジスタは非導通状態（オフ）になる。従って、メモリセルＭ２２の可変抵抗素子の両端にのみ、導通状態の選択トランジスタ３を介して書き換え電圧が印加される。ここで、メモリセル２２の可変抵抗素子２のソース線ＳＬ２側の第１端子には０Ｖが印加される。また、可変抵抗素子のビット線ＢＬ２側の第２端子には、選択トランジスタ３の閾値電圧分だけ電圧降下した１．４Ｖの電圧が印加される。従って、可変抵抗素子２の両端間には＋１．４Ｖの第１書き換え電圧が印加される。この第１書き換え電圧の印加時間を２０ｎｓに設定することで、メモリセルＭ２２の可変抵抗素子２は高抵抗状態になる。
尚、引き続いて、書き換え対象の選択メモリセルを変更して他のメモリセルに書き込む場合には、ビット線セレクタ５により、新たな選択メモリセルに接続するビット線の電圧を２．４Ｖに設定し、残りのビット線を０Ｖに設定する。ソース線ＳＬ１〜ＳＬｍの電圧は、選択メモリセルの位置に関係なく上記と同様に全て０Ｖに設定する。また、ワード線セレクタ４により、新たな選択メモリセルに接続するワード線の電圧を２．４Ｖに設定し、残りのワード線を０Ｖに設定する。この結果、メモリセルＭ２２に対するのと同様に、新たな選択メモリセルの可変抵抗素子２の両端間には＋１．４Ｖの第１書き換え電圧が印加される。この第１書き換え電圧の印加時間を２０ｎｓに設定することで、新たな選択メモリセルの可変抵抗素子２は高抵抗状態になる。これを繰り返すことで、複数のメモリセルに対して順次書き込み動作を実行できる。
更に、複数のメモリセルに対して同時に書き込み動作を行う場合には、書き換え対象の選択メモリセルを、同一行内または同一列内で複数選択すればよい。例えば、同一行において複数のメモリセルに対して同時に書き込み動作を行う場合には、各選択メモリセルに接続する複数のビット線の電圧を２．４Ｖに設定し、残りのビット線を０Ｖに設定するようにすればよい。また、同一列において複数のメモリセルに対して同時に書き込み動作を行う場合には、各選択メモリセルに接続する複数のワード線の電圧を２．４Ｖに設定し、残りのワード線を０Ｖに設定するようにすればよい。
次に、上記第１及び第２書き換え電圧（＋１．４Ｖ／−２．４Ｖ）の書き換え特性を想定し、メモリセルＭ２２を書き換え対象の選択メモリセルとして、可変抵抗素子２の電気抵抗を低抵抗状態にする消去動作について説明する。
共通ソース線電圧セレクタ９により、共通ソース線電圧選択線ＳＳｓ、ＳＳｐの電圧を０Ｖに設定すると、共通ソース線ＳＬｃの電圧は、共通ソース線ＳＬｃに接続されているＮチャネルＭＯＳＦＥＴ７が非導通状態でＰチャネルＭＯＳＦＥＴ８が導通状態になるため、ＰチャネルＭＯＳＦＥＴ８を介して２．４Ｖに設定される。ビット線セレクタ５により、ビット線ＢＬ１、ＢＬ３〜ＢＬｍの電圧を２．４Ｖに、ビット線ＢＬ２の電圧を０Ｖに設定する。この場合、ビット線ＢＬ２とソース線ＳＬ２に接続されたメモリセルＭ１２、Ｍ２２、Ｍ３２〜Ｍｎ２では、各メモリセル１の両端間の電圧が２．４Ｖになり、それ以外のメモリセルの両端間には電圧は生じない。
また、ワード線セレクタ４により、ワード線ＷＬ２の電圧を２．４Ｖに設定し、残りのワード線ＷＬ１，ＷＬ３〜ＷＬｎを０Ｖに設定する。この結果、メモリセルＭ２２の選択トランジスタ３は導通状態となり、メモリセルＭ１２、Ｍ３２〜Ｍｎ２の選択トランジスタは非導通状態になる。従って、メモリセルＭ２２の可変抵抗素子の両端にのみ導通状態の選択トランジスタ３を介して書き込み動作時とは逆極性の書き換え電圧が印加される。ここで、メモリセル２２の可変抵抗素子２のソース線ＳＬ２側の第１端子は２．４Ｖが印加される。また、可変抵抗素子のビット線ＢＬ２側の第２端子には、選択トランジスタ３がＮチャネルＭＯＳＦＥＴで構成されるため、ビット線と同じ０Ｖの電圧が印加される。従って、可変抵抗素子２の両端間には−２．４Ｖの第２書き換え電圧が印加される。この第２書き換え電圧の印加時間を２０ｎｓに設定することで、メモリセルＭ２２の可変抵抗素子２は低抵抗状態になる。
尚、メモリセルアレイ内の全てのメモリセルを一括して同時に消去する場合は、ビット線セレクタ５により、ビット線ＢＬ１〜ＢＬｍの電圧を全て０Ｖに設定する。また、共通ソース線電圧セレクタ９により、共通ソース線電圧選択線ＳＳｓ、ＳＳｐの電圧を全て０Ｖに設定する。この結果、共通ソース線ＳＬｃの電圧は、共通ソース線ＳＬｃに接続されているＰチャネルＭＯＳＦＥＴ８を介して２．４Ｖに設定される。また、ワード線セレクタ４により、全てのワード線ＷＬ１〜ＷＬｎの電圧を２．４Ｖに設定する。この結果、全てのメモリセルの選択トランジスタ３は導通状態となり、可変抵抗素子２の両端間には−２．４Ｖの第２書き換え電圧が印加される。この第２書き換え電圧の印加時間を２０ｎｓに設定することで、全てのメモリセルの可変抵抗素子２は低抵抗状態になる。当該一括消去動作において、全てのメモリセルに消去電流が同時に流れるため、ソース線セレクタ６からの電流供給能力が不十分となる場合は、ワード線セレクタ４により、一部のワード線の電圧のみ２．４Ｖに設定し、この設定を順次交替させることで、複数回に分割してメモリセルアレイ全体を一括消去できる。
〈第３実施形態〉
図６に、本発明装置の第３実施形態で使用するメモリセルアレイの構成を模式的に示す。第３実施形態で使用するメモリセルの構成は、図１に示す第１実施形態でのメモリセル構成と同じである。図６に示すメモリセルアレイ構成は、図５に示した第２実施形態でのメモリセルアレイ構成と電気的な等価回路は同じであるが、図５に示すメモリセルアレイよりレイアウト面積の縮小化が図られている。
図６に示すように、第３実施形態に係るメモリセルアレイ構成では、隣接する２列間で１本のソース線が共通に使用されている。従って、隣接する２本のビット線間に１本のソース線が列方向（図６中横方向）に延伸する構成となり、メモリセルアレイ全体でのソース線の本数は、第２実施形態より半分に減少している。
図７に、図６に示すメモリセルアレイの概略の平面構成を模式的に示す。図７では２行２列分の４つのメモリセルを部分的に示している。尚、破線枠で囲われた矩形領域が１つのメモリセルの占有領域を示している。また、図７では、行方向は図中横方向、列方向は図中縦方向と、図６に対し９０°回転している。図７に示すように、２本のビット線ＢＬの間に１本のソース線ＳＬが配置されている。ビット線ＢＬと選択トランジスタのドレインを接続するビット線コンタクトＣＢＬは、列方向に隣接する２つのメモリセル間で共通になっている。４つのメモリセルの夫々に、可変抵抗素子の上部電極（第１端子）とソース線ＳＬを接続するソース線コンタクトＣＳＬが配置され、その下方に可変抵抗素子が形成される。メモリセルの断面構成は図４で示す構成と同様である。
図６に示すメモリセルアレイに対する書き込み及び消去動作は、第２実施形態と同様であるので、重複する説明は省略する。
〈第４実施形態〉
図８に、本発明装置の第４実施形態で使用するメモリセルアレイの構成を模式的に示す。第４実施形態で使用するメモリセルの構成は、図１に示す第１実施形態でのメモリセル構成と同じである。図６に示すメモリセルアレイ構成は、図５に示した第２実施形態でのメモリセルアレイ構成と電気的な等価回路は同じであるが、図５に示すメモリセルアレイよりレイアウト面積の縮小化が図られている。
図８に示すように、第３実施形態に係るメモリセルアレイ構成では、隣接する２行間で行方向（図８中縦方向）に延伸する１本のソース線が共通に使用されている。従って、隣接する２本のワード線間に１本のソース線が行方向に延伸する構成となり、メモリセルアレイ全体でのソース線の本数は、ワード線の本数の半分となっている。
図９に、図８に示すメモリセルアレイの概略の平面構成を模式的に示す。図９では４行２列分の８つのメモリセルを部分的に示している。尚、破線枠で囲われた矩形領域が１つのメモリセルの占有領域を示している。また、図９では、行方向は図中横方向、列方向は図中縦方向と、図８に対し９０°回転している。図９に示すように、２本のワード線ＷＬの間に１本のソース線ＳＬが配置されている。ビット線ＢＬと選択トランジスタのドレインを接続するビット線コンタクトＣＢＬは、列方向に隣接する２つのメモリセル間で共通になっている。８つのメモリセルの夫々に、可変抵抗素子の上部電極（第１端子）とソース線ＳＬを接続するソース線コンタクトＣＳＬが配置され、その下方に可変抵抗素子が形成される。メモリセルの概略の断面構成は図１０に示す構成となる。
図８に示すメモリセルアレイに対する書き込み及び消去動作は、第２実施形態と同様であるので、重複する説明は省略する。
〈第５実施形態〉
図１１に、本発明装置の第５実施形態で使用するメモリセルの構成を模式的に示す。図５に示すように、メモリセル１は可変抵抗素子２と選択トランジスタ３から構成される１Ｔ１Ｒ型メモリセルである。可変抵抗素子２は、第１乃至第４実施形態と同様に、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第１書き換え電圧とは逆極性で絶対値の異なる第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の不揮発性記憶素子である。選択トランジスタ３は、第１乃至第４実施形態と同様のエンハンスメント型のＮチャンネルＭＯＳＦＥＴである。選択トランジスタ３のゲートはワード線ＷＬに接続され、選択トランジスタ３のドレインは可変抵抗素子２の一端（第２端子）に接続される。可変抵抗素子２の選択トランジスタ３に接続されていない側の一端（第１端子）はビット線ＢＬに接続される。選択トランジスタ３のソースはソース線ＳＬに接続される。第１乃至第４実施形態のメモリセル構成とは、可変抵抗素子２と選択トランジスタ３の、ビット線ＢＬとソース線ＳＬに対する接続関係が入れ替わった構成となっている。
図１１に示すメモリセルに対しても、第１乃至第４実施形態で示したようなソース線の配置を種々に変形させたメモリセルアレイ構成（図２、図５、図６、及び、図８参照）を構築することができる。一例として、図１２に、第２実施形態と同様に、列方向に延伸するソース線を各列に配置したメモリセルアレイ構成を示す。個々のメモリセルの構成以外は、図５に示すメモリセルアレイ構成と同じである。
以下、図１２に示すメモリセルアレイにおいて、第１実施形態と同じメモリセルの書き換え特性を想定し、メモリセルＭ２２を書き換え対象の選択メモリセルとする場合の書き込み及び消去の各動作について具体的に説明する。
先ず、可変抵抗素子２の電気抵抗を高抵抗状態にする書き込み動作について説明する。ビット線セレクタ５により、ビット線ＢＬ２の電圧を０Ｖに設定し、残りのビット線ＢＬ１，ＢＬ３〜ＢＬｍを２．４Ｖに設定する。また、共通ソース線電圧セレクタ９により、ソース線選択線ＳＳｓ、及び、ＳＳｐの電圧を共に０Ｖに設定する。この結果、共通ソース線ＳＬｃの電圧は、ＰチャネルＭＯＳＦＥＴ８を介して、２．４Ｖに設定される。ソース線ＳＬ１〜ＳＬｍは全て共通ソース線ＳＬｃに接続されているため、ソース線ＳＬ１〜ＳＬｍの電圧は全て２．４Ｖになる。この場合、ビット線ＢＬ２とソース線ＳＬ２に接続されたメモリセルＭ１２、Ｍ２２、Ｍ３２〜Ｍｎ２では、各メモリセル１の両端間の電圧が２．４Ｖになり、それ以外のメモリセルの両端間には電圧は生じない。尚、共通ソース線ＳＬｃに接続されているＮチャネルＭＯＳＦＥＴ７のソースは０Ｖに設定され、一方、共通ソース線ＳＬｃに接続されているＰチャネルＭＯＳＦＥＴ８のソースは２．４Ｖに設定されている。
また、ワード線セレクタ４により、ワード線ＷＬ２の電圧を２．４Ｖに設定し、残りのワード線ＷＬ１，ＷＬ３〜ＷＬｎを０Ｖに設定する。この結果、メモリセルＭ２２の選択トランジスタ３は導通状態（オン）となり、メモリセルＭ１２、Ｍ３２〜Ｍｎ２の選択トランジスタは非導通状態（オフ）になる。従って、メモリセルＭ２２の可変抵抗素子の両端にのみ、導通状態の選択トランジスタ３を介して書き換え電圧が印加される。ここで、メモリセル２２の可変抵抗素子２のビット線ＢＬ２側の第１端子には０Ｖが印加される。また、可変抵抗素子のソース線ＳＬ２側の第２端子には、選択トランジスタ３の閾値電圧分だけ電圧降下した１．４Ｖの電圧が印加される。従って、可変抵抗素子２の両端間には＋１．４Ｖの第１書き換え電圧が印加される。この第１書き換え電圧の印加時間を２０ｎｓに設定することで、メモリセルＭ２２の可変抵抗素子２は高抵抗状態になる。
次に、上記第１及び第２書き換え電圧（＋１．４Ｖ／−２．４Ｖ）の書き換え特性を想定し、メモリセルＭ２２を書き換え対象の選択メモリセルとして、可変抵抗素子２の電気抵抗を低抵抗状態にする消去動作について説明する。
共通ソース線電圧セレクタ９により、共通ソース線電圧選択線ＳＳｓ、ＳＳｐの電圧を２．４Ｖに設定すると、共通ソース線ＳＬｃの電圧は、共通ソース線ＳＬｃに接続されているＰチャネルＭＯＳＦＥＴ８が非導通状態でＮチャネルＭＯＳＦＥＴ７が導通状態になるため、ＮチャネルＭＯＳＦＥＴ７を介して０Ｖに設定される。ビット線セレクタ５により、ビット線ＢＬ１、ＢＬ３〜ＢＬｍの電圧を０Ｖに、ビット線ＢＬ２の電圧を２．４Ｖに設定する。この場合、ビット線ＢＬ２とソース線ＳＬ２に接続されたメモリセルＭ１２、Ｍ２２、Ｍ３２〜Ｍｎ２では、各メモリセル１の両端間の電圧が２．４Ｖになり、それ以外のメモリセルの両端間には電圧は生じない。
また、ワード線セレクタ４により、ワード線ＷＬ２の電圧を２．４Ｖに設定し、残りのワード線ＷＬ１，ＷＬ３〜ＷＬｎを０Ｖに設定する。この結果、メモリセルＭ２２の選択トランジスタ３は導通状態となり、メモリセルＭ１２、Ｍ３２〜Ｍｎ２の選択トランジスタは非導通状態になる。従って、メモリセルＭ２２の可変抵抗素子の両端にのみ導通状態の選択トランジスタ３を介して書き込み動作時とは逆極性の書き換え電圧が印加される。ここで、メモリセル２２の可変抵抗素子２のビット線ＢＬ２側の第１端子は２．４Ｖが印加される。また、可変抵抗素子のソース線ＳＬ２側の第２端子には、選択トランジスタ３がＮチャネルＭＯＳＦＥＴで構成されるため、ソース線と同じ０Ｖの電圧が印加される。従って、可変抵抗素子２の両端間には−２．４Ｖの第２書き換え電圧が印加される。この第２書き換え電圧の印加時間を２０ｎｓに設定することで、メモリセルＭ２２の可変抵抗素子２は低抵抗状態になる。
図１２に示すメモリセルアレイ構成では、ビット線ＢＬ側から正電圧を印加する場合は、直接可変抵抗素子２の第１端子に正電圧が印加される。また、ソース線ＳＬ側から正電圧を印加する場合は、ＮチャネルＭＯＳＦＥＴの選択トランジスタを介するために、閾値電圧による電圧降下が発生する。共通ソース線ＳＬｃに接続しているＰチャネルＭＯＳＦＥＴ８を通して正電圧を印加することで、閾値電圧による電圧降下は選択トランジスタでの１回で済む。仮に、ＰチャネルＭＯＳＦＥＴ８が接続されず、ＮチャネルＭＯＳＦＥＴ７を通して正電圧を印加すると、可変抵抗素子２の第２端子に印加される電圧は、２つのＮチャネルＭＯＳＦＥＴを介して印加されるため、当該電圧降下の影響を２回受けてしまい供給される電流が著しく制限される。本発明装置では掛かる電流制限を回避できる。
〈第６実施形態〉
次に、上記第１乃至第５実施形態で説明したメモリセルアレイ構成（図２、図５、図６、図８、及び、図１２参照）を採用した場合の本発明装置の全体的な回路構成について説明する。
図１３に示すように、本発明装置は、メモリセルアレイ１０の周辺に、ワード線セレクタ４、ビット線セレクタ５、共通ソース線電圧セレクタ９、電圧スイッチ回路１１、読み出し回路１２、及び、制御回路１３を備えて構成される。メモリセルアレイ１０は、上記第２乃至第５実施形態で説明したメモリセルアレイ構成（図５、図６、図８、及び、図１２参照）を備えている。尚、メモリセルアレイ１０が第１実施形態で説明したメモリセルアレイ構成（図２参照）の場合には、共通ソース線電圧セレクタ９に代えてソース線セレクタ６を備える。
ワード線セレクタ４とビット線セレクタ５は、アドレス線１４から制御回路１３に入力されたアドレス入力に対応したメモリセルアレイ１０の中から、読み出し動作、書き込み動作（第１書き換え動作）、或いは、消去動作（第２書き換え動作）の対象となるメモリセルを選択する。通常の読み出し動作において、ワード線セレクタ４は、アドレス線１４に入力された信号に対応するメモリセルアレイ１０のワード線を選択し、ビット線セレクタ５は、アドレス線１４に入力されたアドレス信号に対応するメモリセルアレイ１０のビット線を選択する。また、書き込み動作、消去動作、及び、これらに付随するベリファイ動作（書き込み動作及び消去動作後のメモリセルの記憶状態を検証するための読み出し動作）では、ワード線セレクタ４は、制御回路１３で指定された行アドレスに対応するメモリセルアレイ１０の１または複数のワード線を選択し、ビット線セレクタ５は、制御回路１３で指定された列アドレスに対応するメモリセルアレイ１０の１または複数のビット線を選択する。ワード線セレクタ４で選択された選択ワード線とビット線セレクタ５で選択された選択ビット線に接続するメモリセルが選択メモリセルとして選択される。
制御回路１３は、メモリセルアレイ１０の書き込み動作、消去動作、読み出し動作の各動作における制御を行う。制御回路１３は、アドレス線１４から入力されたアドレス信号、データ線１５から入力されたデータ入力（書き込み時）、制御信号線１６から入力された制御入力信号に基づいて、ワード線セレクタ４、ビット線セレクタ５、電圧スイッチ回路１１、メモリセルアレイ１０の読み出し、書き込み、及び、消去の各動作を制御する。図７に示す例では、制御回路１３は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路１１は、メモリセルアレイ１０の読み出し、書き込み、消去の各動作時に必要なワード線、ビット線、及び、ソース線の各印加電圧を動作モードに応じて切り替え、ワード線セレクタ４、ビット線セレクタ５、共通ソース線電圧セレクタ９を介してメモリセルアレイ１０に供給する。従って、各ワード線に印加される電圧は、電圧スイッチ回路１１からワード線セレクタ４を介して供給され、各ビット線に印加される電圧は、電圧スイッチ回路１１からビット線セレクタ５を介して供給され、ソース線に印加される電圧は、電圧スイッチ回路１１から共通ソース線電圧セレクタ９を介して共通ソース線に供給される。尚、図１３中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｒは読み出し電圧、Ｖｐは書き込み動作用の供給電圧（選択メモリセルの両端に印加される第１電圧の絶対値）、Ｖｅは消去動作用の供給電圧（選択メモリセルの両端に印加される第２電圧の絶対値）、Ｖｗｒは読み出し動作用の選択ワード線電圧、Ｖｗｐは書き込み動作用の選択ワード線電圧、Ｖｗｅは消去動作用の選択ワード線電圧である。尚、本実施形態では、書き込み動作用の供給電圧Ｖｐ、消去動作用の供給電圧Ｖｅ、書き込み動作用の選択ワード線電圧Ｖｗｐ、消去動作用の選択ワード線電圧がＶｗｅは、第１乃至第５実施形態で説明したように全て同電圧（例えば、２．４Ｖ）とすることにより、共通に利用可能である。従って、図１３では、電圧スイッチ回路１１の各入力電圧を一般化して記述している。
読み出し回路１２は、ビット線セレクタ５で選択されたビット線から、選択メモリセルを介してソース線へ流れる読み出し電流を、直接或いは電圧変換して、例えば参照電流或いは参照電圧と比較することにより、記憶データの状態（抵抗状態）を判定し、その結果を制御回路１３に転送し、データ線１５へ出力する。
次に、図５に示すメモリセルアレイを例に、メモリセルＭ２２を読み出し対象の選択メモリセルとする場合の読み出し動作について説明する。尚、読み出し動作における電圧印加条件は、その他のメモリセルアレイ構成においても共通に使用できる。
ビット線セレクタ５により、ビット線ＢＬ２の電圧を読み出し電圧Ｖｒ（例えば、１Ｖ）に設定し、残りのビット線ＢＬ１，ＢＬ３〜ＢＬｍをフローティング状態（高インピーダンス状態）とする。また、共通ソース線電圧セレクタ９により、ソース線選択線ＳＳｓ、及び、ＳＳｐの電圧を共に、書き込み動作時と同じ２．４Ｖに設定する。この結果、共通ソース線ＳＬｃの電圧は、ＮチャネルＭＯＳＦＥＴ７を介して、０Ｖに設定される。ソース線ＳＬ１〜ＳＬｍは全て共通ソース線ＳＬｃに接続されているため、ソース線ＳＬ１〜ＳＬｍの電圧は全て０Ｖになる。この場合、ビット線ＢＬ２とソース線ＳＬ２に接続されたメモリセルＭ１２、Ｍ２２、Ｍ３２〜Ｍｎ２では、各メモリセル１の両端間の電圧が読み出し電圧Ｖｒ（例えば、１Ｖ）になり、それ以外のメモリセルの両端間には電圧は生じない。
また、ワード線セレクタ４により、ワード線ＷＬ２の電圧を２．４Ｖに設定し、残りのワード線ＷＬ１，ＷＬ３〜ＷＬｎを０Ｖに設定する。この結果、メモリセルＭ２２の選択トランジスタ３は導通状態（オン）となり、メモリセルＭ１２、Ｍ３２〜Ｍｎ２の選択トランジスタは非導通状態（オフ）になる。従って、メモリセルＭ２２を介して、可変抵抗素子の抵抗状態に応じた読み出し電流が、ビット線ＢＬ２から共通ソース線ＳＬｃに流れるため、ビット線セレクタ５を介して当該読み出し電流を読み出し回路１２にて検出することで、メモリセルＭ２２の記憶データを読み出すことができる。尚、本読み出し動作の電圧印加条件は、消去動作及び書き込み動作に付随する検証動作（ベリファイ動作）にも同様に適用可能である。
尚、読み出し動作と書き込み動作で、ワード線及びソース線選択線ＳＳｓ、ＳＳｐに印加する電圧値を共通化することで、電圧スイッチ回路１１に入力する電圧レベルの数を削減でき、周辺回路の簡素化が図ることができる。
〈別実施形態〉
次に、本発明装置の別実施形態について説明する。
〈１〉上記各実施形態では、書き込み動作を可変抵抗素子の電気抵抗が低抵抗状態から高抵抗状態に変化する書き換え動作とし、逆に、消去動作を可変抵抗素子の電気抵抗が高抵抗状態から低抵抗状態に変化する書き換え動作としたが、斯かる対応付けは適宜変更可能である。
〈２〉上記各実施形態では、書き込み動作時（電気抵抗が低抵抗状態から高抵抗状態に変化する場合）に可変抵抗素子の両端間に印加される第１書き換え電圧の絶対値が、消去動作時（電気抵抗が高抵抗状態から低抵抗状態に変化する場合）に可変抵抗素子の両端間に印加される第２書き換え電圧の絶対値より低電圧の場合を説明したが、使用する可変抵抗素子の特性によっては、第１書き換え電圧の絶対値が第２書き換え電圧の絶対値より高電圧の場合であっても、本発明装置の上述した回路構成は有効に適用可能である。この場合、上記各実施形態の書き込み動作と消去動作の電圧印加条件を入れ替えることで対応が可能である。
〈３〉上記各実施形態では、説明の簡単のため、メモリセルアレイ１０が１つの場合について例示的に説明したが、メモリセルアレイ１０の個数は、１つに限定されるものではなく、複数であっても構わない。
〈４〉上記第１実施形態において、また、ソース線抵抗のばらつきを相殺するために、ソース線セレクタ６により、ソース線選択線ＳＳｓ１〜ＳＳｓｍ、ＳＳｐ１〜ＳＳｐｍに印加する電圧を調節して、ＮチャンネルＭＯＳＦＥＴ７のゲートに印加する電圧、或いは、ＰチャンネルＭＯＳＦＥＴ８のゲートに印加する電圧を調節し、ＮチャンネルＭＯＳＦＥＴ７或いはＰチャンネルＭＯＳＦＥＴ８を通してメモリセルアレイの各ソース線ＳＬ１〜ＳＬｍに印加される電圧を調節することも可能である。
また、上記第２乃至第５実施形態において、ソース線抵抗のばらつきを相殺するために、共通ソース線電圧セレクタ９により、共通ソース線電圧選択線ＳＳｓ、ＳＳｐに印加する電圧を調節して、ＮチャンネルＭＯＳＦＥＴ７のゲートに印加する電圧、或いは、ＰチャンネルＭＯＳＦＥＴ８のゲートに印加する電圧を調節し、ＮチャンネルＭＯＳＦＥＴ７或いはＰチャンネルＭＯＳＦＥＴ８を通して、例えば、列単位或いは行単位のメモリセル毎に共通ソース線ＳＬｃに印加される電圧を調節することも可能である。
〈５〉上記各実施形態では、可変抵抗素子の電気抵抗は、書き込み及び消去動作によって第１状態（例えば、低抵抗状態）と第２状態（例えば、高抵抗状態）間で変化する場合を説明したが、可変抵抗素子が記憶状態として取り得る抵抗状態を３以上に設定するのも好ましい。
この場合、例えば、可変抵抗素子の電気抵抗を第１状態（例えば、低抵抗状態）から第２状態（例えば、高抵抗状態）に変化させる第１書き換え動作（書き込み動作）において、可変抵抗素子の両端間に印加される第１書き換え電圧の印加時間が一定の範囲内で、当該印加時間の累積時間に対して電気抵抗が単調に増加する書き換え時間特性と有する場合には、書き込み動作時の第１書き換え電圧の印加時間を微調整することで、第１状態と第２状態間の中間的な抵抗状態に設定することが可能となる。また、第１書き換え電圧の電圧値と電気抵抗の変化後の抵抗状態に一定の関係がある場合には、第１書き換え電圧の電圧値を調整することで、第１状態と第２状態間の中間的な抵抗状態に設定することが可能となる。
本発明に係る半導体記憶装置は、極性の異なる電圧を両端に各別に印加することで電気抵抗が第１状態と第２状態の間で変化することによって情報を記憶可能な２端子構造の可変抵抗素子、及び、前記可変抵抗素子の一端とドレインが接続する選択トランジスタを有してなるメモリセルを備えた半導体記憶装置に利用可能である。
本発明に係る半導体記憶装置の第１乃至第４実施形態で使用するメモリセルの構成例を模式的に示す回路図 本発明に係る半導体記憶装置の第１実施形態におけるメモリセルアレイとその周辺回路の構成例を模式的に示す回路図 本発明に係る半導体記憶装置の第１実施形態で使用されるメモリセル及びメモリセルアレイの概略の平面構成を模式的に示す概略平面図 本発明に係る半導体記憶装置の第１実施形態で使用されるメモリセル及びメモリセルアレイの概略の断面構成を模式的に示す概略断面図 本発明に係る半導体記憶装置の第２実施形態におけるメモリセルアレイとその周辺回路の構成例を模式的に示す回路図 本発明に係る半導体記憶装置の第３実施形態におけるメモリセルアレイとその周辺回路の構成例を模式的に示す回路図 本発明に係る半導体記憶装置の第３実施形態で使用されるメモリセル及びメモリセルアレイの概略の平面構成を模式的に示す概略平面図 本発明に係る半導体記憶装置の第４実施形態におけるメモリセルアレイとその周辺回路の構成例を模式的に示す回路図 本発明に係る半導体記憶装置の第４実施形態で使用されるメモリセル及びメモリセルアレイの概略の平面構成を模式的に示す概略平面図 本発明に係る半導体記憶装置の第４実施形態で使用されるメモリセル及びメモリセルアレイの概略の断面構成を模式的に示す概略断面図 本発明に係る半導体記憶装置の第５実施形態で使用するメモリセルの構成例を模式的に示す回路図 本発明に係る半導体記憶装置の第５実施形態におけるメモリセルアレイとその周辺回路の構成例を模式的に示す回路図 本発明に係る半導体記憶装置の一実施形態における概略の全体構成を模式的に示すブロック図 ＰＣＭＯからなる可変抵抗素子の電気抵抗のスイッチング特性の一例を示す図 １Ｔ１Ｒ型のメモリセル構成を模式的に示す回路図 図１５に示す１Ｔ１Ｒ型メモリセルを用いたメモリセルアレイの構成例を模式的に示す回路図
符号の説明
１： メモリセル
２： 可変抵抗素子
３： 選択トランジスタ
４： ワード線セレクタ
５： ビット線セレクタ
６： ソース線セレクタ
７： ソース線電圧供給用ＰチャネルＭＯＳＦＥＴ
８： ソース線電圧供給用ＮチャネルＭＯＳＦＥＴ
９： 共通ソース線電圧セレクタ
１０： メモリセルアレイ
１１： 電圧スイッチ回路
１２： 読み出し回路
１３： 制御回路
１４： アドレス線
１５： データ線
１６： 制御信号線
ＣＢＬ： ビット線コンタクト
ＣＳＬ： ソース線コンタクト
ＢＬ、ＢＬ１〜ＢＬｍ： ビット線
Ｍ１１〜Ｍｎｍ： メモリセル
ＳＬ、ＳＬ１〜ＳＬｍ： ソース線
ＳＬｃ、ＳＬｂ、ＳＬｄ： 共通ソース線
ＳＳｓ１〜ｓｍ、ＳＳｐ１〜ＳＳｐｍ： ソース線選択線
ＳＳｓ、ＳＳｐ： 共通ソース線電圧選択線
Ｖｃｃ：電源電圧
Ｖｓｓ：接地電圧
Ｖｒ： 読み出し電圧
Ｖｐ： 書き込み動作用の供給電圧（第１電圧の絶対値）
Ｖｅ： 消去動作用の供給電圧（第２電圧の絶対値）
Ｖｗｒ：読み出し動作用の選択ワード線電圧
Ｖｗｐ：書き込み動作用の選択ワード線電圧
Ｖｗｅ：消去動作用の選択ワード線電圧
ＷＬ、ＷＬ１〜ＷＬｎ： ワード線

Claims (11)

  1. 第１端子と第２端子を有する２端子構造の可変抵抗素子、及び第１端子と第２端子と制御端子を有する電気的に開閉可能なスイッチを含み、前記可変抵抗素子の第２端子と前記スイッチの第２端子が直列に接続されたメモリセルを行方向及び列方向に夫々複数配列し、同一行に配列した前記メモリセルの前記スイッチの制御端子を行方向に延伸する共通のワード線に接続し、同一列に配列した前記メモリセルの前記スイッチの第１端子を列方向に延伸する共通のビット線に接続し、前記メモリセルの前記可変抵抗素子の第１端子を行方向または列方向に延伸するソース線に接続してなるメモリセルアレイと、
    前記メモリセルアレイ内の書き換え対象の選択メモリセルに接続する前記ビット線と前記ソース線間に第１電圧を印加し、前記選択メモリセル内の前記スイッチの制御端子に接続する前記ワード線に第３電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に第１書き換え電圧を印加して、電気抵抗を第１状態から第２状態へ変化させる第１書き換え動作を行い、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記第１電圧と逆極性の第２電圧を印加し、前記選択メモリセル内の前記スイッチの制御端子に接続する前記ワード線に前記第３電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第１書き換え電圧と逆極性で絶対値の異なる第２書き換え電圧を印加して、電気抵抗を前記第２状態から前記第１状態へ変化させる第２書き換え動作を行う電圧供給手段と、を備え、
    前記可変抵抗素子が、前記第１書き換え電圧と前記第２書き換え電圧を両端に各別に印加することで電気抵抗が前記第１状態と前記第２状態の間で変化することによって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、
    前記スイッチが、前記制御端子に印加される電圧により、当該スイッチの前記第１端子と前記第２端子の間の導通及び非導通状態が変化する素子であり、
    前記電圧供給手段が、
    前記ソース線を駆動する駆動素子として、ソースまたはドレインの一方が第１電源電圧を示す第１電圧線に接続し、ゲートがソース線セレクタ回路に接続し、ソースまたはドレインの他方が前記ソース線に接続するエンハンスメント型のＮチャネルＭＯＳＦＥＴと、ソースまたはドレインの一方が前記第１電源電圧よりも高電圧の第２電源電圧を示す第２電圧線に接続し、ゲートが前記ソース線セレクタ回路に接続し、ソースまたはドレインの他方が前記ソース線に接続するエンハンスメント型のＰチャネルＭＯＳＦＥＴの両方を備え、
    前記第１書き換え動作時には、前記ビット線に前記第１電源電圧よりも高電圧である第１ビット線電圧を印加した状態の下、前記ソース線セレクタ回路によって前記ＮチャネルＭＯＳＦＥＴを導通するとともに前記ＰチャネルＭＯＳＦＥＴを非導通とすることで、前記可変抵抗素子の第１端子を基準として前記可変抵抗素子の第２端子が正極性となる前記第１書き換え電圧を前記可変抵抗素子の両端に印加し、前記第２書き換え動作時には、前記ビット線に前記第２電源電圧よりも低電圧である第２ビット線電圧を印加した状態の下、前記ソース線セレクタ回路によって前記ＰチャネルＭＯＳＦＥＴを導通するとともに前記ＮチャネルＭＯＳＦＥＴを非導通とすることで、前記可変抵抗素子の第２端子を基準として前記可変抵抗素子の第１端子が正極性となる前記第２書き換え電圧を前記可変抵抗素子の両端に印加することを特徴とする半導体記憶装置。
  2. 第１端子と第２端子を有する２端子構造の可変抵抗素子、及び第１端子と第２端子と制御端子を有する電気的に開閉可能なスイッチを含み、前記可変抵抗素子の第２端子と前記スイッチの第１端子が直列に接続されたメモリセルを行方向及び列方向に夫々複数配列し、同一行に配列した前記メモリセルの前記スイッチの制御端子を行方向に延伸する共通のワード線に接続し、同一列に配列した前記メモリセルの前記可変抵抗素子の第１端子を列方向に延伸する共通のビット線に接続し、前記メモリセルの前記スイッチの第２端子を行方向または列方向に延伸するソース線に接続してなるメモリセルアレイと、
    前記メモリセルアレイ内の書き換え対象の選択メモリセルに接続する前記ビット線と前記ソース線間に第１電圧を印加し、前記選択メモリセル内の前記スイッチの制御端子に接続する前記ワード線に第３電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に第１書き換え電圧を印加して、電気抵抗を第１状態から第２状態へ変化させる第１書き換え動作を行い、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記第１電圧と逆極性の第２電圧を印加し、前記選択メモリセル内の前記スイッチの制御端子に接続する前記ワード線に前記第３電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第１書き換え電圧と逆極性で絶対値の異なる第２書き換え電圧を印加して、電気抵抗を前記第２状態から前記第１状態へ変化させる第２書き換え動作を行う電圧供給手段と、を備え、
    前記可変抵抗素子が、前記第１書き換え電圧と前記第２書き換え電圧を両端に各別に印加することで電気抵抗が前記第１状態と前記第２状態の間で変化することによって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、
    前記スイッチが、前記制御端子に印加される電圧により、当該スイッチの前記第１端子と前記第２端子の間の導通及び非導通状態が変化する素子であり、
    前記電圧供給手段が、
    前記ソース線を駆動する駆動素子として、ソースまたはドレインの一方が第１電源電圧を示す第１電圧線に接続し、ゲートがソース線セレクタ回路に接続し、ソースまたはドレインの他方が前記ソース線に接続するエンハンスメント型のＮチャネルＭＯＳＦＥＴと、ソースまたはドレインの一方が前記第１電源電圧よりも高電圧の第２電源電圧を示す第２電圧線に接続し、ゲートが前記ソース線セレクタ回路に接続し、ソースまたはドレインの他方が前記ソース線に接続するエンハンスメント型のＰチャネルＭＯＳＦＥＴの両方を備え、
    前記第１書き換え動作時には、前記ビット線に前記第２電源電圧よりも低電圧である第２ビット線電圧を印加した状態の下、前記ソース線セレクタ回路によって前記ＰチャネルＭＯＳＦＥＴを導通するとともに前記ＮチャネルＭＯＳＦＥＴを非導通とすることで、前記可変抵抗素子の第１端子を基準として前記可変抵抗素子の第２端子が正極性となる前記第１書き換え電圧を前記可変抵抗素子の両端に印加し、前記第２書き換え動作時には、前記ビット線に前記第１電源電圧よりも高電圧である第１ビット線電圧を印加した状態の下、前記ソース線セレクタ回路によって前記ＮチャネルＭＯＳＦＥＴを導通するとともに前記ＰチャネルＭＯＳＦＥＴを非導通とすることで、前記可変抵抗素子の第２端子を基準として前記可変抵抗素子の第１端子が正極性となる前記第２書き換え電圧を前記可変抵抗素子の両端に印加することを特徴とする半導体記憶装置。
  3. 前記スイッチが選択トランジスタで構成されており、前記スイッチの第１端子及び第２端子はソース及びドレインの一方と他方であり、前記スイッチの制御端子はゲートであることを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記第１電圧と前記第２電圧の各絶対値が同電圧であることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
  5. 前記第１ビット線電圧または前記第２電源電圧の少なくとも何れか一方が、前記第３電圧と同電圧であることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
  6. 前記第３電圧が、前記第１ビット線電圧または前記第２電源電圧の少なくとも何れか一方よりも高電圧であることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
  7. 前記第１電源電圧並びに前記第２ビット線電圧が接地電圧であることを特徴とする請求項１〜６のいずれか１項に記載の半導体記憶装置。
  8. 前記第１ビット線電圧と前記第２電源電圧とが同電圧であることを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
  9. 第１端子と第２端子を有する２端子構造の可変抵抗素子、及び第１端子と第２端子と制御端子を有する電気的に開閉可能なスイッチを含み、前記可変抵抗素子の第２端子と前記スイッチの第２端子が直列に接続されたメモリセルを行方向及び列方向に夫々複数配列し、同一行に配列した前記メモリセルの前記スイッチの制御端子を行方向に延伸する共通のワード線に接続し、同一列に配列した前記メモリセルの前記スイッチの第１端子を列方向に延伸する共通のビット線に接続し、前記メモリセルの前記可変抵抗素子の第１端子を行方向または列方向に延伸するソース線に接続してなるメモリセルアレイと、
    ソースまたはドレインの一方が第１電源電圧を示す第１電圧線に接続し、ゲートがソース線セレクタ回路に接続し、ソースまたはドレインの他方が前記ソース線に接続するエンハンスメント型のＮチャネルＭＯＳＦＥＴと、ソースまたはドレインの一方が前記第１電源電圧よりも高電圧の第２電圧線に接続し、ゲートが前記ソース線セレクタ回路に接続し、ソースまたはドレインの他方が前記ソース線に接続するエンハンスメント型のＰチャネルＭＯＳＦＥＴの両方を備えてなるソース線駆動素子と、を有する半導体記憶装置の駆動方法であって、
    前記メモリセルアレイ内の書き換え対象の選択メモリセル内の前記可変抵抗素子の電気抵抗を第１状態から第２状態へ変化させる第１書き換え動作を行うに際しては、前記ビット線に前記第１電源電圧よりも高電圧の第１ビット線電圧を印加し、前記ワード線にワード線電圧を印加した状態の下、前記ソース線セレクタ回路によって前記ＮチャネルＭＯＳＦＥＴを導通するとともに前記ＰチャネルＭＯＳＦＥＴを非導通とすることで、前記可変抵抗素子の第１端子を基準として前記可変抵抗素子の第２端子が正極性を示す第１書き換え電圧を前記可変抵抗素子の両端に印加し、
    前記選択メモリセル内の前記可変抵抗素子の電気抵抗を前記第２状態から前記第１状態へ変化させる第２書き換え動作を行うに際しては、前記ビット線に前記第２電源電圧よりも低電圧の第２ビット線電圧を印加し、前記ワード線に前記ワード線電圧を印加した状態の下、前記ソース線セレクタ回路によって前記ＰチャネルＭＯＳＦＥＴを導通するとともに前記ＮチャネルＭＯＳＦＥＴを非導通とすることで、前記第１書き換え電圧と絶対値が異なり、前記可変抵抗素子の第２端子を基準として前記可変抵抗素子の第１端子が正極性を示す第２書き換え電圧を前記可変抵抗素子の両端に印加することを特徴とする半導体記憶装置の駆動方法。
  10. 第１端子と第２端子を有する２端子構造の可変抵抗素子、及び第１端子と第２端子と制御端子を有する電気的に開閉可能なスイッチを含み、前記可変抵抗素子の第２端子と前記スイッチの第１端子が直列に接続されたメモリセルを行方向及び列方向に夫々複数配列し、同一行に配列した前記メモリセルの前記スイッチの制御端子を行方向に延伸する共通のワード線に接続し、同一列に配列した前記メモリセルの前記可変抵抗素子の第１端子を列方向に延伸する共通のビット線に接続し、前記メモリセルの前記スイッチの第２端子を行方向または列方向に延伸するソース線に接続してなるメモリセルアレイと、
    ソースまたはドレインの一方が第１電源電圧を示す第１電圧線に接続し、ゲートがソース線セレクタ回路に接続し、ソースまたはドレインの他方が前記ソース線に接続するエンハンスメント型のＮチャネルＭＯＳＦＥＴと、ソースまたはドレインの一方が前記第１電源電圧よりも高電圧の第２電源電圧を示す第２電圧線に接続し、ゲートが前記ソース線セレクタ回路に接続し、ソースまたはドレインの他方が前記ソース線に接続するエンハンスメント型のＰチャネルＭＯＳＦＥＴの両方を備えてなるソース線駆動素子と、を有する半導体記憶装置の駆動方法であって、
    前記メモリセルアレイ内の書き換え対象の選択メモリセル内の前記可変抵抗素子の電気抵抗を第１状態から第２状態へ変化させる第１書き換え動作を行うに際しては、前記ビット線に前記第２電源電圧よりも低電圧の第２ビット線電圧を印加し、前記ワード線に前記ワード線電圧を印加した状態の下、前記ソース線セレクタ回路によって前記ＰチャネルＭＯＳＦＥＴを導通するとともに前記ＮチャネルＭＯＳＦＥＴを非導通とすることで、前記可変抵抗素子の第１端子を基準として前記可変抵抗素子の第２端子が正極性を示す第１書き換え電圧を前記可変抵抗素子の両端に印加し、
    前記選択メモリセル内の前記可変抵抗素子の電気抵抗を前記第２状態から前記第１状態へ変化させる第２書き換え動作を行うに際しては、前記ビット線に前記第１電源電圧よりも高電圧の第１ビット線電圧を印加し、前記ワード線にワード線電圧を印加した状態の下、前記ソース線セレクタ回路によって前記ＮチャネルＭＯＳＦＥＴを導通するとともに前記ＰチャネルＭＯＳＦＥＴを非導通とすることで、前記第１書き換え電圧と絶対値が異なり、前記可変抵抗素子の第２端子を基準として前記可変抵抗素子の第１端子が正極性を示す第２書き換え電圧を前記可変抵抗素子の両端に印加することを特徴とする半導体記憶装置の駆動方法。
  11. 前記スイッチが選択トランジスタで構成されており、前記スイッチの第１端子及び第２端子はソースまたはドレインのいずれかであり、前記スイッチの制御端子はゲートであることを特徴とする請求項９または１０に記載の半導体記憶装置の駆動方法。
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