JP2006032867A - 記憶素子及びその駆動方法 - Google Patents

Abstract

【課題】 記憶データの内容の判別が容易にできると共に、消費電力を低減することが可能な構成の記憶素子を提供する。
【解決手段】 一方の電極１と他方の電極２との間に異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子１１，１２を備え、２つの可変抵抗素子１１，１２において、一方の電極１を接続して共通端子Ｚとし、他方の電極２を独立させて端子Ｘ，Ｙを設けて、合計３端子Ｘ，Ｙ，Ｚとしてメモリセルを形成した記憶素子１０を構成する。
【選択図】 図１

Description

本発明は、記憶素子及びその駆動方法に係わり、不揮発性メモリに用いて好適なものである。

次世代の大容量半導体メモリの候補として、可逆的に抵抗値が変化する可変抵抗素子を用いて構成した不揮発性メモリの研究が進んでいる。

一方、不揮発性デバイスを使って論理回路を構成することにより、電源を切っても情報が失われない回路や、別チップになったＲＡＭとのデータ転送を必要としない回路を実現するために、ロジック・イン・メモリと呼ばれる構成の研究が進められている（例えば、非特許文献１参照）。
そして、不揮発性デバイスとして、例えば、フローティング・ゲートのＭＯＳトランジスタ、強誘電体デバイス、ＴＭＲデバイス等を用いたものが提案されている。

木村、羽生、亀山、藤森、中村、高須「強誘電体デバイスを用いたロジックインメモリＶＬＳＩの構成」、電子情報通信学会論文誌 Ｃ，Ｖｏｌ．Ｊ８６−Ｃ，Ｎｏ．８，２００３年８月，ｐ．８８６−８９３

ところで、本出願人は、先に、上述した各種の不揮発デバイスよりも優れた特性を持ちうる、不揮発性の可変抵抗素子を提案している。

この可変抵抗素子の膜構成は、例えば、図９Ａの断面図に示すように、２つの電極１０１，１０２の間に導体膜１０３と絶縁体膜１０４を持つ膜構成になっている。導体膜１０３から絶縁体膜１０４に向かって電流Ｉが流れるように電圧をかけると、可変抵抗素子１０５が低抵抗に変化してデータが書き込まれ、絶縁体膜１０４から導体膜１０３に向かって電流が流れるように電圧をかけると可変抵抗素子１０５が高抵抗に変化してデータが消去される。
また、この可変抵抗素子１０５は、例えば、図９Ｂに示すように、一般の可変抵抗器の回路記号と同様の回路記号で記載すると共に、矢印の向きを図９Ａに示す書き込み時の電流Ｉの向きと等しくなるように決めている。

しかしながら、不揮発性デバイスとして、この不揮発性の可変抵抗素子を用いて、前述したロジック・イン・メモリを実現しようとすると、次のような問題点を生じると考えられる。
（１）記憶されたデータを破壊しないように読み出し電圧を設定すると、負荷抵抗との間で電位が分割されるため、記憶データの内容に対応する電位の変化がとても小さくなってしまう。これにより、記憶データの内容の判別が難しくなる。
（２）低抵抗となった素子に対して読み出し電圧を加えると、大きな電流が流れるので、消費電力が大きくなってしまう。

まず、上述の（１）の問題点を説明するために、図１０Ａ〜図１０Ｄに可変抵抗素子の電位の変化を示す。
図１０Ａ及び図１０Ｂは、可変抵抗素子ＶＲと１個の選択用のＭＯＳトランジスタＴｒとを接続した構成であり、図１０Ｃ及び図１０Ｄは、可変抵抗素子ＶＲの両側にそれぞれ選択用のＭＯＳトランジスタＴｒ１，Ｔｒ２を接続し合計２個接続した構成である。ここでは、説明を簡単にするために、可変抵抗素子ＶＲが高抵抗のときには１００ｋΩで、低抵抗のときには１ｋΩの各抵抗値であるものとしている。また、選択用のＭＯＳトランジスタＴｒ，Ｔｒ１，Ｔｒ２には適切なゲート電圧が与えられ、オン抵抗が１ｋΩであるものとしている。これらは、必ずしも正しくはないが、概ね妥当な値である。

ここで、記憶されたデータを破壊しない大きさの読み出し電圧として、０．３Ｖを与えてみた場合を考える。
図１０Ａ及び図１０Ｂに示すＭＯＳトランジスタＴｒが１個の場合には、可変抵抗素子ＶＲが高抵抗状態（１００ｋΩ）のときには、与えた電圧がほとんど可変抵抗素子ＶＲにかかるため、センス端子で得られる電位Ｖｚは、読み出し電圧そのままの０．３Ｖとなる。一方、可変抵抗素子ＶＲが低抵抗状態（１ｋΩ）のときには、ＭＯＳトランジスタＴｒのオン抵抗と可変抵抗素子ＶＲとの間で１／２ずつに分圧されるため、センス端子で得られる電位Ｖｚが０．１５Ｖになってしまう。
このため、記憶されたデータの内容に対応する電位の変化（電位差）は、０．３−０．１５＝０．１５Ｖしか得られない。この電位差０．１５Ｖでは、図示しない次の段のＭＯＳトランジスタをオン／オフするにしても、センス・アンプで増幅するにしても、安定に動作しない可能性が高い。

実際には、可変抵抗素子が半選択状態にならないようにするために、また共通電位から分離してノイズから守るために、図１０Ｃ及び図１０Ｄに示す、可変抵抗素子ＶＲの両側を選択用のＭＯＳトランジスタＴｒ１，Ｔｒ２で挟み込んだ構成とすることが望ましい。
しかしながら、このＭＯＳトランジスタＴｒ１，Ｔｒ２が２個の場合には、可変抵抗素子ＶＲが低抵抗状態（１ｋΩ）のときには、ＭＯＳトランジスタＴｒ１，Ｔｒ２のＯＮ抵抗との間で１／３に分圧されるため、高抵抗状態（１００ｋΩ）との電位差が０．１Ｖになってしまう。図１０Ｃの構成では、センス端子の電位Ｖｚが０．２Ｖと０．３Ｖになっており、図１０Ｄの構成では、センス端子の電位Ｖｚが０．１Ｖと０Ｖになっている。
従って、ＭＯＳトランジスタが１個の場合よりも、次の段の回路を安定に駆動することがさらに困難になる。

次に、上述した（２）の問題点に関しても、図１０を例に説明すると、可変抵抗素子ＶＲが低抵抗状態（１ｋΩ）のときに流れる電流は、ＭＯＳトランジスタが１個の場合（図１０Ａ及び図１０Ｂ）は１５０μＡ、ＭＯＳトランジスタが２個の場合（図１０Ｃ及び図１０Ｄ）は１００μＡとなり、この可変抵抗素子ＶＲを何千や何万と用いて大規模な回路を構成した場合には、大きな消費電力になってしまう。

従って、この不揮発性の可変抵抗素子ＶＲを前述したロジック・イン・メモリに用いるためには、記憶データの内容の判別が容易にできると共に、消費電力が小さくなるように構成することが必要になる。

上述した問題の解決のために、本発明においては、記憶データの内容の判別が容易にできると共に、消費電力を低減することが可能な構成の記憶素子及びその駆動方法を提供するものである。

本発明の記憶素子は、一方の電極と他方の電極との間に異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、２つの可変抵抗素子の各素子の一方の電極を接続して共通端子とし、２つの可変抵抗素子の各素子の他方の電極を独立させてそれぞれ端子を設けて、合計３端子としてメモリセルを構成したものである。

本発明の記憶素子の駆動方法は、一方の電極と他方の電極との間に異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、２つの可変抵抗素子の各素子の一方の電極を接続して共通端子とし、２つの可変抵抗素子の各素子の他方の電極を独立させてそれぞれ端子を設けて、合計３端子としてメモリセルを構成した記憶素子を駆動する方法であって、可変抵抗素子は、高抵抗状態と低抵抗状態との間で可逆的に変化するときにそれぞれ電圧の閾値を有し、記憶素子の両端の端子に電圧の閾値よりも大きい電圧を印加することにより、情報の記録・消去を行い、記憶素子の両端の端子に電圧の閾値よりも小さい電圧を印加することにより、記憶素子に記録された情報を読み出すものである。

上述の本発明の記憶素子の構成によれば、２つの可変抵抗素子の各素子の一方の電極を接続して共通端子とし、２つの可変抵抗素子の各素子の他方の電極を独立させてそれぞれ端子を設けて、合計３端子としてメモリセルを構成したことにより、一方の電極が共通端子であるので、これら２つの可変抵抗素子を相補的に動作させて、情報の記録を行うことが可能になる。

即ち、一方の電極が共通端子であるので、２つの可変抵抗素子の他方の電極の間に２つの可変抵抗素子が直列に接続されることになる。そして、これら他方の電極間に電圧を印加すると、その電圧が２つの可変抵抗素子の一方の可変抵抗素子に対しては高抵抗状態から低抵抗状態に変化させるように作用し、他方の可変抵抗素子に対しては低抵抗状態から高抵抗状態に変化させるように作用する。これにより、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させ、その変化した後の状態を安定して保持することができる。
また、他方の電極間に上述した電圧と逆極性の電圧を印加すると、一方の可変抵抗素子を高抵抗状態に、他方の可変抵抗素子を低抵抗状態に、それぞれ変化させて、これにより、第１の可変抵抗素子及び第２の可変抵抗素子の抵抗状態の組み合わせを変えて、情報を書き換えることができる。
これを利用して、第１の可変抵抗素子及び第２の可変抵抗素子の抵抗状態の組み合わせが、高抵抗状態・低抵抗状態である場合と、低抵抗状態・高抵抗状態である場合とにより、例えば「１」と「０」の２つの情報を各メモリセルに記憶することが可能になる。

さらに、２つの可変抵抗素子の抵抗状態が変化するときには、高抵抗状態だった可変抵抗素子が先に低抵抗状態に変化して、その後、低抵抗状態だった可変抵抗素子が高抵抗状態に変化するので、２つの可変抵抗素子が共に低抵抗状態となる中間状態を経由することになる。

そして、中間状態となる時間は短く、それ以外は２つの可変抵抗素子のうち一方が高抵抗状態にあるため、メモリセル全体の合成抵抗が大きくなり、メモリセルに流れる電流は小さい。これにより、情報の記録・消去や情報の読み出しの際に、メモリセルに電圧を印加して流れる電流を低減することができる。

さらに、第１の可変抵抗素子及び第２の可変抵抗素子の抵抗状態の組み合わせ、即ち情報の内容によって、共通端子の電位が大きく変化するため、情報の読み出し時に充分な電位差が得られる。

上述の本発明の記憶素子の駆動方法によれば、上記本発明の記憶素子を駆動する際に、可変抵抗素子が高抵抗状態と低抵抗状態との間で可逆的に変化するときにそれぞれ電圧の閾値を有する構成であり、記憶素子の両端の端子に電圧の閾値よりも大きい電圧を印加することにより、情報の記録・消去を行い、記憶素子の両端の端子に電圧の閾値よりも小さい電圧を印加することにより、記憶素子に記録された情報を読み出すので、情報の記録・消去の際には、第１の可変抵抗素子及び第２の可変抵抗素子の抵抗状態の組み合わせを容易に変化させて情報の記録・消去を行うことができ、情報の読み出しの際には、閾値よりも小さい電圧により、第１の可変抵抗素子及び第２の可変抵抗素子の抵抗状態の組み合わせを変化させることがなく、非破壊で情報を読み出すことができる。

また、上記本発明の記憶素子において、可変抵抗素子は、高抵抗状態と低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有する構成とすることも可能である。
このような構成としたときには、情報の読み出しの際に、電圧の閾値よりも小さい電圧を印加すれば、印加した電圧の極性に関わらず、第１の可変抵抗素子及び第２の可変抵抗素子の抵抗状態の組み合わせを変化させることがなく、非破壊で情報を読み出すことができる。

また、上記本発明の記憶素子において、可変抵抗素子は、一方の電極と他方の電極との間に導体膜と絶縁体膜が形成され、導体膜から絶縁体膜に向かって電流が流れるように電圧を印加すると高抵抗状態から低抵抗状態に変化し、絶縁体膜から導体膜に向かって電流が流れるように電圧を印加すると低抵抗状態から高抵抗状態に変化する特性を有し、導体膜側の電極を接続して共通端子としている構成とすることも可能である。
また、上記本発明の記憶素子において、可変抵抗素子は、一方の電極と他方の電極との間に導体膜と絶縁体膜が形成され、導体膜から絶縁体膜に向かって電流が流れるように電圧を印加すると高抵抗状態から低抵抗状態に変化し、絶縁体膜から導体膜に向かって電流が流れるように電圧を印加すると低抵抗状態から高抵抗状態に変化する特性を有し、絶縁体膜側の電極を接続して共通端子としている構成とすることも可能である。
これらの構成としたときには、可変抵抗素子が一方の電極と他方の電極との間に導体膜と絶縁体膜が形成され、導体膜から絶縁体膜に向かって電流が流れるように電圧を印加すると高抵抗状態から低抵抗状態に変化し、絶縁体膜から導体膜に向かって電流が流れるように電圧を印加すると低抵抗状態から高抵抗状態に変化する特性を有するので、可変抵抗素子の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。
そして、素子のサイズ依存性がなく、大きい信号が得られる。また、情報の記録を高速に行うことが可能になり、低電圧かる低電流で動作させることができる。

上述の本発明によれば、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させ、その変化した後の状態を安定して保持することができ、この動作を利用してメモリセルに情報を記憶することにより、メモリセルに安定して情報を記憶することができる。これにより、記憶素子に対して不揮発で情報を記憶することができる。
また、情報の記録・消去や情報の読み出しの際に、記憶素子に電圧を印加して流れる電流を低減することができるため、消費電力を小さくすることができる。
さらに、情報の読み出し時には、記憶された情報の内容により、充分な電位差が得られるため、情報の内容を容易に判別することができると共に、端子の電位を利用して次段の回路を容易に駆動することが可能になる。

従って、本発明によれば、上述の各効果を実現できることから、本発明の記憶素子をロジック・イン・メモリ等を構成するための基本素子として用いることができる。
そして、ロジック・イン・メモリを構成することにより、電源を切っても情報を失わない回路や、別チップになったＲＡＭとのデータ転送を必要としない回路を実現することが可能になる。

本発明の一実施の形態として、記憶素子の概略構成図を図１Ａ及び図１Ｂに示す。図１Ａは模式的な構成図を示しており、図１Ｂは回路構成図を示している。
この記憶素子１０は、図１Ａに示すように、いずれも不揮発性の、第１の可変抵抗素子１１及び第２の可変抵抗素子１２を有して成る。これらの可変抵抗素子１１，１２は、いずれも、電極１，２の間に導体膜３と絶縁体膜４を設けた膜構成となっている。
そして、２つの可変抵抗素子１１，１２において、導体膜３側の電極１を接続して共通端子Ｚとし、絶縁体膜４側の電極２をそれぞれＸ端子とＹ端子に接続することで、コンプリメンタリな３端子の記憶素子１０を構成している。回路記号では、図１Ｂに示すように、２つの可変抵抗素子１１，１２の矢印が互いに背を向けている。

第１及び第２の可変抵抗素子１１，１２を構成する導体膜３としては、例えば、Ｃｕ，Ａｇ，Ｚｎ等の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。
また、絶縁体膜４としては、例えば、アモルファスＧｄ_２Ｏ_３や、ＳｉＯ_２等の絶縁体が挙げられる。

具体的な膜構成としては、例えば、導体膜３としてＣｕＴｅ膜を膜厚２０ｎｍで形成し、その上に絶縁体膜４としてアモルファスＧｄ_２Ｏ_３膜を膜厚５ｎｍで形成する。

このような材料膜を用いた場合、導体膜３に含まれるＣｕ，Ａｇ，Ｚｎ等の金属元素が、イオン化して陰極側に引き寄せられる性質を有する。
従って、可変抵抗素子１１，１２の上下の電極１，２間に、絶縁体膜４側の電極２が低電位になるように電圧を加えると、金属元素のイオンが電極２に引き寄せられて、絶縁体膜４内に入っていく。そして、イオンが電極２まで到達すると、上下の電極１，２間が導通して抵抗値が下がることになる。
一方、可変抵抗素子１１，１２の上下の電極１，２間に、導体膜３側の電極１が低電位になるように電圧を加えると、金属元素がイオン化して電極１に引き寄せられて、絶縁体膜４から抜けていくため、上下の電極１，２間の絶縁性が増して、抵抗値が上がることになる。
このような変化を繰り返すことにより、可変抵抗素子１１，１２の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。

このような膜構成の可変抵抗素子１１，１２は、素子のサイズ依存性がなく、大きい信号を得ることができるため、スケーリングに強いという特長を有する。
また、抵抗変化によるデータ書き込み速度を例えば５ナノ秒程度と速くすることができ、また低電圧（例えば１Ｖ程度）かつ低電流（例えば２０μＡ程度）で動作させることができるという利点を有する。

また、本発明の他の実施の形態として、記憶素子の概略構成図を図２Ａ及び図２Ｂに示す。図２Ａは模式的な構成図を示しており、図２Ｂは回路構成図を示している。
この記憶素子２０は、図２Ａに示すように、図１Ａと同様の第１の可変抵抗素子１１及び第２の可変抵抗素子１２を有して成る。
そして、２つの可変抵抗素子１１，１２において、絶縁体膜４側の電極１を接続して共通端子Ｚとし、導体膜３側の電極２をそれぞれＸ端子とＹ端子に接続することで、コンプリメンタリな３端子の記憶素子２０を構成している。回路記号では、図２Ｂに示すように、２つの可変抵抗素子１１，１２の矢印が向かい合っている。

次に、図２に示した実施の形態の記憶素子２０の構成における、具体的な動作を説明する。
まず、この記憶素子２０がとり得る４つの状態を、図３Ａ〜図３Ｄに示す。
そして、図３Ａに示すように、端子Ｘと接続されている第１の可変抵抗素子１１が低抵抗（例えば１ｋΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が高抵抗（例えば１００ｋΩ）である状態を「Ｓ＝１状態」と定義し、図３Ｂに示すように、端子Ｘと接続されている第１の可変抵抗素子１１が高抵抗（例えば１００ｋΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が低抵抗（例えば１ｋΩ）である状態を「Ｓ＝０状態」と定義することにする。
さらに、図３Ｃに示すように、２つの可変抵抗素子１１，１２が共に低抵抗になっている状態を「中間状態」と呼び、図３Ｄに示すように、２つの可変抵抗素子１１，１２が共に高抵抗になっている状態を「禁止状態」と呼ぶことにする。

なお、図１に示した実施の形態の記憶素子１０の構成を用いる場合も、可変抵抗素子１１，１２の矢印の向きが、図３Ａ〜図３Ｄとは反対の向きに入れ替わるだけで、動作的には全く同じである。

続いて、記憶素子２０にデータを書き込むために、端子ＸとＹに書き込みのための電圧Ｖｘ，Ｖｙを与えた場合の動作を説明する状態推移図を図４に示す。そして、図４の状態遷移図を補足するために、図３Ａ〜図３Ｄに示した各状態における電圧配分例を図５及び図６に示す。
図４では、各状態の円内に可変抵抗素子１１，１２の抵抗値として（第１の可変抵抗素子１１の抵抗値／第２の可変抵抗素子１２の抵抗値）を記載し、各状態の推移を矢印で示し、この矢印に対してそれぞれ記憶素子２０の各端子Ｘ，Ｙ，Ｚに印加される電圧として｛Ｖｘ，Ｖｙ｝／Ｖｚを記載している。
図５及び図６は、記憶素子２０の両端Ｘ、Ｙに、それぞれ選択用のＭＯＳトランジスタＴｒ１，Ｔｒ２を接続した場合を示している。これら図５及び図６では、説明を簡単にするために、可変抵抗素子１１，１２が高抵抗のときには１００ｋΩで、低抵抗のときには１ｋΩの各抵抗値であるものとしている。また、選択用のＭＯＳトランジスタＴｒ１，Ｔｒ２には適切なゲート電圧が与えられ、オン抵抗が１ｋΩであるものとしている。これらは、必ずしも正しくはないが、概ね妥当な値である。

さらに、各可変抵抗素子１１，１２のデータ書き込み閾値をＶｗｒと定義し、データ消去閾値をＶｅｒと定義したときに、
０．３Ｖ＜Ｖｅｒ＜０．５Ｖ，０．３Ｖ＜Ｖｗｒ＜２．０Ｖ （１）
が成立するものと仮定する。ここで用いている数値も必ずしも正しくないが、概ね妥当な数値になっている。

まず、図４の上側の「Ｓ＝１状態」（１ｋΩ／１００ｋΩ）の場合、端子Ｘと接続されている第１の可変抵抗素子１１が低抵抗（１ｋΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が高抵抗（１００ｋΩ）である。この状態において、Ｖｘ＝２Ｖ，Ｖｙ＝０Ｖという電圧を与えると、端子Ｘから端子Ｙに電流が流れるが、図５Ａに示すように、これは低抵抗の第１の可変抵抗素子１１にとっても高抵抗の第２の可変抵抗素子１２にとっても安定な方向なので、Ｖｚ＝２．０Ｖになるだけである。従って、図４の「Ｓ＝１状態」を表す円の上の矢印（｛２，０｝／２）で示すように、各可変抵抗素子１１，１２の状態は変化しない。

次に、「Ｓ＝１状態」（１ｋΩ／１００ｋΩ）において、Ｖｘ＝０Ｖ，Ｖｙ＝２Ｖという電圧を与えると、端子Ｙから端子Ｘに電流が流れるが、第２の可変抵抗素子１２が高抵抗（１００ｋΩ）であるため、図５Ｂに示すように、端子Ｚの電位Ｖｚ＝０．０Ｖとなる。これにより、高抵抗の第２の可変抵抗素子１２に書き込み方向の電圧２Ｖが与えられるため、第２の可変抵抗素子１２が低抵抗（１ｋΩ）に変化して、図５Ｃに示すように、「Ｓ＝１状態」から「中間状態」に状態が推移する。従って、図４中上側の「Ｓ＝１状態」（１ｋΩ／１００ｋΩ）から、右側の中間状態（１ｋΩ／１ｋΩ）に推移する。

この中間状態（１ｋΩ／１ｋΩ）では、２つの可変抵抗素子１１，１２が両方とも低抵抗（１ｋΩ）であるため、図５Ｃに示すように、ＸＹ間の２Ｖの電圧が半分ずつ分圧されてＶｚ＝１．０Ｖになっており、第１の可変抵抗素子１１に１Ｖの電圧が消去方向にかかることになる。すると、第１の可変抵抗素子１１が高抵抗（１００ｋΩ）に変化して、図５Ｄに示すように、「Ｓ＝０状態」に状態が推移し、安定状態となってＶｚ＝０．０Ｖとなる。従って、図４中右側の中間状態（１ｋΩ／１ｋΩ）から、下側の「Ｓ＝０状態」（１００ｋΩ／１ｋΩ）に推移する。

同様に、図４の下側の「Ｓ＝０状態」（１００ｋΩ／１ｋΩ）の場合、端子Ｘと接続されている第１の可変抵抗素子１１が高抵抗（１００ｋΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が低抵抗（１ｋΩ）である。この状態において、Ｖｘ＝０Ｖ，Ｖｙ＝２Ｖという電圧を与えると、端子Ｙから端子Ｘに電流が流れるが、図５Ｄに示すように、これは低抵抗の第２の可変抵抗素子１２にとっても高抵抗の第１の可変抵抗素子１１にとっても安定な方向なので、Ｖｚ＝０Ｖになるだけである。従って、図４の「Ｓ＝０状態」を表す円の下の矢印（｛０，２｝／０）で示すように、各可変抵抗素子１１，１２の状態は変化しない。

次に、「Ｓ＝０状態」（１００ｋΩ／１ｋΩ）において、Ｖｘ＝２Ｖ，Ｖｙ＝０Ｖという電圧を与えると、端子Ｘから端子Ｙに電流が流れるが、第１の可変抵抗素子１１が高抵抗（１００ｋΩ）であるため、図６Ｅに示すように、端子Ｚの電位Ｖｚ＝０．０Ｖとなる。これにより、高抵抗の第１の可変抵抗素子１１に書き込み方向の電圧２Ｖが与えられるため、第１の可変抵抗素子１１が低抵抗（１ｋΩ）に変化して、図６Ｆに示すように、「Ｓ＝０状態」から「中間状態」に状態が推移する。従って、図４中下側の「Ｓ＝０状態」（１００ｋΩ／１ｋΩ）から、左側の中間状態（１ｋΩ／１ｋΩ）に推移する。

この中間状態（１ｋΩ／１ｋΩ）では、２つの可変抵抗素子１１，１２が両方とも低抵抗（１ｋΩ）であるため、図６Ｆに示すように、ＸＹ間の２Ｖの電圧が半分ずつに分圧されてＶｚ＝１．０Ｖになっており、第２の可変抵抗素子１２に０．５Ｖの電圧が消去方向にかかることになる。すると、第２の可変抵抗素子１２が高抵抗（１００ｋΩ）に変化して、図５Ａに示すように、「Ｓ＝１状態」に状態が推移し、安定状態となってＶｚ＝２．０Ｖとなる。従って、図４中左側の中間状態（１ｋΩ／１ｋΩ）から上側の「Ｓ＝１状態」（１ｋΩ／１００ｋΩ）に推移する。

このように、本実施の形態の記憶素子２０では、コンプリメンタリに接続されている２つの可変抵抗素子１１，１２が互いに高抵抗と低抵抗という異なる抵抗値であって、どちらの素子が低抵抗になっているかによって、記憶データが１であるか０であるかを区別する点に特徴がある。
また、データが書き換えられる場合には、１個の可変抵抗素子の書き込み及び消去の動作（図１０Ａ〜図１０Ｄ参照）とは異なり、不安定な「中間状態」を経てから安定な「Ｓ＝１状態」又は「Ｓ＝０状態」に推移する点に特徴がある。

このような書き換え動作を繰り返し行うためには、記憶素子２０に使用している不揮発性の可変抵抗素子１１，１２が、書き込み時の電圧の約１／４の電圧が逆方向に掛かることで消去される必要がある。
また、このようなデータの書き換え動作は、両側の端子Ｘ，Ｙに、可変抵抗素子１１，１２のデータ書き込み閾値Ｖｗｒより大きく、なおかつデータ消去閾値Ｖｅｒの４倍よりも大きい電圧を与えることによって実現することができる。
そして、これら２つの閾値Ｖｗｒ，Ｖｅｒよりも小さい読み出し電圧Ｖｒｄを与えたときの共通端子Ｚの電位Ｖｚを調べることによって、データを読み出すことができる。

さらに、図３Ｄに示した「禁止状態」、即ち２つの可変抵抗素子１１，１２がいずれも高抵抗である状態が、記憶素子２０の初期状態となる。この状態では、図６Ｇ又は図６Ｈに示すように、両側の端子Ｘ，Ｙに２Ｖの電位差を与えても、どちらの可変抵抗素子１１，１２も低抵抗にはならない。
このため、記憶素子２０の共通端子Ｚと両側の端子Ｘ，Ｙとの間にデータ書き込み閾値Ｖｗｒよりも大きい電圧を与えることによって、不揮発性の可変抵抗素子１１，１２を２つとも又は１つだけ低抵抗にするような操作（初期化）を行う必要がある。この操作を行うことにより、記憶素子２０が図４に示した状態推移サイクルの中に入り、データ書き込み及びデータ消去の動作が可能になる。

次に、記憶素子２０のデータを読み出す動作を説明する。また、記憶素子２０の各状態における読み出し時の電圧配分例を図７に示す。
図７では、説明を簡単にするために、可変抵抗素子１１，１２が高抵抗のときには１００ｋΩで、低抵抗のときには１ｋΩの各抵抗値であるものとしている。また、選択用のＭＯＳトランジスタＴｒ１，Ｔｒ２には適切なゲート電圧が与えられ、オン抵抗が１ｋΩであるものとしている。これらは、必ずしも正しくはないが、概ね妥当な値である。

そして、記憶素子２０に対して、読み出し電圧として、両側の端子Ｘ，Ｙ間に０．３Ｖを与えた場合を考える。この電圧は、可変抵抗素子１１，１２の書き込み閾値Ｖｗｒ及び消去閾値Ｖｅｒよりも小さいため、可変抵抗素子１１，１２の抵抗値は変化しない。
図７Ａに示すように、Ｓ＝１状態（１ｋΩ／１００ｋΩ）において、Ｖｘ＝０．３Ｖ，Ｖｙ＝０Ｖを与えると、端子Ｚの電位Ｖｚ＝０．３Ｖとなる。
図７Ｂに示すように、Ｓ＝１状態（１ｋΩ／１００ｋΩ）において、Ｖｘ＝０Ｖ，Ｖｙ＝０．３Ｖを与えると、端子Ｚの電位Ｖｚ＝０．０Ｖとなる。
図７Ｃに示すように、Ｓ＝０状態（１００ｋΩ／１ｋΩ）において、Ｖｘ＝０．３Ｖ，Ｖｙ＝０Ｖを与えると、端子Ｚの電位Ｖｚ＝０．０Ｖとなる。
図７Ｄに示すように、Ｓ＝０状態（１００ｋΩ／１ｋΩ）において、Ｖｘ＝０Ｖ，Ｖｙ＝０．３Ｖを与えると、端子Ｚの電位Ｖｚ＝０．３Ｖとなる。

従って、図７Ａと図７Ｃを、図７Ｂと図７Ｄを、それぞれ比較することにより、記憶データが１であるか０であるかによって生じるセンス端子Ｚの電位Ｖｚの電位差はいずれも０．３Ｖであり、Ｖｘ及びＶｙの電位差とほぼ等しくなることがわかる。
つまり、センス端子Ｚにおいて、図１０のように単体で可変抵抗素子ＶＲを用いた場合と比較して、３倍の電位差が得られることになり、次の段のＭＯＳトランジスタをＯＮ／ＯＦＦするにしても、センス・アンプで増幅するにしても、ずっと安定に動作させることが可能になることがわかる。

また、この記憶素子２０では、安定な２つの状態である「Ｓ＝１状態」と「Ｓ＝０状態」とにおいて、２つの可変抵抗素子１１，１２の合成抵抗は一定であり、ほぼ高抵抗の値と同じになる。
従って、上述の読み出し電圧を与えた場合に流れる電流は、わずか３μＡに過ぎず、図１０に示した単体で可変抵抗素子ＶＲを用いた場合と比較して、消費電力を大幅に削減することができる。

なお、データ書き換えの際に、「中間状態」では両方の可変抵抗素子１１，１２が低抵抗になっているため、７５μＡの電流が流れることになるが、この状態は不安定であり、ごく短い時間しか持続しないため、これによる消費電力の増加は問題にならない。

上述の各実施の形態の記憶素子１０，２０の構成によれば、２つの不揮発性の可変抵抗素子１１，１２を接続して、一方の電極１又は２を共通端子Ｚとして記憶素子１０，２０を構成しているので、２つの可変抵抗素子１１，１２を相補的に動作させて、情報の記録を行うことが可能になる。
即ち、２つの可変抵抗素子１１，１２の一方の電極が共通端子Ｚとなっているため、それぞれ独立したＸ端子とＹ端子との間で２つの可変抵抗素子１１，１２が直列に接続される。そして、Ｘ端子とＹ端子との間に電圧を印加すると、この電圧が、一方の可変抵抗素子に対しては高抵抗状態から低抵抗状態に変化させるように作用し、他方の可変抵抗素子に対しては低抵抗状態から高抵抗状態に変化させるように作用する。
これにより、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させると共に、その変化した後の状態を安定して保持することができる。
また、Ｘ端子とＹ端子との間に、上述した電圧と逆極性の電圧を印加すると、一方の可変抵抗素子を高抵抗状態に、他方の可変抵抗素子を低抵抗状態に、それぞれ変化させることができる。これにより、第１の可変抵抗素子及び第２の可変抵抗素子の抵抗状態の組み合わせを変えて、情報を書き換えることができる。

このことを利用して、可変抵抗素子１１と可変抵抗素子１２の抵抗状態の組み合わせにより、「Ｓ＝１状態」と「Ｓ＝０状態」との２つの情報を各メモリセルに記憶することが可能になる。
そして、変化した後の抵抗状態を安定して保持することができるため、メモリセルに安定して情報を記憶することができ、記憶素子１０，２０に対して不揮発で情報を記憶することができる。

さらに、２つの可変抵抗素子１１，１２の抵抗状態が変化する際に、共に低抵抗状態となる中間状態を経由するので、１つの可変抵抗素子のみでメモリセルを構成した場合とは、状態の変化のしかたが異なる。

そして、中間状態となる時間は短く、それ以外の時間は、２つの可変抵抗素子１１，１２のうち一方が高抵抗状態にあり、メモリセル全体の合成抵抗が大きくなることから、メモリセルに流れる電流は小さくなる。
これにより、情報の記録・消去や情報の読み出しの際に、メモリセルに電圧を印加して流れる電流を低減することができる。
従って、メモリセルに流れる電流を低減して、記憶素子の消費電力を低減することができる。

さらに、情報の内容（「１」と「０」）によって、共通端子Ｚの電位Ｖｚが大きく変化するため、情報の読み出し時に充分な電位差が得られる。
これにより、情報の内容を容易に判別することができると共に、共通端子Ｚの電位Ｖｚを利用して次段の回路（ＭＯＳトランジスタ等）を容易に駆動することが可能になる。

このため、上述の各実施の形態の記憶素子１０，２０は、電源を切っても情報を失わない回路や、別チップになったＲＡＭとのデータ転送を必要としない回路を実現するための、ロジック・イン・メモリ等を構成するための基本素子として用いることができる。

上述の各実施の形態の形態の記憶素子１０，２０を、多数マトリクス状に配置することにより、記憶装置を構成することができる。
そして、上述の各実施の形態の形態の記憶素子１０，２０を用いることにより、消費電力が小さい記憶装置を構成することができる。

続いて、本発明のさらに他の実施の形態として、記憶素子の概略構成図を図８Ａに示すように、可変抵抗素子が２つの電極に対応して分離されていないような構成を考えることができる。
この記憶素子３０は、図８Ａに示すように、下側の電極２１と上側の電極２２との間に、導体膜２３と絶縁体膜２４が設けられ、さらに、上側の電極２２が図中左右２箇所に分かれて形成されている。
また、左右それぞれの電極２２に端子Ｘと端子Ｙが接続され、図８Ａの破線の左側が第１の可変抵抗素子１１となり、破線の右側が第２の可変抵抗素子１２となっている。
即ち、第１の可変抵抗素子１１及び第２の可変抵抗素子１２において、下側の電極２１・導体膜２３・絶縁体膜２４が共通に形成されており、上側の電極２２だけが別々に形成されている。

この記憶素子３０の回路構成図を図８Ｂに示す。図８Ｂに示すように、図１Ｂに示した先の実施の形態の記憶素子１０と全く同じ回路構成になっている。
この構成の記憶素子３０においても、抵抗値は電極２１，２２間の最も電流が流れやすい経路によって決定されるので、データの書き換え及び消去の動作は先の各実施の形態の記憶素子１０，２０と全く同じになる。
この記憶素子３０においては、電流経路が絶縁体膜２４内で短絡することがないように、必要な間隔を開けて、左右の電極２２を形成する。

本実施の形態の記憶素子３０によれば、第１の可変抵抗素子１１及び第２の可変抵抗素子１２において、下側の電極２１・導体膜２３・絶縁体膜２４が共通に形成されており、上側の電極２２だけが別々に形成されていることにより、別々に形成されている上側の電極２２によって、第１の可変抵抗素子１１と第２の可変抵抗素子１２とでそれぞれ別々に電流の経路が形成される。
従って、記憶素子３０の等価回路図は、図８Ｂに示すように、第１の可変抵抗素子１１と第２の可変抵抗素子１２がコンプリメンタリ（相補的）に配置されることから、先の各実施の形態の記憶素子１０，２０と同様に、一方の可変抵抗素子を高抵抗状態、他方の可変抵抗素子を低抵抗状態として、第１の可変抵抗素子１１及び第２の可変抵抗素子１２の抵抗状態の組み合わせにより、メモリセルに「Ｓ＝１状態」と「Ｓ＝０状態」の各情報を記憶することができる。
そして、情報を安定して保持して不揮発で情報の記憶を行うことができると共に、記憶素子３０の消費電力を小さくすることができ、また読み出し時に情報の内容を容易に判別することや次段の回路を容易に駆動することができる。

また、本実施の形態の記憶素子３０によれば、下側の電極２１・導体膜２３・絶縁体膜２４が、第１の可変抵抗素子１１及び第２の可変抵抗素子１２で共通に形成されているため、記憶素子３０を製造する際に、これら各層２１，２３，２４のパターニングの加工が容易になる。

この他、例えば、絶縁体膜を下層にして、その上に導体膜を形成し、絶縁体膜を２つの可変抵抗素子に共通とする一方で、導体膜のパターンを２つの可変抵抗素子で分離した構成としてもよい。この構成の場合、絶縁体膜が共通に形成されているため、図８Ａに示した構成と同様に、記憶素子を製造する際に、絶縁体膜のパターニングの加工が容易になる利点を有する。また、この構成は、導体膜が分離されているので、等価回路図は図２Ｂと同じになる。

なお、可変抵抗素子１１，１２の書き込み閾値Ｖｗｒ及び消去閾値Ｖｅｒは、図１Ａ・図２Ａ・図８Ａにそれぞれ示した膜構成の場合、導体膜３又は絶縁体膜４の材料・膜組成や膜厚等を選定することによって、閾値の大きさを制御することが可能である。

ところで、可変抵抗素子１１，１２の書き込み閾値Ｖｗｒと消去閾値Ｖｅｒのうち、少なくとも一方の閾値電圧が０Ｖもしくは０Ｖに近い電圧、即ち絶対値が小さい電圧である場合には、読み出し時にデータが破壊されないように、読み出し時のＸ端子の電位ＶｘとＹ端子の電位Ｖｙとを制御する必要がある。

一方、上述の電圧の閾値Ｖｗｒ，Ｗｅｒを有する場合には、電圧の閾値Ｖｗｒ，Ｖｅｒよりも小さい電圧を印加すれば、印加した電圧の極性に関わらず、非破壊でデータを読み出すことができる。

上述の各実施の形態では、記憶素子１０，２０，３０を構成する可変抵抗素子１１，１２が、２つの電極間に導体膜及び絶縁体膜を設けた構成となっていたが、その他の構成としてもよい。
例えば、導体膜の代わりに半導体膜を用いたり、絶縁体膜の代わりに半導体膜や導体膜を用いたりしてもよく、積層順序が逆であったり、単層であってもよい。いずれの構成でも、可変抵抗素子が、電圧を印加することにより高抵抗状態と低抵抗状態との間で変化する特性であり、さらに抵抗状態が変化する電圧の閾値を有していればよい。

なお、可変抵抗素子の抵抗値や端子に印加する電圧の大きさ等は、上述の実施の形態に示した構成に限定されるものではなく、その他幅広い構成とすることができる。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

Ａ 本発明の一実施の形態の記憶素子の模式的構成図である。 Ｂ 図１Ａの記憶素子の回路構成図である。 Ａ 本発明の他の実施の形態の記憶素子の模式的構成図である。 Ｂ 図２Ａの記憶素子の回路構成図である。 Ａ〜Ｄ 図１Ａの記憶素子がとり得る状態を示す図である。 図１Ａの記憶素子に書き込み電圧を与えた場合の動作を説明する状態推移図である。 Ａ〜Ｄ 図３の各状態における電圧配分例を示す図である。 Ｅ〜Ｈ 図３の各状態における電圧配分例を示す図である。 Ａ〜Ｄ 図１Ａの記憶素子の各状態における読み出し時の電圧配分例を示す図である。 Ａ 本発明のさらに他の実施の形態の記憶素子の模式的構成図である。 Ｂ 図８Ａの記憶素子の回路構成図である。 Ａ 可変抵抗素子の膜構成を示す断面図である。 Ｂ 図９Ａの可変抵抗素子の回路記号を示す図である。 可変抵抗素子の電位の変化を示す図である。 Ａ、Ｂ 可変抵抗素子に１個ＭＯＳトランジスタを接続した構成の場合である。 Ｃ、Ｄ 可変抵抗素子に２個ＭＯＳトランジスタを接続した構成の場合である。

符号の説明

１，２，２１，２２ 電極、３，２３ 導体膜、４，２４ 絶縁体膜、１０，２０，３０ 記憶素子、１１ 第１の可変抵抗素子、１２ 第２の可変抵抗素子、Ｔｒ１，Ｔｒ２ ＭＯＳトランジスタ

Claims (5)

1. 一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
   ２つの前記可変抵抗素子の各素子の前記一方の電極を接続して共通端子とし、
   ２つの前記可変抵抗素子の各素子の前記他方の電極を独立させてそれぞれ端子を設けて、合計３端子としてメモリセルを構成した
   ことを特徴とする記憶素子。
2. 前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有することを特徴とする請求項１に記載の記憶素子。
3. 前記可変抵抗素子は、前記一方の電極と前記他方の電極との間に、導体膜と絶縁体膜が形成され、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、前記導体膜側の電極を接続して前記共通端子としていることを特徴とする請求項１に記載の記憶素子。
4. 前記可変抵抗素子は、前記一方の電極と前記他方の電極との間に、導体膜と絶縁体膜が形成され、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、前記絶縁体膜側の電極を接続して前記共通端子としていることを特徴とする請求項１に記載の記憶素子。
5. 一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
   ２つの前記可変抵抗素子の各素子の前記一方の電極を接続して共通端子とし、
   ２つの前記可変抵抗素子の各素子の前記他方の電極を独立させてそれぞれ端子を設けて、合計３端子としてメモリセルを構成した記憶素子を駆動する方法であって、
   前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、
   前記記憶素子の両端の端子に、前記電圧の閾値よりも大きい電圧を印加することにより、情報の記録・消去を行い、
   前記記憶素子の両端の端子に、前記電圧の閾値よりも小さい電圧を印加することにより、記憶素子に記録された情報を読み出す
   ことを特徴とする記憶素子の駆動方法。

Images