JP4483540B2 - 記憶装置 - Google Patents
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Description
本発明は、メモリ素子に記憶されたデータを読み出すことが可能な記憶装置に関する。
従来、半導体素子を利用した記憶装置としては、単純な構造であるがリフレッシュを必要とするＤＲＡＭ（Dynamic Random Access Memory）や、強誘電物質を用いて不揮発性メモリとして利用可能なＦｅＲＡＭ（Ferroelectric Random Access Memory）が使用されていた。
さらに近年では、ＭＲＡＭ（Magnetic Random Access Memory）等の、抵抗値の大小によってデータを保持する半導体記憶装置の開発が活発に行われている（例えば、非特許文献１）。
さらに近年では、ＭＲＡＭ（Magnetic Random Access Memory）等の、抵抗値の大小によってデータを保持する半導体記憶装置の開発が活発に行われている（例えば、非特許文献１）。
「そしてすべてのメモリは不揮発性になる。」，「日経エレクトロニクス」，２００１年２月１２日号，ｎｏ．７８９，日経ＢＰ社，ｐｐ．１５１−１７７
しかし、上記ＭＲＡＭでは、ＴＭＲ（Tunneling Magneto Resistive）素子に代表される抵抗のみでメモリ素子を構成した場合に、漏れ電流によって消費電流が増大し、さらに、データ検知が困難になるという問題があり、抵抗とトランジスタを組み合わせてメモリセルを構成する必要がある。
ここで、図１２に示すように、抵抗のみでメモリセルを構成して、所謂クロスポイント型或いは単純マトリックス型と呼ばれる、メモリアレイいわゆる記憶装置を構成し、このメモリアレイのうち中央のメモリ素子１３０からデータを読み出す場合の漏れ電流を検討する。
この例の３×３クロスポイント型の記憶装置の場合は、第２ワード線Ｗ１に電圧を印加し、メモリ素子１３０と第２ビット線Ｂ１で表される真の電流経路１３２に流れる真の電流Ｉｔを判別する。しかし、上記真の電流経路以外の他の電流経路１３４を通って余分な電流Ｉｏ（＝Ｉｏ’＋Ｉｏ”）が加わる。従って測定する電流Ｉは、真の電流Ｉｔと余分な電流Ｉｏを足し合わせた値となるため理想値とはならない。この余分な電流Ｉｏにより消費電力も増大する。さらに、このような他の電流経路１３４を通る余分な電流Ｉｏは、メモリ素子１３０以外のメモリ素子の抵抗値に依存して変化する。したがって、測定する電流Ｉは、理想値にならないだけでなく、他の抵抗に依存してばらつきを有することになる。
この例の３×３クロスポイント型の記憶装置の場合は、第２ワード線Ｗ１に電圧を印加し、メモリ素子１３０と第２ビット線Ｂ１で表される真の電流経路１３２に流れる真の電流Ｉｔを判別する。しかし、上記真の電流経路以外の他の電流経路１３４を通って余分な電流Ｉｏ（＝Ｉｏ’＋Ｉｏ”）が加わる。従って測定する電流Ｉは、真の電流Ｉｔと余分な電流Ｉｏを足し合わせた値となるため理想値とはならない。この余分な電流Ｉｏにより消費電力も増大する。さらに、このような他の電流経路１３４を通る余分な電流Ｉｏは、メモリ素子１３０以外のメモリ素子の抵抗値に依存して変化する。したがって、測定する電流Ｉは、理想値にならないだけでなく、他の抵抗に依存してばらつきを有することになる。
一方、抵抗とトランジスタを組み合わせてメモリセルを構成すると、各メモリセルにトランジスタを設ける分、メモリセルが大きくなってしまう。このため、メモリセルを縮小化（シュリンク）して高密度に集積することが難しくなる。
本発明は、上述の点に鑑み、トランジスタを有することなく、主に抵抗成分を利用したメモリ素子によりメモリセルを構成して、低消費電力動作及び、高精度なデータの読み出しを可能とし、安価かつ小型に形成することが可能な記憶装置を提供するものである。
本発明の記憶装置は、マトリックス状に配列されたメモリ素子にデータが記憶され、アドレス指定することで前記データを読み出すことが可能な記憶装置であって、前記配列の行方向に配された複数のワード線と、前記ワード線と交差し、前記配列の列方向に配された複数のビット線と、前記ワード線と前記ビット線が交差する各領域において、前記ワード線と前記ビット線とを各々橋渡しするように接続され、前記メモリ素子として機能する複数のメモリセルとが設けられ、前記メモリ素子は、一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、前記可変抵抗素子は、前記一方の電極と前記他方の電極との間に、Ｃｕ，Ａｇ，Ｚｎを含む導体膜と絶縁体膜が形成され、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、２つの前記可変抵抗素子の各素子の前記一方の電極を共通電極とし、２つの前記可変抵抗素子の各素子の前記他方の電極を独立させてそれぞれ端子を設けて、合計２端子とした、コンプリメンタリな２端子の前記メモリ素子によって、メモリセルを構成することを特徴とする。
本発明の記憶装置では、マトリックス状に配列されたメモリ素子にデータが記憶され、アドレス指定することで前記データを読み出すことが可能な記憶装置であって、前記配列の行方向に配された複数のワード線と、前記ワード線と交差し、前記配列の列方向に配された複数のビット線と、前記ワード線と前記ビット線が交差する各領域において、前記ワード線と前記ビット線とを各々橋渡しするように接続され、前記メモリ素子として機能する複数のメモリセルとが設けられ、そのメモリ素子として２つの可変抵抗素子の各素子の一方の電極を接続して共通電極とし、２つの可変抵抗素子の各素子の他方の電極を独立させてそれぞれ端子を設けて、合計２端子としたコンプリメンタリな２端子の前記メモリ素子によってメモリセルを構成したことにより、一方の電極が共通電極であるので、これら２つの可変抵抗素子を相補的に動作させて、情報の記録を行うことが可能になる。
これにより、能動素子であるトランジスタをメモリセルに設けることが不要になる。さらに、例えば２つの可変抵抗素子を積層して形成すれば、多数のメモリ素子を集積化した記憶装置を小さい面積に集積させることができる。また、非選択メモリ素子に流れる漏れ電流を抑制することができる。
これにより、能動素子であるトランジスタをメモリセルに設けることが不要になる。さらに、例えば２つの可変抵抗素子を積層して形成すれば、多数のメモリ素子を集積化した記憶装置を小さい面積に集積させることができる。また、非選択メモリ素子に流れる漏れ電流を抑制することができる。
即ち、一方の電極が共通電極であるので、２つの可変抵抗素子の他方の電極の間に２つの可変抵抗素子が直列に接続されることになる。そして、これら他方の電極間に電圧を印加すると、その電圧が２つの可変抵抗素子の一方の可変抵抗素子に対しては高抵抗状態から低抵抗状態に変化させるように作用し、他方の可変抵抗素子に対しては低抵抗状態から高抵抗状態に変化させるように作用する。これにより、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させ、その変化した後の状態を安定して保持することができる。
また、他方の電極間に上述した電圧と逆極性の電圧を印加すると、一方の可変抵抗素子を高抵抗状態に、他方の可変抵抗素子を低抵抗状態に、それぞれ変化させて、これにより、第１の可変抵抗素子及び第２の可変抵抗素子の抵抗状態の組み合わせを変えて、情報を書き換えることができる。
これを利用して、例えば「１」と「０」の２つの情報を各メモリセルに記憶することが可能になる。
また、他方の電極間に上述した電圧と逆極性の電圧を印加すると、一方の可変抵抗素子を高抵抗状態に、他方の可変抵抗素子を低抵抗状態に、それぞれ変化させて、これにより、第１の可変抵抗素子及び第２の可変抵抗素子の抵抗状態の組み合わせを変えて、情報を書き換えることができる。
これを利用して、例えば「１」と「０」の２つの情報を各メモリセルに記憶することが可能になる。
さらに、２つの可変抵抗素子の抵抗状態が変化するときには、高抵抗状態だった可変抵抗素子が先に低抵抗状態に変化して、その後、低抵抗状態だった可変抵抗素子が高抵抗状態に変化するので、２つの可変抵抗素子が共に低抵抗状態となる中間状態を経由することになる。
そして、中間状態となる時間は短く、それ以外は２つの可変抵抗素子のうち一方が高抵抗状態にあるため、メモリセル全体の合成抵抗が大きくなり、メモリセルに流れる電流は小さい。これにより、情報の記録・消去や情報の読み出しの際に、メモリセルに電圧を印加して流れる電流を低減することができる。したがって、（情報の読み出しの際に）非選択メモリ素子に流れる漏れ電流を抑制することができる。
本発明の記憶装置は、マトリックス状に配列されたメモリ素子にデータが記憶され、アドレス指定することで前記データを読み出すことが可能な記憶装置であって、前記配列の行方向に配された複数のワード線と、前記ワード線と交差し、前記配列の列方向に配された複数のビット線と、前記ワード線と前記ビット線が交差する各領域において、前記ワード線と前記ビット線とを各々橋渡しするように接続され、前記メモリ素子として機能する複数のメモリセルとが設けられ、前記メモリ素子は、一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、２つの前記可変抵抗素子からメモリ素子が形成され、前記可変抵抗素子は、各素子にそれぞれ形成された絶縁体膜と、前記２つの前記可変抵抗素子で共通して形成された、Ｃｕ，Ａｇ，Ｚｎを含む導体膜とによって構成され、前記可変抵抗素子は、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、前記絶縁体膜、２つの前記可変抵抗素子で共通して形成された前記導体膜、前記絶縁体膜の順で積層して、前記各可変抵抗素子の前記絶縁体膜側の両電極にそれぞれ端子を設けた、コンプリメンタリな２端子の前記メモリ素子によって、前記メモリセルを構成することを特徴とする。
本発明の記憶装置では、マトリックス状に配列されたメモリ素子にデータが記憶され、アドレス指定することで前記データを読み出すことが可能な記憶装置であって、前記配列の行方向に配された複数のワード線と、前記ワード線と交差し、前記配列の列方向に配された複数のビット線と、前記ワード線と前記ビット線が交差する各領域において、前記ワード線と前記ビット線とを各々橋渡しするように接続され、前記メモリ素子として機能する複数のメモリセルとが設けられ、そのメモリ素子として２つの可変抵抗素子からメモリ素子が形成され、前記可変抵抗素子は、各素子にそれぞれ形成された絶縁体膜と、前記２つの前記可変抵抗素子で共通して形成された導体膜とによって構成される構造とし、可変抵抗素子が、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有することから、相補的に動作させて、情報の記録を行うことが可能になる。
これにより、能動素子であるトランジスタをメモリセルに設けることが不要になる。そして、前記絶縁体膜、２つの前記可変抵抗素子で共通して形成された前記導体膜、前記絶縁体膜の順で積層して、前記各可変抵抗素子の前記絶縁体膜側の両電極にそれぞれ端子を設けた、コンプリメンタリな２端子の前記メモリ素子によって、メモリセルを構成することにより、２つの可変抵抗素子を積層して形成し、多数のメモリ素子を集積化した記憶装置を小さい面積に集積させることができる。また、非選択メモリ素子に流れる漏れ電流を抑制することができる。
これにより、能動素子であるトランジスタをメモリセルに設けることが不要になる。そして、前記絶縁体膜、２つの前記可変抵抗素子で共通して形成された前記導体膜、前記絶縁体膜の順で積層して、前記各可変抵抗素子の前記絶縁体膜側の両電極にそれぞれ端子を設けた、コンプリメンタリな２端子の前記メモリ素子によって、メモリセルを構成することにより、２つの可変抵抗素子を積層して形成し、多数のメモリ素子を集積化した記憶装置を小さい面積に集積させることができる。また、非選択メモリ素子に流れる漏れ電流を抑制することができる。
本発明の記憶装置によれば、メモリセル全体の合成抵抗は、短時間の状態遷移期間を除いて高抵抗であることにより、流れる電流は小さくなり、また、非選択メモリ素子に流れる漏れ電流は抑制されるため、低消費電力とすることができる。
さらに、本発明の記憶装置によれば、遷移電流の検出により、誤りなく読み出すことができるため、低消費電力で高精度なデータの読み出しを可能にする。
また、可変抵抗素子を用いることにより、製造プロセスを単純化できるため、安価に記憶装置を製造することができる。
２つの可変抵抗素子を用い、これら２つの可変抵抗素子を積層して共通に接続して記憶素子を形成して、且つ、能動素子であるトランジスタを不要とすることにより、複数のメモリ素子から成る記憶装置をより小さい面積に集積することができる。
さらに、本発明の記憶装置によれば、遷移電流の検出により、誤りなく読み出すことができるため、低消費電力で高精度なデータの読み出しを可能にする。
また、可変抵抗素子を用いることにより、製造プロセスを単純化できるため、安価に記憶装置を製造することができる。
２つの可変抵抗素子を用い、これら２つの可変抵抗素子を積層して共通に接続して記憶素子を形成して、且つ、能動素子であるトランジスタを不要とすることにより、複数のメモリ素子から成る記憶装置をより小さい面積に集積することができる。
以下、図面を参照して本発明の実施の形態を説明する。
本発明に係る記憶装置に用いる記憶素子（いわゆるメモリ素子）の一形態の概略構成図を図１Ａ及び図１Ｂに示す。図１Ａは模式的な構成図、図１Ｂは回路構成図を示している。
この記憶素子１０は、図１Ａに示すように、いずれも不揮発性の、第１の可変抵抗素子１１及び第２の可変抵抗素子１２を有して成る。これらの可変抵抗素子１１，１２は、いずれも、電極１及び２の間に導体膜３［３ａ，３ｂ］と絶縁体膜４［４ａ，４ｂ］を設けた膜構成となっている。
そして、２つの可変抵抗素子１１及び１２において、導体膜３ａ及び３ｂ側の電極１を各々共用して、絶縁体膜４ａ及び４ｂ側の電極２をそれぞれＸ端子とＹ端子に接続することで、コンプリメンタリな２端子の記憶素子１０を構成している。回路記号では、図１Ｂに示すように、２つの可変抵抗素子１１，１２の矢印が互いに背を向けている。
本発明に係る記憶装置に用いる記憶素子（いわゆるメモリ素子）の一形態の概略構成図を図１Ａ及び図１Ｂに示す。図１Ａは模式的な構成図、図１Ｂは回路構成図を示している。
この記憶素子１０は、図１Ａに示すように、いずれも不揮発性の、第１の可変抵抗素子１１及び第２の可変抵抗素子１２を有して成る。これらの可変抵抗素子１１，１２は、いずれも、電極１及び２の間に導体膜３［３ａ，３ｂ］と絶縁体膜４［４ａ，４ｂ］を設けた膜構成となっている。
そして、２つの可変抵抗素子１１及び１２において、導体膜３ａ及び３ｂ側の電極１を各々共用して、絶縁体膜４ａ及び４ｂ側の電極２をそれぞれＸ端子とＹ端子に接続することで、コンプリメンタリな２端子の記憶素子１０を構成している。回路記号では、図１Ｂに示すように、２つの可変抵抗素子１１，１２の矢印が互いに背を向けている。
第１及び第２の可変抵抗素子１１，１２を構成する導体膜３［３ａ，３ｂ］としては、例えば、Ｃｕ，Ａｇ，Ｚｎ等の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。
また、絶縁体膜４［４ａ，４ｂ］としては、例えば、アモルファスＧｄ ２ Ｏ ３ や、ＳｉＯ ２ 等の絶縁体が挙げられる。
また、絶縁体膜４［４ａ，４ｂ］としては、例えば、アモルファスＧｄ ２ Ｏ ３ や、ＳｉＯ ２ 等の絶縁体が挙げられる。
具体的な膜構成としては、例えば、導体膜３［３ａ，３ｂ］としてＣｕＴｅ膜を膜厚２０ｎｍで形成し、絶縁体膜４［４ａ，４ｂ］としてアモルファスＧｄ ２ Ｏ ３ 膜を膜厚５ｎｍで形成する。
このような材料膜を用いた場合、導体膜３［３ａ，３ｂ］に含まれるＣｕ，Ａｇ，Ｚｎ等の金属元素が、イオン化して陰極側に引き寄せられる性質を有する。
このような材料膜を用いた場合、導体膜３［３ａ，３ｂ］に含まれるＣｕ，Ａｇ，Ｚｎ等の金属元素が、イオン化して陰極側に引き寄せられる性質を有する。
従って、可変抵抗素子１１，１２の上下の電極１，２間に、絶縁体膜４側の電極２が低電位になるように電圧を加えると、金属元素のイオンが電極２に引き寄せられて、絶縁体膜４内に入っていく。そして、イオンが電極２まで到達すると、上下の電極１，２間が導通して抵抗値が下がることになる。
一方、可変抵抗素子１１，１２の上下の電極１，２間に、導体膜３側の電極１が低電位になるように電圧を加えると、金属元素がイオン化して電極１に引き寄せられて、絶縁体膜４から抜けていくため、上下の電極１，２間の絶縁性が増して、抵抗値が上がることになる。
このような変化を繰り返すことにより、可変抵抗素子１１，１２の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。
一方、可変抵抗素子１１，１２の上下の電極１，２間に、導体膜３側の電極１が低電位になるように電圧を加えると、金属元素がイオン化して電極１に引き寄せられて、絶縁体膜４から抜けていくため、上下の電極１，２間の絶縁性が増して、抵抗値が上がることになる。
このような変化を繰り返すことにより、可変抵抗素子１１，１２の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。
このような膜構成の可変抵抗素子１１，１２は、素子のサイズ依存性がなく、大きい信号を得ることができるため、スケーリングに強いという特長を有する。
また、抵抗変化によるデータ書き込み速度を例えば５ナノ秒程度と速くすることができ、また低電圧（例えば１Ｖ程度）かつ低電流（例えば２０μＡ程度）で動作させることができるという利点を有する。
また、抵抗変化によるデータ書き込み速度を例えば５ナノ秒程度と速くすることができ、また低電圧（例えば１Ｖ程度）かつ低電流（例えば２０μＡ程度）で動作させることができるという利点を有する。
また、本発明の記憶装置に用いる記憶素子の他の形態の概略構成図を図２Ａ及び図２Ｂに示す。図２Ａは模式的な構成図を示しており、図２Ｂは回路構成図を示している。
この記憶素子２０は、図２Ａに示すように、図１Ａと同様の第１の可変抵抗素子１１及び第２の可変抵抗素子１２を有して成る。そして、２つの可変抵抗素子１１及び１２において、絶縁体膜４［４ａ，４ｂ］側の電極２（いわゆる共通電極）を各々共用して、導体膜３［３ａ，３ｂ］側の電極１をそれぞれＸ端子とＹ端子に接続することで、コンプリメンタリな２端子の記憶素子２０を構成している。回路記号では、図２Ｂに示すように、２つの可変抵抗素子１１，１２の矢印が向かい合っている。
この記憶素子２０は、図２Ａに示すように、図１Ａと同様の第１の可変抵抗素子１１及び第２の可変抵抗素子１２を有して成る。そして、２つの可変抵抗素子１１及び１２において、絶縁体膜４［４ａ，４ｂ］側の電極２（いわゆる共通電極）を各々共用して、導体膜３［３ａ，３ｂ］側の電極１をそれぞれＸ端子とＹ端子に接続することで、コンプリメンタリな２端子の記憶素子２０を構成している。回路記号では、図２Ｂに示すように、２つの可変抵抗素子１１，１２の矢印が向かい合っている。
続いて、本発明の記憶装置に用いる記憶素子のさらに他の形態の概略構成図を図３Ａに示す。すなわち、２つの可変抵抗素子１１及び１２が１つの導体膜３を共用する概略構成図である。記憶素子３０の等価回路を図３Ｂに示す。図３Ｂの等価回路は図１Ｂと同一であり、本実施の形態の記憶素子３０も図１Ａに示した記憶素子１０と同じ動作をするため、重複説明を省略する。
この記憶素子３０は、図１Ａの電極１（いわゆる共通電極）を省略し、いずれも不揮発性の、第１の可変抵抗素子１１及び第２の可変抵抗素子１２を有して成る。これらの可変抵抗素子１１及び１２は、いずれも各電極２の間に共用する導体膜３と各絶縁体膜４ａ，４ｂを設ける膜構成となっている。そして、２つの可変抵抗素子１１及び１２において、絶縁体膜４ａ及び４ｂ側の電極２をそれぞれＸ端子とＹ端子に接続することで、コンプリメンタリな２端子の記憶素子３０を構成している。図３Ａに示す共用する導体膜３の膜厚は、図１Ａの各導体膜３ａ及び３ｂの１つ分の膜厚としても良いし、任意に設定することができる。回路記号では、図３Ｂに示すように、２つの可変抵抗素子１１及び１２の矢印が互いに背を向けている。
この記憶素子３０は、図１Ａの電極１（いわゆる共通電極）を省略し、いずれも不揮発性の、第１の可変抵抗素子１１及び第２の可変抵抗素子１２を有して成る。これらの可変抵抗素子１１及び１２は、いずれも各電極２の間に共用する導体膜３と各絶縁体膜４ａ，４ｂを設ける膜構成となっている。そして、２つの可変抵抗素子１１及び１２において、絶縁体膜４ａ及び４ｂ側の電極２をそれぞれＸ端子とＹ端子に接続することで、コンプリメンタリな２端子の記憶素子３０を構成している。図３Ａに示す共用する導体膜３の膜厚は、図１Ａの各導体膜３ａ及び３ｂの１つ分の膜厚としても良いし、任意に設定することができる。回路記号では、図３Ｂに示すように、２つの可変抵抗素子１１及び１２の矢印が互いに背を向けている。
この記憶素子３０によれば、上述した記憶素子１０及び２０と同様の効果を奏し、さらに各可変抵抗素子１１，１２の導体膜３を共用することにより、積層させる可変抵抗素子の構造を簡略化することができ、製造工程を短くすることができる。
上述したこれら記憶素子１０、２０及び３０によれば、２つの可変抵抗素子１１、１２の各素子の一方の電極を接続し、２つの可変抵抗素子１１、１２の各素子の他方の電極を独立させてそれぞれ端子を設けて、合計２端子としてメモリセルを構成したことにより、一方の電極が各々接続されているので、これら２つの可変抵抗素子を相補的に動作させて、情報の記録を行うことが可能になる。
即ち、一方の電極が各々接続されているので、２つの可変抵抗素子１１、１２の他方の電極の間に２つの可変抵抗素子が直列に接続されることになる。そして、これら他方の電極間に電圧を印加すると、その電圧が２つの可変抵抗素子の一方の可変抵抗素子に対しては高抵抗状態から低抵抗状態に変化させるように作用し、他方の可変抵抗素子に対しては低抵抗状態から高抵抗状態に変化させるように作用する。これにより、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させ、その変化した後の状態を安定して保持することができる。
また、他方の電極間に上述した電圧と逆極性の電圧を印加すると、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させて、これにより、第１の可変抵抗素子１１及び第２の可変抵抗素子１２の抵抗状態の組み合わせを変えて、情報を書き換えることができる。
これを利用して、第１の可変抵抗素子１１及び第２の可変抵抗素子１２の抵抗状態の組み合わせが、高抵抗状態・低抵抗状態である場合と、低抵抗状態・高抵抗状態である場合とにより、例えば「１」と「０」の２つの情報を各メモリセルに記憶することが可能になる。
さらに、２つの可変抵抗素子１１、１２の抵抗状態が変化するときには、高抵抗状態だった可変抵抗素子が先に低抵抗状態に変化して、その後、低抵抗状態だった可変抵抗素子が高抵抗状態に変化するので、２つの可変抵抗素子が共に低抵抗状態となる中間状態を経由することになる。
そして、中間状態となる時間は短く、それ以外は２つの可変抵抗素子１１、１２のうち一方が高抵抗状態にあるため、メモリセル全体の合成抵抗が大きくなり、メモリセルに流れる電流は小さい。これにより、情報の記録の際に、メモリセルに電圧を印加して流れる電流を低減することができる。
さらに、情報の記録の際に遷移電流の有無を検出、すなわち、中間状態の有無を検出することにより、記録前の記録情報を読み出すことができる。
即ち、一方の電極が各々接続されているので、２つの可変抵抗素子１１、１２の他方の電極の間に２つの可変抵抗素子が直列に接続されることになる。そして、これら他方の電極間に電圧を印加すると、その電圧が２つの可変抵抗素子の一方の可変抵抗素子に対しては高抵抗状態から低抵抗状態に変化させるように作用し、他方の可変抵抗素子に対しては低抵抗状態から高抵抗状態に変化させるように作用する。これにより、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させ、その変化した後の状態を安定して保持することができる。
また、他方の電極間に上述した電圧と逆極性の電圧を印加すると、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させて、これにより、第１の可変抵抗素子１１及び第２の可変抵抗素子１２の抵抗状態の組み合わせを変えて、情報を書き換えることができる。
これを利用して、第１の可変抵抗素子１１及び第２の可変抵抗素子１２の抵抗状態の組み合わせが、高抵抗状態・低抵抗状態である場合と、低抵抗状態・高抵抗状態である場合とにより、例えば「１」と「０」の２つの情報を各メモリセルに記憶することが可能になる。
さらに、２つの可変抵抗素子１１、１２の抵抗状態が変化するときには、高抵抗状態だった可変抵抗素子が先に低抵抗状態に変化して、その後、低抵抗状態だった可変抵抗素子が高抵抗状態に変化するので、２つの可変抵抗素子が共に低抵抗状態となる中間状態を経由することになる。
そして、中間状態となる時間は短く、それ以外は２つの可変抵抗素子１１、１２のうち一方が高抵抗状態にあるため、メモリセル全体の合成抵抗が大きくなり、メモリセルに流れる電流は小さい。これにより、情報の記録の際に、メモリセルに電圧を印加して流れる電流を低減することができる。
さらに、情報の記録の際に遷移電流の有無を検出、すなわち、中間状態の有無を検出することにより、記録前の記録情報を読み出すことができる。
次に、図１に示した一形態の記憶素子１０の構成における、具体的な動作を説明する。記憶素子１０がとり得る４つの状態を、図４Ａ〜図４Ｄに示す。
そして、図４Ａに示すように、端子Ｘと接続されている第１の可変抵抗素子１１が低抵抗（例えば１ｋΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が高抵抗（例えば１ＭΩ）である状態を「Ｓ＝１状態」と定義し、図４Ｂに示すように、端子Ｘと接続されている第１の可変抵抗素子１１が高抵抗（例えば１ＭΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が低抵抗（例えば１ｋΩ）である状態を「Ｓ＝０状態」と定義することにする。
さらに、図４Ｃに示すように、２つの可変抵抗素子１１，１２が共に低抵抗になっている状態を「中間状態」と呼び、図４Ｄに示すように、２つの可変抵抗素子１１，１２が共に高抵抗になっている状態を「禁止状態」と呼ぶことにする。
そして、図４Ａに示すように、端子Ｘと接続されている第１の可変抵抗素子１１が低抵抗（例えば１ｋΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が高抵抗（例えば１ＭΩ）である状態を「Ｓ＝１状態」と定義し、図４Ｂに示すように、端子Ｘと接続されている第１の可変抵抗素子１１が高抵抗（例えば１ＭΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が低抵抗（例えば１ｋΩ）である状態を「Ｓ＝０状態」と定義することにする。
さらに、図４Ｃに示すように、２つの可変抵抗素子１１，１２が共に低抵抗になっている状態を「中間状態」と呼び、図４Ｄに示すように、２つの可変抵抗素子１１，１２が共に高抵抗になっている状態を「禁止状態」と呼ぶことにする。
なお、図２に示した他の形態の記憶素子２０の構成を用いる場合も、可変抵抗素子１１，１２の矢印の向きが、図４Ａ〜図４Ｄとは反対の向きに入れ替わるだけで、動作的には同じである。
続いて、記憶素子１０にデータを書き込むために、端子ＸとＹに書き込みのための電圧Ｖｘ，Ｖｙを与えた場合の動作を説明する状態推移図を図５Ａに示す。図５Ｂ及び図５Ｃは、各々、「Ｓ＝１状態」→「Ｓ＝０状態」の遷移電流の様子、「Ｓ＝０状態」→「Ｓ＝１状態」の遷移電流の様子を示している。図５の状態遷移図を補足するために、図６Ａ〜図６Ｈに、各状態における電圧Ｖｘ，Ｖｙ、可変抵抗素子１１，１２に印加される電圧Ｖ１１，Ｖ１２、及び素子に流れる電流Ｉｘｙを示す。電圧Ｖ１１，Ｖ１２は低抵抗化の起きる電圧の向きを正極性としている。Ｉｘｙは端子Ｘから端子Ｙに流れる向きを正極性としている。
図５Ａでは、各状態の円内に可変抵抗素子１１，１２の抵抗値として（第１の可変抵抗素子１１の抵抗値／第２の可変抵抗素子１２の抵抗値）を記載し、各状態の推移を矢印で示し、この矢印に対してそれぞれ記憶素子１０の各端子Ｘ，Ｙに印加される電圧と素子に流れる電流として｛Ｖｘ，Ｖｙ｝／Ｉｘｙを記載している。
図５Ａでは、各状態の円内に可変抵抗素子１１，１２の抵抗値として（第１の可変抵抗素子１１の抵抗値／第２の可変抵抗素子１２の抵抗値）を記載し、各状態の推移を矢印で示し、この矢印に対してそれぞれ記憶素子１０の各端子Ｘ，Ｙに印加される電圧と素子に流れる電流として｛Ｖｘ，Ｖｙ｝／Ｉｘｙを記載している。
さらに、各可変抵抗素子１１，１２のデータ書き込み閾値をＶｗｒと定義し、データ消去閾値をＶｅｒと定義したときに、
１Ｖ＜Ｖｗｒ＜２Ｖ，０．５Ｖ＜Ｖｅｒ＜１Ｖ
が成立するものと仮定する。ここで用いている数値も必ずしも正しくないが、概ね妥当な数値になっている。
１Ｖ＜Ｖｗｒ＜２Ｖ，０．５Ｖ＜Ｖｅｒ＜１Ｖ
が成立するものと仮定する。ここで用いている数値も必ずしも正しくないが、概ね妥当な数値になっている。
まず、図５Ａの上側の「Ｓ＝１状態」（１ｋΩ／１ＭΩ）の場合、端子Ｘと接続されている第１の可変抵抗素子１１が低抵抗（１ｋΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が高抵抗（１ＭΩ）である。この状態において、Ｖｘ＝０Ｖ，Ｖｙ＝２Ｖという電圧を与えると、端子Ｘから端子Ｙに定電流Ｉｘｙ＝−２μＡが流れるが、図６Ａに示すように、これは低抵抗の第１の可変抵抗素子１１にとっても高抵抗の第２の可変抵抗素子１２にとっても安定な方向なので各可変抵抗素子１１，１２の状態は変化しない。
次に、［Ｓ＝１状態］（１ｋΩ／１ＭΩ）において、Ｖｘ＝２Ｖ，Ｖｙ＝０Ｖという電圧を与えると、第２の可変抵抗素子１２が高抵抗（１ＭΩ）であるため、図６Ｂに示すように、高抵抗の第２の可変抵抗素子１２に書き込み方向の電圧２Ｖが与えられるため、第２の可変抵抗素子１２が低抵抗（１ｋΩ）に変化して、図６Ｃに示すように、「Ｓ＝１状態」から「中間状態」に状態が推移する。したがって、図５Ａ中上側の［Ｓ＝１状態］（１ｋΩ／１MΩ）から、図５Ａの右側の中間状態（１ｋΩ／１ｋΩ）に推移する。
この中間状態（１ｋΩ／１ｋΩ）では、２つの可変抵抗素子１１及び１２が両方とも低抵抗（１ｋΩ）であるため、図６Ｃに示すように、ＸＹ間の２Ｖの電圧が半分ずつ分圧され、第１の可変抵抗素子１１に１Ｖの電圧が消去方向にかかることになる。すると、第１の可変抵抗素子１１が高抵抗（１ＭΩ）に変化して、図６Ｄに示すように、「Ｓ＝０状態」に状態が推移し、安定状態となる。従って、図５Ａ中右側の中間状態（１ｋΩ／１ｋΩ）から下側の［Ｓ＝０状態］（１ＭΩ／１ｋΩ）に推移する。
この「Ｓ＝１状態」から「Ｓ＝０状態」へ推移するときの電圧Ｖｘ−Ｖｙと素子に流れる電流Ｉｘｙの時間軸上の変化を図５Ｂに示す。
中間状態では比較的大きな＋１ｍＡの遷移電流が発生するが、中間状態の時間は１０ナノ秒程度と短く消費電力は少ない。
中間状態では比較的大きな＋１ｍＡの遷移電流が発生するが、中間状態の時間は１０ナノ秒程度と短く消費電力は少ない。
同様に、図５Ａの下側の［Ｓ＝０状態］（１ＭΩ／１ｋΩ）の場合、端子Ｘと接続されている第１の可変抵抗素子１１が高抵抗（１ＭΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が低抵抗（１ｋΩ）である。この状態において、Ｖｘ＝２Ｖ，Ｖｙ＝０Ｖという電圧を与えると、端子Ｘから端子Ｙに定電流Ｉｘｙ＝＋２μＡが流れるが、図６Ｄに示すように、これは低抵抗の第２の可変抵抗素子１２にとっても高抵抗の第１の可変抵抗素子１１にとっても安定な方向である。したがって、図５Ａの［Ｓ＝０状態］を表す円の下の矢印（｛２Ｖ，０Ｖ｝／＋２μＡ）で示すように、各可変抵抗素子１１，１２の状態は変化しない。
次に、［Ｓ＝０状態］（１ＭΩ／１ｋΩ）において、Ｖｘ＝０Ｖ，Ｖｙ＝２Ｖという電圧を与えると、第１の可変抵抗素子１１が高抵抗（１ＭΩ）であるため、図６Ｅに示すように、高抵抗の第１の可変抵抗素子１１に書き込み方向の電圧２Ｖが与えられるため、第１の可変抵抗素子１１が低抵抗（１ｋΩ）に変化して、図６Ｆに示すように、「Ｓ＝０状態」から「中間状態」に状態が推移する。従って、図５Ａ中下側の［Ｓ＝０状態］（１ＭΩ／１ｋΩ）から、左側の中間状態（１ｋΩ／１ｋΩ）に推移する。
この中間状態（１ｋΩ／１ｋΩ）では、２つの可変抵抗素子１１，１２が両方とも低抵抗（１ｋΩ）であるため、図６Ｆに示すように、ＸＹ間の２Ｖの電圧が半分ずつ分圧され、第２の可変抵抗素子１２に１Ｖの電圧が消去方向にかかることになる。すると、第２の可変抵抗素子１２が高抵抗（１ＭΩ）に変化して、図６Ａに示すように、「Ｓ＝１状態」に状態が推移し、安定状態となる。従って、図５Ａ中左側の中間状態（１ｋΩ／１ｋΩ）から上側の［Ｓ＝１状態］（１ｋΩ／１ＭΩ）に推移する。
この「Ｓ＝０状態」から「Ｓ＝１状態」へ推移するときの電圧Ｖｘ−Ｖｙと素子に流れる電流Ｉｘｙの時間軸上の変化を図５Ｃに示す。
中間状態では比較的大きな−１ｍＡの遷移電流が発生するが、中間状態の時間は１０ナノ秒程度と短く消費電力は少ない。
中間状態では比較的大きな−１ｍＡの遷移電流が発生するが、中間状態の時間は１０ナノ秒程度と短く消費電力は少ない。
このように、本形態の記憶素子１０では、コンプリメンタリに接続されている２つの可変抵抗素子１１，１２が互いに高抵抗と低抵抗という異なる抵抗値であって、どちらの素子が低抵抗になっているかによって、記憶データが１であるか０であるかを区別する点に特徴がある。
また、データが書き換えられる場合には、不安定な「中間状態」を経てから安定な「Ｓ＝１状態」又は「Ｓ＝０状態」に推移する点に特徴がある。
また、データが書き換えられる場合には、不安定な「中間状態」を経てから安定な「Ｓ＝１状態」又は「Ｓ＝０状態」に推移する点に特徴がある。
このような書き換え動作を繰り返し行うためには、記憶素子１０に使用している不揮発性の可変抵抗素子１１，１２が、書き込み時の電圧の約１／２の電圧が逆方向に掛かることで消去される必要がある。
また、このようなデータの書き換え動作は、両側の端子Ｘ，Ｙに、可変抵抗素子１１，１２のデータ書き込み閾値Ｖｗｒより大きく、なおかつデータ消去閾値Ｖｅｒの２倍よりも大きい電圧を与えることによって実現することができる。
そして、書き換え動作時の遷移電流の有無を判別、すなわち、中間状態の有無を検出することにより、書き換え前の記録情報を読み出すことができる。例えば、Ｖｘ＝２Ｖ，Ｖｙ＝０Ｖの電圧を印加し、＋１ｍＡの遷移電流が発生すれば「Ｓ＝１状態」から「Ｓ＝０状態」への遷移が発生したことを判別でき、書き換え前は「Ｓ＝１状態」であったことを識別できる。遷移電流が発生しなければ、書き換え前は「Ｓ＝０状態」で書き換えも起こらなかったと識別できる。前者では破壊読出しとなるため、読み出し後に「Ｓ＝１状態」への再書込みが必要になる。
同様に、Ｖｘ＝０Ｖ，Ｖｙ＝２Ｖの電圧を印加し、−１ｍＡの遷移電流が発生すれば「Ｓ＝０状態」から「Ｓ＝１状態」への遷移が発生したことを判別でき、書き換え前は「Ｓ＝０状態」であったことを識別できる。遷移電流が発生しなければ、書き換え前は「Ｓ＝１状態」で書き換えも起こらなかったと識別できる。前者では破壊読出しとなるため、読み出し後に「Ｓ＝０状態」への再書込みが必要になる。
また、このようなデータの書き換え動作は、両側の端子Ｘ，Ｙに、可変抵抗素子１１，１２のデータ書き込み閾値Ｖｗｒより大きく、なおかつデータ消去閾値Ｖｅｒの２倍よりも大きい電圧を与えることによって実現することができる。
そして、書き換え動作時の遷移電流の有無を判別、すなわち、中間状態の有無を検出することにより、書き換え前の記録情報を読み出すことができる。例えば、Ｖｘ＝２Ｖ，Ｖｙ＝０Ｖの電圧を印加し、＋１ｍＡの遷移電流が発生すれば「Ｓ＝１状態」から「Ｓ＝０状態」への遷移が発生したことを判別でき、書き換え前は「Ｓ＝１状態」であったことを識別できる。遷移電流が発生しなければ、書き換え前は「Ｓ＝０状態」で書き換えも起こらなかったと識別できる。前者では破壊読出しとなるため、読み出し後に「Ｓ＝１状態」への再書込みが必要になる。
同様に、Ｖｘ＝０Ｖ，Ｖｙ＝２Ｖの電圧を印加し、−１ｍＡの遷移電流が発生すれば「Ｓ＝０状態」から「Ｓ＝１状態」への遷移が発生したことを判別でき、書き換え前は「Ｓ＝０状態」であったことを識別できる。遷移電流が発生しなければ、書き換え前は「Ｓ＝１状態」で書き換えも起こらなかったと識別できる。前者では破壊読出しとなるため、読み出し後に「Ｓ＝０状態」への再書込みが必要になる。
さらに、図４Ｄに示した「禁止状態」、即ち２つの可変抵抗素子１１，１２がいずれも高抵抗である状態が、記憶素子１０の初期状態となる。この状態では、図６Ｇ又は図６Ｈに示すように、両側の端子Ｘ，Ｙに２Ｖの電位差を与えても、どちらの可変抵抗素子１１，１２も低抵抗にはならない。
このため、両側の端子Ｘ，Ｙとの間にデータ書き込み閾値Ｖｗｒの２倍程度の電圧（定電圧もしくはパルス電圧）を与えることによって、不揮発性の可変抵抗素子１１，１２を２つとも又は１つだけ低抵抗にするような操作（初期化）を行う必要がある。この操作を行うことにより、記憶素子１０が図５Ａに示した状態推移サイクルの中に入り、データ書き込み及びデータ消去の動作が可能になる。
このため、両側の端子Ｘ，Ｙとの間にデータ書き込み閾値Ｖｗｒの２倍程度の電圧（定電圧もしくはパルス電圧）を与えることによって、不揮発性の可変抵抗素子１１，１２を２つとも又は１つだけ低抵抗にするような操作（初期化）を行う必要がある。この操作を行うことにより、記憶素子１０が図５Ａに示した状態推移サイクルの中に入り、データ書き込み及びデータ消去の動作が可能になる。
この記憶素子１０では、安定な２つの状態である「Ｓ＝１状態」と「Ｓ＝０状態」とにおいて、２つの可変抵抗素子１１，１２の合成抵抗は一定であり、ほぼ高抵抗の値と同じになる。
したがって、書込み読み出し電圧を与えた場合に流れる電流は、本例ではわずか２μＡである。「Ｓ＝１状態」と「Ｓ＝０状態」に遷移が発生した場合は、１ｍＡの遷移電流が流れるがその時間は１０ナノ秒程度と短く消費電力は少ない。
次に、本発明に係る記憶装置の一実施の形態を示す。上述の図１から図３で示した一形態の記憶素子１０，２０，３０を３×３クロスポイント型メモリアレイ状に配列して構成する。図７は、本発明に係る記憶装置の一実施の形態を示す概略構成図である。
本実施の形態に係る記憶装置は、縦軸を選択ビット線（Ｂ）、横軸を選択ワード線（Ｗ）とし、選択ビット線と選択ワード線のクロスポイントの丸部分には、可変抵抗素子からなる記憶素子、いわゆるメモリ素子（Ｒ）が配置される。
このとき記憶素子１０を配列して３×３クロスポイント型メモリアレイを構成した場合の漏れ電流を計算する。
図７Ａは「Ｓ＝０」書込みの場合、図７Ｂは「Ｓ＝１」書込みの場合のそれぞれの印加電圧を示す。いずれの場合もワード線Ｗ２とビット線Ｂ２でアクセスされる可変抵抗型のメモリ素子Ｒ２２に書込みを行う場合である。
「Ｓ＝０」書込み時は、図７Ａに示すように、選択ワード線Ｗ２に−１Ｖ、選択ビット線Ｂ２に＋１Ｖ、非選択ワード線及び非選択ビット線には０Ｖを印加する。
「Ｓ＝１」書込み時は、図７Ｂに示すように、選択ワード線Ｗ２に＋１Ｖ、選択ビット線Ｂ２に−１Ｖ、非選択ワード線及び非選択ビット線には０Ｖを印加する。
すなわち「Ｓ＝０」及び「Ｓ＝１」書込み時の非選択なメモリ素子Ｒ００，Ｒ０１，Ｒ１０，Ｒ１１には、電圧が印加されていないので書込みは起きず、電流も流れない。ワード線あるいはビット線の一方が半選択されるメモリ素子Ｒ０２，Ｒ１２，Ｒ２０，Ｒ２１には、電圧が印加されるもののＶｗｒを超えないため、誤書込みは起きない。ワード線とビット線で選択されるメモリ素子Ｒ２２のみにＶｗｒを超える電圧が印加されるためにデータ書込みが行われる。
本実施の形態に係る記憶装置は、縦軸を選択ビット線（Ｂ）、横軸を選択ワード線（Ｗ）とし、選択ビット線と選択ワード線のクロスポイントの丸部分には、可変抵抗素子からなる記憶素子、いわゆるメモリ素子（Ｒ）が配置される。
このとき記憶素子１０を配列して３×３クロスポイント型メモリアレイを構成した場合の漏れ電流を計算する。
図７Ａは「Ｓ＝０」書込みの場合、図７Ｂは「Ｓ＝１」書込みの場合のそれぞれの印加電圧を示す。いずれの場合もワード線Ｗ２とビット線Ｂ２でアクセスされる可変抵抗型のメモリ素子Ｒ２２に書込みを行う場合である。
「Ｓ＝０」書込み時は、図７Ａに示すように、選択ワード線Ｗ２に−１Ｖ、選択ビット線Ｂ２に＋１Ｖ、非選択ワード線及び非選択ビット線には０Ｖを印加する。
「Ｓ＝１」書込み時は、図７Ｂに示すように、選択ワード線Ｗ２に＋１Ｖ、選択ビット線Ｂ２に−１Ｖ、非選択ワード線及び非選択ビット線には０Ｖを印加する。
すなわち「Ｓ＝０」及び「Ｓ＝１」書込み時の非選択なメモリ素子Ｒ００，Ｒ０１，Ｒ１０，Ｒ１１には、電圧が印加されていないので書込みは起きず、電流も流れない。ワード線あるいはビット線の一方が半選択されるメモリ素子Ｒ０２，Ｒ１２，Ｒ２０，Ｒ２１には、電圧が印加されるもののＶｗｒを超えないため、誤書込みは起きない。ワード線とビット線で選択されるメモリ素子Ｒ２２のみにＶｗｒを超える電圧が印加されるためにデータ書込みが行われる。
ワード線あるいはビット線の一方が半選択されるメモリ素子Ｒ０２，Ｒ１２，Ｒ２０，Ｒ２１は、「Ｓ＝０」であるか「Ｓ＝１」であるかにかかわらず、その２端子間の合成抵抗は１MΩであるため、漏れ電流は、「Ｓ＝０」書込み時で、
Ｉ０２＋Ｉ１２+Ｉ２０+Ｉ２１=１Ｖ／１ＭΩ×４=４μＡ、
「Ｓ＝１」書込み時も同様に、
−Ｉ０２−Ｉ１２−Ｉ２０−Ｉ２１=１Ｖ／１ＭΩ×４=４μＡ、と非常に少ない。
Ｉ０２＋Ｉ１２+Ｉ２０+Ｉ２１=１Ｖ／１ＭΩ×４=４μＡ、
「Ｓ＝１」書込み時も同様に、
−Ｉ０２−Ｉ１２−Ｉ２０−Ｉ２１=１Ｖ／１ＭΩ×４=４μＡ、と非常に少ない。
ここで、ｎ×ｎのメモリアレイを想定すると、漏れ電流は、１Ｖ／１ＭΩ×（２ｎ−２）で表され、例えばｎ=２５６の場合には、０．５１ｍＡであり、クロスポイント型記憶装置の漏れ電流の比較例数値と比べて、本実施例の記憶装置の漏れ電流は、１／５００に抑圧される。
一方、読出しは、書込みと同時に選択ビット線Ｂ２に流れるセンス電流Ｉｓをモニターし、遷移電流が発生するかどうかで、書込み前のデータを検出する。例えば、図７Ａの「Ｓ＝０」書込みを行い、＋１ｍＡの遷移電流が発生すれば「Ｓ＝１」から「Ｓ＝０」への遷移が発生したことを判別でき、書き換え前は「Ｓ＝１」であったことを識別できる。また、遷移電流が発生しなければ、書き換え前は「Ｓ＝０」で書き換えも起こらなかったと識別できる。前者の識別では、破壊読出しとなるため、読出し後に「Ｓ＝１状態」への再書込みが必要になる。
同様に、図７Ｂの「Ｓ＝１」書込みを行い、−１ｍＡの遷移電流が発生すれば「Ｓ＝０」から「Ｓ＝１」への遷移が発生したことを判別でき、書き換え前は「Ｓ＝０」であったことを識別できる。また、遷移電流が発生しなければ、書き換え前は「Ｓ＝１」で書き換えも起こらなかったと識別できる。前者では破壊読出しとなるため、読み出し後に「Ｓ＝０状態」への再書込みが必要になる。
漏れ電流は、センス電流Ｉｓの誤差となるが、誤差電流は書込み状態に依存しない定電流となるため、除去が容易である。図７Ａの場合、Ｉｓに含まれる遷移電流以外の誤差電流はＩ０２+Ｉ１２+Ｉ２２で表せるが、Ｒ０２，Ｒ１２，Ｒ２２は「Ｓ＝０」であるか「Ｓ＝１」であるかにかかわらず、その２端子間の合成抵抗は１ＭΩであるため、
Ｉ０２＋Ｉ１２＋Ｉ２２=１／１ＭΩ×２+２／１ＭΩ=４μＡ の定電流となる。
Ｉ０２＋Ｉ１２＋Ｉ２２=１／１ＭΩ×２+２／１ＭΩ=４μＡ の定電流となる。
ここで、ｎ×ｎのアレイを想定すると、誤差電流は１Ｖ／１ＭΩ×（ｎ−１）+２Ｖ／１ＭΩで表され、例えばｎ=２５６の場合２５７μＡとなる。より大きいアレイでは誤差電流が遷移電流より大きくなるが、誤差電流が定電流となるため、その除去は容易で正確な読出しが可能である。
次に、本実施の形態に係る記憶装置と、従来の可変抵抗素子を用いて形成される記憶装置との比較例を以下に説明する。ところで、本出願人は、先願において不揮発性の可変抵抗素子を提案している。従来の各種の不揮発デバイスよりも優れた特性を持ちうる。
この可変抵抗素子１０５の膜構成は、例えば、図１０Ａの断面図に示すように、２つの電極１０１，１０２の間に導体膜１０３と絶縁体膜１０４を持つ膜構成になっている。導体膜１０３から絶縁体膜１０４に向かって電流Ｉが流れるように電圧をかけると、可変抵抗素子１０５が低抵抗に変化してデータが書き込まれ、絶縁体膜１０４から導体膜１０３に向かって電流が流れるように電圧をかけると可変抵抗素子１０５が高抵抗に変化してデータが消去される。
また、この可変抵抗素子１０５は、例えば、図１０Ｂに示すように、一般の可変抵抗器の回路記号と同様の回路記号で記載すると共に、矢印の向きを図１０Ａに示す書き込み時の電流Ｉの向きと等しくなるように決めている。
この可変抵抗素子１０５の膜構成は、例えば、図１０Ａの断面図に示すように、２つの電極１０１，１０２の間に導体膜１０３と絶縁体膜１０４を持つ膜構成になっている。導体膜１０３から絶縁体膜１０４に向かって電流Ｉが流れるように電圧をかけると、可変抵抗素子１０５が低抵抗に変化してデータが書き込まれ、絶縁体膜１０４から導体膜１０３に向かって電流が流れるように電圧をかけると可変抵抗素子１０５が高抵抗に変化してデータが消去される。
また、この可変抵抗素子１０５は、例えば、図１０Ｂに示すように、一般の可変抵抗器の回路記号と同様の回路記号で記載すると共に、矢印の向きを図１０Ａに示す書き込み時の電流Ｉの向きと等しくなるように決めている。
比較例として、本願発明の問題点を説明するために、可変抵抗素子１０５で３×３クロスポイント型メモリアレイを構成した場合の漏れ電流を計算する。
可変抵抗素子１０５のデータ書込み閾値をＶｗｒ、データ消去閾値をＶｅｒとしたときに、 ０．５Ｖ＜Ｖｗｒ＜１Ｖ、０．５Ｖ＜Ｖｅｒ＜１Ｖ が成立するものと仮定する。
図１１Ａ、図１１Ｂ、図１１Ｃに各々書込み、消去、読出し印加電圧を示した。いずれの場合もワード線Ｗ２とビット線Ｂ２でアクセスされるメモリ素子Ｒ２２に書込み、消去、読出しを行う場合である。
書込み時（図１１Ａ参照）には、選択ワード線Ｗ２に＋０．５Ｖ、選択ビット線Ｂ２に−０．５Ｖ、非選択ワード線及び非選択ビット線には０Ｖを印加する。
消去時（図１１Ｂ参照）は、選択ワード線W２に−０．５Ｖ、選択ビット線Ｂ２に＋０．５Ｖ、非選択ワード線及び非選択ビット線には０Ｖを印加する。
読出し時（図１１Ｃ参照）は、選択ワード線W２に−０．１Ｖ、選択ビット線Ｂ２に＋０．１Ｖ、非選択ワード線及び非選択ビット線には０Ｖを印加し、選択ビット線Ｂ２に流れるセンス電流Ｉｓを検出してメモリ素子Ｒ２２が高抵抗であるか低抵抗であるかを識別する。
可変抵抗素子１０５のデータ書込み閾値をＶｗｒ、データ消去閾値をＶｅｒとしたときに、 ０．５Ｖ＜Ｖｗｒ＜１Ｖ、０．５Ｖ＜Ｖｅｒ＜１Ｖ が成立するものと仮定する。
図１１Ａ、図１１Ｂ、図１１Ｃに各々書込み、消去、読出し印加電圧を示した。いずれの場合もワード線Ｗ２とビット線Ｂ２でアクセスされるメモリ素子Ｒ２２に書込み、消去、読出しを行う場合である。
書込み時（図１１Ａ参照）には、選択ワード線Ｗ２に＋０．５Ｖ、選択ビット線Ｂ２に−０．５Ｖ、非選択ワード線及び非選択ビット線には０Ｖを印加する。
消去時（図１１Ｂ参照）は、選択ワード線W２に−０．５Ｖ、選択ビット線Ｂ２に＋０．５Ｖ、非選択ワード線及び非選択ビット線には０Ｖを印加する。
読出し時（図１１Ｃ参照）は、選択ワード線W２に−０．１Ｖ、選択ビット線Ｂ２に＋０．１Ｖ、非選択ワード線及び非選択ビット線には０Ｖを印加し、選択ビット線Ｂ２に流れるセンス電流Ｉｓを検出してメモリ素子Ｒ２２が高抵抗であるか低抵抗であるかを識別する。
ワード線ビット線ともに非選択なメモリ素子Ｒ００，Ｒ０１，Ｒ１０，Ｒ１１には、電圧が印加されていないので書込みも消去も起きないし、電流も流れない。ワード線あるいはビット線の一方が半選択されるメモリ素子Ｒ０２，Ｒ１２，Ｒ２０，Ｒ２１には、電圧が印加されるもののＶｗｒ,Ｖｅｒを超えないため、誤書込みや誤消去は起きない。ワード線とビット線で選択されるメモリ素子Ｒ２２のみにＶｗｒ,Ｖｅｒを超える電圧が印加されるためにデータ書込み、消去が行われる。読出し時には、Ｖｗｒ,Ｖｅｒを超える電圧が印加されないため、非破壊の読出しが行われる。一方、前述したように半選択されるメモリ素子Ｒ０２，Ｒ１２，Ｒ２０，Ｒ２１には電圧が印加され漏れ電流が発生するため消費電力が増大する。
可変抵抗素子１０５のデータ書込み後の低抵抗値を１ｋΩ、消去後の高抵抗値を１ＭΩと仮定する。
書込み動作時は、書込み電流Ｉ２２＝１Ｖ／１ｋΩ＝１ｍＡに対して、メモリ素子Ｒ０２，Ｒ１２，Ｒ２０，Ｒ２１が全て低抵抗状態の場合、
Ｉ０２＋Ｉ１２＋Ｉ２０＋Ｉ２１＝０．５Ｖ／１ｋΩ×４＝２ｍＡ の漏れ電流が発生する。
消去動作時も同様に、メモリ素子Ｒ０２，Ｒ１２，Ｒ２０，Ｒ２１が全て低抵抗状態の場合、
−Ｉ０２−Ｉ１２−Ｉ２０−Ｉ２１＝０．５Ｖ／１ｋΩ×４＝２ｍＡ の漏れ電流が発生する。
ｎ×ｎのアレイを想定すると、半選択メモリ素子が全て低抵抗状態の場合、漏れ電流は０．５Ｖ／１ｋΩ×（２ｎ−２）で表され、例えばｎ＝２５６の場合、２５５ｍＡにもなってしまい、現実的な構成が不可能になる。
書込み動作時は、書込み電流Ｉ２２＝１Ｖ／１ｋΩ＝１ｍＡに対して、メモリ素子Ｒ０２，Ｒ１２，Ｒ２０，Ｒ２１が全て低抵抗状態の場合、
Ｉ０２＋Ｉ１２＋Ｉ２０＋Ｉ２１＝０．５Ｖ／１ｋΩ×４＝２ｍＡ の漏れ電流が発生する。
消去動作時も同様に、メモリ素子Ｒ０２，Ｒ１２，Ｒ２０，Ｒ２１が全て低抵抗状態の場合、
−Ｉ０２−Ｉ１２−Ｉ２０−Ｉ２１＝０．５Ｖ／１ｋΩ×４＝２ｍＡ の漏れ電流が発生する。
ｎ×ｎのアレイを想定すると、半選択メモリ素子が全て低抵抗状態の場合、漏れ電流は０．５Ｖ／１ｋΩ×（２ｎ−２）で表され、例えばｎ＝２５６の場合、２５５ｍＡにもなってしまい、現実的な構成が不可能になる。
一方、読出し時に発生する漏れ電流は、センス電流Ｉｓの誤差になる。本来検出したいメモリ素子Ｒ２２に流れる電流−Ｉ２２は、高抵抗状態の０．２Ｖ／１ＭΩ＝０．２μＡと低抵抗状態の０．２Ｖ／１ｋΩ＝０．２ｍＡとの間で変化し、信号電流振幅が約０．２ｍＡｐｐとなる。対して誤差電流−Ｉ０２−Ｉ１２は、Ｒ０２，Ｒ１２が共に高抵抗状態の０．１Ｖ／１ＭΩ×２＝０．２μＡ と、共に低抵抗状態の０．１Ｖ／１ｋΩ×２＝０．２ｍＡ の間で変化し、誤差電流振幅が信号電流振幅と同等の約０．２ｍＡｐｐとなってしまい信号電流の検出が難しい。
同様にｎ×ｎのアレイを想定すると、誤差電流振幅は０．１Ｖ／１ｋΩ×（ｎ−１）で表され、例えばｎ＝２５６の場合、２５．５ｍＡｐｐにもなり、信号電流振幅よりはるかに大きく、現実的なメモリアレイの構成が不可能になる。
同様にｎ×ｎのアレイを想定すると、誤差電流振幅は０．１Ｖ／１ｋΩ×（ｎ−１）で表され、例えばｎ＝２５６の場合、２５．５ｍＡｐｐにもなり、信号電流振幅よりはるかに大きく、現実的なメモリアレイの構成が不可能になる。
本実施の形態に係る記憶装置によれば、２つの可変抵抗素子の一方を共通に接続して２端子データメモリ素子とすることにより、この２つの可変抵抗素子が相補的に動作する。このメモリ素子を用いて構成するメモリセル全体の合成抵抗は、短時間の状態遷移期間を除いて高抵抗であることにより、流れる電流は小さくなり、また、非選択メモリ素子に流れる漏れ電流は抑制されるため低消費電力とすることができる。
さらに、本実施の形態に係る記憶装置によれば、遷移電流の検出により、誤りなく読み出すことができるため、低消費電力で高精度なデータの読み出しを可能にする。
また、可変抵抗素子を用いることにより、製造プロセスを単純化できるため、安価に記憶装置を製造することができる。
２つの可変抵抗素子を用い、これら２つの可変抵抗素子を積層して共通に接続して記憶素子を形成して、且つ、能動素子であるトランジスタを不要とすることにより、複数のメモリ素子から成る記憶装置をより小さい面積に集積することができる。
さらに、本実施の形態に係る記憶装置によれば、遷移電流の検出により、誤りなく読み出すことができるため、低消費電力で高精度なデータの読み出しを可能にする。
また、可変抵抗素子を用いることにより、製造プロセスを単純化できるため、安価に記憶装置を製造することができる。
２つの可変抵抗素子を用い、これら２つの可変抵抗素子を積層して共通に接続して記憶素子を形成して、且つ、能動素子であるトランジスタを不要とすることにより、複数のメモリ素子から成る記憶装置をより小さい面積に集積することができる。
本発明に係る記憶装置では、遷移電流の検出方法を限定しないが、具体的な方法を２例紹介する。
図８を用いて、自己参照方式の遷移電流の検出方法を説明する。図８Ａは、３×３型クロスポイントの記憶装置を示し、特にメモリ素子Ｒ２２の「Ｓ＝０」の書込み誤差電流を測定する概略構成図である。図８Ｂは、上図にビット線電圧と時間の関係、中図にセンス電流と時間の関係、下図に遷移電流と時間の関係を示すグラフである。
「Ｓ＝０」書込み前に、ビット線Ｂ２に書込み電圧の１／ｍ（ｍ＞１）の電圧印加とワード線Ｗ２に−１Ｖ／ｍ の電圧印加を行い、誤差電流Ｉerrorを測定する。この「Ｓ＝０」書込み時のセンス電流Ｉｓ（図８Ｂ中参照）からm×Ｉerrorを差し引くことで、遷移電流（図８Ｂ下参照）を正確に抽出することができる。すなわち、正の部分を識別窓として用いて、識別窓の識別レベルより大きければ遷移電流として識別することができる。ここで、印可する電圧を１／ｍ（ｍ＞１）とするのは、誤差電流測定時に書込みを起こさせないためである。
図８を用いて、自己参照方式の遷移電流の検出方法を説明する。図８Ａは、３×３型クロスポイントの記憶装置を示し、特にメモリ素子Ｒ２２の「Ｓ＝０」の書込み誤差電流を測定する概略構成図である。図８Ｂは、上図にビット線電圧と時間の関係、中図にセンス電流と時間の関係、下図に遷移電流と時間の関係を示すグラフである。
「Ｓ＝０」書込み前に、ビット線Ｂ２に書込み電圧の１／ｍ（ｍ＞１）の電圧印加とワード線Ｗ２に−１Ｖ／ｍ の電圧印加を行い、誤差電流Ｉerrorを測定する。この「Ｓ＝０」書込み時のセンス電流Ｉｓ（図８Ｂ中参照）からm×Ｉerrorを差し引くことで、遷移電流（図８Ｂ下参照）を正確に抽出することができる。すなわち、正の部分を識別窓として用いて、識別窓の識別レベルより大きければ遷移電流として識別することができる。ここで、印可する電圧を１／ｍ（ｍ＞１）とするのは、誤差電流測定時に書込みを起こさせないためである。
自己参照方式の遷移電流の検出方法では、読出し時のセンス電流Ｉｓのパスと誤差電流測定のパスが同一のため、誤差電流除去の精度は高くなる。しかし、読出しの前に誤差電流測定を行うため、その分、若干のレイテンシ（遅延）が発生してしまう。
図９を用いて、他者参照方式の遷移電流の検出方法を説明する。図９Ａは、３×３型クロスポイントの記憶装置を示し、特にメモリ素子Ｒ２２の「Ｓ＝０」の書込み誤差電流を測定する概略構成図である。図９Ｂは、上図にビット線電圧と時間の関係、中上図にセンス電流Ｉｓと時間の関係、中下図に誤差電流Ｉerrorと時間の関係、下図に遷移電流と時間の関係を示すグラフである。図９Ａに示すように、選択したビット線の隣りのビット線を、誤差電流測定のための参照ビット線とする。
「Ｓ＝０」書込み時に、選択したビット線に書込み電圧＋１Ｖを印加すると同時に、参照する他のビット線にも書込み電圧の１／ｍ（ｍ＞１）を印加して誤差電流Ｉerrorを測定する。この、「Ｓ＝０」書込み時のセンス電流Ｉｓから２ｍ／（ｍ＋１）×Ｉerrorを差し引き、遷移電流を正確に抽出する手法である。
「Ｓ＝０」書込み時に、選択したビット線に書込み電圧＋１Ｖを印加すると同時に、参照する他のビット線にも書込み電圧の１／ｍ（ｍ＞１）を印加して誤差電流Ｉerrorを測定する。この、「Ｓ＝０」書込み時のセンス電流Ｉｓから２ｍ／（ｍ＋１）×Ｉerrorを差し引き、遷移電流を正確に抽出する手法である。
この他者参照方式では、読出し時のセンス電流のパスと誤差電流測定のパスが同一でないため、抵抗値ばらつきにより誤差電流除去の精度が自己参照方式より劣るが、読出しと同時に誤差電流測定を行うためレイテンシが発生しない。参照する他のビット線は１本でも良いし複数のビット線でも良い。選択したビット線に隣接する１本のビット線または両隣の２本のビット線を参照ビット線として誤差電流を測定するのが望ましい。複数の参照ビット線を使う場合は、誤差電流は加算すればよい。
また、誤差電流測定専用にデータの記録を行えないダミービット線を設けることも可能である。この場合は、ダミービットに書込みが起きないようにあらかじめダミービットは「Ｓ＝０」に書込んでおけば、ｍ＝１に設定することも可能である。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他さまざまな構成を取ることができる。
１，２・・電極、３［３ａ，３ｂ］・・導体膜、４［４ａ，４ｂ］・・絶縁体膜、１０，２０，３０・・記憶素子、１１，１２・・可変抵抗素子、
１０１，１０２・・電極、１０３・・導体膜、１０４・・絶縁体膜、１０５・・可変抵抗素子
１０１，１０２・・電極、１０３・・導体膜、１０４・・絶縁体膜、１０５・・可変抵抗素子
Claims (4)
- マトリックス状に配列されたメモリ素子にデータが記憶され、アドレス指定することで前記データを読み出すことが可能な記憶装置であって、
前記配列の行方向に配された複数のワード線と、
前記ワード線と交差し、前記配列の列方向に配された複数のビット線と、
前記ワード線と前記ビット線が交差する各領域において、前記ワード線と前記ビット線とを各々橋渡しするように接続され、前記メモリ素子として機能する複数のメモリセルとが設けられ、
前記メモリ素子は、
一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
前記可変抵抗素子は、前記一方の電極と前記他方の電極との間に、Ｃｕ，Ａｇ，Ｚｎを含む導体膜と絶縁体膜が形成され、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、
前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、
２つの前記可変抵抗素子の各素子の前記一方の電極を共通電極とし、
２つの前記可変抵抗素子の各素子の前記他方の電極を独立させてそれぞれ端子を設けて、合計２端子とした、コンプリメンタリな２端子の前記メモリ素子によって、前記メモリセルを構成する
記憶装置。 - 前記導体膜側の電極を前記共通電極とし各々接続している請求項１に記載の記憶装置。
- 前記絶縁体膜側の電極を前記共通電極とし各々接続している請求項１に記載の記憶装置。
- マトリックス状に配列されたメモリ素子にデータが記憶され、アドレス指定することで前記データを読み出すことが可能な記憶装置であって、
前記配列の行方向に配された複数のワード線と、
前記ワード線と交差し、前記配列の列方向に配された複数のビット線と、
前記ワード線と前記ビット線が交差する各領域において、前記ワード線と前記ビット線とを各々橋渡しするように接続され、前記メモリ素子として機能する複数のメモリセルとが設けられ、
前記メモリ素子は、
一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
２つの前記可変抵抗素子からメモリ素子が形成され、
前記可変抵抗素子は、各素子にそれぞれ形成された絶縁体膜と、前記２つの前記可変抵抗素子で共通して形成された、Ｃｕ，Ａｇ，Ｚｎを含む導体膜とによって構成され、
前記可変抵抗素子は、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、
前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、
前記絶縁体膜、２つの前記可変抵抗素子で共通して形成された前記導体膜、前記絶縁体膜の順で積層して、前記各可変抵抗素子の前記絶縁体膜側の両電極にそれぞれ端子を設けた、コンプリメンタリな２端子の前記メモリ素子によって、前記メモリセルを構成する
記憶装置。
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