JP4684297B2 - 不揮発性半導体記憶装置の書き込み方法 - Google Patents

不揮発性半導体記憶装置の書き込み方法 Download PDF

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Description

本発明は、不揮発性半導体記憶装置の書き込み方法に係り、特に、抵抗値が異なる複数の抵抗状態を有する抵抗記憶素子を用いた不揮発性半導体記憶装置の書き込み方法に関する。
近年、新たなメモリ素子として、ＲＲＡＭ（Resistance Random Access Memory）と呼ばれる不揮発性半導体記憶装置が注目されている。ＲＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。
抵抗記憶素子を用いた不揮発性半導体記憶装置は、例えば特許文献１〜５、非特許文献１〜３等に記載されている。
米国特許第６４７３３３２号明細書 特開２００５−０２５９１４号公報 特開２００４−２７２９７５号公報 特開２００４−１１０８６７号公報 特開２００４−３５５６７０号公報 A. Beck et al., Appl. Phys. Lett. Vol. 77, p. 139 (2001) W. W. Zhuang et al., Tech. Digest IEDM 2002, p.193 I. G. Baek et al., Tech. Digest IEDM 2004, p.587
しかしながら、抵抗記憶素子に電圧を単に印加して抵抗記憶材料を低抵抗状態から高抵抗状態に変化させる従来の手法では、抵抗記憶素子の抵抗値の増大によって、過大な電圧が抵抗記憶素子にかかってしまう。このような過大な電圧により、抵抗記憶素子が高抵抗状態から再び低抵抗状態に変化し、高抵抗状態を維持することができない虞がある。
本発明の目的は、抵抗記憶素子を低抵抗状態から高抵抗状態にスイッチさせる際、抵抗記憶素子に過大な電圧がかかり抵抗記憶素子が再び低抵抗状態に変化するのを防止し、抵抗記憶素子への正確なデータの書き込みを実現しうる不揮発性半導体記憶装置の書き込み方法を提供することにある。
本発明の一観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法であって、前記抵抗記憶素子の一方の端部に一方の端部が接続されたトランジスタを設け、前記トランジスタを介して前記抵抗記憶素子に電圧を印加して前記低抵抗状態から前記高抵抗状態に切り換える際に、前記トランジスタのゲート電圧を、前記抵抗記憶素子のリセット電圧と前記トランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定し、前記抵抗記憶素子にかかる電圧が、前記リセット電圧以上、前記セット電圧未満の値となるようにする不揮発性半導体記憶装置の書き込み方法が提供される。
また、本発明の他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと；第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第１の信号線と；第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記選択トランジスタの他方の端部側に接続された複数の第２の信号線とを有する不揮発性半導体記憶装置の書き込み方法であって、複数の前記メモリセルのうち、前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に書き換える書き換え対象のメモリセルに接続された前記第１の信号線に、前記抵抗記憶素子のリセット電圧と前記選択トランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の電圧を印加し、前記書き換え対象のメモリセルに接続された前記第１の信号線に、前記リセット電圧と前記閾値電圧との合計以上、前記セット電圧と前記閾値電圧との合計未満の前記電圧が印加された状態で、前記書き換え対象のメモリセルに接続された前記第２の信号線に、前記リセット電圧以上のパルス電圧を印加することにより、前記書き換え対象のメモリセルの前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に書き換える不揮発性半導体記憶装置の書き込み方法が提供される。
また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと；第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第１の信号線と；第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記選択トランジスタの他方の端部側に接続された複数の第２の信号線とを有する不揮発性半導体記憶装置の書き込み方法であって、複数の前記メモリセルのうち、前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に書き換える書き換え対象のメモリセルに接続された前記第２の信号線に、前記抵抗記憶素子のリセット電圧以上の電圧を印加し、前記書き換え対象のメモリセルに接続された前記第２の信号線に、前記リセット電圧以上の前記電圧が印加された状態で、前記書き換え対象のメモリセルに接続された前記第１の信号線に、前記リセット電圧と前記選択トランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満のパルス電圧を印加することにより、前記書き換え対象のメモリセルの前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に書き換える不揮発性半導体記憶装置の書き込み方法が提供される。
また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置であって、前記抵抗記憶素子の一方の端部に一方の端部が接続されたトランジスタを有し、前記トランジスタを介して前記抵抗記憶素子に電圧を印加して前記低抵抗状態から前記高抵抗状態に切り換える際に、前記トランジスタのゲート電圧を、前記抵抗記憶素子のリセット電圧と前記トランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定し、前記抵抗記憶素子にかかる電圧が、前記リセット電圧以上、前記セット電圧未満の値となるようにする不揮発性半導体記憶装置が提供される。
本発明によれば、トランジスタを介して抵抗記憶素子に電圧を印加して低抵抗状態から高抵抗状態に切り換える際に、トランジスタのゲート電圧を、抵抗記憶素子のリセット電圧とトランジスタの閾値電圧との合計以上、抵抗記憶素子のセット電圧と閾値電圧との合計未満の値に設定し、抵抗記憶素子にかかる電圧が、リセット電圧以上、セット電圧未満の値となるようにするので、抵抗記憶素子に過大な電圧がかかり抵抗記憶素子が再び低抵抗状態に変化するのを防止することができる。これにより、抵抗記憶素子にデータを正確に書き込むことができ、抵抗記憶素子を用いた不揮発性半導体記憶装置の信頼性を向上することができる。
図１は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 図２は、抵抗記憶素子に対する電圧の印加を説明する図（その１）である。 図３は、抵抗記憶素子に対する電圧の印加を説明する図（その２）である。 図４は、本発明の第１実施形態による抵抗記憶素子のリセット方法を行うための回路構成を示す回路図である。 図５は、本発明の第１実施形態による抵抗記憶素子のリセット方法において抵抗記憶素子にかかる電圧の時間変化を測定した結果を示すグラフである。 図６は、本発明の第２実施形態による抵抗記憶素子のリセット方法を行うための回路構成を示す回路図である。 図７は、本発明の第２実施形態による抵抗記憶素子のリセット方法において抵抗記憶素子にかかる電圧の時間変化を測定した結果を示すグラフである。 図８は、本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 図９は、本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す回路図（その２）である。 図１０は、本発明の第３実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート（その１）である。 図１１は、本発明の第３実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート（その２）である。 図１２は、本発明の第３実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。 図１３は、本発明の第４実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート（その１）である。 図１４は、本発明の第４実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート（その２）である。 図１５は、本発明の第４実施形態の変形例による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。 図１６は、本発明の第５実施形態による不揮発性半導体記憶装置の構造を示す概略図である。 図１７は、本発明の第５実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 図１８は、本発明の第５実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 図１９は、本発明の第５実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
符号の説明
１０…抵抗記憶素子
１２…パルスジェネレータ
１４…ＮＭＯＳトランジスタ
１６…メモリセル
１８…抵抗記憶素子
２０…セル選択トランジスタ
２２…シリコン基板
２４…素子分離膜
２６…ゲート電極
２８、３０…ソース／ドレイン領域
３２…コンタクトプラグ
３４…コンタクトプラグ
３６…層間絶縁膜
３８…下部電極
４０…抵抗記憶材料層
４２…上部電極
４４…抵抗記憶素子
４６…コンタクトプラグ
４８…コンタクトプラグ
５０…層間絶縁膜
５２…中継配線
５４…ソース線
５６…コンタクトプラグ
５８…層間絶縁膜
６０…ビット線
［第１実施形態］
本発明の第１実施形態による抵抗記憶素子のリセット方法について図１乃至図５を用いて説明する。
図１は単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図２及び図３は抵抗記憶素子に対する電圧の印加を説明する図、図４は本実施形態による抵抗記憶素子のリセット方法を行うための回路構成を示す回路図、図５は本実施形態による抵抗記憶素子のリセット方法において抵抗記憶素子にかかる電圧の時間変化を測定した結果を示すグラフである。
はじめに、抵抗記憶素子の基本動作について図１を用いて説明する。
抵抗記憶素子は、一対の電極間に抵抗記憶材料が挟持されたものである。抵抗記憶材料は、その多くが遷移金属を含む酸化物材料であり、電気的特性の違いから大きく２つに分類することができる。
１つは、高抵抗状態と低抵抗状態との間で抵抗値を変化するために、極性の同じ電圧を必要とする材料であり、例えばＮｉＯｘやＴｉＯｘのような単一の遷移金属の酸化物等が該当する。以下、抵抗状態の書き換えに極性が同じ電圧を要するこのような抵抗記憶材料を、単極性抵抗記憶材料と呼ぶ。
他方は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異なる極性の電圧を用いるものであり、クロム（Ｃｒ）等の不純物を微量にドープしたＳｒＴｉＯ３やＳｒＺｒＯ３、或いは超巨大磁気抵抗（ＣＭＲ：Colossal Magneto-Resistance）を示すＰｒ１−ｘＣａｘＭｎＯ３やＬａ１−ｘＣａｘＭｎＯ３等が該当する。以下、抵抗状態の書き換えに極性の異なる電圧を要するこのような抵抗記憶材料を、双極性抵抗記憶材料と呼ぶ。
以下の説明では、単極性抵抗記憶材料を用いた抵抗記憶素子について説明する。
図１は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。このグラフは、典型的な単極性抵抗記憶材料であるＴｉＯｘを用いた場合である。
初期状態において、抵抗記憶素子は高抵抗状態であると考える。
印加電圧を０Ｖから徐々に増加していくと、電流は曲線ａに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加電圧が更に大きくなり所定の値を超えると、抵抗記憶素子が高抵抗状態から低抵抗状態にスイッチする。なお、以下の説明では、抵抗記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Ａから点Ｂに遷移する。図１において点Ｂにおける電流値が一定になっているのは、急激な電流の増加による素子の破壊を防止するために電流制限を施しているためである。
点Ｂの状態から徐々に電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
次に、電流制限を解除して、印加電圧を０Ｖから再度徐々に増加していくと、電流は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する電圧が更に大きくなり所定の値を超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチする。なお、以下の説明では、抵抗記憶素子を低抵抗状態から高抵抗状態へ変化する動作を「リセット」と呼ぶ。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Ｃから点Ｄに遷移する。
点Ｄの状態から徐々に電圧を減少していくと、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
それぞれの抵抗状態は、所定の電圧値以下で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧よりも低ければ、電流−電圧特性は曲線ａに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧よりも低ければ、電流−電圧特性は曲線ｃに沿って変化し、低抵抗状態が維持される。
上述のように、抵抗記憶素子をセット、或いはリセットする場合には、それぞれの場合に応じて必要な電圧を抵抗記憶素子に印加すればよい。しかしながら、実際の動作においては、抵抗記憶素子を低抵抗状態から高抵抗状態にリセットする場合において、単に電圧を印加したのでは、以下に述べる不都合が生じる。
図２（ａ）は、抵抗記憶素子に電圧を印加するための回路構成を示す回路図である。図示するように、抵抗記憶素子１０の一端に、パルス電圧を印加するためのパルスジェネレータ１２が接続されている。抵抗記憶素子１０の他端は、基準電位、例えば接地電位である０Ｖに接続されている。図２（ｂ）は、パルスジェネレータ１２により抵抗記憶素子１０に印加される電圧値Ｖｐｕｌｓｅのパルス電圧を示している。
図２に示す回路構成において、抵抗記憶素子１０にパルス電圧を印加した場合に、抵抗記憶素子１０にかかる電圧Ｖ１のタイムチャートを示したものが図３（ａ）及び図３（ｂ）である。図３（ａ）は、抵抗記憶素子１０を高抵抗状態から低抵抗状態にセットする場合における電圧Ｖ１の時間変化を示している。図３（ｂ）は、抵抗記憶素子１０を低抵抗状態から高抵抗状態にリセットする場合における電圧Ｖ１の時間変化を示している。
抵抗記憶素子１０をセットする場合は、パルスジェネレータ１２により、抵抗記憶素子１０をセットするのに要する電圧値（セット電圧Ｖｓｅｔ）のパルス電圧を抵抗記憶素子１０に印加する。このパルス電圧を抵抗記憶素子１０に印加した時点では、所望の電圧が抵抗記憶素子１０にかかる。これにより、抵抗記憶素子１０が高抵抗状態から低抵抗状態に変化する（図３（ａ））。抵抗記憶素子１０が低抵抗状態に変化すると、印加した電圧の大部分は、パルスジェネレータ１２の内部抵抗、或いはパルスジェネレータ１２と抵抗記憶素子１０とを接続する配線の抵抗にかかることになる。この結果、抵抗記憶素子１０にかかる電圧は低下する。
他方、抵抗記憶素子１０をリセットする場合は、パルスジェネレータ１２により、抵抗記憶素子１０をリセットするのに要する電圧値（リセット電圧Ｖｒｅｓｅｔ）のパルス電圧を抵抗記憶素子１０に印加する。このパルス電圧を抵抗記憶素子１０に印加した時点では、所望の電圧が抵抗記憶素子１０にかかる。これにより、抵抗記憶素子１０が低抵抗状態から高抵抗状態に変化する（図３（ｂ））。しかしながら、抵抗記憶素子１０をリセットする場合には、抵抗記憶素子１０が高抵抗状態に変化した瞬間に、印加した電圧のほぼすべてが、抵抗記憶素子１０にかかることになる。このため、抵抗記憶素子１０にかかる電圧がセット電圧を超え、抵抗記憶素子１０が高抵抗状態から再び低抵抗状態に変化してしまい、高抵抗状態を維持することができない虞がある。
本実施形態による抵抗記憶素子のリセット方法は、抵抗記憶素子を低抵抗状態から高抵抗状態にスイッチさせる際、抵抗記憶素子に過大な電圧がかかり抵抗記憶素子が再び低抵抗状態に変化するのを防止することを可能にするものである。
まず、本実施形態による抵抗記憶素子のリセット方法を行うための回路構成について図４を用いて説明する。
図示するように、ＮＭＯＳトランジスタ１４のドレイン端子に、パルス電圧を印加するためのパルスジェネレータ１２が接続されている。ＮＭＯＳトランジスタ１４のソース端子には、抵抗記憶素子１０の一端が接続されている。抵抗記憶素子１０の他端は、基準電位、例えば接地電位である０Ｖに接続されている。
抵抗記憶素子１０は、一対の電極間に単極性抵抗記憶材料が挟持されたものである。一対の電極はともに例えばＰｔよりなるものである。単極性抵抗記憶材料は、例えばＴｉＯｘよりなるものである。
次に、図４に示す回路構成を用いた本実施形態による抵抗記憶素子のリセット方法について説明する。
抵抗記憶素子１０は、低抵抗状態にあるものとする。
まず、ＮＭＯＳトランジスタ１４のゲート端子に、電圧値Ｖｇの直流電圧を印加する。ここで、電圧値Ｖｇは、抵抗記憶素子１０をセットするのに要する電圧値をＶｓｅｔ、抵抗記憶素子１０をリセットするのに要する電圧値をＶｒｅｓｅｔ、ＮＭＯＳトランジスタ１４の閾値電圧の値をＶｔｈとして、Ｖｒｅｓｅｔ＋Ｖｔｈ≦Ｖｇ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たすものとする。これにより、ＮＭＯＳトランジスタ１４のゲート電圧の値は、Ｖｒｅｓｅｔ＋Ｖｔｈ≦Ｖｇ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たすＶｇに設定される。
次いで、ＮＭＯＳトランジスタ１４のゲート端子に、Ｖｒｅｓｅｔ＋Ｖｔｈ≦Ｖｇ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たす電圧値Ｖｇの直流電圧を印加した状態で、パルスジェネレータ１２により、ＮＭＯＳトランジスタ１４のドレイン端子に、電圧値Ｖｐｕｌｓｅのパルス電圧を印加する。ここで、電圧値Ｖｐｕｌｓｅは、抵抗記憶素子１０をリセットするのに要する電圧値Ｖｒｅｓｅｔ以上のものとする。
こうして、ゲート電圧の値がＶｒｅｓｅｔ＋Ｖｔｈ≦Ｖｇ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たすＶｇに設定されたＮＭＯＳトランジスタ１４のドレイン端子に、Ｖｒｅｓｅｔ以上の電圧値Ｖｐｕｌｓｅのパルス電圧を印加することにより、ＮＭＯＳトランジスタ１４のソース端子に接続された抵抗記憶素子１０にパルス電圧が印加される。これにより、抵抗記憶素子１０の抵抗値は上昇し、抵抗記憶素子１０は低抵抗状態から高抵抗状態にリセットされる。
このように、本実施形態による抵抗記憶素子のリセット方法は、ゲート電圧の値がＶｒｅｓｅｔ＋Ｖｔｈ≦Ｖｇ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たすＶｇに設定されたＮＭＯＳトランジスタ１４のドレイン端子に、Ｖｒｅｓｅｔ以上の電圧値Ｖｐｕｌｓｅのパルス電圧を印加することにより、ＮＭＯＳトランジスタ１４のソース端子に接続された抵抗記憶素子１０にパルス電圧を印加することに主たる特徴がある。
パルスジェネレータ１２によりＶｒｅｓｅｔ以上の電圧値Ｖｐｕｌｓｅのパルス電圧がＮＭＯＳトランジスタ１４のドレイン端子に印加されると、抵抗記憶素子１０の抵抗値は上昇する。これに伴い、抵抗記憶素子１０にかかる電圧Ｖ１も上昇する。
ここで、本実施形態による抵抗記憶素子のリセット方法では、ＮＭＯＳトランジスタ１４を介して、抵抗記憶素子１０にパルス電圧を印加している。このため、抵抗記憶素子１０にかかる電圧Ｖ１の上限は、ＮＭＯＳトランジスタ１４のゲート電圧の値によって決定される。すなわち、ＮＭＯＳトランジスタ１４のゲート電圧の値は、Ｖｒｅｓｅｔ＋Ｖｔｈ≦Ｖｇ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たすＶｇに設定されているため、抵抗記憶素子１０にかかる電圧Ｖ１は、Ｖｒｅｓｅｔ以上であるが、Ｖｓｅｔ以上となることはない。したがって、抵抗記憶素子１０を低抵抗状態から高抵抗状態にリセットする際に、低抵抗状態から高抵抗状態に変化した抵抗記憶素子１０が再び低抵抗状態に変化することなく、高抵抗状態を維持することができる。
なお、金属酸化物よりなる抵抗記憶材料を用いた抵抗記憶素子１０は、セットに要する時間よりもリセットに要する時間が長い。抵抗記憶素子１０がその抵抗状態を変化する時間は、抵抗記憶素子１０にかかる電圧が大きいほど短くなる。したがって、抵抗記憶素子１０をリセットする際に、抵抗記憶素子１０にかかる電圧がＶｓｅｔ未満の範囲でできるだけ大きくなるようにすれば、リセットに要する時間を短縮することができる。このためには、抵抗記憶素子１０をリセットする際に、ＮＭＯＳトランジスタ１４のゲート電圧Ｖｇを、Ｖｓｅｔ＋Ｖｔｈ未満の範囲でできるだけ大きく設定すればよい。
図５は、本実施形態による抵抗記憶素子のリセット方法において抵抗記憶素子にかかる電圧Ｖ１の時間変化を測定した結果を示すグラフである。グラフ中、横軸は時間、縦軸は抵抗記憶素子にかかる電圧Ｖ１である。測定に用いた試料は、Ｐｔよりなる下部電極と、膜厚２０ｎｍのＴｉＯｘよりなる抵抗記憶材料層と、Ｐｔよりなる上部電極とを有する直径５μｍの抵抗記憶素子とした。この試料は、図１に示す電流−電圧特性を有し、セット電圧Ｖｓｅｔが約１．８Ｖ、リセット電圧Ｖｒｅｓｅｔが約０．７Ｖのものである。また、ＮＭＯＳトランジスタの閾値電圧の値Ｖｔｈは約１．７Ｖである。ＮＭＯＳトランジスタのゲート端子に印加する直流電圧の値Ｖｇは３Ｖとした。また、ＮＭＯＳトランジスタのドレイン端子に印加するパルス電圧の電圧値Ｖｐｕｌｓｅは５Ｖ、パルス幅は５ｍｓとした。
図５に示すように、ＮＭＯＳトランジスタのドレイン端子にパルス電圧を印加して約３ｍｓ後に抵抗記憶素子はリセットしている。これに伴い、抵抗記憶素子にかかる電圧Ｖ１が上昇し、その後パルス電圧の印加が終了するまで、抵抗記憶素子には１．３Ｖの電圧がかかっている。この１．３Ｖの電圧は、抵抗記憶素子のセット電圧よりも小さいため、抵抗記憶素子が再びセットされることはない。この結果から、本実施形態によれば、抵抗記憶素子を低抵抗状態から高抵抗状態に確実にリセットすることができることが確認された。なお、図５に示す電圧変化の測定後の試料の抵抗値を測定すると、高抵抗状態の抵抗値が測定された。
このように、本実施形態によれば、抵抗記憶素子を低抵抗状態から高抵抗状態にスイッチさせる際、所定の電圧値にゲート電圧が設定されたトランジスタを介して抵抗記憶素子に電圧を印加するので、抵抗記憶素子に過大な電圧がかかり抵抗記憶素子が再び低抵抗状態に変化するのを防止することができる。
［第２実施形態］
本発明の第２実施形態による抵抗記憶素子のリセット方法について図６及び図７を用いて説明する。なお、第１実施形態による抵抗記憶素子のリセット方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。
図６は本実施形態による抵抗記憶素子のリセット方法を行うための回路構成を示す回路図、図７は本実施形態による抵抗記憶素子のリセット方法において抵抗記憶素子にかかる電圧の時間変化を測定した結果を示すグラフである。
まず、本実施形態による抵抗記憶素子のリセット方法を行うための回路構成について図６を用いて説明する。
図示するように、ＮＭＯＳトランジスタ１４のゲート端子に、パルス電圧を印加するためのパルスジェネレータ１２が接続されている。ＮＭＯＳトランジスタ１４のソース端子には、抵抗記憶素子１０の一端が接続されている。抵抗記憶素子１０の他端は、基準電位、例えば接地電位である０Ｖに接続されている。
抵抗記憶素子１０は、一対の電極間に単極性抵抗記憶材料が挟持されたものである。一対の電極はともに例えばＰｔよりなるものである。単極性抵抗記憶材料は、例えばＴｉＯｘよりなるものである。
次に、図６に示す回路構成を用いた本実施形態による抵抗記憶素子のリセット方法について説明する。
抵抗記憶素子１０は、低抵抗状態にあるものとする。
まず、ＮＭＯＳトランジスタ１４のドレイン端子に、電圧値Ｖｄの直流電圧を印加する。ここで、電圧値Ｖｄは、抵抗記憶素子１０をリセットするのに要する電圧値Ｖｒｅｓｅｔ以上のものとする。
次いで、ＮＭＯＳトランジスタ１４のドレイン端子に、Ｖｒｅｓｅｔ以上の電圧値Ｖｄの直流電圧を印加した状態で、パルスジェネレータ１２により、ＮＭＯＳトランジスタ１４のゲート端子に、電圧値Ｖｐｕｌｓｅのパルス電圧を印加する。ここで、電圧値Ｖｐｕｌｓｅは、抵抗記憶素子１０をセットするのに要する電圧値をＶｓｅｔ、抵抗記憶素子１０をリセットするのに要する電圧値をＶｒｅｓｅｔ、ＮＭＯＳトランジスタ１４の閾値電圧の値をＶｔｈとして、Ｖｒｅｓｅｔ＋Ｖｔｈ≦Ｖｐｕｌｓｅ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たすものとする。これにより、ゲート端子にパルス電圧が印加されている間、ＮＭＯＳトランジスタ１４のゲート電圧の値は、Ｖｒｅｓｅｔ＋Ｖｔｈ≦Ｖｐｕｌｓｅ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たすＶｐｕｌｓｅに設定される。
こうして、ＮＭＯＳトランジスタ１４のドレイン端子にＶｒｅｓｅｔ以上の電圧値Ｖｄの直流電圧が印加された状態で、Ｖｒｅｓｅｔ＋Ｖｔｈ≦Ｖｐｕｌｓｅ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たす電圧値Ｖｐｕｌｓｅのパルス電圧をＮＭＯＳトランジスタ１４のゲート端子に印加することにより、ＮＭＯＳトランジスタ１４のソース端子に接続された抵抗記憶素子１０にパルス電圧が印加される。これにより、抵抗記憶素子１０の抵抗値は上昇し、抵抗記憶素子１０は低抵抗状態から高抵抗状態にリセットされる。
このように、本実施形態による抵抗記憶素子のリセット方法は、ＮＭＯＳトランジスタ１４のドレイン端子にＶｒｅｓｅｔ以上の電圧値Ｖｄの直流電圧が印加された状態で、Ｖｒｅｓｅｔ＋Ｖｔｈ≦Ｖｐｕｌｓｅ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たす電圧値Ｖｐｕｌｓｅのパルス電圧をＮＭＯＳトランジスタ１４のゲート端子に印加することにより、ＮＭＯＳトランジスタ１４のソース端子に接続された抵抗記憶素子１０にパルス電圧を印加することに主たる特徴がある。
パルスジェネレータ１２によりＶｒｅｓｅｔ＋Ｖｔｈ≦Ｖｐｕｌｓｅ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たす電圧値Ｖｐｕｌｓｅのパルス電圧がＮＭＯＳトランジスタ１４のゲート端子に印加されると、ＮＭＯＳトランジスタ１４のドレイン端子にＶｒｅｓｅｔ以上の電圧値Ｖｄの直流電圧が印加されているため、抵抗記憶素子１０の抵抗値は上昇する。これに伴い、抵抗記憶素子１０にかかる電圧Ｖ１も上昇する。
ここで、本実施形態による抵抗記憶素子のリセット方法では、ＮＭＯＳトランジスタ１４を介して、抵抗記憶素子１０にパルス電圧を印加している。このため、抵抗記憶素子１０にかかる電圧Ｖ１の上限は、ＮＭＯＳトランジスタ１４のゲート電圧の値によって決定される。すなわち、ＮＭＯＳトランジスタ１４のゲート電圧の値は、パルスジェネレータ１２によりゲート端子にパルス電圧が印加されている間、Ｖｒｅｓｅｔ＋Ｖｔｈ≦Ｖｐｕｌｓｅ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たすＶｐｕｌｓｅに設定されている。このため、抵抗記憶素子１０にかかる電圧Ｖ１は、Ｖｒｅｓｅｔ以上、Ｖｓｅｔ未満の値となり、Ｖｓｅｔ以上となることはない。したがって、抵抗記憶素子１０を低抵抗状態から高抵抗状態にリセットする際に、低抵抗状態から高抵抗状態に変化した抵抗記憶素子１０が再び低抵抗状態に変化することなく、高抵抗状態を維持することができる。
なお、本実施形態においても、第１実施形態と同様に、抵抗記憶素子１０をリセットする際に、ＮＭＯＳトランジスタ１４のゲート電圧Ｖｇを、Ｖｓｅｔ＋Ｖｔｈ未満の範囲でできるだけ大きく設定することにより、Ｖｓｅｔ未満の範囲でできるだけ大きな電圧を抵抗記憶素子１０にかけることができる。これにより、リセットに要する時間を短縮することができる。
図７は、本実施形態による抵抗記憶素子のリセット方法において抵抗記憶素子にかかる電圧Ｖ１の時間変化を測定した結果を示すグラフである。グラフ中、横軸は時間、縦軸は抵抗記憶素子にかかる電圧Ｖ１である。測定に用いた試料である抵抗記憶素子、及びＮＭＯＳトランジスタは、図５に示す第１実施形態の場合と同様とした。ＮＭＯＳトランジスタのドレイン端子に印加する直流電圧の値Ｖｄは５Ｖとした。また、ＮＭＯＳトランジスタのゲート端子に印加するパルス電圧の電圧値Ｖｐｕｌｓｅは３Ｖ、パルス幅は５ｍｓとした。
図７に示すように、ＮＭＯＳトランジスタのゲート端子にパルス電圧を印加して約３００μｓ後に抵抗記憶素子はリセットしている。これに伴い、抵抗記憶素子にかかる電圧Ｖ１が上昇し、その後パルス電圧の印加が終了するまで、抵抗記憶素子には１．３Ｖの電圧がかかっている。この１．３Ｖの電圧は、抵抗記憶素子のセット電圧よりも小さいため、抵抗記憶素子が再びセットされることはない。この結果から、本実施形態によれば、抵抗記憶素子を低抵抗状態から高抵抗状態に確実にリセットすることができることが確認された。なお、図７に示す電圧変化の測定後の試料の抵抗値を測定すると、高抵抗状態の抵抗値が測定された。
このように、本実施形態によれば、抵抗記憶素子を低抵抗状態から高抵抗状態にスイッチさせる際、所定の電圧値にゲート電圧が設定されたトランジスタを介して抵抗記憶素子に電圧を印加するので、抵抗記憶素子に過大な電圧がかかり抵抗記憶素子が再び低抵抗状態に変化するのを防止することができる。
なお、本実施形態では、パルスジェネレータ１２によりＮＭＯＳトランジスタ１４のゲート端子に印加する電圧パルスの電圧値Ｖｐｕｌｓｅを、パルス電圧の立ち上がり後の初期の期間、すなわち抵抗記憶素子１０が低抵抗状態から高抵抗状態に変化する前の所定の期間においてＶｓｅｔ＋Ｖｔｈ以上に設定し、その後、抵抗記憶素子１０が低抵抗状態から高抵抗状態に変化する前に、上記と同様に、Ｖｒｅｓｅｔ＋Ｖｔｈ≦Ｖｐｕｌｓｅ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たす値に設定してもよい。
このようなパルス電圧を印加することにより、抵抗記憶素子１０にかかる電圧は、抵抗記憶素子１０が低抵抗状態から高抵抗状態に変化する前において十分に大きくすることができる。具体的には、ＮＭＯＳトランジスタ１４のドレイン端子に印加する直流電圧の電圧値ＶｄをＶｓｅｔ以上とすれば、抵抗記憶素子１０にかかる電圧をＶｓｅｔ以上とすることができる。このため、抵抗記憶素子１０へ流れる電流量を十分に確保することができ、抵抗記憶素子１０のリセットに要する時間を短縮することができる。その後は、抵抗記憶素子１０が低抵抗状態から高抵抗状態に変化する前に、抵抗記憶素子１０にかかる電圧は、Ｖｒｅｓｅｔ以上、Ｖｓｅｔ未満となる。これにより、上記と同様に、抵抗記憶素子１０が高抵抗状態から再び低抵抗状態に変化するのを防止することができる。
［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置及びその書き込み方法について図８乃至図１２を用いて説明する。
図８及び図９は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図１０及び図１１は本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート、図１２は本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。
本実施形態による不揮発性半導体記憶装置のメモリセル１６は、図８に示すように、抵抗記憶素子１８と、セル選択トランジスタ２０とを有している。抵抗記憶素子１８は、その一端がセル選択トランジスタ２０のドレイン端子に接続され、他端がソース線ＳＬに接続されている。セル選択トランジスタ２０のソース端子はビット線ＢＬに接続され、ゲート端子はワード線ＷＬに接続されている。抵抗記憶素子１８は、一対の電極間に例えばＴｉＯｘよりなる単極性抵抗記憶材料が狭持されたものである。セル選択トランジスタ２０は、例えば閾値電圧が０．３〜１ＶのＭＯＳトランジスタである。
図９は、図８に示すメモリセル１６をマトリクス状に配置したメモリセルアレイを示す回路図である。複数のメモリセル１６が、列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。
列方向には、複数のワード線ＷＬ０、ＷＬ１、…が配されており、列方向に並ぶメモリセル１６に共通の信号線を構成している。また、列方向には、ソース線ＳＬ０、ＳＬ１…が配され、列方向に並ぶメモリセル１６に共通の信号線を構成している。
行方向（図面横方向）には、複数のビット線ＢＬ０、ＢＬ１…が配されており、行方向に並ぶメモリセル１６に共通の信号線を構成している。
次に、図９に示す本実施形態による不揮発性半導体記憶装置の書き込み方法について図１０及び図１１を用いて説明する。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図１０を用いて説明する。書き換え対象のメモリセル１６は、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセル１６であるものとする。図１０（ａ）はワード線ＷＬ０の電圧の時間変化を示している。図１０（ｂ）はビット線ＢＬ０の電圧の時間変化を示している。図１０（ｃ）は書き換え対象のメモリセル１６における抵抗記憶素子１８にかかる電圧Ｖ０の時間変化を示している。図１０（ｄ）は書き換え対象のメモリセル１６における抵抗記憶素子１８に流れる電流（ビット線ＢＬ０に流れる電流）の時間変化を示している。
まず、ワード線ＷＬ０に所定の電圧を印加し、セル選択トランジスタ２０をオン状態にする。このとき、ワード線ＷＬ０に印加する電圧は、抵抗記憶素子１８をセットするのに要するセット電圧をＶｓｅｔ、セル選択トランジスタ２０の閾値電圧をＶｔｈとして、Ｖｓｅｔ＋Ｖｔｈに制御する（図１０（ａ））。こうして、セル選択トランジスタ２０のゲート電圧をＶｓｅｔ＋Ｖｔｈに設定し、抵抗記憶素子１８をセットするのに十分な電圧が抵抗記憶素子１８にかかるようにした状態とする。
ソース線ＳＬ０は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ビット線ＢＬ０に、抵抗記憶素子１８をセットするのに要する電圧Ｖｓｅｔ以上の電圧Ｖｃｃを印加する（図１０（ｂ））。
ビット線ＢＬ０に電圧が印加されると、抵抗記憶素子１８には、ゲート電圧がＶｓｅｔ＋Ｖｔｈに設定されたセル選択トランジスタ２０を介してビット線ＢＬ０から電圧が印加される。このため、抵抗記憶素子１８にかかる電圧Ｖ０はまずＶｓｅｔとなる。これにより、抵抗記憶素子１８の抵抗値は減少し、抵抗記憶素子１８は、高抵抗状態から低抵抗状態に変化する。抵抗記憶素子１８の抵抗値の減少に伴い、抵抗記憶素子１８にかかる電圧Ｖ０はＶｓｅｔから減少する（図１０（ｃ））。抵抗記憶素子１８に流れる電流は、抵抗記憶素子１８の抵抗値の減少に伴い増加する（図１０（ｄ））。
次いで、ビット線ＢＬ０に印加する電圧をゼロに戻した後、ワード線ＷＬ０に印加する電圧をオフにし、セットの動作を完了する。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図１１を用いて説明する。書き換え対象のメモリセル１６は、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセル１６であるものとする。図１１（ａ）はワード線ＷＬ０の電圧の時間変化を示している。図１１（ｂ）はビット線ＢＬ０の電圧の時間変化を示している。図１１（ｃ）は書き換え対象のメモリセル１６における抵抗記憶素子１８にかかる電圧Ｖ０の時間変化を示している。図１１（ｄ）は書き換え対象のメモリセル１６における抵抗記憶素子１８に流れる電流（ビット線ＢＬ０に流れる電流）の時間変化を示している。
本実施形態による低抵抗状態から高抵抗状態への書き換え動作は、第１実施形態による抵抗記憶素子のリセット方法を用いて行うものである。
まず、ワード線ＷＬ０に所定の電圧を印加し、セル選択トランジスタ２０をオン状態にする。このとき、ワード線ＷＬ０に印加する電圧ＶＷＬは、抵抗記憶素子１８をセットするのに要するセット電圧をＶｓｅｔ、抵抗記憶素子１８をリセットするのに要するリセット電圧をＶｒｅｓｅｔ、セル選択トランジスタ２０の閾値電圧をＶｔｈとして、Ｖｒｅｓｅｔ＋Ｖｔｈ≦ＶＷＬ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たす値とする（図１１（ａ））。こうして、セル選択トランジスタ２０のゲート電圧ＶｇをＶｒｅｓｅｔ＋Ｖｔｈ≦Ｖｇ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たす値に設定し、抵抗記憶素子１８をリセットするのに十分な電圧が抵抗記憶素子１８にかかり、かつ抵抗記憶素子１８の抵抗値が上昇しても抵抗記憶素子１８がセットされないようにした状態とする。
ソース線ＳＬ０は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ビット線ＢＬ０に、抵抗記憶素子１８をリセットするのに要する電圧Ｖｒｅｓｅｔ以上の電圧Ｖｃｃを印加する（図１１（ｂ））。
ビット線ＢＬ０にＶｒｅｓｅｔ以上の電圧が印加されると、抵抗記憶素子１８には、ゲート電圧ＶｇがＶｒｅｓｅｔ＋Ｖｔｈ≦Ｖｇ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たす値に設定されたセル選択トランジスタ２０を介してビット線ＢＬ０から電圧が印加される。このため、抵抗記憶素子１８にかかる電圧Ｖ０はＶｒｅｓｅｔ以上、Ｖｓｅｔ未満の値となり、Ｖｓｅｔ以上となることはない（図１１（ｃ））。これにより、抵抗記憶素子１８の抵抗値は上昇し、抵抗記憶素子１８は、低抵抗状態から高抵抗状態に変化する。
上記リセット過程においては、抵抗記憶素子１８の抵抗値が上昇した瞬間、抵抗記憶素子１８に流れる電流は減少し、抵抗記憶素子１８にかかる電圧Ｖ０は上昇する（図１１（ｃ）及び図１１（ｄ））。しかしながら、本実施形態によれば、抵抗記憶素子１８の抵抗値が上昇しても、抵抗記憶素子１８にかかる電圧Ｖ０はＶｓｅｔ未満に抑えられるため、低抵抗状態から高抵抗状態に変化した抵抗記憶素子１８が再び低抵抗状態に変化することなく、高抵抗状態を維持することができる。
次いで、ビット線ＢＬ０に印加する電圧をゼロに戻した後、ワード線ＷＬ０に印加する電圧をオフにし、リセットの動作を完了する。
次に、図９に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について図１２を用いて説明する。読み出し対象のメモリセル１６は、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセル１６であるものとする。図１２（ａ）はワード線ＷＬ０の電圧の時間変化を示している。図１２（ｂ）はビット線ＢＬ０の電圧の時間変化を示している。図１２（ｃ）は書き換え対象のメモリセル１６における抵抗記憶素子１８にかかる電圧Ｖ０の時間変化を示している。図１２（ｄ）は書き換え対象のメモリセル１６における抵抗記憶素子１８に流れる電流（ビット線ＢＬ０に流れる電流）の時間変化を示している。
まず、ビット線ＢＬ０に、所定の電圧を印加する（図１２（ｂ））。ビット線ＢＬ０に印加する電圧Ｖｒｅａｄは、抵抗記憶素子１８がいずれの抵抗状態にあるときも印加電圧によってセットやリセットが生じないように設定する。
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ワード線ＷＬ０に所定の電圧を印加し、セル選択トランジスタ２０をオン状態にする（図１２（ａ））。
ワード線ＷＬ０にこのような電圧が印加されると、抵抗記憶素子１８に電圧Ｖｒｅａｄがかかり（図１２（ｃ））、ビット線ＢＬ０には、抵抗記憶素子１８の抵抗値に応じた電流が流れる（図１２（ｄ））。
したがって、ビット線ＢＬ０に流れるこの電流値を検出することにより、抵抗記憶素子１８が高抵抗状態及び低抵抗状態のいずれの状態にあるかを読み出すことができる。すなわち、読み出し対象のメモリセル１６に保持されたデータが“０”及び“１”のいずれのデータなのかを読み出すことができる（図１２（ｄ））。
このように、本実施形態によれば、抵抗記憶素子を低抵抗状態から高抵抗状態にスイッチさせる際、所定の電圧値にゲート電圧が設定されたトランジスタを介して抵抗記憶素子に電圧を印加するので、抵抗記憶素子に過大な電圧がかかり抵抗記憶素子が再び低抵抗状態に変化するのを防止することができる。これにより、抵抗記憶素子にデータを正確に書き込むことができ、抵抗記憶素子を用いた不揮発性半導体記憶装置の信頼性を向上することができる。
［第４実施形態］
本発明の第４実施形態による不揮発性半導体記憶装置及びその書き込み方法について図１３及び図１４を用いて説明する。なお、第３実施形態による不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。
図１３及び図１４は本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
本実施形態による不揮発性半導体記憶装置は、図８及び図９に示す第３実施形態による不揮発性半導体記憶装置と同様である。以下、本実施形態による不揮発性半導体記憶装置の書き込み方法について図１３及び図１４を用いて説明する。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図１３を用いて説明する。書き換え対象のメモリセル１６は、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセル１６であるものとする。図１３（ａ）はワード線ＷＬ０の電圧の時間変化を示している。図１３（ｂ）はビット線ＢＬ０の電圧の時間変化を示している。図１３（ｃ）は書き換え対象のメモリセル１６における抵抗記憶素子１８にかかる電圧Ｖ０の時間変化を示している。図１３（ｄ）は書き換え対象のメモリセル１６における抵抗記憶素子１８に流れる電流（ビット線ＢＬ０に流れる電流）の時間変化を示している。
まず、ビット線ＢＬ０に、抵抗記憶素子１８をセットするのに要する電圧Ｖｓｅｔ以上の電圧Ｖｃｃを印加する（図１３（ｂ））。
ソース線ＳＬ０は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ワード線ＷＬ０に所定の電圧を印加し、セル選択トランジスタ２０をオン状態にする。このとき、ワード線ＷＬ０に印加する電圧は、抵抗記憶素子１８をセットするのに要するセット電圧をＶｓｅｔ、セル選択トランジスタ２０の閾値電圧をＶｔｈとして、Ｖｓｅｔ＋Ｖｔｈに制御する（図１３（ａ））。
セル選択トランジスタ２０がオン状態になると、抵抗記憶素子１８には、ゲート電圧がＶｓｅｔ＋Ｖｔｈに設定されたセル選択トランジスタ２０を介してビット線ＢＬ０から電圧が印加される。このため、抵抗記憶素子１８にかかる電圧Ｖ０はまずＶｓｅｔとなる。これにより、抵抗記憶素子１８の抵抗値は減少し、抵抗記憶素子１８は、高抵抗状態から低抵抗状態に変化する。抵抗記憶素子１８の抵抗値の減少に伴い、抵抗記憶素子１８にかかる電圧Ｖ０はＶｓｅｔから減少する（図１３（ｃ））。抵抗記憶素子１８に流れる電流は、抵抗記憶素子１８の抵抗値の減少に伴い増加する（図１３（ｄ））。
次いで、ビット線ＢＬ０に印加する電圧をゼロに戻した後、ワード線ＷＬ０に印加する電圧をオフにし、セットの動作を完了する。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図１４を用いて説明する。書き換え対象のメモリセル１６は、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセル１６であるものとする。図１４（ａ）はワード線ＷＬ０の電圧の時間変化を示している。図１４（ｂ）はビット線ＢＬ０の電圧の時間変化を示している。図１４（ｃ）は書き換え対象のメモリセル１６における抵抗記憶素子１８にかかる電圧Ｖ０の時間変化を示している。図１４（ｄ）は書き換え対象のメモリセル１６における抵抗記憶素子１８に流れる電流（ビット線ＢＬ０に流れる電流）の時間変化を示している。
本実施形態による低抵抗状態から高抵抗状態への書き換え動作は、第２実施形態による抵抗記憶素子のリセット方法を用いて行うものである。
まず、ビット線ＢＬ０に、抵抗記憶素子１８をリセットするのに要する電圧Ｖｒｅｓｅｔ以上の電圧Ｖｃｃを印加する（図１４（ｂ））。
ソース線ＳＬ０は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ワード線ＷＬ０に所定の電圧を印加し、セル選択トランジスタ２０をオン状態にする。このとき、ワード線ＷＬ０に印加する電圧ＶＷＬは、抵抗記憶素子１８をセットするのに要するセット電圧をＶｓｅｔ、抵抗記憶素子１８をリセットするのに要するリセット電圧をＶｒｅｓｅｔ、セル選択トランジスタ２０の閾値電圧をＶｔｈとして、Ｖｒｅｓｅｔ＋Ｖｔｈ≦ＶＷＬ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たす値とする（図１４（ａ））。
セル選択トランジスタ２０がオン状態になると、抵抗記憶素子１８には、ゲート電圧ＶｇがＶｒｅｓｅｔ＋Ｖｔｈ≦Ｖｇ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たす値に設定されたセル選択トランジスタ２０を介してビット線ＢＬ０から電圧が印加される。このため、抵抗記憶素子１８にかかる電圧Ｖ０はＶｒｅｓｅｔ以上、Ｖｓｅｔ未満の値となり、Ｖｓｅｔ以上となることはない（図１４（ｃ））。これにより、抵抗記憶素子１８の抵抗値は上昇し、抵抗記憶素子１８は、低抵抗状態から高抵抗状態に変化する。
上記リセット過程においては、抵抗記憶素子１８の抵抗値が上昇した瞬間、抵抗記憶素子１８に流れる電流は減少し、抵抗記憶素子１８にかかる電圧Ｖ０は上昇する（図１４（ｃ）及び図１４（ｄ））。しかしながら、本実施形態によれば、抵抗記憶素子１８にかかる電圧Ｖ０はＶｓｅｔ未満に抑えられるため、低抵抗状態から高抵抗状態に変化した抵抗記憶素子１８が再び低抵抗状態に変化することなく、高抵抗状態を維持することができる。
次いで、ワード線ＷＬ０に印加する電圧をゼロに戻した後、ビット線ＢＬ０に印加する電圧をオフにし、リセットの動作を完了する。
なお、本実施形態による不揮発性半導体記憶装置の読み出し方法は、第３実施形態による場合と同様である。
このように、本実施形態によれば、抵抗記憶素子を低抵抗状態から高抵抗状態にスイッチさせる際、所定の電圧値にゲート電圧が設定されたトランジスタを介して抵抗記憶素子に電圧を印加するので、抵抗記憶素子に過大な電圧がかかり抵抗記憶素子が再び低抵抗状態に変化するのを防止することができる。これにより、抵抗記憶素子にデータを正確に書き込むことができ、抵抗記憶素子を用いた不揮発性半導体記憶装置の信頼性を向上することができる。
（変形例）
本実施形態の変形例による不揮発性半導体記憶装置の書き込み方法について図１５を用いて説明する。図１５は本変形例による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
本変形例による不揮発性半導体記憶装置の書き込み方法は、上記の低抵抗状態から高抵抗状態への書き換え動作において、ワード線ＷＬ０に印加する電圧を、電圧印加開始から抵抗記憶素子１８のリセットする前においてＶｓｅｔ＋Ｖｔｈ以上に設定し、抵抗記憶素子１８のリセットに要する時間を短縮するものである。
以下、本変形例による低抵抗状態から高抵抗状態への書き換え動作、すなわちリセット動作について図１５を用いて説明する。書き換え対象のメモリセル１６は、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセル１６であるものとする。図１５（ａ）はワード線ＷＬ０の電圧の時間変化を示している。図１５（ｂ）はビット線ＢＬ０の電圧の時間変化を示している。図１５（ｃ）は書き換え対象のメモリセル１６における抵抗記憶素子１８にかかる電圧Ｖ０の時間変化を示している。図１５（ｄ）は書き換え対象のメモリセル１６における抵抗記憶素子１８に流れる電流（ビット線ＢＬ０に流れる電流）の時間変化を示している。
まず、ビット線ＢＬ０に、抵抗記憶素子１８をセットするのに要する電圧Ｖｓｅｔ以上の電圧Ｖｃｃを印加する（図１５（ｂ））。
ソース線ＳＬ０は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ワード線ＷＬ０に所定の電圧を印加し、セル選択トランジスタ２０をオン状態にする。このとき、本変形例では、ワード線ＷＬ０に印加する電圧ＶＷＬを、電圧印加開始後の初期の期間（パルス電圧の立ち上がり後の初期の期間）、すなわち抵抗記憶素子１８が低抵抗状態から高抵抗状態へ変化する前の所定の期間において、Ｖｓｅｔ＋Ｖｔｈ以上に設定し、その後、抵抗記憶素子１８が低抵抗状態から高抵抗状態へ変化する前に、上記と同様に、Ｖｒｅｓｅｔ＋Ｖｔｈ≦ＶＷＬ＜Ｖｓｅｔ＋Ｖｔｈの関係を満たす値に設定する（図１５（ａ））。
これにより、抵抗記憶素子１８にかかる電圧は、抵抗記憶素子１８が低抵抗状態から高抵抗状態へ変化する前においてＶｓｅｔ以上となり、その後、抵抗記憶素子１８が低抵抗状態から高抵抗状態へ変化する前に、Ｖｒｅｓｅｔ以上、Ｖｓｅｔ未満となる（図１５（ｃ））。
このように、本変形例では、抵抗記憶素子１８にかかる電圧は、抵抗記憶素子１８が低抵抗状態から高抵抗状態へ変化する前においてＶｓｅｔ以上となるので、抵抗記憶素子１８へ流れる電流量を十分に確保することができる。これにより、抵抗記憶素子１８のリセットに要する時間を短縮することができる。
［第５実施形態］
本発明の第５実施形態による不揮発性半導体記憶装置及びその製造方法について図１６乃至図１９を用いて説明する。
図１６（ａ）は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図１６（ｂ）は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図１７乃至図１９は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
本実施形態では、上記第３実施形態による不揮発性半導体記憶装置の具体的な構造及びその製造方法について説明する。
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図１６を用いて説明する。
図１６（ｂ）に示すように、シリコン基板２２には、素子領域を画定する素子分離膜２４が形成されている。シリコン基板２２の素子領域には、ゲート電極２６及びソース／ドレイン領域２８、３０を有するセル選択トランジスタが形成されている。
ゲート電極２６は、図１６（ａ）に示すように、列方向（図面縦方向）に隣接するセル選択トランジスタのゲート電極２６を共通接続するワード線ＷＬとしても機能する。
セル選択トランジスタが形成されたシリコン基板２２上には、ソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ３２と、ソース／ドレイン領域３０に電気的に接続されたコンタクトプラグ３４とが埋め込まれた層間絶縁膜３６が形成されている。
コンタクトプラグ３２、３４が埋め込まれた層間絶縁膜３６上には、コンタクトプラグ３４を介してソース／ドレイン領域３０に電気的に接続された抵抗記憶素子４４が形成されている。
抵抗記憶素子４４は、コンタクトプラグ３４に電気的に接続された下部電極３８と、下部電極３８上に形成された抵抗記憶材料層４０と、抵抗記憶材料層４０上に形成された上部電極４２とを有している。
抵抗記憶素子４４が形成された層間絶縁膜３６上には、コンタクトプラグ３２に電気的に接続されたコンタクトプラグ４６と、抵抗記憶素子４４の上部電極４２に電気的に接続されたコンタクトプラグ４８とが埋め込まれた層間絶縁膜５０が形成されている。
コンタクトプラグ４６、４８が埋め込まれた層間絶縁膜５０上には、コンタクトプラグ４６に電気的に接続された中継配線５２と、コンタクトプラグ４８を介して抵抗記憶素子４４の上部電極４２に電気的に接続されたソース線５４が形成されている。
中継配線５２及びソース線５４が形成された層間絶縁膜５０上には、中継配線５２に電気的に接続されたコンタクトプラグ５６が埋め込まれた層間絶縁膜５８が形成されている。
層間絶縁膜５８上には、層間絶縁膜５８、５０、３６に埋め込まれたコンタクトプラグ５６、中継配線５２、コンタクトプラグ４６、及びコンタクトプラグ３２を介してソース／ドレイン領域２８に電気的に接続されたビット線６０が形成されている。
こうして、図９に示す第３実施形態による不揮発性半導体記憶装置が構成されている。
次に、本実施形態による不揮発性半導体記憶装置の製造方法について図１７乃至図１９を用いて説明する。
まず、シリコン基板２２内に、素子領域を画定する素子分離膜２４を形成する。
次いで、シリコン基板２２の素子領域上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極２６及びソース／ドレイン領域２８、３０を有するセル選択トランジスタを形成する（図１７（ａ））。
次いで、セル選択トランジスタが形成されたシリコン基板２２上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３６を形成する。
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜３６に、ソース／ドレイン領域２８、３０に達するコンタクトホールを形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜３６内に、ソース／ドレイン領域２８、３０に電気的に接続されたコンタクトプラグ３２、３４を形成する（図１７（ｂ））。
次いで、コンタクトプラグ３２、３４が埋め込まれた層間絶縁膜３６上に、Ｐｔ膜３８と、ＴｉＯｘ膜４０と、Ｐｔ膜４２とを順次成膜する（図１７（ｃ））。
次いで、フォトリソグラフィ及びドライエッチングにより、Ｐｔ膜３８、ＴｉＯｘ膜４０、及びＰｔ膜４２をパターニングし、Ｐｔよりなる下部電極３８と、ＴｉＯｘよりなる抵抗記憶材料層４０と、Ｐｔよりなる上部電極４２とを有する抵抗記憶素子４４を形成する（図１８（ａ））。
次いで、抵抗記憶素子４４が形成された層間絶縁膜３６上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜５０を形成する。
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜５０に、コンタクトプラグ３２に達するコンタクトホール、及び抵抗記憶素子４４の上部電極４２に達するコンタクトホールを形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜５０内に、コンタクトプラグ３２に電気的に接続されたコンタクトプラグ４６と、抵抗記憶素子４４の上部電極４２に電気的に接続されたコンタクトプラグ４８とを形成する（図１８（ｂ））。
次いで、コンタクトプラグ４６、４８が埋め込まれた層間絶縁膜５０上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ４６に電気的に接続された中継配線５２と、コンタクトプラグ４８を介して抵抗記憶素子４４の上部電極４２に電気的に接続されたソース線５４を形成する（図１８（ｃ））。
次いで、中継配線５２及びソース線５４が形成された層間絶縁膜５０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜５８を形成する。
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜５８に、中継配線５２に達するコンタクトホールを形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜５８内に、中継配線５２に電気的に接続されたコンタクトプラグ５６を形成する（図１９（ａ））。
次いで、コンタクトプラグ５６が埋め込まれた層間絶縁膜５８上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ５６、中継配線５２、コンタクトプラグ４６、及びコンタクトプラグ３２を介してソース／ドレイン領域２８に電気的に接続されたビット線６０を形成する（図１９（ｂ））。
この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体記憶装置を完成する。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、抵抗記憶素子の抵抗記憶材料としてＴｉＯｘを用いたが、抵抗記憶素子の抵抗記憶材料はこれに限定されるものではない。例えば、抵抗記憶材料としては、ＮｉＯｘ等を適用することができる。
また、上記実施形態では、抵抗記憶素子の電極をＰｔにより構成したが、電極の構成材料はこれに限定されるものではない。
また、上記第３及び第４実施形態では、セル選択トランジスタを介して抵抗記憶素子に電圧を印加することにより、抵抗記憶素子にかかる電圧をセット電圧よりも小さくしたが、セル選択トランジスタとは別個に、抵抗記憶素子にかかる電圧をセット電圧よりも小さくするためのトランジスタを設けて、不揮発性半導体記憶装置を構成してもよい。
本発明による不揮発性半導体記憶装置の書き込み方法は、抵抗記憶素子を低抵抗状態から高抵抗状態にスイッチする際に、高抵抗状態に変化した抵抗素子が再び低抵抗状態に変化するのを確実に防止しうるものである。したがって、本発明による不揮発性半導体記憶装置の書き込み方法は、不揮発性半導体記憶装置の信頼性を向上するうえで極めて有用である。

Claims (5)

  1. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法であって、
    前記抵抗記憶素子の一方の端部に一方の端部が接続されたトランジスタを設け、
    前記トランジスタを介して前記抵抗記憶素子に電圧を印加して前記低抵抗状態から前記高抵抗状態に切り換える際に、前記トランジスタのゲート電圧を、前記抵抗記憶素子のリセット電圧と前記トランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定し、前記抵抗記憶素子にかかる電圧が、前記リセット電圧以上、前記セット電圧未満の値となるようにする
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  2. 請求の範囲第１項記載の不揮発性半導体記憶装置の書き込み方法において、
    前記トランジスタのゲート端子に、前記リセット電圧と前記閾値電圧との合計以上、前記セット電圧と前記閾値電圧との合計未満の電圧を印加した状態で、前記トランジスタの他方の端部に、前記リセット電圧以上のパルス電圧を印加する
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  3. 請求の範囲第１項記載の不揮発性半導体記憶装置の書き込み方法において、
    前記トランジスタの他方の端部に、前記リセット電圧以上の電圧を印加した状態で、前記トランジスタのゲート端子に、前記リセット電圧と前記閾値電圧との合計以上、前記セット電圧と前記閾値電圧との合計未満のパルス電圧を印加する
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  4. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと；第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第１の信号線と；第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記選択トランジスタの他方の端部側に接続された複数の第２の信号線とを有する不揮発性半導体記憶装置の書き込み方法であって、
    複数の前記メモリセルのうち、前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に書き換える書き換え対象のメモリセルに接続された前記第１の信号線に、前記抵抗記憶素子のリセット電圧と前記選択トランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の電圧を印加し、
    前記書き換え対象のメモリセルに接続された前記第１の信号線に、前記リセット電圧と前記閾値電圧との合計以上、前記セット電圧と前記閾値電圧との合計未満の前記電圧が印加された状態で、前記書き換え対象のメモリセルに接続された前記第２の信号線に、前記リセット電圧以上のパルス電圧を印加することにより、前記書き換え対象のメモリセルの前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に書き換える
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  5. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと；第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第１の信号線と；第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記選択トランジスタの他方の端部側に接続された複数の第２の信号線とを有する不揮発性半導体記憶装置の書き込み方法であって、
    複数の前記メモリセルのうち、前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に書き換える書き換え対象のメモリセルに接続された前記第２の信号線に、前記抵抗記憶素子のリセット電圧以上の電圧を印加し、
    前記書き換え対象のメモリセルに接続された前記第２の信号線に、前記リセット電圧以上の前記電圧が印加された状態で、前記書き換え対象のメモリセルに接続された前記第１の信号線に、前記リセット電圧と前記選択トランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満のパルス電圧を印加することにより、前記書き換え対象のメモリセルの前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に書き換える
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019240139A1 (ja) 2018-06-12 2019-12-19 国立大学法人鳥取大学 導電性ブリッジ型のメモリ装置及びその製造方法並びにスイッチ素子

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008029446A1 (fr) * 2006-09-05 2008-03-13 Fujitsu Limited Procédé d'écriture d'appareil de stockage a semi-conducteur non volatil
WO2008129774A1 (ja) * 2007-03-13 2008-10-30 Panasonic Corporation 抵抗変化型記憶装置
KR100882119B1 (ko) * 2007-07-24 2009-02-05 주식회사 하이닉스반도체 상 변화 메모리 장치의 구동 방법
JP5012312B2 (ja) * 2007-08-15 2012-08-29 ソニー株式会社 記憶装置の駆動方法
JP5019223B2 (ja) * 2007-11-21 2012-09-05 株式会社東芝 半導体記憶装置
JP2009135219A (ja) 2007-11-29 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
JP5072564B2 (ja) * 2007-12-10 2012-11-14 株式会社東芝 半導体記憶装置及びメモリセル電圧印加方法
JP2009218318A (ja) * 2008-03-10 2009-09-24 Fujitsu Ltd 半導体記憶装置及びその製造方法
WO2009140299A2 (en) * 2008-05-12 2009-11-19 Symetrix Corporation Self-stabilizing sensor circuit for resistive memories
US8159857B2 (en) * 2009-09-21 2012-04-17 Infineon Technologies Ag Electronic device with a programmable resistive element and a method for blocking a device
KR20110061912A (ko) 2009-12-02 2011-06-10 삼성전자주식회사 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치
KR20110074354A (ko) 2009-12-24 2011-06-30 삼성전자주식회사 메모리소자 및 그 동작방법
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9437297B2 (en) 2010-06-14 2016-09-06 Crossbar, Inc. Write and erase scheme for resistive memory device
US8274812B2 (en) * 2010-06-14 2012-09-25 Crossbar, Inc. Write and erase scheme for resistive memory device
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8767441B2 (en) 2010-11-04 2014-07-01 Crossbar, Inc. Switching device having a non-linear element
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
KR20120063136A (ko) 2010-12-07 2012-06-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 구동방법
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9058865B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Multi-level cell operation in silver/amorphous silicon RRAM
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8971088B1 (en) 2012-03-22 2015-03-03 Crossbar, Inc. Multi-level cell operation using zinc oxide switching material in non-volatile memory device
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
FR3015153B1 (fr) * 2013-12-18 2016-01-01 Commissariat Energie Atomique Generateur d'impulsions uwb a commutateur aval rapide
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9768234B2 (en) 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
US9286976B2 (en) * 2014-05-29 2016-03-15 Intel Corporation Apparatuses and methods for detecting write completion for resistive memory
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US9698201B2 (en) 2014-07-09 2017-07-04 Crossbar, Inc. High density selector-based non volatile memory cell and fabrication
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US9685483B2 (en) 2014-07-09 2017-06-20 Crossbar, Inc. Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
KR20160122478A (ko) 2015-04-14 2016-10-24 에스케이하이닉스 주식회사 전자 장치
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
TWI778928B (zh) * 2022-04-15 2022-09-21 環宇積體電路股份有限公司 記憶體裝置及其操作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158119A (ja) * 2002-11-06 2004-06-03 Sharp Corp 不揮発性半導体記憶装置
JP2005025914A (ja) * 2003-06-12 2005-01-27 Sharp Corp 不揮発性半導体記憶装置及びその制御方法
JP2005216387A (ja) * 2004-01-29 2005-08-11 Sony Corp 記憶装置
WO2005076355A1 (ja) * 2004-02-06 2005-08-18 Renesas Technology Corp. 記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
JP3749847B2 (ja) * 2001-09-27 2006-03-01 株式会社東芝 相変化型不揮発性記憶装置及びその駆動回路
JP4190238B2 (ja) 2002-09-13 2008-12-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6831856B2 (en) * 2002-09-23 2004-12-14 Ovonyx, Inc. Method of data storage using only amorphous phase of electrically programmable phase-change memory element
DE60323202D1 (de) * 2003-02-21 2008-10-09 St Microelectronics Srl Phasenwechselspeicheranordnung
JP4167513B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
JP4254293B2 (ja) * 2003-03-25 2009-04-15 株式会社日立製作所 記憶装置
JP4189269B2 (ja) 2003-05-27 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置、その書き込み・リセット方法、及び、その読み出し方法
CN1717748A (zh) * 2003-06-25 2006-01-04 松下电器产业株式会社 驱动非易失性存储器的方法
JP4529493B2 (ja) * 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
US7391664B2 (en) * 2006-04-27 2008-06-24 Ovonyx, Inc. Page mode access for non-volatile memory arrays
WO2008029446A1 (fr) * 2006-09-05 2008-03-13 Fujitsu Limited Procédé d'écriture d'appareil de stockage a semi-conducteur non volatil

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158119A (ja) * 2002-11-06 2004-06-03 Sharp Corp 不揮発性半導体記憶装置
JP2005025914A (ja) * 2003-06-12 2005-01-27 Sharp Corp 不揮発性半導体記憶装置及びその制御方法
JP2005216387A (ja) * 2004-01-29 2005-08-11 Sony Corp 記憶装置
WO2005076355A1 (ja) * 2004-02-06 2005-08-18 Renesas Technology Corp. 記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019240139A1 (ja) 2018-06-12 2019-12-19 国立大学法人鳥取大学 導電性ブリッジ型のメモリ装置及びその製造方法並びにスイッチ素子

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