JP2010205853A - 不揮発性可変抵抗素子を用いた半導体記憶装置、及びその製造方法 - Google Patents

Abstract

【課題】 回り込み電流が抑制でき、セル面積を縮小化可能で、作製が容易な、不揮発性可変抵抗素子のメモリセルアレイを実現する。
【解決手段】 第１電極１２と、第２電極１４と、第１電極及び第２電極の双方と電気的に接続する可変抵抗体１３と、誘電層１５を介して可変抵抗体１３と対向する制御電極１６を備えた三端子型の不揮発性可変抵抗素子を用いて一のメモリセルを構成し、当該メモリセルを行及び列方向に夫々複数マトリクス状に配置した不揮発性半導体記憶装置であって、列方向に隣接する一方のメモリセルの第１電極と他方のメモリセルの第２電極が電気的に接続することで、複数のメモリセルが列方向に直列に接続され列メモリセルを構成し、当該列メモリセルの両端がビット線に、メモリセルの制御電極が行方向に延伸するワード線に接続されている。
【選択図】 図７

Description

本発明は、第１電極、第２電極、及び当該両電極間に形成される可変抵抗体を有し、両電極間への電圧パルスを印加することで、両電極間の電気抵抗で規定される抵抗状態を二以上の異なる状態間で可逆的に変化、保持することができる不揮発性可変抵抗素子を用いた半導体記憶装置、及びその製造方法に関する。

携帯用電子機器の普及と共に、電源オフ時にも記憶したデータを保持することの出来る大容量の不揮発性メモリの要求が高まっている。その要求に対して近年、フラッシュメモリ、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気抵抗変化メモリ）、ＰＣＲＡＭ（相変化メモリ）、ＣＢＲＡＭ（固体電解質メモリ）、ＲＲＡＭ（登録商標）（抵抗変化メモリ）（非特許文献１参照）などの不揮発性メモリの開発が盛んに行われている。これらの不揮発性メモリの中でもＲＲＡＭは、高速書き換えが可能であり、かつ、材料に単純な二元系の遷移金属酸化物が使用可能なため作製が容易で既存のＣＭＯＳプロセスとの親和性が高いことから特に注目を集めている。

特開２００６−２９５１５７号公報

Ｗ．Ｗ．Ｚｈｕａｎｇ他、"Ｎｏｖｅｌｌ Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）"、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．１９３−１９６、２００２年１２月

ＲＲＡＭの場合、クロスポイント型のメモリセルアレイが数多く提案されているが、回り込み電流の抑制が困難なため、実用化には程遠い。また、メモリセルを１Ｔ１Ｒ（1 Transistor 1 Resistor）構成にすると、セル面積が大きくなるという問題が生じる。また、トランジスタを作製する分、メモリセルの作製の難易度が上がってしまう。

クロスポイント型以外のメモリセルアレイとしては、可変抵抗素子とＭＯＳトランジスタを並列に接続した回路を単位メモリセルとしてＮＡＮＤ型のメモリセルアレイを構成するものが上記の特許文献１に開示されている。これは、動作対象の選択メモリセルのＭＯＳトランジスタのみＯＦＦ状態とし、他の非選択メモリセルのＭＯＳトランジスタをＯＮ状態とすることでメモリセルアレイに流れる電流経路を制御し、選択メモリセルの可変抵抗素子に印加される電圧を制御するものであり、回り込み電流の問題は生じないが、別途ＭＯＳトランジスタを形成する必要があるため、素子構造が複雑で、セル面積が大きくなる。

本発明の目的は、上述の問題点を克服し、回り込み電流が抑制でき、セル面積を縮小化可能で、作製が容易な、不揮発性可変抵抗素子のメモリセルアレイを実現することにある。

本発明に係る不揮発性可変抵抗素子は、第１電極と、第２電極と、前記第１電極及び前記第２電極の双方と電気的に接続する可変抵抗体を備え、前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される不揮発性可変抵抗素子であって、誘電層を介して前記可変抵抗体と対向する制御電極を備え、前記制御電極に所定の制御電圧を印加することにより前記遷移後の一の抵抗状態における抵抗特性が一時的に変調され、前記不揮発性可変抵抗素子が保持する前記二以上の異なる抵抗状態のうち最も抵抗特性が低抵抗な抵抗状態よりも抵抗特性の低い導通状態に低抵抗化することを第１の特徴とする。

更に、本発明に係る不揮発性可変抵抗素子は、上記第１の特徴に加えて、前記可変抵抗体がフォーミング処理を施した金属酸化物により構成されていることを第２の特徴とする。

本発明に係る不揮発性半導体記憶装置は、上記第１又は第２の特徴の不揮発性可変抵抗素子を用いて一のメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置した不揮発性半導体記憶装置であって、列方向に隣接する一方の前記メモリセルの前記第１電極と他方の前記メモリセルの前記第２電極が接続することで、複数の前記メモリセルが列方向に直列に接続され列メモリセルを構成し、前記列メモリセルの両端に位置する前記第１電極と前記第２電極の一方端が、直接或いは前記列メモリセルの選択用素子を介して第１ビット線に、他方端が直接或いは前記列メモリセルの選択用素子を介して第２ビット線に接続され、同一行の前記メモリセルの前記制御電極が、行方向に延伸するワード線に接続されていることを第１の特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、選択された前記列メモリセル内の選択された前記メモリセルの前記不揮発性可変抵抗素子に保持された抵抗状態を読み出すため、選択された前記列メモリセル内の選択された前記メモリセルの前記制御電極に接続する前記ワード線に前記所定の制御電圧を印加せず、選択された前記列メモリセル内の非選択の前記メモリセルの前記制御電極に接続する前記ワード線に前記所定の制御電圧を印加する、ワード線駆動回路と、選択された前記列メモリセルの一方端を前記第１ビット線と前記第２ビット線の何れか一方を介して接地し、他方端に前記第１ビット線と前記第２ビット線の何れか他方を介して所定の読み出し電圧を印加する、ビット線駆動回路と、を備えることを第２の特徴とする。

また、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、選択された前記列メモリセル内の選択された前記メモリセルの前記不揮発性可変抵抗素子に保持された抵抗状態を前記二以上の異なる抵抗状態間で遷移させ、選択された前記メモリセルの書き換えを行うため、選択された前記列メモリセル内の選択された前記メモリセルの前記制御電極に接続する前記ワード線に前記所定の制御電圧を印加せず、選択された前記列メモリセル内の非選択の前記メモリセルの前記制御電極に接続する前記ワード線に、前記所定の制御電圧を印加する、ワード線駆動回路と、選択された前記列メモリセルの一方端を前記第１ビット線と前記第２ビット線の何れか一方を介して接地し、他方端に前記第１ビット線と前記第２ビット線の何れか他方を介して所定の書き換え電圧を印加する、ビット線駆動回路と、を備えることを第３の特徴とする。

また、本発明に係る不揮発性半導体記憶装置は、上記第２又は第３の特徴に加えて、前記ワード線駆動回路は、選択された前記列メモリセル内の前記選択された前記メモリセルの前記ワード線を接地することを第４の特徴とする。

また、本発明に係る不揮発性半導体記憶装置は、上記第３又は第４の特徴に加えて、前記ビット線駆動回路は、選択された前記列メモリセル内の選択された前記メモリセルの前記不揮発性可変抵抗素子に保持された抵抗状態を低抵抗状態に遷移させる場合と高抵抗状態に遷移させる場合とで、選択された前記列メモリセルの一方端を基準として他方端に印加される前記所定の書き換え電圧の極性が異なり、低抵抗状態に遷移させる場合には前記第１ビット線を介して、高抵抗状態に遷移させる場合には前記第２ビット線を介して、同一極性の前記所定の書き換え電圧を印加することを第５の特徴とする。

また、本発明に係る不揮発性半導体記憶装置は、上記第３又は第４の特徴に加えて、前記ビット線駆動回路は、選択された前記列メモリセル内の選択された前記メモリセルの前記不揮発性可変抵抗素子に保持された抵抗状態を高抵抗状態に遷移させる場合と低抵抗状態に遷移させる場合とで、選択された前記列メモリセルの一方端を基準として他方端に印加される前記所定の書き換え電圧の極性が同一で印加パルス幅の異なる前記所定の書き換え電圧を印加することを第６の特徴とする。

本発明に係る不揮発性可変抵抗素子の製造方法は、基板上に溝を有する絶縁体層を形成する第１工程と、前記絶縁体層の溝に金属酸化物からなる前記可変抵抗体を充填する第２工程と、前記可変抵抗体が充填された前記絶縁体層上に前記誘電層を堆積する第３工程と、前記誘電層上に前記制御電極を堆積する第４工程と、所定の領域に形成された前記誘電層と前記制御電極を除去し、前記第１電極と前記第２電極となる前記可変抵抗体の形成領域の一部を露出させる第５工程と、前記第５工程により前記可変抵抗体が露出している領域の前記可変抵抗体から酸素を取り除き、導電性の高い電極部分を形成する第６工程と、を有することを第１の特徴とする。

本発明に係る不揮発性半導体記憶装置の製造方法は、基板上に列方向の溝を有する絶縁体層を形成する第１工程と、前記絶縁体層の列方向の溝に金属酸化物からなる前記可変抵抗体を充填する第２工程と、前記可変抵抗体が充填された前記絶縁体層上に前記誘電層を堆積する第３工程と、前記誘電層上に前記制御電極を堆積する第４工程と、所定の領域に形成された前記誘電層と前記制御電極を除去し、行方向に延伸するワード線を形成する第５工程と、前記第５工程により前記可変抵抗体が露出している領域の前記可変抵抗体から酸素を取り除き、導電性の高い電極部分を形成する第６工程と、を有することにより、列方向に隣接する前記メモリセルの前記第１電極と前記第２電極が共通化され、複数の前記メモリセルが列方向に直列に接続され前記列メモリセルが形成されることを第１の特徴とする。

更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１の特徴に加えて、前記第２工程において、前記絶縁体層上に前記可変抵抗体を堆積させた後、前記絶縁体層が露出するまでエッチング処理を行うことを第２の特徴とする。

ここで、本発明の効果について説明する前に、本願発明者により新規に発見された可変抵抗素子の抵抗変化現象について説明する。

本願発明者は、第１電極と第２電極間に可変抵抗体である遷移金属酸化物（例えば、コバルト酸化物）が挟持された可変抵抗素子を作製し、第１電極と第２電極間の電流経路上の可変抵抗体の一部の領域を誘電層で被覆し、可変抵抗素子の両端に設けられた第１及び第２電極を介して電圧を印加して電流を流すと同時に、当該誘電層を介して電圧を印加すると、当該可変抵抗体の一部の領域に電界が作用することにより可変抵抗体の抵抗値が一時的に変調され、当該誘電体層を介して電界を作用させるのを止めると元の抵抗値に戻るということを発見した。

上記の抵抗変化のメカニズムについての詳細は現在解明中であるが、発明者の独自研究によって複数のメカニズムが挙げられている。先ず、可変抵抗体に誘電層を介して電圧を印加することにより、抵抗変化領域内部に電界が作用し、蓄積層が形成されて低抵抗化する場合が考えられている。一方、可変抵抗体がフォーミング処理を行ったフィラメント型の可変抵抗体である場合には、フィラメントパスが導電パスであり、フィラメント以外の領域に電界が主に作用し、フィラメント部分以外の領域に別の導電パスが発生し、低抵抗化すると考えられている。

尚、上記の抵抗変調のメカニズムが、前者の蓄積層形成型か後者のフィラメント型になるかは可変抵抗体の材料のみならず、可変抵抗体の構造や製造方法にも強く依存することが分かっている。

ここで、後者のフィラメント型の抵抗変調を示す場合について詳しく説明する。図１５は、フォーミング処理を行ったフィラメント型の可変抵抗体を用いる不揮発性可変抵抗素子において、第１電極１２と第２電極１４に挟まれた可変抵抗体１３内の電流パスを表した概念図である。誘電層を介して電圧を印加しない状態では、フィラメント以外の部分の電気伝導性が極めて高く、主の電流パスがフィラメント部分２１であるためフィラメント部分の高い抵抗値が得られるが、誘電層を介して電圧を印加すると、フィラメント以外の部分２０に電界が作用する結果、フィラメント以外の部分２０に別の導電パスが発生して主の導電パスとなるため、フィラメント以外の部分２０の電気伝導性が大幅に上がり低抵抗化すると考えられる。

図１６は上述の不揮発性可変抵抗素子を３つ直列に接続した構成を模式的に表した等価回路図である。上段の可変抵抗２２がフィラメント部分２１の抵抗、下段の抵抗２３がフィラメント以外の部分２０の抵抗を表している。中央の素子にのみ誘電層を介して電圧を印加せず、両端の素子には誘電層を介して電圧を印加すると、中央の素子はフィラメント部分２１が主の導電パス、両端の素子はフィラメント以外の部分２０が主の導電パスとなるため、三つの素子を通る全体の電流経路は２４のようになる。このとき、両端の素子のフィラメント以外の部分２０の抵抗が電界の作用により十分低抵抗化していれば、直列回路の両端に電圧を印加し、電流量を測定することにより、両端の素子の抵抗値に拘わらず、中央の素子の可変抵抗２２が高抵抗状態にあるか低抵抗状態にあるかを読み出すことができる。

実際に本発明に係る素子を作製して予備的実験を行った結果を示す。図１は本発明に係る不揮発性可変抵抗素子１（以下、適宜「本発明素子１」と称する）の素子構造を示す断面図である。シリコン基板１０上に層間絶縁膜１１（二酸化シリコン膜）が、２００ｎｍの膜厚で堆積され形成されている。層間絶縁膜１１上に深さ２０ｎｍ、幅２００ｎｍの溝が形成されており、当該溝は第１電極１２、可変抵抗体１３、及び、第２電極１４により充填されている。可変抵抗体１３の上面、幅２００ｎｍ×２００ｎｍの正方形の領域を覆うように誘電層１５として窒化シリコン膜が５ｎｍの膜厚で形成されており、誘電層１５上に制御電極１６として白金膜が５０ｎｍの膜厚で形成されている。可変抵抗体１３はフォーミング処理が施されたコバルト酸化物であり、第１電極１２及び第２電極１４の材料は金属コバルトである。第１電極１２及び第２電極１４は、層間絶縁膜１１上に形成された溝の全部をコバルト酸化物で充填し、可変抵抗体の形成領域の上面を酸素透過性の低い窒化シリコン膜１５で被覆後、真空中で４００℃、５時間の熱処理により酸化物中の酸素を取り除くことにより形成されている。

上記の本発明素子１のスイッチング特性を測定した結果を図２に示す。図の横軸は測定の順番、縦軸は読み出し抵抗を表している。測定に用いた不揮発性可変抵抗素子１は、フォーミング処理済で安定スイッチングが可能な状態の素子である。

先ず、図２（ａ）のステップ１において、制御電極１６を接地（０Ｖ）した状態で、第１電極１２に０．５Ｖ、第２電極１４に０Ｖの読み出しパルスを印加し、高抵抗状態に相当する１×１０^６Ωの抵抗値を確認した。

図２（ａ）のステップ２から５では、本発明素子１を高抵抗状態から低抵抗状態に遷移させるべく、書き換え電圧条件を変えて測定を行った。ステップ２では、制御電極１６を接地（０Ｖ）した状態で、第１電極１２を接地（０Ｖ）し、第２電極１４に１Ｖの書き換えパルスを印加した後、ステップ１と同じ条件のパルスを用いて読み出しを行いステップ１と抵抗値が変化していないことを確認した。ステップ３からステップ５では、ステップ２と同様に、書き換えパルスを印加した後、ステップ１と同じ条件で読み出しを行った。ステップ３では、書き換え時、第２電極１４に１．５Ｖを印加したところ、抵抗値がやや低下した。次に、ステップ４では、書き換え時、第２電極１４に２Ｖを印加したところ、抵抗値が約１０^５Ωとなり、ステップ１の高抵抗状態と比べて抵抗値が１桁程度低下した。ステップ５では、書き換え時、第２電極１４に２．５Ｖを印加し、低抵抗状態に相当する１×１０^４Ωの読み出し抵抗値が得られた。ステップ１の高抵抗状態と比べると２桁程度の抵抗スイッチング比を得ることができた。

図２（ａ）のステップ６からステップ９では、本発明素子１を低抵抗状態から高抵抗状態に遷移させるべく、第２電極１４と制御電極１６を接地（０Ｖ）し、第１電極１２に印加する書き換え電圧条件を変えて測定を行った。読み出し条件はステップ１と同じである。ステップ６では、第１電極１２に１Ｖの書き換えパルスを印加した後、読み出しを行ったが、ステップ５の低抵抗状態の抵抗値から変化はなかった。ステップ７では、書き換え時、第１電極１２に１．５Ｖを印加したところ、わずかな抵抗変化を確認した。ステップ８では、書き換え時、第１電極１２に２Ｖを印加したところ、約３×１０^４Ωの抵抗値を確認した。ステップ９では、書き換え時、第１電極１２に３Ｖを印加し、高抵抗状態に相当する１×１０^６Ωの抵抗値を確認した。

図２（ａ）の一連の測定から、セット（低抵抗化）動作時には第２電極１４に２．５Ｖ、リセット（高抵抗化）動作時には第１電極１２に３Ｖの書き換えパルスを印加することで、スイッチングが良好に行えることが分かる。また、セット（低抵抗化）、リセット（高抵抗化）共に、１Ｖ以下の書き換え電圧条件では抵抗変化が起きないことが分かる。

次に、図２（ｂ）について説明する。ステップ１では、第２電極１４と制御電極１６を接地（０Ｖ）し、第１電極１２に０．５Ｖの読み出しパルスを印加し、高抵抗状態に相当する１×１０^６Ωの抵抗値を確認した。ステップ２では、第１電極１２と制御電極１６を接地（０Ｖ）し、第２電極１４に２．５Ｖの書き換えパルスを印加した後、ステップ１と同じ条件のパルスを用いて読み出しを行い、低抵抗状態に相当する１×１０^４Ωの抵抗値を確認した。ステップ３では、第２電極１４と制御電極１６を接地（０Ｖ）し、第１電極１２に３Ｖの書き換えパルスを印加した後、ステップ１と同じ条件のパルスを用いて読み出しを行い、高抵抗状態に相当する１×１０^６Ωの読み出し抵抗値を確認した。

次のステップ４では、第２電極１４を接地（０Ｖ）し、制御電極１６に３Ｖを印加した状態で、第１電極１２に０．５Ｖの読み出しパルスを印加したところ、１．１×１０^２Ωの抵抗値を確認した。ステップ５では、第２電極１４と制御電極１６を接地（０Ｖ）し、第１電極に０．５Ｖの読み出しパルスを印加し、高抵抗状態に相当する１×１０^６Ωの抵抗値が確認できた。これにより、第１電極１２に０．５Ｖの読み出しパルスを印加して読み出しを行う場合、制御電極１６に３Ｖ程度の電圧を印加しても高抵抗状態の抵抗状態は保持されることが分かる。

ステップ６では、第２電極１４と制御電極１６を接地（０Ｖ）し、第１電極１２に３Ｖの書き換えパルスを印加した後、ステップ１と同じ条件のパルスを用いて読み出しを行い、低抵抗状態に相当する１×１０^４Ωの抵抗値を確認した。ステップ７では、第２電極１４を接地（０Ｖ）し、制御電極１６に３Ｖを印加した状態で、第１電極１２に０．５Ｖの読み出しパルスを印加したところ、１．１×１０^２Ωの抵抗値を確認した。次のステップ８では、第２電極１４と制御電極１６を接地（０Ｖ）し、第１電極１２に０．５Ｖの読み出しパルスを印加し、低抵抗状態に相当する１×１０^４Ωの抵抗値が確認できた。これにより、第１電極１２に０．５Ｖの読み出しパルスを印加して読み出しを行う場合、制御電極１６に３Ｖ程度の電圧を印加しても低抵抗状態の抵抗状態は保持されることが分かる。

図２（ｂ）の一連の測定から、第１電極１２に０．５Ｖ程度の読み出しパルスを印加して読み出しを行う場合は、制御電極１６に３Ｖの電圧を印加しても低抵抗状態および高抵抗状態の抵抗状態は保持されることが分かる。また、制御電極１６に３Ｖの電圧を印加することで本発明素子１の抵抗値が１．１×１０^２Ω程度までに、高抵抗状態及び低抵抗状態の抵抗値と比較して大幅に減少することが分かる。

制御電極に印加する電圧を変化させながら、図２（ｂ）と同様の読み出し、書き込み評価を行ったところ、第１電極１２に０．５Ｖ程度の読み出しパルスを印加して読み出しを行う場合は、制御電極１６に６Ｖまでの電圧を印加しても低抵抗状態および高抵抗状態の抵抗状態は保持されることを確認した。更に、制御電極１６に６Ｖまでの電圧を印加することで本発明素子１の抵抗値が１．１×１０^２Ω以下となり、高抵抗状態及び低抵抗状態の抵抗値と比較して大幅に減少することを確認した。

図３にコバルト、チタン、ニッケル、タンタル、鉄の各遷移金属の酸化物にフォーミング処理を施し、可変抵抗体材料として用いて本発明素子１を作製し、制御電極に３Ｖを印加した場合の抵抗特性の変化を示す。図４に第２電極１４を接地（０Ｖ）し、第１電極１２に０．５Ｖの読み出しパルスを印加して、制御電極に電圧を印加した状態で読み出しを行った場合の読み出し抵抗値の変化を示す。可変抵抗体材料としてフォーミング処理を施した遷移金属を用い、制御電極に３Ｖ以上の電圧を印加することで本発明素子１の抵抗特性が１０^２Ω程度まで、高抵抗状態及び低抵抗状態の抵抗値と比較して大幅に低抵抗化することが分かる。他に、アルミニウムなど、フォーミング処理を施すことで可変抵抗体として動作する金属の酸化物を用いても同様に本発明素子１の抵抗特性が低抵抗化すると考えられる。

本発明は、この、新規な抵抗変化現象を技術思想として、発明者の独創的な着想に基づきなされたものであり、当該新規な抵抗変化現象を利用して従来型の不揮発性可変抵抗素子を用いるメモリセルアレイにおける問題点を解決するものである。

本発明においてメモリセルを構成する不揮発性可変抵抗素子は、第１電極と第２電極間に可変抵抗体を挟持して形成される従来型の二端子構造の不揮発性可変抵抗素子に、誘電層を介して可変抵抗体と対向する制御電極を更に備えた三端子構造の不揮発性可変抵抗素子である。ここで、可変抵抗体は、当該可変抵抗体内部に電界が誘起されることにより当該可変抵抗体の一の抵抗状態における抵抗特性が一時的に変調され、メモリセルが保持する抵抗状態のうち最も抵抗特性が低抵抗な抵抗状態よりも低抵抗の導通状態へ低抵抗化する特性を持っていれば良く、望ましくは、フォーミング処理を施した遷移金属酸化物である。第１電極と第２電極間に読み出し用の電圧を印加し、電流量を測定することにより不揮発性可変抵抗素子の抵抗特性を算出し、不揮発性可変抵抗素子が保持している抵抗状態を読み出す。この時、同時に制御電極に電圧を印加して、誘電層を介して可変抵抗体の電流経路上に電界を作用させることにより、可変抵抗体の抵抗特性を一時的に変調させ、低抵抗化させることができる。

上記のメモリセルを複数マトリクス状に配置し、列方向に隣接するメモリセルの一方の第１電極と他方の第２電極を直列に接続して列メモリセルを構成することでＮＡＮＤ型のメモリセルアレイを構成する。列メモリセルの両端のメモリセルの、隣接メモリセルと接続されない一方端の第１電極は第１ビット線に、他方端の第２電極は第２ビット線に接続される。即ち列メモリセルの両端は夫々異なる２本のビット線に接続される。当該列メモリセル内のメモリセルの制御電極は夫々、別の行方向に延伸するワード線に接続され、複数の列メモリセル同士がワード線により相互接続されてメモリセルアレイが構成される。

メモリセルアレイの書き換え及び読み出し動作においては、当該動作対象のメモリセルを列メモリセルから選択し、選択メモリセルに接続するワード線には電圧を印加せず、非選択メモリセルに接続するワード線には所定の制御電圧を印加して非選択メモリセルの抵抗特性を一時的に変調させ、メモリセルが保持する抵抗状態のうち最も抵抗特性が低抵抗な抵抗状態よりも低抵抗の導通状態にしておく。この時、列メモリセル間に書き換え或いは読み出し用の電圧を印加すると、非選択メモリセルの抵抗特性が導通状態になっているため、印加される電圧の殆どは選択メモリセルに印加される。このため、直列接続されたメモリセルアレイ間に流れる電流量は非選択メモリセルに記憶されている抵抗状態に拘わらず、選択メモリセルの抵抗状態を反映したものとなり、選択メモリセルの抵抗状態の正確な検出、書き換えが可能になる。

尚、不揮発性可変抵抗素子がバイポーラ型のスイッチング特性を示し、不揮発性可変抵抗素子を低抵抗状態に遷移させる場合と高抵抗状態に遷移させる場合とで夫々異なる極性の電圧を印加して抵抗状態の遷移を行う場合には、例えば、第１ビット線を介して列メモリセル間に低抵抗化用の所定の書き換え電圧を、第２ビット線を介して列メモリセル間に高抵抗化用の所定の書き換え電圧を印加し、抵抗状態のスイッチングを行うと良い。これにより、同一極性の書き換え電圧を印加したまま、列メモリセル間に印加される書き換え電圧が反転され、不揮発性可変抵抗素子の抵抗状態を制御することができる。一方、不揮発性可変抵抗素子がモノポーラ型のスイッチング特性を示し、不揮発性可変抵抗素子を低抵抗状態に遷移させる場合と高抵抗状態に遷移させる場合とで夫々印加電圧パルス幅の異なる電圧を印加して抵抗状態の遷移を行う場合には、同一極性でパルス幅の異なる所定の書き換え電圧を第１ビット線と第２ビット線の何れか一方のビット線を介して列メモリセル間に印加すれば良い。

本発明の不揮発性可変抵抗素子は、特に、可変抵抗体材料として遷移金属酸化物を用いることにより、容易に作製可能である。本発明の不揮発性可変抵抗素子の製造方法は、絶縁体層上に形成された溝に可変抵抗体となる金属酸化物層を充填し、可変抵抗体が形成される領域に誘電層を形成した後、誘電層により被覆されていない金属酸化物中の酸素を取り除く工程を含む。これにより誘電層により被覆されていない領域に金属電極が形成される。一方、誘電層に被覆されている領域では金属酸化物中の酸素の脱離が抑制され、可変抵抗体が形成される。

本発明のメモリセルアレイは、特に、可変抵抗体材料として遷移金属酸化物を用いることにより、容易に作製可能である。本発明のメモリセルアレイの製造方法は、絶縁体層上に形成された溝に可変抵抗体となる金属酸化物層を充填し、可変抵抗体が形成される領域を誘電層で被覆した後、誘電層により被覆されていない領域の金属酸化物中の酸素を取り除く工程を含む。これにより誘電層により被覆されていない領域に金属電極が形成される。一方、誘電層に被覆されている領域では金属酸化物中の酸素の脱離が抑制され、可変抵抗体が形成される。この結果、第１電極と第２電極とが共通化され、一体形成された列メモリセルが形成できる。

尚、上述の不揮発性可変抵抗素子及びメモリセルアレイの製造方法において、金属酸化物中の酸素を取り除くには、例えば、真空中での熱処理が挙げられる。更に、誘電層として酸素透過性の低い膜を用いることが望ましく、例えば、シリコン窒化膜を用いることが望ましい。

以上詳細に説明したように、本発明によれば、不揮発性可変抵抗素子の抵抗変化現象を利用することにより、回り込み電流が抑制でき、セル面積を縮小化可能で、作製が容易な、不揮発性可変抵抗素子を用いた不揮発性半導体記憶装置が実現できる。

本発明に係る不揮発性可変抵抗素子の素子構造を示す断面図。 本発明に係る不揮発性可変抵抗素子のスイッチング特性を示す測定結果。 本発明に係る不揮発性可変抵抗素子の可変抵抗体材料毎のスイッチング特性を示す測定結果。 本発明に係る不揮発性可変抵抗素子の可変抵抗体材料毎の読み出し抵抗値を示す測定結果。 本発明に係るメモリセルアレイの素子構造を示す鳥瞰図。 本発明に係るメモリセルアレイの素子構造を上から見た図。 本発明に係るメモリセルアレイの素子構造の断面図。 本発明に係るメモリセルアレイの等価回路図。 本発明に係るメモリセルアレイの製造方法を示す工程図。 本発明に係るメモリセルアレイをバイポーラ駆動させ、書き換え・読み出しを行う場合の各印加電圧を示す。 本発明に係るメモリセルアレイをモノポーラ駆動させ、書き換え・読み出しを行う場合の各印加電圧を示す。 本発明に係るメモリセルアレイの構成例を示す図。 本発明に係るメモリセルアレイの構成例を示す図。 本発明に係るメモリセルアレイの構成例を示す図。 フィラメント型の可変抵抗体を用いる不揮発性可変抵抗素子の電流パスを示す概念図。 本発明に係る不揮発性可変抵抗素子を三つ直列に接続した構成を模式的に示す等価回路図。

以下において、本発明に係る不揮発性半導体記憶装置の素子構造、製造方法、及び駆動方法につき、図面を参照して説明する。

〈単位メモリセル〉
本発明の一実施形態では、図１に示される本発明素子１を用いてメモリセルを構成する。尚、本発明素子１の素子構造、及び抵抗変化特性については既に詳細に説明したので説明を省略する。

本発明素子１の製造方法を以下に示す。まず、半導体基板１０上に、絶縁体層１１（例えば、二酸化シリコン膜）を２００ｎｍ程度堆積させる。次に、絶縁体層１１に公知のエッチング技術を用いて、溝を作製する。溝の深さは２０ｎｍ、幅は２００ｎｍ程度であれば良い。その後、可変抵抗体膜１３として金属酸化物（例えば、酸化コバルト）を５０ｎｍ堆積させる。次に、ＲＩＥを用いて全面をエッチングすることで二酸化シリコン膜１１が露出するまで研磨する。このとき、ＣＭＰ法により二酸化シリコン膜１１が露出するまで研磨してもよい。

次に誘電層（例えば、窒化シリコン膜）１５を、ＣＶＤ法を用いて５ｎｍ程度堆積させ、その後制御電極１６としての白金膜を５０ｎｍ程度堆積させる。次に、所定のレジストパターンを用いて、可変抵抗体膜１３が露出するまでエッチングを行うことにより制御電極１６が形成される。最後に、真空中で４００℃、５時間の熱処理を行う。この熱処理により、誘電層１５により被覆されている部分の金属酸化物の可変抵抗体膜１３には変化がないが、露出部分の可変抵抗体膜１３は、酸素が抜けることで第１電極１２と第２電極１４が形成される。例えば、可変抵抗体膜が酸化コバルトであれば金属コバルトが、酸化チタンであれば金属チタンが形成される。尚、脱酸素後の電極部分１７は下部の絶縁体層に到達する必要はなく、十分な電気伝導性を得られる深さであればよい。

〈メモリセルアレイ構造〉
図５〜図７に、本発明素子１を用いた２×２メモリセルアレイ（以下、適宜「本メモリセルアレイ２」と称する）の素子構造を示す。図５に本メモリセルアレイ２の素子構造の鳥瞰図を、図６に図５を上から見たときの図を、図７に図５のＡ−Ａ’方向の構造断面図を示す。尚、本メモリセルアレイ２は、２×２アレイに限定されるものではなく，ｍ×ｎアレイ（ｍ：１以上の自然数、ｎ：２以上の自然数）に対しても用いることができる。

図５に示すように、シリコン基板１０上に層間絶縁膜１１（例えば、二酸化シリコン膜）が、２００ｎｍの膜厚で形成されている。層間絶縁膜１１上に深さ２０ｎｍ、幅２００ｎｍの列方向の溝が形成されており、当該溝は第１電極１２、可変抵抗体１３、及び、第２電極１４により充填されている。可変抵抗体１３の上面を覆うように誘電層１５として窒化シリコン膜が幅２００ｎｍ、５ｎｍの膜厚で行方向に延伸して形成されている。誘電層１５上に制御電極１６として白金膜が、５０ｎｍの膜厚で形成され、行方向に延伸するワード線となってメモリセル同士を行方向に接続している。可変抵抗体１３はフォーミング処理が施された金属酸化物（例えば、コバルト酸化物）である。

図６及び図７に示すように、列方向の溝の形成領域のうち、誘電層１５の形成領域と交叉する領域には、可変抵抗体１３が形成され、それ以外の領域には第１電極１２又は第２電極１４又は電極部分１７が形成されている。電極部分１７は本発明素子１の第１電極１２或いは第２電極１４に相当する部分であり、同一の電極材料（例えば、金属コバルト）を用いて一体形成される結果、列方向に隣接するメモリセルの一方の第１電極と他方の第２電極を電気的に接続するものである。これによりメモリセル同士が列方向に直列に接続されて列メモリセルを構成する。当該列メモリセルの一方端の第１電極１２は第１ビット線に、他方端の第２電極１４は第２ビット線に接続されている。

図８に本メモリセルアレイ２の等価回路図を示す。尚、図８の等価回路図においては、二端子型の可変抵抗素子を示す記号に、ＭＯＳＦＥＴのゲート端子と同様の記号を付し、制御端子を有する三端子型の不揮発性可変抵抗素子であることを示している。一のメモリセルＲに一の本発明素子１が用いられている。列方向に隣接するメモリセルＲ１とメモリセルＲ２は電気的に直列接続され列メモリセルＡ１を構成し、列メモリセルＡ１の一方端が第１ビット線Ｂ１１に、他方端が第２ビット線Ｂ１２に接続されている。同様に、列方向に隣接するメモリセルＲ３とメモリセルＲ４は電気的に直列接続され列メモリセルＡ２を構成し、列メモリセルＡ２の一方端が第１ビット線Ｂ２１に、他方端が第２ビット線Ｂ２２に接続されている。ワード線Ｗ１は、メモリセルＲ１とメモリセルＲ３の制御電極と電気的に接続し、ワード線Ｗ２は、メモリセルＲ２とメモリセルＲ４の制御電極と電気的に接続し、メモリセルＲ１〜Ｒ４間を行方向に接続している。

図９に本メモリセルアレイ２の製造方法を示す。まず、半導体基板１０上に、絶縁体層１１（例えば、二酸化シリコン膜）を２００ｎｍ程度堆積させる。次に、図９（ａ）に示すように二酸化シリコン膜１１に公知のエッチング技術を用いて、溝を作製する。溝の深さは２０ｎｍ、幅は２００ｎｍ程度であれば良い。その後、可変抵抗体膜１３として金属酸化物（例えば、酸化コバルト）を５０ｎｍ堆積させる。次に、図９（ｂ）に示すように、ＲＩＥを用いて全面をエッチングすることで二酸化シリコン膜１１が露出するまで研磨する。このとき、ＣＭＰ法により二酸化シリコン膜１１が露出するまで研磨してもよい。

次に誘電層（例えば、窒化シリコン膜）１５を、ＣＶＤ法を用いて５ｎｍ程度堆積させ、その後制御電極１６としての白金膜を５０ｎｍ程度堆積させる。次に、所定のレジストパターンを用いて、二酸化シリコン膜１１及び可変抵抗体膜１３が露出するまでエッチングを行うと、図９（ｃ）に示す構造となる。

最後に、真空中で４００℃の熱処理を５時間行う。この熱処理により、窒化シリコン膜１５が被覆されている部分の金属酸化物の可変抵抗体膜１３は変化しないが、露出部分の可変抵抗体膜１３は、酸素が抜けることで第１電極１２と第２電極１４と電極部分１７が形成される。例えば、可変抵抗体膜が酸化コバルトであれば金属コバルトが、酸化チタンであれば金属チタンが形成される。尚、脱酸素後の電極部分１７は下部の絶縁体層に到達する必要はなく、十分な電気伝導性を得られる深さであればよい。この電極部分１７は、隣り合うメモリセルの第１電極１２と第２電極１４の共通部分となる。

〈駆動方法〉
次に本メモリセルアレイ２の駆動方法について、適宜、図８の等価回路図を参照して説明する。ここで、本メモリセルアレイ２の駆動とは、列メモリセルの中から一つのメモリセルを選択して、データの書き換え（セット／リセット）及び読み出しを行う場合の列メモリセルの各メモリセルへの電圧駆動を意味する。本メモリセルアレイ２の駆動は、複数のワード線を各別に駆動するワード線駆動回路（図示せず）と、複数の第１ビット線と第２ビット線を各別に駆動するビット線駆動回路（図示せず）により実行される。尚、以下の説明では、メモリセルＲ１に対して選択的に書き換えを行う場合を例として説明する。特に明示しない限り、書き込み、読み出しの電圧パルス幅は５０ナノ秒である。

先ず、セット動作（低抵抗化）及びリセット動作（高抵抗化）について夫々、極性の異なる電圧を印加して抵抗状態を遷移させる場合、即ちバイポーラ駆動の場合の駆動方法について説明する。図１０に、本メモリセルアレイ２をバイポーラ駆動させて書き換え及び読み出しを行う場合の各端子（Ｗ１，Ｗ２，ＢＬ１１，Ｂ２１，Ｂ１２，Ｂ２２）に印加する電圧印加パターンを示す。ここで、ＶＡは、第１電極と第２電極の一方端を接地（０Ｖ）し、他方端に読み出し電圧を印加して抵抗特性を読み出す場合、制御電極に当該電圧を印加することにより、本発明素子１の抵抗値を変調させて本発明素子１が保持する抵抗状態のうち最も抵抗特性が低抵抗な抵抗状態よりも十分低抵抗の導通状態とすることができる電圧であり、例えば、３Ｖ〜３．５Ｖである。ＶＨは、制御電極が接地（０Ｖ）されているとき、本発明素子１の第１電極と第２電極間に当該電圧を印加することによりセット動作（低抵抗化）を行うことができる電圧であり、例えば、３Ｖである。ＶＬは、制御電極が接地（０Ｖ）されているとき、本発明素子１の第１電極と第２電極間に当該電圧を印加することによりリセット動作（高抵抗化）を行うことができる電圧であり、例えば、２．５Ｖである。Ｖｒは、制御電極が接地（０Ｖ）されているとき、本発明素子１の第１電極と第２電極間に当該電圧を印加し、選択セルの情報を読み出す際にセット動作およびリセット動作が生じない電圧であり、例えば、０．１Ｖ〜０．５Ｖである。

１．読み出し
先ず、データの読み出し方法を説明する。列メモリセルＡ１内のメモリセルＲ１の抵抗状態として記憶されているデータを選択的に読み出すため、選択メモリセルＲ１に接続する選択ワード線Ｗ１を接地（０Ｖ）し、非選択メモリセルＲ２に接続する非選択ワード線Ｗ２に電圧ＶＡ＋Ｖｒ（＝３．５Ｖ）を印加し、非選択メモリセルに記憶されているデータ（抵抗状態）に関係なく導通状態とする。一方、選択メモリセルＲ１が属する列メモリセルＡ１に接続する選択第１ビット線Ｂ１１に電圧Ｖｒ（＝０．５Ｖ）を印加し、選択第２ビット線Ｂ１２を接地（０Ｖ）する。非選択列メモリセルＡ２に接続する非選択第１ビット線Ｂ２１、非選択第２ビット線Ｂ２２は接地（０Ｖ）しておくか、或いは、電圧を印加せず、フローティングとする。

非選択ワード線Ｗ２に電圧ＶＡ＋Ｖｒが印加され、選択第１ビット線Ｂ１１を介して電圧Ｖｒが印加される結果、非選択セルＲ２の制御電極に印加される電圧ＶＡ＋Ｖｒは、第１電極と第２電極に印加される電圧の双方よりも必ずＶＡ以上高い。これにより、非選択セルＲ２の抵抗値は、制御電極を接地（０Ｖ）した場合と比較すると、非選択メモリセルＲ２が高抵抗状態の時と比べて１００００分の１程度、低抵抗状態の時と比べると約１００分の１程度に低下する。このため、第１ビット線Ｂ１１と第２ビット線Ｂ１２の間に印加される読み出し電圧Ｖｒの殆どが選択メモリセルＲ１に印加されることになる。そのため、第１ビット線Ｂ１１と第２ビット線Ｂ１２の間に流れる電流量は、選択メモリセルＲ１の抵抗値を反映したものといって良く、正確な抵抗値の検出が可能になる。更に、非選択列メモリセルＡ２内のメモリセルＲ３及びＲ４は、選択列メモリセルＡ１内のメモリセルＲ１及びＲ２とワード線を介して容量結合しているに過ぎず、電気的に接続されていないので、回り込み電流の問題は生じない。

２．書き換え
次に、選択されたメモリセルＲ１を高抵抗状態から低抵抗状態へ変化させるセット動作を行う場合は、選択メモリセルＲ１に接続する選択ワード線Ｗ１を接地（０Ｖ）し、非選択メモリセルＲ２に接続する非選択ワード線Ｗ２に電圧ＶＡ＋ＶＨ（＝６Ｖ）を印加し、非選択メモリセルに記憶されているデータ（抵抗状態）に関係なく導通状態とする。一方、選択メモリセルＲ１が属する列メモリセルＡ１に接続する選択第１ビット線Ｂ１１に電圧ＶＨ（＝３．０Ｖ）を印加し、選択第２ビット線Ｂ１２を接地（０Ｖ）する。非選択列メモリセルＡ２に接続する非選択第１ビット線Ｂ２１、非選択第２ビット線Ｂ２２は接地（０Ｖ）しておくか、或いは、電圧を印加せず、フローティングとする。

一方、選択されたメモリセルＲ１を低抵抗状態から高抵抗状態へ変化させるリセット動作を行う場合は、選択メモリセルＲ１に接続する選択ワード線Ｗ１を接地（０Ｖ）し、非選択メモリセルＲ２に接続する非選択ワード線Ｗ２に電圧ＶＡ＋ＶＬ（＝５．５Ｖ）を印加し、非選択メモリセルに記憶されているデータ（抵抗状態）に関係なく導通状態とする。一方、選択メモリセルＲ１が属する列メモリセルＡ１に接続する選択第１ビット線Ｂ１１を接地（０Ｖ）し、選択第２ビット線Ｂ１２に電圧ＶＬ（＝２．５Ｖ）を印加する。非選択列メモリセルＡ２に接続する非選択第１ビット線Ｂ２１、非選択第２ビット線Ｂ２２は接地（０Ｖ）しておくか、或いは、電圧を印加せず、フローティングとする。

書き換えの場合も読み出しの場合と同様、セット動作時においては非選択ワード線Ｗ２に電圧ＶＡ＋ＶＨが印加され、選択第１ビット線Ｂ１１を介して電圧ＶＨが印加され、或いはリセット動作時においては非選択ワード線Ｗ２に電圧ＶＡ＋ＶＬが印加され、選択第２ビット線Ｂ１２を介して電圧ＶＬが印加される結果、非選択セルＲ２の制御電極に印加される電圧は、セット動作時及びリセット動作時の何れの場合においても、第１電極と第２電極に印加される電圧の双方よりも必ずＶＡ以上高い。これにより、非選択セルＲ２の抵抗値は、制御電極を接地（０Ｖ）した場合と比較すると、非選択メモリセルＲ２が高抵抗状態の時と比べて１００００分の１程度、低抵抗状態の時と比べると約１００分の１程度に低下する。このため、第１ビット線Ｂ１１と第２ビット線Ｂ１２の間に印加される書き換え電圧ＶＨ又はＶＬの殆どが選択メモリセルＲ１に印加されることになる。その結果、選択メモリセルＲ１では、高抵抗状態から低抵抗状態へ遷移するセット動作、および低抵抗状態から高抵抗状態へと遷移するリセット動作が可能となる。非選択メモリセルＲ２には、殆ど電圧が印加されないため、抵抗状態の遷移は起こらない。また、非選択列メモリセルＡ２内のメモリセルＲ３及びＲ４は、非選択第１ビット線Ｂ２１と非選択第２ビット線Ｂ２２間の電位差がないため抵抗値の変化は起こらない。更に、非選択列メモリセルＡ２内のメモリセルＲ３及びＲ４は、選択列メモリセルＡ１内のメモリセルＲ１及びＲ２とワード線を介して容量結合しているに過ぎず、電気的に接続されていないので、回り込み電流の問題は生じない。

より詳細には、選択されたメモリセルが属する列メモリセルの非選択メモリセルに接続する非選択ワード線に印加する電圧（ここでは、Ｖ_Ｗ２）は、当該列メモリセルに接続する選択第１ビット線に印加される電圧（ここでは、Ｖ_Ｂ１１）と選択第２ビット線に印加される電圧（ここでは、Ｖ_Ｂ１２）に対して、以下の数１を満足していれば良い。

［数１］
Ｖ_Ｗ２ ＞ ＶＡ ＋ ｍａｘ｛ＶＢ_１１，ＶＢ_１２｝

可変抵抗体材料としてコバルト酸化物を用い、本メモリセルアレイ２を作製してバイポーラ駆動を可能に構成し、上述の読み出し、書き換え評価を行ったところ正常に安定して抵抗状態の読み出し、書き換え動作を行うことができることを確認した。

尚、コバルト酸化物以外のチタン、ニッケル、タンタル、鉄の各酸化物を可変抵抗体材料として用い本メモリセルアレイ２を構成する場合についても、図３及び図４に示されるように、非選択ワード線を介して制御電極に上記数１を満足する電圧Ｖ_Ｗ２を印加することにより、非選択メモリセルの抵抗値が高抵抗状態の時と比べて１００００分の１程度、低抵抗状態の時と比べると約１００分の１程度に低下するため、コバルト酸化物の場合と同様、安定して抵抗状態の読み出し、書き換え動作を行うことができる。

次に、セット動作（低抵抗化）及びリセット動作（高抵抗化）について夫々、同一極性のパルス幅の異なる電圧を印加して抵抗状態を遷移させる場合、即ちモノポーラ駆動の場合の駆動方法について説明する。図１１に、本メモリセルアレイ２をモノポーラ駆動させて書き換え及び読み出しを行う場合の各端子（Ｗ１，Ｗ２，ＢＬ１１，Ｂ２１，Ｂ１２，Ｂ２２）に印加する電圧印加パターンを示す。ここで、ＶＡ、ＶＨ、ＶＬ、及びＶｒについてはバイポーラ駆動の説明と同様である。また、リセット時に用いる書き換え電圧ＶＬのパルス幅は、例えば２５０ナノ秒〜５００ナノ秒である。

読み出し動作についてはバイポーラ駆動の場合と全く同じであるので説明は省略する。書き換え動作の場合、選択メモリセルＲ１に接続する選択ワード線Ｗ１を接地（０Ｖ）し、非選択メモリセルＲ２に接続する非選択ワード線Ｗ２に電圧ＶＡ＋ＶＨ（＝６Ｖ、セット動作時）或いはＶＡ＋ＶＬ（＝５．５Ｖ、リセット動作時）を印加し、非選択メモリセルを記憶されているデータ（抵抗状態）に関係なく導通状態とする。一方、選択メモリセルＲ１が属する列メモリセルＡ１に接続する選択第２ビット線Ｂ１２はセット動作、リセット動作の双方で接地（０Ｖ）しておき、選択第１ビット線Ｂ１１に夫々、セット動作用の電圧ＶＨ（＝３．０Ｖ）或いはリセット動作用の電圧ＶＬ（＝２．５Ｖ）を印加して書き換え動作を行う。非選択列メモリセルＡ２に接続する非選択第１ビット線Ｂ２１、非選択第２ビット線Ｂ２２は接地（０Ｖ）しておくか、或いは、電圧を印加せず、フローティングとする。

可変抵抗体材料としてチタン酸化物を用い、本メモリセルアレイ２を作製してモノポーラ駆動が可能に構成し、上述の読み出し、書き換え評価を行ったところ正常に安定して抵抗状態の読み出し、書き換え動作を行うことができることを確認した。

更に、チタン酸化物以外のコバルト、ニッケル、タンタル、鉄の各酸化物を可変抵抗体材料として用い本メモリセルアレイ２を構成する場合についても、図３及び図４に示されるように、非選択ワード線を介して制御電極に上記数１を満足する電圧Ｖ_Ｗ２を印加することにより、非選択メモリセルの抵抗値が高抵抗状態の時と比べて１００００分の１程度、低抵抗状態の時と比べると約１００分の１程度に低下するため、可変抵抗体材料として遷移金属酸化物を用いることにより、安定して抵抗状態の読み出し、書き換え動作を行うことができる。

〈メモリセルアレイの構成例〉
図１２〜図１４にメモリセルアレイの構成例を示す。以下に示す例では、第１ビット線と第２ビット線の間に複数（例えば、八つ）のメモリセルが直列接続されて列メモリセルを構成し、更に、当該列メモリセルには夫々、列メモリセルの選択用のＭＯＳトランジスタが直列接続され、当該ＭＯＳトランジスタを用いて、選択された第１及び第２ビット線に接続する複数の列メモリセルの中から読み出し又は書き換え対象となる一の列メモリセルを選択・切り替え可能な構成となっている。

図１２に示す構成では、第１ビット線（Ｂ１１〜Ｂｎ１）が列方向に延伸し、第２ビット線（Ｂ１２，Ｂ２２）が行方向に延伸し、ワード線（Ｗ１１〜Ｗ１８，Ｗ２１〜Ｗ２８）が行方向に延伸している。また、複数の列メモリセル（Ａ１１〜Ａ１ｎ，Ａ２１〜Ａ２ｎ）の中から一の列メモリセルを選択する為のビットセレクト線（ＢＳＬ０，ＢＳＬ１）が行方向に延伸し、ＭＯＳトランジスタ（Ｔ１１〜Ｔ１ｎ，Ｔ２１〜Ｔ２ｎ）のゲート端子同士を接続している。

図１３に示す構成では、第１ビット線及び第２ビット線（ＢＬ１〜ＢＬ５）が列方向に延伸し、ワード線（Ｗ１１〜Ｗ１８）が行方向に延伸している。奇数列の列メモリセルの第１ビット線と偶数列の列メモリセルの第２ビット線、及び、偶数列の列メモリセルの第１ビット線と奇数列の列メモリセルの第２ビット線は夫々、同一のビット線で共用される。また、複数の列メモリセル（Ａ１１〜Ａ１４）の中から一の列メモリセルを選択する為のビットセレクト線（ＢＳＬ０〜ＢＳＬ４）が行方向に延伸し、ＭＯＳトランジスタ（Ｔ１１ａ〜Ｔ１４ｂ）のゲート端子同士を接続している。

図１４に示す構成では、第１ビット線及び第２ビット線（ＢＬ１〜ＢＬ３）が行方向に延伸し、ワード線（Ｗ１１〜Ｗ１８，Ｗ２１〜Ｗ２８）が行方向に延伸している。奇数行の列メモリセルの第１ビット線と偶数行の列メモリセルの第２ビット線、及び、偶数行の列メモリセルの第１ビット線と奇数行の列メモリセルの第２ビット線は夫々、同一のビット線で共用される。また、複数の列メモリセル（Ａ１１〜Ａ１ｎ，Ａ２１〜Ａ２ｎ）の中から一の列メモリセルを選択する為のビットセレクト線（ＢＳＬ０〜ＢＳＬ４）が列方向に延伸し、ＭＯＳトランジスタ（Ｔ１１ａ〜Ｔ１ｎａ，Ｔ２１ａ〜Ｔ２ｎｂ）のゲート端子同士を接続している。

上記図１２〜図１４の何れの構成においても、選択された列メモリセルが接続する第１ビット線と第２ビット線が選択され、これにより複数の列メモリセルが選択される場合には選択された列メモリセルに直列接続するＭＯＳトランジスタのゲート端子にビットセレクト線を介して電圧を印加し、当該選択されたＭＯＳトランジスタのみをＯＮ状態とする。読み出し、書き換え動作における駆動電圧は、選択された第１ビット線或いは選択された第２ビット線を介し、選択されたＭＯＳトランジスタを介して、選択された列メモリセルに印加される。各第１ビット線及び第２ビット線への駆動電圧の印加、各ワード線への駆動電圧の印加、並びに、各ビットセレクト線への駆動電圧の印加は、夫々、ビット線駆動回路３１、ワード線駆動回路３２、列メモリセル選択回路３３により実行される。尚、当該ビット線駆動回路３１、ワード線駆動回路３２、列メモリセル選択回路３３は、公知のメモリセルアレイ技術、例えば、ワード線デコーダ、ビット線デコーダ、及び電圧印加回路等を組み合わせることにより実現できる。

〈別実施形態〉
以下、本発明の別実施形態について説明する。

〈１〉上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。例えば、上述の実施形態では本発明素子１を直列に接続して列メモリセルを構成した本メモリセルアレイ２とその駆動方法を開示したが、制御電極を有する三端子型の不揮発性可変抵抗素子であって、制御電極に電圧を印加することによりその抵抗特性が一時的に変調され、自身が保持する抵抗状態のうち最も抵抗特性が低抵抗な抵抗状態よりも抵抗特性の低い導通状態に低抵抗化する特性を持つものであれば、当該不揮発性可変抵抗素子を直列に接続して列メモリセルを構成し、本発明の駆動方法を用いて読み出し・書込みを行うことにより同様に不揮発性半導体記憶装置が実現できる。
〈２〉同様に、本発明素子１が構成される可変抵抗体材料の具体例としてフォーミング処理が施された遷移金属酸化物を例示したが、本発明はこれに限定されるものではなく、遷移金属以外の可変抵抗体材料を用いて上記の特性を持つ不揮発性可変抵抗素子を作製しても良い。
〈３〉上述の実施形態では、読み出し時に選択第１ビット線を介して所定の読み出し電圧を印加する読み出し方法を例示したが、選択第２ビット線を介して所定の読み出し電圧を印加しても構わない。
〈４〉上述の実施形態では、モノポーラ駆動の場合の書き換え方法において、選択第２ビット線を接地し、選択第１ビット線を介して所定の書き換え電圧を印加してセット／リセット動作を行う方法を例示したが、選択第１ビット線を接地し、選択第２ビット線を介して所定の書き換え電圧を印加しても構わない。
〈５〉上述の実施形態では、書き換え・読み出し時において選択メモリセルの制御電極に接続するワード線は接地しているが、必ずしも接地しておく必要はなく、電圧を印加しない（フローティングとする）場合でも動作する。しかしながら、ノイズの影響による書き換え後の抵抗特性のばらつきを低減するため、一定の基準電圧を印加することが望ましい。更に、好ましくは、フィラメント以外の部分が導電パスとして寄与しないように、選択第１ビット線と選択第２ビット線に印加される電圧のうち低電圧の方を基準電圧として印加することが望ましい。同様に、上述の実施形態では、選択第１ビット線と選択第２ビット線の何れかを接地しているが、小さなバイアス電圧を基準電圧として印加しても構わない。

本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態の遷移し、当該遷移後の抵抗状態が不揮発的に保持される不揮発性可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。

１： 本発明に係る不揮発性可変抵抗素子（メモリセル）
２： 本発明に係るメモリセルアレイ
１０： 半導体基板
１１： 絶縁膜
１２： 第１電極（第１ビット線）
１３： 可変抵抗体
１４： 第２電極（第２ビット線）
１５： 誘電層
１６： 制御電極（ワード線）
１７： 電極部分
２０： フィラメント以外の領域
２１： フィラメント部分
２２： 可変抵抗
２３： 抵抗
２４： 電流パス
３１： ビット線駆動回路
３２： ワード線駆動回路
３３： 列メモリセル選択回路
Ａ１，Ａ２，Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ： 列メモリセル
Ｂ１１，Ｂ２１，Ｂｎ１： 第１ビット線
Ｂ２１，Ｂ２２： 第２ビット線
ＢＳＬ０〜ＢＳＬｎ＋１：ビットセレクト線
Ｒ１〜Ｒ４： メモリセル
Ｔ１１〜Ｔ１ｎ，Ｔ２１〜Ｔ２ｎ，Ｔ１１ａ〜Ｔ１ａｎ，Ｔ２１ａ〜Ｔ２ａｎ，Ｔ１１ｂ〜Ｔ１ｂｎ，Ｔ２１ｂ〜Ｔ２ｂｎ：ＭＯＳトランジスタ
Ｗ１，Ｗ２，Ｗ１１〜Ｗ１８，Ｗ２１〜Ｗ１８： ワード線

Claims (11)

1. 第１電極と、第２電極と、
   前記第１電極及び前記第２電極の双方と電気的に接続する可変抵抗体を備え、
   前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される不揮発性可変抵抗素子であって、
   誘電層を介して前記可変抵抗体と対向する制御電極を備え、
   前記制御電極に所定の制御電圧を印加することにより前記遷移後の一の抵抗状態における抵抗特性が一時的に変調され、前記不揮発性可変抵抗素子が保持する前記二以上の異なる抵抗状態のうち最も抵抗特性が低抵抗な抵抗状態よりも抵抗特性の低い導通状態に低抵抗化することを特徴とする不揮発性可変抵抗素子。
2. 前記可変抵抗体がフォーミング処理を施した金属酸化物により構成されていることを特徴とする請求項１に記載の不揮発性可変抵抗素子。
3. 請求項１又は２に記載の不揮発性可変抵抗素子を用いて一のメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置した不揮発性半導体記憶装置であって、
   列方向に隣接する一方の前記メモリセルの前記第１電極と他方の前記メモリセルの前記第２電極が接続することで、複数の前記メモリセルが列方向に直列に接続され列メモリセルを構成し、
   前記列メモリセルの両端に位置する前記第１電極と前記第２電極の一方端が、直接或いは前記列メモリセルの選択用素子を介して第１ビット線に、他方端が直接或いは前記列メモリセルの選択用素子を介して第２ビット線に接続され、
   同一行の前記メモリセルの前記制御電極が、行方向に延伸するワード線に接続されていることを特徴とする不揮発性半導体記憶装置。
4. 選択された前記列メモリセル内の選択された前記メモリセルの前記不揮発性可変抵抗素子に保持された抵抗状態を読み出すため、
   選択された前記列メモリセル内の選択された前記メモリセルの前記制御電極に接続する前記ワード線に前記所定の制御電圧を印加せず、
   選択された前記列メモリセル内の非選択の前記メモリセルの前記制御電極に接続する前記ワード線に前記所定の制御電圧を印加する、ワード線駆動回路と、
   選択された前記列メモリセルの一方端を前記第１ビット線と前記第２ビット線の何れか一方を介して接地し、他方端に前記第１ビット線と前記第２ビット線の何れか他方を介して所定の読み出し電圧を印加する、ビット線駆動回路と、を備えることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 選択された前記列メモリセル内の選択された前記メモリセルの前記不揮発性可変抵抗素子に保持された抵抗状態を前記二以上の異なる抵抗状態間で遷移させ、選択された前記メモリセルの書き換えを行うため、
   選択された前記列メモリセル内の選択された前記メモリセルの前記制御電極に接続する前記ワード線に前記所定の制御電圧を印加せず、
   選択された前記列メモリセル内の非選択の前記メモリセルの前記制御電極に接続する前記ワード線に、前記所定の制御電圧を印加する、ワード線駆動回路と、
   選択された前記列メモリセルの一方端を前記第１ビット線と前記第２ビット線の何れか一方を介して接地し、他方端に前記第１ビット線と前記第２ビット線の何れか他方を介して所定の書き換え電圧を印加する、ビット線駆動回路と、を備えることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
6. 前記ワード線駆動回路は、選択された前記列メモリセル内の前記選択された前記メモリセルの前記ワード線を接地することを特徴とする請求項４又は５に記載の不揮発性半導体記憶装置。
7. 前記ビット線駆動回路は、選択された前記列メモリセル内の選択された前記メモリセルの前記不揮発性可変抵抗素子に保持された抵抗状態を低抵抗状態に遷移させる場合と高抵抗状態に遷移させる場合とで、選択された前記列メモリセルの一方端を基準として他方端に印加される前記所定の書き換え電圧の極性が異なり、低抵抗状態に遷移させる場合には前記第１ビット線を介して、高抵抗状態に遷移させる場合には前記第２ビット線を介して、同一極性の前記所定の書き換え電圧を印加することを特徴とする請求項５又は６に記載の不揮発性半導体記憶装置。
8. 前記ビット線駆動回路は、選択された前記列メモリセル内の選択された前記メモリセルの前記不揮発性可変抵抗素子に保持された抵抗状態を高抵抗状態に遷移させる場合と低抵抗状態に遷移させる場合とで、選択された前記列メモリセルの一方端を基準として他方端に印加される前記所定の書き換え電圧の極性が同一で印加パルス幅の異なる前記所定の書き換え電圧を印加することを特徴とする請求項５又は６に記載の不揮発性半導体記憶装置。
9. 請求項１に記載の不揮発性可変抵抗素子を製造する方法であって、
   基板上に溝を有する絶縁体層を形成する第１工程と、
   前記絶縁体層の溝に金属酸化物からなる前記可変抵抗体を充填する第２工程と、
   前記可変抵抗体が充填された前記絶縁体層上に前記誘電層を堆積する第３工程と、
   前記誘電層上に前記制御電極を堆積する第４工程と、
   所定の領域に形成された前記誘電層と前記制御電極を除去し、前記第１電極と前記第２電極となる前記可変抵抗体の形成領域の一部を露出させる第５工程と、
   前記第５工程により前記可変抵抗体が露出している領域の前記可変抵抗体から酸素を取り除き、導電性の高い電極部分を形成する第６工程と、
   を有することを特徴とする不揮発性可変抵抗素子の製造方法。
10. 請求項３〜８の何れか一項に記載の不揮発性半導体記憶装置を製造する方法であって、
    基板上に列方向の溝を有する絶縁体層を形成する第１工程と、
    前記絶縁体層の列方向の溝に金属酸化物からなる前記可変抵抗体を充填する第２工程と、
    前記可変抵抗体が充填された前記絶縁体層上に前記誘電層を堆積する第３工程と、
    前記誘電層上に前記制御電極を堆積する第４工程と、
    所定の領域に形成された前記誘電層と前記制御電極を除去し、行方向に延伸するワード線を形成する第５工程と、
    前記第５工程により前記可変抵抗体が露出している領域の前記可変抵抗体から酸素を取り除き、導電性の高い電極部分を形成する第６工程と、を有することにより、
    列方向に隣接する前記メモリセルの前記第１電極と前記第２電極が共通化され、複数の前記メモリセルが列方向に直列に接続され前記列メモリセルが形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
11. 前記第２工程において、前記絶縁体層上に前記可変抵抗体を堆積させた後、前記絶縁体層が露出するまでエッチング処理を行うことを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。
    

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