KR20220134411A - 반도체 디바이스 및 제조 방법 - Google Patents

반도체 디바이스 및 제조 방법 Download PDF

Info

Publication number
KR20220134411A
KR20220134411A KR1020210085963A KR20210085963A KR20220134411A KR 20220134411 A KR20220134411 A KR 20220134411A KR 1020210085963 A KR1020210085963 A KR 1020210085963A KR 20210085963 A KR20210085963 A KR 20210085963A KR 20220134411 A KR20220134411 A KR 20220134411A
Authority
KR
South Korea
Prior art keywords
word line
bit line
forming
rram
memory cell
Prior art date
Application number
KR1020210085963A
Other languages
English (en)
Other versions
KR102587168B1 (ko
Inventor
텅 잉 리
샤오-밍 유
쳉-춘 창
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220134411A publication Critical patent/KR20220134411A/ko
Application granted granted Critical
Publication of KR102587168B1 publication Critical patent/KR102587168B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H01L27/2481—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H01L45/1233—
    • H01L45/1608—
    • H01L45/1666—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/068—Patterning of the switching material by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Dram (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

메모리 셀이 양측식(double sided) 워드 라인 구조물로 제조되는 반도체 디바이스 및 제조 방법이 제공된다. 실시예에서, 제1 워드 라인이 메모리 셀의 제1 측부 상에 위치하고, 제2 워드 라인이 제1 측부의 반대쪽의, 메모리 셀의 제2 측부 상에 위치한다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURE}
우선권 주장 및 교차 참조
본 출원은 2021년 3월 26일에 출원된 미국 특허 가출원 제63/166,325호의 이익을 주장하며, 그 출원은 참조로서 본 명세서에 통합된다.
반도체 메모리는 예를 들면, 라디오, 텔레비전, 휴대 전화 및 개인용 컴퓨팅 디바이스를 포함하여, 전자 응용 기기를 위한 집적 회로에 사용된다. 반도체 메모리의 일 유형은 저항 변화 물질에 값을 저장하는 것을 수반하는 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM)이다. 저항 변화 물질은 낮은 저항 단계와 높은 저항 단계 사이에서 전환되어 비트 코드를 나타내기 위해 될 수 있다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 다는 것이 유의한다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 1b는 일부 실시예에 따른 제1 워드 라인의 형성을 도시한다.
도 2a 내지 2b는 일부 실시예에 따른 비트 라인 물질의 형성을 도시한다.
도 3a 내지 도 3b는 일부 실시예에 따른 비트 라인의 형성을 도시한다.
도 4a 내지 도 4b는 일부 실시예에 따른 RRAM 물질의 형성을 도시한다.
도 5a 내지 5b는 일부 실시예에 따른 RRAM 물질의 패터닝을 도시한다.
도 6a 내지 도 6b는 일부 실시예에 따른 셀렉터(selector)의 형성을 도시한다.
도 7a 내지 7b는 일부 실시예에 따른 기능 워드 라인 물질의 형성을 도시한다.
도 8a 내지 8b는 일부 실시예에 따른 기능 워드 라인의 형성을 도시한다.
도 9a 내지 도 9b는 일부 실시예에 따른 유전체층의 형성을 도시한다.
도 10a 내지 10b는 일부 실시예에 따라 유전체층을 관통하는 개구의 형성을 도시한다.
도 11a 내지 11b는 일부 실시예에 따른 제2 워드 라인 물질의 형성을 도시한다.
도 12a 내지 12b는 일부 실시예에 따른 제2 워드 라인의 형성을 도시한다.
도 13a 내지 도 13c는 일부 실시예에 따른 유전체층의 형성을 도시한다.
도 14는 일부 실시예에 따른 금속화층의 형성을 도시한다.
도 15는 일부 실시예에 따른 로직 영역에 인접한 메모리 영역을 도시한다.
도 16a 내지 16b는 일부 실시예에 따른 제1 하드 마스크의 배치를 도시한다.
도 17a 내지 17b는 일부 실시예에 따라 제1 하드 마스크가 제자리에 있는 상태에서 기능 워드 라인의 형성을 도시한다.
도 18a 내지 18b는 일부 실시예에 따라 제1 하드 마스크가 제자리에 있는 상태에서 제2 워드 라인의 형성을 도시한다.
도 19는 일부 실시예에 따라 RRAM 물질을 패터닝하기 전 셀렉터 물질의 형성을 도시한다.
도 20은 일부 실시예에 따라 셀렉터 물질로 RRAM 물질을 패터닝하여 "L"자 형상을 형성하는 것을 도시한다.
도 21은 일부 실시예에 따라 "L"자 형상의 패터닝된 RRAM 물질을 이용한 제2 워드 라인의 형성을 도시한다.
도 22는 일부 실시예에 따라 제1 하드 마스크가 제자리에 있는 동안 RRAM 물질을 "L"자 형상으로 형성하는 것을 도시한다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하측", "위에", "상측" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 달리(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
이제, 비트 라인 당 다수의 기능 수직 RRAM 셀(예를 들어, 1S1R 구조물)의 개별 비트 동작 능력을 제공하기 위해 저항성 랜덤 액세스 메모리(RRAM) 디바이스가 RRAM 디바이스의 양측부 상에 위치한 워드 라인에 접속되는 특정 실시예와 관련하여 실시예가 설명될 것이다. 그러나, 여기에 설명된 실시예는 제시된 아이디어가 다양한 실시예에서 활용될 수 있으므로 예시를 위한 것이며, 실시예를 여기에서 특별히 설명된 것으로 제한하려는 것이 아니다.
이제 도 1a 내지 1b를 참조하면, 이 도면은 기판(101) 위에 제1 워드 라인(103)의 형성을 도시하고, 도 1a는 라인 A-A'를 따라 도 1b의 구조물의 평면도를 도시하고, 도면 1b는 라인 B-B'를 따라 도 1a의 단면도를 도시한다. 기판(101)은 도핑된 또는 미도핑된 벌크 실리콘, 또는 실리콘-온-절연체(silicon-on-insulator: SOI) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은, 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator) 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 경사(graient) 기판 또는 하이브리드 배향 기판을 포함한다.
또한, 기판(101)은 기판(101) 내부 및/또는 위에 형성된 능동 디바이스(별도로 도시되지 않음) 및 능동 디바이스 위의 제1 금속화층(102)을 포함할 수 있다. 당업자는, 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 매우 다양한 능동 디바이스 및 수동 디바이스가, 반도체 디바이스를 위한 설계의 요구되는 구조적 요건과 기능적 요건을 생성하기 위해 사용될 수 있고 임의의 적절한 방법을 사용해 형성될 수 있다는 것을 인식할 것이다. 예를 들어, 일부 실시예에서 능동 디바이스는 FinFET 디바이스일 수 있고, 여기서 반도체 물질의 핀(fins)은 핀 사이에 형성된 얕은 트렌치 분리(shallow trench isolation; STI) 영역과 게이트 스택의 양측부 상의 핀 내에 형성된 소스/드레인 영역을 갖는 FinFET 디바이스의 핀 위에 게이트 스택을 갖게 형성된다. 명확성을 위해 STI 영역과 소스/드레인 영역은 별도로 설명하지 않았다.
제1 금속화층(102)은 활성 디바이스 위에 형성되며, 기능 회로를 형성하기 위하여 다양한 능동 디바이스에 접속되도록 설계된다. 실시예에서, 제1 금속화층(102)은 유전체(예를 들어, 로우-k 유전체 물질, 극저-k 유전체 물질, 초극저-k 유전체 물질, 이들의 조합 등) 및 전도성 물질의 교대 층으로 형성되고, 임의의 적절한 프로세스(예컨대, 퇴적, 다마신, 이중 다마신 등)을 통해 형성될 수 있다.
실시예에서, 제1 금속화층(102)은 제1 금속층, 제2 금속층, 제3 금속층, 및 제4 금속 라인(111)(명확성을 위해 제4 금속 라인(111)만이 도시됨)을 포함할 수 있다. 추가로, 제1 금속화층(102)은 제4 금속 라인(111) 위에 놓인 유전체층(110)을 포함하고, 또한 유전체층(110)을 관통해 연장되는 제1 금속화 비아(113)를 포함한다. 그러나 임의의 적절한 수의 금속층, 전도성층 및 비아가 사용될 수 있다.
기판(101)이 제시되거나 달리 준비되면, 제1 워드 라인(103)은 기판(101) 위에 형성되고 제1 금속화 비아(113)와 전기적으로 접속될 수 있다. 실시예에서, 제1 워드 라인(103)은 기판(101) 위에 제1 유전체층(105)을 초기에 형성함으로써 형성될 수 있다. 제1 유전체층(105)은, 예를 들어, LPCVD와 같은 다른 프로세스가 또한 사용될 수 있지만, CVD, PVD, PECVD와 같은 프로세스를 사용하여 형성될 수 있다. 제1 유전층(105)은 도핑되거나 도핑되지 않은 실리콘 산화물, 실리콘 질화물, 도핑된 실리케이트 유리, 기타 하이-k 물질, 이들의 조합 등과 같은 유전 물질을 포함할 수 있다. 실시예에서, 제1 유전체층(105)은, 임의의 적절한 유전체가 각각의 층을 위해 사용될 수 있지만, 붕소인 실리케이트 유리(boron phosphorous silicate glass; BPSG)와 같은 물질을 포함할 수 있다.
형성 후, 제1 유전층(105)을 평탄화하기 위해, 예를 들어, 화학 기계적 연마(chemical mechanical polish; CMP) 프로세스를 사용하여 제1 유전층(105)이 평탄화될 수 있다. 그러나, 임의의 다른 적절한 평탄화 프로세스가 제1 유전체층(105)을 원하는 높이로 감소시키고 제1 유전체층(105)에 대한 평평한 프로파일을 제공하기 위해 사용될 수 있다.
제1 유전체층(105)이 형성되면, 제1 워드 라인(103)은 제1 유전체층(105) 내에 형성될 수 있다. 실시예에서, 제1 워드 라인(103)의 형성은 제1 유전체층(105) 내에 개구를 먼저 형성함으로써 개시될 수 있다. 실시예에서, 개구는 적절한 포토리소그래피 마스킹 및 에칭 프로세스를 사용해 형성될 수 있다. 그러나, 임의의 적절한 프로세스가 개구를 형성하는데 사용될 수 있다.
개구가 제1 유전체층(105)에 형성되면, 제1 접착제층(도 1a 내지 1b에 별도로 도시되지 않음)의 형성이 개시될 수 있다. 실시예에서, 제1 접착제층은 제1 워드 라인(103)의 나머지를 아래에 놓인 구조물에 접착하는 것을 돕기 위해 사용되며, 예를 들어, CVD, 플라즈마 강화 화학 증기 퇴적(plasma enhanced chemical vapor deposition; PECVD), 물리 증기 퇴적(physical vapor deposition; PVD), 원자층 퇴적(atomic layer deposition; ALD) 등과 같은 프로세스를 사용하여 형성된 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 몰리브덴, 루테늄, 로듐, 하프늄, 이리듐, 니오븀, 레늄, 텅스텐, 이들의 조합, 이들의 산화물 등일 수 있다.
제1 접착제층이 형성되면, 제1 워드 라인(103)은 제1 유전체층(105)의 개구의 나머지를 채우기 위해 퇴적될 수 있다. 실시예에서, 제1 워드 라인(103)은 예를 들어, CVD, 플라즈마 강화 화학 증기 퇴적(PECVD), 물리 증기 퇴적(PVD), 원자층 퇴적(ALD) 등과 같은 프로세스를 사용하여 형성된 예를 들어, 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 몰리브덴, 루테늄, 몰리브덴 질화물, 이들의 합금 등과 같은 전도성 물질일 수 있다. 하지만, 임의의 적절한 물질 및 제조 프로세스가 활용될 수 있다.
제1 워드 라인(103)의 물질이 제1 유전체층(105) 내의 개구를 채우고 그리고/또는 오버필하기 위해 퇴적되면, 제1 접착제층 및 제2 유전체층(107) 외부에 위치한 제1 워드 라인(103)으로부터의 과잉 물질이 제거된다. 실시예에서 제거 프로세스는 예를 들어, 화학적 기계적 연마 프로세스와 같은 평탄화 프로세스일 수 있다. 하지만, 임의의 적절한 평탄화 프로세스가 활용될 수 있다.
추가로, 제1 워드 라인(103)이 제조될 수 있는 방법을 설명하기 위해 하나의 특정 실시예가 위에서 설명되지만, 이 설명은 예시를 위한 것이며 제한하려는 의도가 아니다. 오히려, 임의의 적절한 제조 방법이 사용될 수 있다. 예를 들어, 다른 실시예에서, 제1 워드 라인(103)의 물질이 먼저 퇴적된 다음, 예를 들어, 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 퇴적 및 패터닝되면, 제1 유전체층(105)의 물질은 제1 워드 라인(103)을 형성하는 것을 돕기 위해 퇴적되고 평탄화될 수 있다. 이들 방법 및 모든 다른 적절한 방법은 실시예의 범위 내에 포함되도록 완전히 의도된다.
실시예에서, 제1 워드 라인(103)은 약 80 nm 내지 약 180 nm의 제1 두께(T1)를 갖도록 형성될 수 있고, 약 40 nm 내지 약 80 nm의 제1 간격(S1)만큼 서로 이격될 수 있다. 또한, 제1 워드 라인(103)은 약 40 nm 내지 약 80 nm의 제1 폭(W1)을 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수가 활용될 수 있다.
제1 워드 라인(103)이 형성되면, 제2 유전체층(107)이 제1 워드 라인(103) 위에 형성되고 제1 비아(109)가 제2 유전체층(107)을 관통해 형성된다. 실시예에서, 제2 유전층(107)은 전술한 제1 유전층(105)과 유사한 물질 및 유사한 프로세스를 사용하여 형성된다. 그러나, 임의의 적절한 방법 및 물질이 활용될 수 있다.
제2 유전층(107)이 형성되면, 제1 비아(109)는 제1 워드 라인(103)과 접속되도록 제2 유전층(107)을 관통해 형성될 수 있다. 실시예에서, 제1 비아(109)는 예를 들어, 제2 유전체층(107)에 개구를 형성하고, 구리와 같은 전도성 물질로 개구를 채운 다음, 전도성 물질을 평탄화하는 것과 같이, 제1 워드 라인(103)(위에서 논의됨)과 유사한 물질 및 프로세스를 사용하여 형성될 수 있다. 그러나, 임의의 적절한 방법 및 물질이 활용될 수 있다.
도 2a 내지 2b는 제1 비아(109) 위에서 이와 전기적으로 접속하는, 비트 라인(301)(도 2a 내지 2b에 도시되지 않았지만 도 3a 내지 3b에 대해 도시되고 아래에서 설명됨)을 위한 비트 라인 물질(201)의 퇴적을 도시한다. 이들 도면에서, 도 2a는 라인 A-A'를 따라 도 2b의 평면도를 도시하고, 도 2b는 라인 B-B'를 따라 도 2a의 단면도를 도시한다. 실시예에서 비트 라인 물질(201)은 예를 들어, 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금 등과 같은 전도성 물질일 수 있다. 전도성 물질(들)은 ALD 또는 CVD와 같은 허용 가능한 퇴적 프로세스, 전기 도금 또는 무전해 도금 등과 같은 허용 가능한 도금 프로세스 등에 의해 형성될 수 있다. 하지만, 임의의 적절한 물질 및 제조 프로세스가 활용될 수 있다.
비트 라인 물질(201)이 퇴적되면, 제1 하드 마스크(203)가 비트 라인 물질(201) 위에 퇴적될 수 있다. 실시예에서, 제1 하드 마스크(203)는 예를 들어, 실리콘 질화물과 같은 물질일 수 있지만, 실리콘 산화물, 실리콘 산질화물, SiCON, SiC, SiOC와 같은 임의의 적절한 마스킹 물질이 또한 사용될 수 있다. 제1 하드 마스크(203)는 화학 증기 퇴적 또는 물리 증기 퇴적과 같은 퇴적 프로세스를 사용하여 형성될 수 있다. 그러나, 임의의 적절한 프로세스 또는 두께가 할용될 수 있다.
도 3a 내지 3b는 비트 라인(301)을 형성하기 위한 비트 라인 물질(201)의 패터닝을 도시한다. 이들 도면에서, 도 3a는 라인 A-A'를 따라 도 3b의 평면도를 도시하고, 도 3b는 라인 B-B'를 따라 도 3a의 단면도를 도시한다. 실시예에서, 제1 하드 마스크(203)가 비트 라인 물질(201) 위에 퇴적되면, 제1 하드 마스크(203)는 예를 들어, 하나 이상의 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 그러나, 제1 하드 마스크(203)를 패터닝하는 임의의 적절한 방법이 사용될 수 있다.
제1 하드 마스크(203)가 패터닝되면, 제1 하드 마스크(203)의 패턴은 비트 라인(301)을 형성하기 위해 비트 라인 물질(201)로 전사될 수 있다. 일 실시예에서, 패턴은 마스킹 물질로서 제1 하드 마스크(203)를 사용하는 하나 이상의 에칭 프로세스를 사용하여 전사될 수 있다. 하지만, 임의의 적절한 프로세스가 활용될 수 있다.
추가적으로, 일부 실시예에서 비트 라인(301)이 형성되면, 제1 하드 마스크(203)가 제거될 수 있다(비트 라인(301)의 패터닝 동안 이미 제거되지 않은 경우). 일부 실시예에서, 제1 하드 마스크(203)는 습식 에칭 프로세스 또는 건식 에칭 프로세스, 이들의 조합 등을 사용하여 제거될 수 있다. 하지만, 임의의 적절한 방법이 활용될 수 있다.
실시예에서, 비트 라인(301)은 약 80 nm와 약 180 nm 사이의 제2 두께(T2)를 갖도록 형성될 수 있고, 약 40 nm와 약 80 nm 사이의 제2 간격(S2)으로 서로 이격될 수 있다. 또한, 비트 라인(103)은 약 40 nm 내지 약 80 nm의 제2 폭(W2)을 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수가 활용될 수 있다.
마지막으로 서로 다른 층의 워드 라인을 활용하여 제1 비아들(109) 사이의 제1 피치(P1)는 비트 라인들(301) 사이의 제2 피치(P2)보다 클 수 있다. 특정 실시예에서, 제1 피치(P1)는 제2 피치(P2)보다 약 2배 더 클 수 있으며, 예를 들어, 제1 피치(P1)는 약 160 nm 내지 약 320 nm인 반면에, 제2 피치(P2)는 약 80 nm 내지 약 160 nm일 수 있다. 그러나, 임의의 적합한 치수가 활용될 수 있다.
도 4a 내지 4b는 비트 라인(301) 위에 RRAM 물질(401)의 퇴적을 도시한다. 이들 도면에서, 도 4a는 도 4b의 평면도를 도시하고 도 4b는 라인 B-B'를 따른 도 4a의 단면도를 도시한다. 실시예에서 RRAM 물질(401)은 컨포멀한 얇은 산화막으로서 형성될 수 있다. 일부 실시예에 따르면, RRAM 물질(401)은 예를 들어, 하프늄 산화물(HfO2); 하프늄 지르코늄 산화물(Hf(1-x)ZrxO2); 지르코늄 산화물(ZrO2); 티타늄 산화물(TiO2); 니켈 산화물(NiO); 탄탈룸 산화물(TaOx); 구리 산화물(Cu2O); 오산화 니오븀(Nb2O5); 알루미늄 산화물(Al2O3); 이들의 조합 등과 같은 디지털 값을 저장하는 데 적합한 하나 이상의 허용 가능한 유전체 물질층을 사용하여 형성될 수 있다. RRAM 물질(401)의 물질은 ALD, CVD, PVD 등과 같은 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다. 그러나, 임의의 적절한 방법 또는 물질이 활용될 수 있다.
도 5a 내지 5b는 비트 라인(301)의 양측부 상에 불연속적인 RRAM 스페이서(501)를 형성하기 위한 RRAM 물질(401)의 패터닝을 도시한다. 이들 도면에서, 도 5a는 라인 A-A'를 따라 도 5b의 평면도를 도시하고, 도 5b는 라인 B-B'를 따라 도 5a의 단면도를 도시한다. 실시예에서, RRAM 물질(401)은 RRAM 스페이서(501)를 형성하기 위해 RRAM 물질(401)의 수직 부분을 남겨두고 RRAM 물질(401)의 수평 부분을 제거하는 이방성 에칭 프로세스를 사용하여 패터닝될 수 있다. RRAM 스페이서(501)는 약 100 nm 내지 약 180 nm의 제3 두께(T3) 및 약 3 nm 내지 약 10 nm의 제1 길이(L1)로 형성될 수 있다. 그러나, RRAM 스페이서(501)를 형성하기 위해 임의의 적절한 방법 및 두께가 사용될 수 있다.
도 6a 내지 6b는 RRAM 스페이서(501)에 인접한 셀렉터(601)의 형성을 도시한다. 이들 도면에서, 도 6a는 도 6b의 평면도를 도시하고 도 6b는 라인 B-B'를 따른 도 6a의 단면도를 도시한다. 실시예에서, 셀렉터(601)는 오보닉 문턱 스위칭(ovonic threshold switching; OTS) 층으로 형성될 수 있고, 적어도 칼코겐 음이온(예를 들어, 셀레늄(Se), 텔루륨(Te) 등)을 포함하는 칼코게나이드 물질과 양전성 원소(예컨대, 게르마늄(Ge), 실리콘(Si), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 아연(Zn), 질소(N), 붕소(B), 탄소(C) 등)로 형성될 수 있다. 허용되는 칼 코게 나이드 물질은 GeSb2Te5(GST)를 포함하지만 이에 제한되지는 않는다. 셀렉터(601)를 위한 물질은 컨포멀하게 퇴적되고 PVD, CVD, ALD 등을 사용하여 퇴적될 수 있다. 하지만, 임의의 적절한 물질 및 임의의 적절한 퇴적 방법이 활용될 수 있다.
셀렉터(601)의 물질이 퇴적되었으면, 셀렉터(601)의 물질은 제2 유전체층(107)을 따라 셀렉터(601)의 물질의 수평 부분을 제거하는 하나 이상의 이방성 에칭 프로세스(원하는 경우 임의의 적절한 포토리소그래피 마스킹 및 에칭 프로세스와 함께)를 사용하여 패터닝될 수 있는 한편, 셀렉터(601)의 물질의 불연속적인 수직 부분을 남겨서 셀렉터(601)를 형성하고 또한 비트 라인(301) 및 RRAM 스페이서(501)의 상면을 따라 셀렉터(601)의 물질의 수평 부분을 남겨둔다. 그러나, 셀렉터(601)를 형성하기 위해 임의의 적절한 방법이 사용될 수 있다.
실시예에서, 셀렉터(601)는 약 100 nm와 약 180 nm 사이의 제4 두께(T4)를 갖도록 형성될 수 있다. 추가로, 셀렉터(601)는 RRAM 스페이서(501)에 인접하여 약 5 nm 내지 약 30 nm의 제2 길이(L2) 및 비트 라인(301) 위에 연장되는 약 50 nm 내지 약 120 nm의 제3 길이(L3)를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수가 활용될 수 있다.
도 7a 내지 7b는 셀렉터(601) 주위에 기능 워드 라인 물질(701)의 퇴적을 도시한다. 이들 도면에서, 도 7a는 도 7b의 평면도를 도시하고 도 7b는 라인 B-B'를 따른 도 7a의 단면도를 도시한다. 실시예에서, 기능 워드 라인 물질(701)은 제1 워드 라인(103)과 유사한 물질 및 유사한 방법을 사용하여 퇴적될 수 있다(도 1a 내지 1b와 관련하여 위에서 설명됨). 예를 들어, 제1 워드 라인(103)의 물질은 화학 증기 퇴적 프로세스를 사용하여 텅스텐으로 퇴적될 수 있다. 그러나 임의의 방법 및/또는 물질이 사용될 수 있다.
기능 워드 라인 물질(701)이 퇴적되면, 기능 워드 라인 물질(701)은 셀렉터(601)로 평탄화될 수 있다. 실시예에서, 기능 워드 라인 물질(701)은 화학 기계적 연마 프로세스를 사용하여 평탄화될 수 있다. 그러나, 연삭 프로세스 또는 일련의 에칭 프로세스과 같은 임의의 다른 적절한 프로세스도 사용될 수 있다.
도 8a 내지 8b는 기능 워드 라인 물질(701)이 비트 라인들(301) 사이의 영역을 채우기 위해 퇴적되면, 기능 워드 라인 물질(701)이 비트 라인들(301) 사이의 기능 워드 라인(801)으로 패터닝될 수 있음을 도시한다. 이들 도면에서, 도 8a는 도 8b의 평면도를 도시하고 도 8b는 라인 B-B'를 따른 도 8a의 단면도를 도시한다. 실시예에서, 기능 워드 라인 물질(701)을 패터닝하기 위해 포토리소그래피 마스킹 및 에칭 프로세스가 사용될 수 있다. 하지만, 임의의 적절한 방법이 활용될 수 있다.
실시예에서 기능 워드 라인(801)은 제1 워드 라인(103)의 제1 폭(W1)보다 더 넓은 제3 폭(W3)을 갖도록 형성될 수 있다. 실시예에서 제3 폭(W3)은 약 40 nm 내지 약 80 nm일 수 있다. 추가로, 기능 워드 라인(801)의 제1 부분은 셀렉터(601)의 상이한 섹션 사이에서 약 40 nm 내지 약 80 nm의 제1 거리(D1)만큼 연장될 수 있는 반면에, 제2 부분은 약 5 nm 내지 약 10 nm 사이의 제2 거리(D2)만큼 제1 워드 라인(103)을 지나 연장될 수 있다. 그러나, 임의의 적합한 치수가 활용될 수 있다.
또한, 기능 워드 라인(801)이 서로 분리되면, 기능 워드 라인(801) 중 일부만이 기능 워드 라인(801) 아래의 제1 워드 라인(103)에 전기적으로 접속된다. 예를 들어, 도 8b에 도시된 실시예에서, 3개의 기능 워드 라인(801) 중 2개는 기능 워드 라인(801)을 제1 워드 라인(103)에 전기적으로 접속하는 제1 비아(109)와 물리적으로 접촉한다. 잔여 기능 워드 라인(801)(도 8b에 도시된 2개의 비트 라인(301) 사이에 위치함)은 제조 프로세스의 이 시점에서 제1 워드 라인(103)(또는 임의의 다른 워드 라인)에 전기적으로 접속되지 않는다. 이와 같이, 아래에서 더 설명되는 바와 같이, 2개의 비트 라인(301) 사이에 위치한 기능 워드 라인(801)에 별도의 접속이 이루어질 수 있다.
마지막으로, 기능 워드 라인(801)이 패터닝되고 형성되면, 셀렉터(601)와 RRAM 스페이서(501)의 조합은 비트 라인(301)의 양측부 상에 다수의 메모리 셀(도 8a 내지 8b에서 800으로 라벨 표기된 점선 원으로 표시됨)을 형성한다. 추가적으로, 제조 프로세스의 이 단계에서, 메모리 셀(800) 중, 비트 라인(301) 중 임의의 하나에 인접한 메모리 셀만이 제1 워드 라인(103)에 의해 제어된다.
도 9a 내지 9b는 기능 워드 라인(801)이 패터닝되면, 기능 워드 라인(801)을 서로 분리하고 격리하기 위해 제3 유전체층(901)이 퇴적될 수 있음을 도시한다. 이들 도면에서, 도 9a는 도 9b의 평면도를 도시하고 도 9b는 라인 B-B'를 따른 도 9a의 단면도를 도시한다. 실시예에서, 제3 유전체층(901)은 도 1a 내지 1b와 관련하여 위에서 설명된 제1 유전체층(105)과 유사한 물질 및 방법을 사용하여 퇴적될 수 있다. 그러나, 제3 에칭 정치층(901)을 형성하기 위해 임의의 물질 및 방법이 사용될 수 있다.
제3 유전체층(901)의 물질이 퇴적되면, 제3 유전체층(901)의 물질은 비트 라인(301)으로 평탄화될 수 있다. 실시예에서, 제3 유전층(901)은 화학 기계적 연마 프로세스를 사용하여 평탄화될 수 있다. 그러나, 연삭 프로세스 또는 일련의 에칭 프로세스과 같은 임의의 다른 적절한 프로세스도 사용될 수 있다.
도 10a 내지 10b는 제3 유전층(901)이 평탄화되면, 제4 유전층(1001)이 비트 라인(301) 위에 퇴적될 수 있음을 도시한다. 이들 도면에서, 도 10a는 라인 A-A'를 따라 도 10b의 평면도를 도시하고, 도 10b는 라인 B-B'를 따라 도 10a의 단면도를 도시한다. 실시예에서, 제4 유전체층(1001)은 제1 유전체층(105)과 유사한 물질 및 방법을 사용하여 제조될 수 있다(도 1a 내지 1b에 대해 위에서 설명됨). 그러나, 임의의 적절한 방법 및 물질이 활용될 수 있다.
도 10a 내지 10b는 제2 비아(1103)의 형성을 시작하기 위해 제2 개구(1003)를 형성하기 위한 제4 유전체층(1001)의 패터닝을 추가로 도시한다(도 10a 내지 10b에는 도시되지 않았지만, 도 11a 내지 11b와 관련하여 도시되고 아래에서 설명됨). 실시예에서, 제4 유전층(1001)은 예를 들어, 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 하지만, 임의의 적절한 방법이 활용될 수 있다.
도 11a 내지 11b는, 제2 비아(1103)(워드 라인 물질(1101)의 나머지 부분과 분리된 것으로 도시되어 있지만 물리적 분리가 있을 수도 있고 없을 수도 있음)를 형성하기 위해 그리고 제2 워드 라인(1201)(도 11a 내지 11b에는 도시되지 않았지만 도 12a 내지 12b와 관련하여 도시되고 아래에서 추가로 설명됨)의 형성을 시작하도록, 제2 개구(1003) 내로 그리고 제4 유전체층(1001) 위에 워드 라인 물질(1101)의 퇴적을 도시한다. 이들 도면에서, 도 11a는 도 11b의 평면도를 도시하고 도 11b는 라인 B-B'를 따른 도 11a의 단면도를 도시한다. 실시예에서, 워드 라인 물질(1101)은 도 1a 내지 1b와 관련하여 위에서 설명된 제1 워드 라인(103)과 유사한 방법 및 물질을 사용하여 퇴적될 수 있다. 예를 들어, 워드 라인 물질(1101)은 화학 증기 퇴적 프로세스를 사용하여 텅스텐으로 퇴적될 수 있다. 그러나, 임의의 적절한 방법 및 물질이 활용될 수 있다.
워드 라인 물질(1101)이 퇴적되면, 워드 라인 물질(1101)은 추가 프로세싱을 위해 워드 라인 물질(1101)을 준비하기 위해 평탄화될 수 있다. 실시예에서, 워드 라인 물질(1101)은 화학 기계적 연마 프로세스를 사용하여 평탄화될 수 있다. 그러나, 연삭 프로세스 또는 심지어 일련의 에칭 프로세스와 같은 임의의 다른 적절한 프로세스도 사용될 수 있다.
추가적으로, 도 11a 내지 11b에 명시적으로 도시되지는 않았지만, 제2 비아(1103) 중 다수가 동시에 제조되어 각각의 기능 워드 라인(801)이 인접한 기능 워드 라인이 아닌, 별개의 워드 라인에 전기적으로 접속된다. 이러한 실시예에서 제2 비아(1103)는 또한, 제1 피치(P1)에 의해 서로 분리될 수 있다. 하지만, 임의의 적절한 피치가 활용될 수 있다.
도 12a 내지 12b는 워드 라인 물질(1101)이 평탄화되면, 워드 라인 물질(1101)이 다수의 제2 워드 라인(1201)을 형성하기 위해 패터닝될 수 있음을 도시한다. 이들 도면에서, 도 12a는 도 12b의 평면도를 도시하고 도 12b는 라인 B-B'를 따른 도 12a의 단면도를 도시한다. 실시예에서, 워드 라인 물질(1101)을 패터닝하기 위해 포토리소그래피 마스킹 및 에칭 프로세스가 사용될 수 있다. 하지만, 임의의 적절한 방법이 활용될 수 있다.
실시예에서, 제2 워드 라인(1201)은 기능 워드 라인(801)의 제3 폭(W3)보다 더 넓은 제4 폭(W4)을 갖도록 형성될 수 있다. 실시예에서 제4 폭(W4)은 약 40 nm 내지 약 80 nm일 수 있다. 추가적으로, 제2 워드 라인(1201)은 약 40 nm 내지 약 80 nm의 제3 간격(S3)으로 서로 이격될 수 있다. 그러나, 임의의 적합한 치수가 활용될 수 있다.
형성되면, 제2 워드 라인(1201)은 달리 접속되지 않은(예를 들어, 제1 워드 라인(103)에 접속되지 않은) 기능 워드 라인(801)의 상이한 부분들에 전기적으로 접속되고, 따라서 제1 워드 라인(103)에 의해 제어되는 메모리 셀이 아닌, 비트 라인(301)의 양측부 상의 메모리 셀(800)을 제어한다. 특히, 제2 워드 라인들(1201)은 비트 라인들(301) 사이에 위치하는 기능 워드 라인들(801)의 부분들에 제2 워드 라인들(1201)을 전기적으로 접속하는 제2 비아들(1103)에 물리적으로 접속된다. 이와 같이, 각각의 기능 워드 라인(801)은 제1 워드 라인(103) 또는 제2 워드 라인(1201) 중 하나에 접속되고, 여기서 상이한 워드 라인은 기능 워드 라인(801)의 상이한 측부 상에 위치한다.
도 13a 내지 13b는 제2 워드 라인(1201)을 서로 분리 및 격리하고 양측식(double sided) 워드 라인 구조물(1300)의 일 실시예를 완성하기 위해 제5 유전체층(1301)의 퇴적을 도시한다. 이들 도면에서, 도 13a는 도 13b의 평면도를 도시하고 도 13b는 라인 B-B'를 따른 도 3a의 단면도를 도시한다. 실시예에서, 제5 유전체층(1301)은 도 1a 내지 1b와 관련하여 위에서 설명된 제1 유전체층(105)과 유사한 물질 및 방법을 사용하여 퇴적될 수 있다. 그러나, 임의의 적절한 퇴적 방법 및 물질이 활용될 수 있다.
제5 유전층(1301)의 물질이 퇴적되면, 제5 유전층(1301)은 추가 프로세싱을 위해 제5 유전층(1301)을 준비하기 위해 평탄화될 수 있다. 실시예에서 제5 유전층(1301)은 화학적 기계적 연마 프로세스를 사용하여 평탄화될 수 있다. 그러나, 연삭 프로세스 또는 일련의 에칭 프로세스와 같은 임의의 다른 적절한 프로세스도 사용될 수 있다.
도 13c는 관련 워드 라인과 함께 메모리 셀(800)의 전체 셀 방식을 도시하는 데 도움이 되는 확장된 평면도를 도시하며, 여기서 다른 구조물은 명확성을 위해 이 도면에서 제거되었다. 도시된 바와 같이, 비트 라인(301)은 양측부 상에 위치한 메모리 셀(800)을 가지며, 하나의 측부 상의 메모리 셀(800)은 제1 비아(109)를 통해 제1 워드 라인(103)과 전기적으로 접속되고, 비트 라인(301)의 또 다른 측부 상의 메모리 셀(800)은 제2 비아(1103)를 통해 제2 워드 라인(1202)과 전기적으로 접속된다.
도 14는 제5 유전체층(1301)이 퇴적되고 평탄화되면, 제2 워드 라인(1201)을 다른 기능 회로에 전기적으로 접속하기 위해 제2 금속화층(1401)이 제2 워드 라인(1201) 위에 형성될 수 있음을 도시한다. 실시예에서, 제2 금속화층(1401)은 제1 금속화층(102)과 유사한 방식으로 유사한 물질로 형성될 수 있다(도 1a 내지 1b와 관련하여 위에서 설명됨). 특정 실시예에서, 제2 금속화층(1401)은 제2 금속화 비아(1403)를 갖는 유전체층(1407)과, 제2 금속화 비아(1403)에 접속된 제5 금속 라인(1405)을 포함할 수 있다. 그러나, 임의의 적합하거나 원하는 수의 유전체층, 금속화 비아, 및 금속 라인이 사용될 수 있다.
전술한 바와 같은 실시예를 제조함으로써, 별도의 워드 라인(예를 들어, 제1 워드 라인(103) 및 제2 워드 라인(1201))이 기능 워드 라인(801)의 위와 아래 모두에서 두 개의 분리된 층으로서 형성된다. 이와 같이 하나의 워드 라인(예컨대, 제1 워드 라인(103))은 하부 비아 접속을 통해 비트 라인(301)의 하나의 측부 상에 위치한 메모리 셀(800)을 제어할 수 있고, 제2 워드 라인(예컨대, 제2 워드 라인(1201))은 상부 비아 접속을 통해 비트 라인(301)의 제2 측부 상에 위치한 메모리 셀(800)을 제어할 수 있다. 따라서 서로 다른 층에 별도의 워드 라인을 배치함으로써, 면적 페널티(area penalty) 없이 그리고 또한 더미 셀을 사용하지 않고도 동일한 크기의 영역에서 셀 수가 두 배가 될 수 있다.
도 15는 양측식 워드 라인 구조물(1300)이 더 큰 반도체 디바이스(1500)의 금속화층 내에 통합되는 또 다른 실시예를 도시한다. 이 실시예에서, 반도체 디바이스(1500)는 기판(101) 위에 메모리 영역(1501) 및 로직 영역(1503)을 갖는다. 메모리 영역(1501) 내에서, 양측식 워드 라인 구조물(1300)은 제1 금속화층(102)과 제2 금속화층(1401) 사이(예를 들어, 제4 금속 라인(111)과 제5 금속 라인(1405) 사이)에 제조된다. 실시예에서, 양측식 워드 라인 구조물(1300)은 도 1a 내지 14와 관련하여 전술한 바와 같이 제조될 수 있다.
그러나, 로직 영역(1503)에서, 반도체 디바이스(1500)는 능동 디바이스 및 다른 로직 디바이스를 포함한다. 이와 같이, 로직 영역(1503) 내에는 양측식 워드 라인 구조물(1300)과 같은 메모리 구조물이 존재하지 않는다. 이와 같이, 로직 영역(1503) 내의 그리고 양측식 워드 라인 구조물(1300)과 동일한 레벨에 있는 영역은, 유전체층(110), 제2 유전체층(107), 제4 유전체층(1001), 유전체층(1407), 및 다른 유전체 물질을 포함하는 하나 이상의 유전체 물질로 채워진다. 명확성을 위해, 이러한 다양한 유전체층은 로직 영역(1503) 내의 개별 층으로 개별적으로 도시되지 않고 대신 단일의 일반 층으로 표현된다.
도 15는 로직 영역(1503) 내에서 제4 금속 라인(111)과 제5 금속 라인(1405)을 접속하기 위해 하나 이상의 유전체 물질을 통한 제3 금속화 비아(1505)의 형성을 추가로 도시한다. 실시예에서, 제3 금속화 비아(1505)는 제2 금속화 비아(1403)에 대해 전술한 것과 유사한 물질 및 유사한 방법을 사용하여 제조될 수 있다. 보다 구체적인 실시예에서, 제3 금속화 비아(1505)는 제2 금속화 비아(1403)와 동시에 제조될 수 있지만, 다른 실시예에서 제3 금속화 비아(1505)는 제2 금속화 비아 이전 또는 이후에 제조될 수 있다. 이러한 실시예에서, 제3 금속화 비아(1505)는 유전체 물질을 관통해 제4 금속 라인(111)으로의 개구를 형성하기 위해 하나 이상의 이방성 에칭 프로세스를 사용하는 적절한 리소그래피 마스킹 및 에칭 기술을 사용하여 형성될 수 있다. 개구가 형성되면, 개구는 하나 이상의 전도성 물질로 채워지고 그리고/또는 오버필될 수 있으며, 그 다음 평탄화된다. 하지만, 임의의 적절한 방법이 활용될 수 있다.
양측식 워드 라인 구조물(1300)을 금속화층에 통합함으로써, 보다 견고한 디바이스가 얻어질 수 있다. 특히, 양측식 워드 라인 구조물(1300)을 반도체 디바이스(1500)의 메모리 영역(1501)에 통합하고, 서로 수직으로 중첩되는 다수의 워드 라인을 활용함으로써, 서로 다른 워드 라인을 서로 다른 로직 금속층에 접속할 수 있는 라우팅 유연성이 향상되었다.
도 16a 내지 16b는 양측식 워드 라인 구조물(1300)가 제조될 수 있는 또 다른 실시예를 도시한다. 이들 도면에서, 도 16a는 도 16b의 평면도를 도시하고 도 16b는 라인 B-B'를 따른 도 16a의 단면도를 도시한다. 이 실시예에서, 비트 라인(301)이 패터닝된 후에 제거되는 대신(도 3a 내지 3b와 관련하여 전술한 바와 같이) 비트 라인(301)을 패터닝하는 데 사용되는 제1 하드 마스크(203)는 후속 프로세싱 동안 제자리에(in place) 남겨진다. 이와 같이, 도 16a 내지 16b에서 볼 수 있는 바와 같이, 제1 하드 마스크(203)는 비트 라인(301)의 상면을 덮고 있는 채로 남아있다.
이 실시예에서 제1 하드 마스크(203)는 비트 라인(301)을 형성한 후, 약 5 nm 내지 약 30 nm의 제5 두께(T5)를 갖도록 형성될 수 있다. 또한, 비트 라인(103)은 제2 폭(W2)을 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수가 활용될 수 있다.
도 17a 내지 17b는 제1 하드 마스크(203)가 비트 라인(301) 위에 여전히 제자리에 있는 상태에서, 제조 프로세스가 위에서 설명된 바와 같이 계속될 수 있음을 도시하며, 도 17a는 도 17b의 평면도를 도시하고 도 17b는 라인(B-B')을 따라 도 17a의 단면도를 도시한다. 특정 실시예에서, RRAM 스페이서(501)는 도 5a 내지 5b와 관련하여 전술된 바와 같이 퇴적 및 패터닝되고, 셀렉터(601)는 도 6a 내지 6b와 관련하여 전술된 바와 같이 퇴적 및 패터닝되며, 기능 워드 라인(801)이 도 8a 내지 8b와 관련하여 전술된 바와 같이 퇴적 및 패터닝된다. 그러나, 이러한 실시예에서, RRAM 스페이서(501), 셀렉터(601) 및 기능 워드 라인(801) 각각은 비트 라인(301)과 제1 하드 마스크(203)의 결합된 두께(예컨대, 약 110 nm 내지 약 200 nm)와 동일한 제6 두께(T6)를 가질 수 있다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
도 18a 내지 18b는 비트 라인(301) 위에 제자리에 남아 있는 제1 하드 마스크(203)를 갖는 제조 프로세스의 계속을 추가로 도시하며, 여기서 도 18a는 도 18b의 평면도를 도시하고 도 18b는 라인 B-B'를 따라 도 18a의 단면도를 도시한다. 특정 실시예에서, 제4 유전체층(1001)은 도 10a 내지 10b에 대해 전술된 바와 같이 퇴적 및 패터닝되고, 제2 비아(1103)는 도 11a 내지 11b에 대해 전술된 바와 같이 제조되며, 제2 워드 라인(1201)은 도 12a 내지 12b와 관련하여 위에서 바와 같이 형성된다. 원한다면, 제2 워드 라인(1201)이 형성된 후에, 제2 금속화층(1401)(도 18a 내지 18b에 도시되지 않음)이 도 14에 대해 위에서 설명된 바와 같이 형성될 수 있다. 물론, 임의의 다른 적절한 방법 또는 단계도 사용될 수 있다.
이들 도면에서 알 수 있는 바와 같이, 후속 제조 프로세스 동안 제1 하드 마스크(203)가 제자리에 있는 상태에서, 제4 유전체층(1001)은 제1 하드 마스크(203) 바로 위에 퇴적되고 이와 물리적으로 접촉한다. 이와 같이, 제1 하드 마스크(203)는 수율 윈도우를 확대하고 제2 비아(1103)의 제조와 같은 후속 제조 프로세스 동안의 누설을 방지하는 데 도움을 줄 수 있다. 제1 하드 마스크(203)는 또한 제1 하드 마스크(203)가 비트 라인(301)을 제조하기 위해 사용된 후에도 비트 라인(301)을 추가로 전기적으로 분리하기 위해 제자리에 있다. 이들 각각은 결함을 줄임으로써 제조 프로세스의 전체 수율을 개선하고 제조되는 구조물의 동작을 개선하는 데 도움이 된다.
도 19 내지 21은 "L"자형 RRAM 구조물(도 1 내지 18b에 대해 위에서 설명된 "막대(bar)"형 구조물 대신)을 사용하는 또 다른 실시예를 도시한다. 이 실시예에서 제조 프로세스의 초기 단계는 도 1a 내지 4b와 관련하여 위에서 설명된 프로세스와 유사하다. 특히, 제1 워드 라인(103)이 제조되고, 비트 라인(301)이 제1 워드 라인(103) 위에 제조되며, RRAM 물질(401)이 비트 라인(301) 위에 퇴적된다.
그러나 이 실시예에서, RRAM 물질(401)은 도 5a 내지 5b와 관련하여 위에서 설명된 바와 같이 막대 형상으로 패터닝되지 않는다. 오히려, 도 19에 도시된 바와 같이 RRAM 물질(401)을 패터닝하지 않고, 셀렉터 물질(1901)이 RRAM 물질(401) 위에 퇴적된다. 실시예에서, 셀렉터 물질(1901)은 RRAM 물질(401) 위에 컨포멀하게 퇴적되는 것과 같이 도 6a 내지 6b와 관련하여 전술한 바와 같이 퇴적된다. 그러나, 임의의 적절한 방법 및 물질이 활용될 수 있다.
도 20은 셀렉터 물질(1901)이 패터닝되지 않은 RRAM 물질(401) 위에 퇴적되면, 셀렉터 물질(1901) 및 RRAM 물질(401) 둘 모두가 함께 패터닝될 수 있음을 도시한다. 실시예에서, 셀렉터 물질(1901) 및 RRAM 물질(401)은 RRAM 스페이서(501) 및 셀렉터(601)를 형성하게끔 셀렉터 물질(1901) 및 RRAM 물질(401) 둘 모두의 수평 부분을 제거하기 위해 하나 이상의 이방성 에칭(예를 들어, 반응성 이온 에칭)을 사용하여 패터닝될 수 있다.
그러나, 셀렉터 물질(1901)이 퇴적될 때까지 RRAM 물질(401)을 패터닝하는 것을 대기함으로써, 비트 라인(301)에 인접한 RRAM 물질(401)의 수평 부분을 보호하기 위해 셀렉터 물질(1901)의 일부는 제자리에 있다. 이와 같이, 셀렉터 물질(1901)이 RRAM 스페이서(501)에 의해 제2 유전체층(107)으로부터 분리된 "막대" 형상을 갖는 반면, RRAM 스페이서(501)는 "L"자 형상을 취할 것이며, RRAM 스페이서(501)의 일부는 제2 유전체층(107)을 따라 연장된다.
형성되면, 셀렉터(601)는 약 5 nm 내지 약 30 nm의 제7 길이(L7)를 가질 수 있다. 추가로, 셀렉터(601)가 RRAM 물질(401)의 아래에 놓인 부분을 보호하기 때문에, RRAM 스페이서(501)는 제2 유전체층(107)을 따라 제7 길이(L7)와 동일한 거리로 연장될 것이다. 그러나, 임의의 적합한 치수가 활용될 수 있다.
도 21은 RRAM 스페이서(501)("L"자형 구조물을 갖는) 및 셀렉터(601)가 형성되면, 도 7a 내지 14와 관련하여 전술한 바와 같이 추가 프로세싱이 수행될 수 있음을 도시한다. 예를 들어, 일부 실시예에서 기능 워드 라인(801)이 제조되고, 제4 유전체층(1001)이 퇴적되며, 제2 워드 라인(1201)이 형성된다. 그러나, 임의의 적절한 방법 및 구조물이 활용될 수 있다.
도 22는 "L"자 형상 구조물을 갖는 RRAM 스페이서(501)를 사용하는 또 다른 실시예를 도시한다. 그러나, 이 실시예에서, 제1 하드 마스크(203)는 비트 라인(301) 위에 제자리에 남겨진다. 특히, 비트 라인(301) 및 제1 하드 마스크(203)는 도 16a 내지 16b와 관련하여 전술한 바와 같이 제조되고, 이에 의해 제1 하드 마스크(203)는 비트 라인(301) 위에 제자리에 남겨진다.
비트 라인(301)이 형성되면, RRAM 물질(401)은 비트 라인(301)과 제1 하드 마스크(203) 모두 위에 퇴적된다. 유사하게, 셀렉터 물질(1901)은 RRAM 물질(401)의 중간 패터닝없이 RRAM 물질(401) 위에 퇴적된다. RRAM 물질(401) 및 셀렉터 물질(1901)이 퇴적된 후, RRAM 물질(401) 및 셀렉터 물질(1901)은 도 20과 관련하여 전술한 바와 같이 함께 패터닝된다. 이와 같이, RRAM 스페이서(501)는 "L"자 형상을 가지며 구조물은 또한 제1 하드 마스크(203)의 존재를 유지한다.
전술한 바와 같이 실시예를 제조함으로써(예를 들어, 메모리 셀의 양측부 상에 별도의 워드 라인을 사용함으로써), 워드 라인의 물리적 제한이 제거될 수 있고 주어진 영역 내의 셀 수가 두 배가될 수 있다. 특히, 제1 워드 라인(103)과 제2 워드 라인(1201)을 기능 워드 라인(801)의 위와 아래에 두 개의 분리된 층으로 제조함으로써, 일반적으로 인접한 워드 라인에 가해지는 제한이 제거될 수 있다. 이와 같이 하나의 워드 라인(예컨대, 제1 워드 라인(103))은 하부 비아 접속을 통해 셀의 한 측부를 제어할 수 있고, 제2 워드 라인(예컨대, 제2 워드 라인(1201))은 상부 비아 접속을 통해 셀의 제2 측부를 제어할 수 있다.
실시예에 따라, 반도체 디바이스를 제조하는 방법은, 기판 위에 제1 워드 라인을 형성하는 단계; 제1 워드 라인 위에 비트 라인을 형성하는 단계; 제1 워드 라인을 형성한 후, 비트 라인의 양측부 상에 제1 메모리 셀 및 제2 메모리 셀을 형성하는 단계; 제1 메모리 셀에 인접하고 제1 워드 라인과 전기적으로 접속하게 제2 워드 라인을 퇴적하는 단계; 제2 메모리 셀에 인접하여 제3 기능 워드 라인을 퇴적하는 단계; 및 제3 기능 워드 라인을 퇴적한 후, 제3 기능 워드 라인과 전기적으로 접속하게 제4 워드 라인을 형성하는 단계를 포함한다. 실시예에서, 제1 메모리 셀을 형성하는 단계는, RRAM 물질을 퇴적하는 단계; RRAM 물질을 패터닝하는 단계; RRAM 물질을 패터닝한 후, 셀렉터 물질을 퇴적하는 단계; 및 셀렉터 물질을 패터닝하는 단계를 더 포함한다. 실시예에서, 제1 메모리 셀을 형성하는 단계는, RRAM 물질을 퇴적하는 단계; RRAM 물질의 패터닝 전에, 셀렉터 물질을 퇴적하는 단계; 셀렉터 물질을 패터닝하는 단계; 및 RRAM 물질을 패터닝하는 단계를 더 포함한다. 실시예에서, 비트 라인을 형성하는 단계는, 비트 라인 물질을 퇴적하는 단계; 하드 마스크를 퇴적하고 패터닝하는 단계; 비트 라인 물질을 패터닝하여 비트 라인을 형성하는 단계; 및 하드 마스크를 제거하는 단계를 포함한다. 실시예에서, 비트 라인을 형성하는 단계는, 비트 라인 물질을 퇴적하는 단계; 하드 마스크를 퇴적하고 패터닝하는 단계; 및 비트 라인 물질을 패터닝하여 비트 라인을 형성하는 단계를 포함하되, 하드 마스크를 제자리에 둔 상태에서 제1 메모리 셀을 형성하는 단계가 수행된다. 실시예에서, 제1 메모리 셀은 로직 영역에 인접하여 메모리 영역 내에 형성된다. 실시예에서, 기판 위에 제1 워드 라인을 형성하는 단계는 제1 금속화층 위에 제1 워드 라인을 형성한다.
또 다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 기판 위에 하부 워드 라인을 형성하는 단계; 하부 워드 라인 위에 제1 비트 라인을 형성하는 단계; 제1 비트 라인에 인접하여 RRAM 물질을 형성하는 단계; RRAM 물질에 인접하여 셀렉터 물질을 형성하는 단계; 제1 비트 라인의 제1 측부 상에 제1 워드 라인을 형성하는 단계 - 제1 워드 라인은 하부 워드 라인에 전기적으로 접속함 -; 제1 측부의 반대쪽에 있는, 제1 비트 라인의 제2 측부 상에 제2 워드 라인을 형성하는 단계; 및 제2 워드 라인 위에 이와 전기적으로 접속하게 상부 워드 라인을 형성하는 단계를 포함한다. 실시예에서, 방법은 RRAM 물질을 막대 형상으로 패터닝하는 단계를 더 포함한다. 실시예에서, 방법은 RRAM 물질을 "L"자 형상으로 패터닝하는 단계를 더 포함한다. 실시예에서, 방법은 셀렉터 물질을 막대 형상으로 패터닝하는 단계를 더 포함한다. 실시예에서, 비트 라인을 형성하는 단계는, 제1 물질을 퇴적하는 단계; 하드 마스크를 퇴적하고 패터닝하는 단계; 하드 마스크를 마스크로 사용하여 제1 물질을 패터닝하는 단계; 및 하드 마스크를 제거하는 단계를 포함한다. 실시예에서, 제1 비트 라인을 형성하는 단계는, 제1 물질을 퇴적하는 단계; 하드 마스크를 퇴적하고 패터닝하는 단계; 및 하드 마스크를 마스크로서 사용하여 제1 물질을 패터닝하는 단계를 포함하고, RRAM 물질을 형성하는 단계는 하드 마스크에 인접하여 RRAM 물질을 형성한다. 실시예에서, 방법은 RRAM 물질을 "L"자 형상으로 패터닝하는 단계를 더 포함한다.
또 다른 실시예에서, 반도체 디바이스는, 유전체층 상에 배치된 비트 라인; 비트 라인의 제1 측벽 상에 배치된 제1 메모리 셀; 제1 측벽의 반대쪽에 있는, 비트 라인의 제2 측벽 상에 배치된 제2 메모리 셀; 유전체층 상에 배치된 제1 워드 라인 - 제1 메모리 셀은 비트 라인의 제1 측벽과 제1 워드 라인의 측벽 사이에 배치됨 -; 유전체층 상에 배치된 제2 워드 라인 - 제2 메모리 셀은 비트 라인의 제2 측벽과 제2 워드 라인의 측벽 사이에 배치됨 -; 비트 라인 위에 배치되고 제1 워드 라인에 전기적으로 접속된 상부 워드 라인; 및 비트 라인 아래에 배치되고 제2 워드 라인과 전기적으로 접속된 하부 워드 라인을 포함한다. 실시예에서, 제1 메모리 셀은 막대형 RRAM 물질을 포함한다. 실시예에서, 제1 메모리 셀은 "L"자형 RRAM 물질을 포함한다. 실시예에서, 반도체 디바이스는 비트 라인과 물리적으로 접촉하는 제1 하드 마스크를 더 포함하고, 제1 하드 마스크 및 비트 라인은 정렬된 측벽을 갖는다. 실시예에서, 제1 메모리 셀은 "L"자형 RRAM 물질을 포함한다. 실시예에서 제1 메모리 셀은 로직 영역에 인접하여 메모리 영역 내에 위치한다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계하기 위한 기초로서 본 발명 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법으로서,
기판 위에 제1 워드 라인을 형성하는 단계;
제1 워드 라인 위에 비트 라인을 형성하는 단계;
제1 워드 라인을 형성하는 단계 후에, 비트 라인의 양측부 상에 제1 메모리 셀 및 제2 메모리 셀을 형성하는 단계;
제1 메모리 셀에 인접하고 제1 워드 라인과 전기적으로 접속하게 제2 워드 라인을 퇴적하는 단계;
제2 메모리 셀에 인접하여 제3 기능 워드 라인을 퇴적하는 단계; 및
제3 기능 워드 라인을 퇴적하는 단계 후에, 제3 기능 워드 라인과 전기적으로 접속하게 제4 워드 라인을 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서, 제1 메모리 셀을 형성하는 단계는,
RRAM 물질을 퇴적하는 단계;
RRAM 물질을 패터닝하는 단계;
RRAM 물질을 패터닝하는 단계 후에, 셀렉터(selector) 물질을 퇴적하는 단계; 및
셀렉터 물질을 패터닝하는 단계
를 더 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 1에 있어서, 제1 메모리 셀을 형성하는 단계는,
RRAM 물질을 퇴적하는 단계;
RRAM 물질을 패터닝하는 단계 전에, 셀렉터 물질을 퇴적하는 단계;
셀렉터 물질을 패터닝하는 단계; 및
RRAM 물질을 패터닝하는 단계
를 더 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 1에 있어서, 비트 라인을 형성하는 단계는,
비트 라인 물질을 퇴적하는 단계;
하드 마스크를 퇴적하고 패터닝하는 단계;
비트 라인 물질을 패터닝하여 비트 라인을 형성하는 단계; 및
하드 마스크를 제거하는 단계
를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 1에 있어서, 비트 라인을 형성하는 단계는,
비트 라인 물질을 퇴적하는 단계;
하드 마스크를 퇴적하고 패터닝하는 단계; 및
비트 라인 물질을 패터닝하여 비트 라인을 형성하는 단계
를 포함하되, 하드 마스크를 제자리에(in place) 둔 상태에서 제1 메모리 셀을 형성하는 단계가 수행되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 1에 있어서,
제1 메모리 셀은 로직 영역에 인접하여 메모리 영역 내에 형성되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 1에 있어서,
기판 위에 제1 워드 라인을 형성하는 단계는 제1 금속화층 위에 제1 워드 라인을 형성하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 8. 반도체 디바이스를 제조하는 방법으로서,
기판 위에 하부 워드 라인을 형성하는 단계;
하부 워드 라인 위에 제1 비트 라인을 형성하는 단계;
제1 비트 라인에 인접하여 RRAM 물질을 형성하는 단계;
RRAM 물질에 인접하여 셀렉터 물질을 형성하는 단계;
제1 비트 라인의 제1 측부 상에 제1 워드 라인을 형성하는 단계 - 제1 워드 라인은 하부 워드 라인과 전기적으로 접속됨 -;
제1 측부의 반대쪽에 있는, 제1 비트 라인의 제2 측부 상에 제2 워드 라인을 형성하는 단계; 및
제2 워드 라인 위에 이와 전기적으로 접속하게 상부 워드 라인을 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 8에 있어서,
RRAM 물질을 막대 형상(bar shape)으로 패터닝하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 10. 실시예 8에 있어서,
RRAM 물질을 "L"자 형상으로 패터닝하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 10에 있어서,
셀렉터 물질을 막대 형상으로 패터닝하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 8에 있어서, 제1 비트 라인을 형성하는 단계는,
제1 물질을 퇴적하는 단계;
하드 마스크를 퇴적하고 패터닝하는 단계;
하드 마스크를 마스크로서 사용하여 제1 물질을 패터닝하는 단계; 및
하드 마스크를 제거하는 단계
를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 8에 있어서, 제1 비트 라인을 형성하는 단계는,
제1 물질을 퇴적하는 단계;
하드 마스크를 퇴적하고 패터닝하는 단계; 및
하드 마스크를 마스크로서 사용하여 제1 물질을 패터닝하는 단계
를 포함하되, RRAM 물질을 형성하는 단계가 하드 마스크에 인접하여 RRAM 물질을 형성하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 13에 있어서,
RRAM 물질을 "L"자 형상으로 패터닝하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 15. 반도체 디바이스로서,
유전체층 상에 배치된 비트 라인;
비트 라인의 제1 측벽 상에 배치된 제1 메모리 셀;
제1 측벽의 반대쪽에 있는, 비트 라인의 제2 측벽 상에 배치된 제2 메모리 셀;
유전체층 상에 배치된 제1 워드 라인 - 제1 메모리 셀이 비트 라인의 제1 측벽과 제1 워드 라인의 측벽 사이에 배치됨 -;
유전체층 상에 배치된 제2 워드 라인 - 제2 메모리 셀이 비트 라인의 제2 측벽과 제2 워드 라인의 측벽 사이에 배치됨 -;
비트 라인 위에 배치되고 제1 워드 라인에 전기적으로 접속된 상부 워드 라인; 및
비트 라인 아래에 배치되고 제2 워드 라인에 전기적으로 접속된 하부 워드 라인
을 포함하는, 반도체 디바이스.
실시예 16. 실시예 15에 있어서,
제1 메모리 셀은 막대 형상의 RRAM 물질을 포함하는 것인, 반도체 디바이스.
실시예 17. 실시예 15에 있어서,
제1 메모리 셀은 "L"자 형상의 RRAM 물질을 포함하는 것인, 반도체 디바이스.
실시예 18. 실시예 15에 있어서,
비트 라인과 물리적으로 접촉하는 제1 하드 마스크를 더 포함하되, 제1 하드 마스크 및 비트 라인은 정렬된 측벽을 갖는 것인, 반도체 디바이스.
실시예 19. 실시예 18에 있어서,
제1 메모리 셀은 "L"자 형상의 RRAM 물질을 포함하는 것인, 반도체 디바이스.
실시예 20. 실시예 15에 있어서,
제1 메모리 셀은 로직 영역에 인접하여 메모리 영역 내에 위치하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서,
    기판 위에 제1 워드 라인을 형성하는 단계;
    상기 제1 워드 라인 위에 비트 라인을 형성하는 단계;
    상기 제1 워드 라인을 형성하는 단계 후에, 상기 비트 라인의 양측부 상에 제1 메모리 셀 및 제2 메모리 셀을 형성하는 단계;
    상기 제1 메모리 셀에 인접하고 상기 제1 워드 라인과 전기적으로 접속하게 제2 워드 라인을 퇴적하는 단계;
    상기 제2 메모리 셀에 인접하여 제3 기능 워드 라인을 퇴적하는 단계; 및
    상기 제3 기능 워드 라인을 퇴적하는 단계 후에, 상기 제3 기능 워드 라인과 전기적으로 접속하게 제4 워드 라인을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서, 상기 제1 메모리 셀을 형성하는 단계는,
    저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 물질을 퇴적하는 단계;
    상기 RRAM 물질을 패터닝하는 단계;
    상기 RRAM 물질을 패터닝하는 단계 후에, 셀렉터(selector) 물질을 퇴적하는 단계; 및
    상기 셀렉터 물질을 패터닝하는 단계
    를 더 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서, 상기 제1 메모리 셀을 형성하는 단계는,
    RRAM 물질을 퇴적하는 단계;
    상기 RRAM 물질을 패터닝하는 단계 전에, 셀렉터 물질을 퇴적하는 단계;
    상기 셀렉터 물질을 패터닝하는 단계; 및
    상기 RRAM 물질을 패터닝하는 단계
    를 더 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서, 상기 비트 라인을 형성하는 단계는,
    비트 라인 물질을 퇴적하는 단계;
    하드 마스크를 퇴적하고 패터닝하는 단계; 및
    상기 비트 라인 물질을 패터닝하여 상기 비트 라인을 형성하는 단계
    를 포함하되, 상기 하드 마스크를 제자리에(in place) 둔 상태에서 상기 제1 메모리 셀을 형성하는 단계가 수행되는 것인, 반도체 디바이스를 제조하는 방법.
  5. 반도체 디바이스를 제조하는 방법으로서,
    기판 위에 하부 워드 라인을 형성하는 단계;
    상기 하부 워드 라인 위에 제1 비트 라인을 형성하는 단계;
    상기 제1 비트 라인에 인접하여 RRAM 물질을 형성하는 단계;
    상기 RRAM 물질에 인접하여 셀렉터 물질을 형성하는 단계;
    상기 제1 비트 라인의 제1 측부 상에 제1 워드 라인을 형성하는 단계 - 상기 제1 워드 라인은 상기 하부 워드 라인과 전기적으로 접속됨 -;
    상기 제1 측부의 반대쪽에 있는, 상기 제1 비트 라인의 제2 측부 상에 제2 워드 라인을 형성하는 단계; 및
    상기 제2 워드 라인 위에 이와 전기적으로 접속하게 상부 워드 라인을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  6. 반도체 디바이스로서,
    유전체층 상에 배치된 비트 라인;
    상기 비트 라인의 제1 측벽 상에 배치된 제1 메모리 셀;
    상기 제1 측벽의 반대쪽에 있는, 상기 비트 라인의 제2 측벽 상에 배치된 제2 메모리 셀;
    상기 유전체층 상에 배치된 제1 워드 라인 - 상기 제1 메모리 셀이 상기 비트 라인의 제1 측벽과 상기 제1 워드 라인의 측벽 사이에 배치됨 -;
    상기 유전체층 상에 배치된 제2 워드 라인 - 상기 제2 메모리 셀이 상기 비트 라인의 제2 측벽과 상기 제2 워드 라인의 측벽 사이에 배치됨 -;
    상기 비트 라인 위에 배치되고 상기 제1 워드 라인에 전기적으로 접속된 상부 워드 라인; 및
    상기 비트 라인 아래에 배치되고 상기 제2 워드 라인에 전기적으로 접속된 하부 워드 라인
    을 포함하는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제1 메모리 셀은 막대 형상의 RRAM 물질을 포함하는 것인, 반도체 디바이스.
  8. 제6항에 있어서,
    상기 제1 메모리 셀은 "L"자 형상의 RRAM 물질을 포함하는 것인, 반도체 디바이스.
  9. 제6항에 있어서,
    상기 비트 라인과 물리적으로 접촉하는 제1 하드 마스크를 더 포함하되, 상기 제1 하드 마스크 및 상기 비트 라인은 정렬된 측벽을 갖는 것인, 반도체 디바이스.
  10. 제6항에 있어서,
    상기 제1 메모리 셀은 로직 영역에 인접하여 메모리 영역 내에 위치하는 것인, 반도체 디바이스.
KR1020210085963A 2021-03-26 2021-06-30 반도체 디바이스 및 제조 방법 KR102587168B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163166325P 2021-03-26 2021-03-26
US63/166,325 2021-03-26
US17/332,135 US11856876B2 (en) 2021-03-26 2021-05-27 Semiconductor devices with a double sided word line structure and methods of manufacture
US17/332,135 2021-05-27

Publications (2)

Publication Number Publication Date
KR20220134411A true KR20220134411A (ko) 2022-10-05
KR102587168B1 KR102587168B1 (ko) 2023-10-06

Family

ID=82527378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210085963A KR102587168B1 (ko) 2021-03-26 2021-06-30 반도체 디바이스 및 제조 방법

Country Status (5)

Country Link
US (2) US11856876B2 (ko)
KR (1) KR102587168B1 (ko)
CN (1) CN114823777A (ko)
DE (1) DE102021114094A1 (ko)
TW (1) TWI786760B (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100001260A (ko) * 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2010205853A (ja) * 2009-03-02 2010-09-16 Sharp Corp 不揮発性可変抵抗素子を用いた半導体記憶装置、及びその製造方法
KR101030974B1 (ko) * 2008-08-21 2011-05-09 서울대학교산학협력단 수직 게이트를 갖는 4비트 메모리 셀 및 이를 이용한 노아 플래시 메모리 어레이와 그 제조방법
KR20130107326A (ko) * 2010-11-16 2013-10-01 쌘디스크 3디 엘엘씨 트랜지스터 구동 3d 메모리
KR20170028666A (ko) * 2015-09-04 2017-03-14 에스케이하이닉스 주식회사 반도체구조물 및 그 제조 방법
KR20190048050A (ko) * 2017-10-30 2019-05-09 에스케이하이닉스 주식회사 라인 형태의 선택 배선을 가진 반도체 메모리 소자를 포함하는 전자 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006003620A1 (en) 2004-06-30 2006-01-12 Koninklijke Philips Electronics N.V. Method for manufacturing an electric device with a layer of conductive material contacted by nanowire
US9130162B2 (en) 2012-12-20 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US9076962B2 (en) * 2013-03-15 2015-07-07 Globalfoundries Singapore Pte. Ltd. Nonvolative memory
US9257486B2 (en) 2014-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM array having lateral RRAM cells and vertical conducting structures
KR20170002799A (ko) 2015-06-30 2017-01-09 에스케이하이닉스 주식회사 전자 장치
US10504963B2 (en) 2017-08-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM memory cell with multiple filaments
US10680172B2 (en) 2017-11-13 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
US11011576B2 (en) 2018-06-28 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
US10964752B2 (en) 2019-06-13 2021-03-30 Western Digital Technologies, Inc. Three-dimensional memory device including laterally constricted current paths and methods of manufacturing the same
JP2021002629A (ja) * 2019-06-24 2021-01-07 キオクシア株式会社 記憶装置
US11289157B1 (en) * 2020-09-04 2022-03-29 Winbond Electronics Corp. Memory device
KR20220110395A (ko) * 2021-01-29 2022-08-08 삼성전자주식회사 가변 저항 메모리 소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100001260A (ko) * 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101030974B1 (ko) * 2008-08-21 2011-05-09 서울대학교산학협력단 수직 게이트를 갖는 4비트 메모리 셀 및 이를 이용한 노아 플래시 메모리 어레이와 그 제조방법
JP2010205853A (ja) * 2009-03-02 2010-09-16 Sharp Corp 不揮発性可変抵抗素子を用いた半導体記憶装置、及びその製造方法
KR20130107326A (ko) * 2010-11-16 2013-10-01 쌘디스크 3디 엘엘씨 트랜지스터 구동 3d 메모리
KR20170028666A (ko) * 2015-09-04 2017-03-14 에스케이하이닉스 주식회사 반도체구조물 및 그 제조 방법
KR20190048050A (ko) * 2017-10-30 2019-05-09 에스케이하이닉스 주식회사 라인 형태의 선택 배선을 가진 반도체 메모리 소자를 포함하는 전자 장치

Also Published As

Publication number Publication date
DE102021114094A1 (de) 2022-09-29
US20220310914A1 (en) 2022-09-29
TW202239033A (zh) 2022-10-01
CN114823777A (zh) 2022-07-29
KR102587168B1 (ko) 2023-10-06
TWI786760B (zh) 2022-12-11
US11856876B2 (en) 2023-12-26
US20230389452A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
KR101890501B1 (ko) 불균일한 표면상에 금속을 형성하는 방법 및 불균일한 표면상에 결합된 구조물
CN111279465B (zh) 三维nand存储器件及形成其的方法
US20190267321A1 (en) Integrated circuit devices including a vertical memory device
US20140217349A1 (en) Methods of Forming Memory and Methods of Forming Vertically-Stacked Structures
US9818938B2 (en) Method of forming a semiconductor structure
WO2011064057A1 (en) Phase change memory element
CN113113445B (zh) 半导体器件及其形成方法
TWI469257B (zh) 形成具有電容器及通孔接觸之半導體設備的方法
CN113948545A (zh) 半导体存储器装置
US20230380310A1 (en) Semiconductor memory devices with electrically isolated stacked bit lines and methods of manufacture
CN112151673A (zh) Rram、集成芯片及其形成方法
US9257486B2 (en) RRAM array having lateral RRAM cells and vertical conducting structures
US9773842B2 (en) Memory devices
US11791259B2 (en) Semiconductor device and method for manufacturing the same
KR102587168B1 (ko) 반도체 디바이스 및 제조 방법
TWI758733B (zh) 線形記憶體及其形成方法
US10910279B2 (en) Variable resistance memory devices
CN114121809A (zh) 用于形成存储器装置的方法以及相关联装置及系统
CN219719008U (zh) 半导体结构
US11410709B2 (en) Semiconductor device having upper and lower wiring with different grain sizes
CN116584171A (zh) 存储器装置阵列中的均匀电压降

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant