CN101010793B - 制造具有通过纳米线接触的导电材料层的电子器件的方法 - Google Patents

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Abstract

根据本发明的电子器件(100)包括电阻率可在第一值和第二值之间切换的存储材料层(107)。存储材料可以是相变材料。该电子器件(100)还包括一组纳米线(NW)，电连接该电子器件(100)的第一端子(172)与存储材料层(107)，从而使得能够从第一端子通过纳米线(NW)和存储材料层(107)向电子器件的第二端子(272)传导电流。每一纳米线(NW)在各自的接触面积与存储材料层(107)电接触。所有接触面积实质上相同。根据本发明的方法适于制造根据本发明的电子器件(100)。

Description

制造具有通过纳米线接触的导电材料层的电子器件的方法
技术领域
本发明涉及一种制造电子器件的方法，所述电子器件包括导电材料层以及与导电材料层电连接的一组纳米线，用于通过纳米线将电流传导到导电材料层。
本发明还涉及一种通过该方法获得的电子器件。
背景技术
H.Tanaka等人的文章“Electrical switching phenomena in a phasechange material in contact with metallic nanowires”，Japanese Journal ofApplied Physics，vol.14，p.L1443-L1445，2002公开了一种电子器件，其中Ge2Sb2Te5的相变存储层通过金属纳米线Rh电接触，所述Ge2Sb2Te5是电阻率可在第一值和第二值之间切换的导电材料。纳米线嵌入在介孔(mesoporous)聚碳酸酯薄膜中，所述薄膜为6μm厚、直径25mm的碟形，具有直径为100nm、密度为3·108/cm2的孔。孔在薄膜表面表现为随机分布。在薄膜的一侧沉积的25μm宽、25mm长的线形金(Au)层充当阴极，用于在薄膜的孔中电镀并从而形成金属纳米线。当金属填满孔时，停止电镀。在薄膜的上侧溅射沉积相变材料，从而所沉积的线与薄膜下侧上的Au线形成直角。相变材料的长度、宽度和厚度分别是2.5cm、25μm和500nm。相变材料的晶体结构在制造之后是非晶的。在相变材料上溅射沉积Au。存储单元是两个Au电极的交迭区域，为25×25μm2，其中存在2000条纳米线。然而，预计电阻器中电可用纳米线的数目远小于2000，因为一些纳米线不能达到相变材料，而其他纳米线形成为蘑菇状结构，如所引用文章的图1所示。向两个Au电极提供电信号，以在它们之间建立电阻。通过提供相对高的电流，电阻从相对高的值改变为相对低的值。通过再次提供相对高的电流，使电阻的这种改变反转。电阻的改变是由于相变材料中的相转变。因为使相变材料从非晶相改变为结晶相的电流相对较低，所述文章建议将电流汇聚到一条纳米线，此处相变材料变为第一导电性。
制造该电子器件的已知方法的缺点在于，每条纳米线与导电材料层电接触的接触表面的表面面积很容易受到工艺波动的影响，例如纳米线的长度变化和/或形状变化，尤其在它们的端部。结果，相对较差地限定了使相变材料电阻改变的电切换信号，使得可靠地切换相变材料的电阻相对困难。当制造多个电子器件时，可能出现在提供相同的电切换信号时，某些电子器件进行了切换，而其他没有切换的情况。或者，或另外，可能出现在提供相同的电切换信号时，某些电阻器件切换为特定电阻值，而其他切换为另一电阻值的情况。
发明内容
本发明的目的是提供一种制造电子器件的方法，其中表面面积不易受工艺波动的影响。
上述目的通过根据本发明的方法来实现。
根据本发明的方法包括如下步骤：
设置具有一组预制纳米线的基体，
对该组预制纳米线进行材料去除处理，用于获得一组纳米线，其中每一纳米线具有它们各自露出的接触表面，以及
向纳米线设置导电材料层，从而将每一纳米线在各自的接触表面与导电材料层电接触。
由于对该组预制纳米线进行材料去除处理的步骤，每一纳米线在各自的接触表面与导电材料层电接触，所有接触表面具有实质上相同的表面面积。这样，减小且优选地消除了由于工艺波动造成的变化，例如预制纳米线的长度和/或形状变化。
根据本发明的方法不限于电阻率可在第一值和第二值之间切换的导电材料。该方法也可以应用于接触例如铜或铜合金、铝或铝合金或者任何其他导电材料的导电层。
术语“实质上相同的表面面积”意味着表面面积的变化典型地在20％以下，优选地在10％以下。由于材料去除步骤，表面面积的残余变化典型地是由于纳米线的线直径变化导致的。
在一个实施例中，该组预制纳米线包括具有不同长度的纳米线，并且材料去除处理得到一组全部具有实质上相同长度的纳米线。在该实施例中，在材料去除处理期间，减小了纳米线的长度。
在一个实施例中，该组预制纳米线被设置在基体上，在对该组预制纳米线进行材料去除处理之前，向所述基体设置覆盖该组预制纳米线的电介质材料层。这在纳米线至少部分地以自立方式设置时(例如，如图3所示)尤其有用。通过在材料去除处理之前设置电介质材料，减小了在去除处理期间破坏纳米线的概率。
材料去除处理可以包括抛光，例如带有或不带有研磨颗粒的化学机械抛光。
导电材料可以具有可在第一值和第二值之间切换的电阻率。根据本发明的方法在这种情况下尤其有利，因为更好地定义切换信号。一般而言，所需切换信号取决于存储材料和相应纳米线之间的接触表面的表面面积。在已知的电子器件中，不同纳米线的接触面积不同：某些纳米线没有接触存储材料层；某些纳米线在与相应纳米线的横截面相同的接触面积中与存储材料层接触，所述横截面与纳米线沿着延伸的纵向垂直，即，纳米线具有笔状形状；而另一些纳米线在其端部具有蘑菇状结构，他们以这种蘑菇状结构接触存储材料层。蘑菇状结构的大小不固定，而是对于不同纳米线大小不同。在已知的电子器件中，接触面积的大小和形状有随机波动，这种随机波动对于生长纳米线的方法是固有的。结果，取决于接触面积的切换信号也具有随机波动，导致相对差地定义的切换信号。应该注意，电阻差典型地远大于纳米线和导电材料层之间界面处的接触电阻的任何波动。
与此相反，在根据本发明的电子器件中，纳米线的所有接触面积具有实质上相同的大小和形状。具体地，这意味着纳米线没有不同形状，这与已知电子器件中不同，在已知电子器件中，某些纳米线具有蘑菇状形状，而其他具有笔状形状。在上下文中，表述“大小和形状的严重不同”是指导致切换信号严重改变的大小和形状变化。该要求并不意味着接触面积必须绝对相同，例如包括相同数目的原子。
本发明不限于在已知电子器件中使用的存储材料。本发明可以用在包括其他相变材料的电子器件中，例如在申请号为03100583.8、代理案号为PHNL030259的非预先公开欧洲专利申请中所公开的相变材料。在这种相变材料(PCRAM)中，通过在所谓相变材料的薄膜中在非晶态和结晶态之间的热致相变进行编程。为了切换到高阻的非晶态，RESET脉冲将温度增加到材料的熔点之上。SET脉冲将材料加热到结晶温度之上但是低于熔化温度，以获得低阻的结晶态。重要的是，在RESET脉冲之后，RESET脉冲的熄灭时间(quenching time)短于材料相关的结晶时间，因为不然在冷却期间熔化状态将重新结晶。在相变存储器中，复位功率相对较大。为了最小化该功率，相变体积应该尽可能小。这可以通过使用纳米线来接触相变材料层，从而使电极和相变材料之间的接触面积尽可能小来实现。
可选地，可以使用其他种类的存储材料，例如在可编程金属化单元存储元件中所使用的存储材料，所述可编程金属化单元存储元件在具有可溶解的纳米细丝的电极之间使用电化学单元。通过施加第一极性的电压，在电极之间形成金属线，从而单元表现出低阻状态。通过施加相反极性的电压，将金属氧化，并且单元表现出高阻状态，如在US-6,084,796中所述。存储材料的另一示例是在所谓的RRAM中使用，如W.Zhuang等人在Tech.Digest IEDM第143页(2002)中所述。另一种可编程电阻性存储器基于分子存储，其示例在C.P.Collier等人的文章“Electronically configurable molecular based logic gates”，Science，vol.285，p.391-394(1999)中进行了更加详细的描述。
本发明不限于仅可在两个不同电阻值之间切换的电子器件。相反，本发明还覆盖可以在多于两个不同电阻值之间切换的电阻器。
术语“纳米线”是指准一维导体或半导体。他们沿纵轴延伸，并且沿该纵轴的线长从几百纳米或几百纳米以下到数个微米或甚至更长。纳米线具有与纵轴垂直的线直径，这可能导致下述量子限制效应，并且典型地小于几百纳米。线直径可以低于100nm，并且范围可以在例如2和20或50nm之间。由于与纵轴垂直的相对小的维度，诸如电子和空穴之类的电荷载流子可能在垂直于纵轴的方向，即在径向被限制。结果，电荷载流子可以具有由线直径确定的离散量子机械能级。与此相反，由于沿纵轴的相对大的维度，电荷载流子不会被限制在作为线长函数的离散量子机械能级中。
纳米线的直径优选地低于50nm，例如30nm或更小，例如25nm、20nm、15nm或10nm，或者更小。
纳米线可以具有同质成分，即，它们可以具有作为线直径和线长函数的相同化学成分。可选地，某些或全部纳米线可以具有异质成分，即，它们可以具有作为线直径和/或线长函数的化学成分。化学成分可以由于半导体纳米线的搀杂而改变，这取决于线直径和/或线长。
术语“纳米线”可以描述具有实心核的纳米线和具有中空核的纳米线。在本领域中，后者也称作纳米管。此外，在后一种纳米线，由于与纵轴垂直的相对小的维度，诸如电子和空穴之类的电荷载流子被限制在与纵轴垂直的方向，即，限制在径向。结果，电荷载流子具有离散量子机械能级，这些能级主要由限定这种纳米线的核的厚度确定。由于沿纵轴相对大的维度，电荷载流子没有限制在作为线长函数的离散量子机械能级中，类似于具有实心核的纳米线。当纳米线具有中空核时，线直径是指核的厚度。核的厚度是线外径和线内径之差，即，中空部分的直径。纳米线可以包括具有实心核的一个或多个部分以及具有中空核的一个或多个部分。
在一个实施例中，每一纳米线沿纵向延伸，并且具有与纵向垂直的横截面，每一接触面积实质上与相应纳米线的横截面相同。于是，纳米线实质上并不延伸进入存储材料层，而是仅以各自的外端部与存储材料层接触。在该实施例中，接触面积尤其小，这导致相对小的切换能量。在已知的电子器件中，切换信号和接触面积取决于向着金电极延伸的蘑菇状结构的表面。该参数易于出现波动，并且在纳米线之间彼此不同。与此相反，在根据本发明该方案的电子器件中，纳米线没有这种蘑菇状结构，而是在与相变材料接触的纳米线部分中具有实质上固定的直径。
在一个实施例中，纳米线延伸进入存储材料层。这具有电阻器的制作相对可靠的优点，因为使存储材料层与纳米线接触相对容易。
在一个实施例中，存储材料层具有接触电极，用于电连接存储材料层，与存储材料层接触的所有纳米线从它们的端点到接触电极具有几乎相同的距离。电切换信号取决于纳米线的端点与接触电极之间的距离。当相同电阻器中不同纳米线的该距离不同时，相对差地定义电切换信号。根据本发明的该方案，消除了切换信号的这一波动源。
电子器件可以包括至少两个互相绝缘的端子区域，其中每个独占地通过单根纳米线电连接到导电材料层。当导电材料可在至少两个不同电阻率之间切换时，可以测量至少两个不同电阻值。电阻值由与相应纳米线电接触的存储材料层的部分的电阻率确定。这具有如下优点：从至少两个互相绝缘的端子区域之一通过相应纳米线的电流路径以及从而相应的电阻值相对好地被定义。具体地，防止了一旦纳米线接触的导电材料层的部分的电阻改变，电流流过与相同区域电连接的另一纳米线。当导电材料是相变材料时，这允许使用结晶态、低阻相变材料，其仅存在于切换处于非晶态、高阻状态的唯一纳米线附近的较小体积中。这种电子器件中的总电阻相对较低，这导致相对低的功耗。
电子器件包括至少两个互相绝缘的端子区域，其中每个独占地通过单根纳米线与导电材料层电连接，这种电子器件在导电材料层不是可在至少两个不同电阻率之间切换时也是有利的。例如，纳米线可以包括如栅极环绕晶体管(gate around transistor)之类允许改变纳米线电阻的晶体管。这具有如下优点：从至少两个互相绝缘的端子区域之一通过相应纳米线的电流路径以及从而相应连接的相应电阻值相对好地被定义。具体地，防止了一旦纳米线的电阻改变，电流流过与相同区域电连接的另一纳米线。
因为各条纳米线与存储材料层具有相同的接触面积，所以要施加以切换电阻率的切换信号实质上对于一组的所有纳米线相同。切换信号可以对第一端子的至少两个相互绝缘的端子区域中每一个实质上相同。
术语“互相绝缘”意味着端子区域彼此没有直接电接触，即，通过成为同一连续导电层的部分而电接触。然而，这并不排除端子区域可以通过设置在它们之间的如二极管或晶体管之类的可切换电子器件而电连接。
存储材料层可以是连续的层，或者可选地，可以包括一个或多个分离的层，这些层构成存储材料层。
纳米线组可以包括作为金属导体的纳米线。可选地，或者另外，纳米线组可以包括单晶纳米线。
这种纳米线具有尤其低的电阻，这得到总电阻相对较小的可切换电阻器。另外，这允许切换信号的有效传导，这尤其在切换存储材料需要相对高的切换能量时很重要。
纳米线和导电材料层中至少之一可以电连接到选择器件。选择器件在导电材料层和纳米线组是集成电路的一部分时尤其有用。通常，纳米线和/或导电材料层电连接到其他电子元件也与之相连的导体。选择器件通过施加或去除合适的电信号，允许阻断从纳米线和/或导电材料层向这些其他元件提供的电信号。选择器件可以是三端子器件，例如晶体管，更具体地例如MOSFET或双极型晶体管。可选地，选择器件可以是双端子器件，例如二极管，更具体地例如pn二极管、pin二极管、肖特基二极管或穿透二极管。双端子器件允许相对紧凑的存储单元，这在器件中集成数个存储单元时是有利的。利用诸如二极管之类的双端子器件，可以在彼此顶部处理交点阵列，从而获得在彼此顶部堆叠的数层存储单元。这得到非常紧凑的3D存储器。
二极管可以是该组纳米线的整体部分。这允许甚至更紧凑的存储单元。通过使用气态液态固态(VLS)生长方法，二极管可以集成在纳米线中。在这种方法中，形成纳米线的原子以气态提供，其在金属催化剂纳米颗粒中凝结，纳米线从金属催化剂纳米颗粒生长。通过在生长期间改变气体的成分，例如，首先向半导体添加p掺杂剂，然后向半导体添加n掺杂剂，可以改变纳米线的掺杂，得到pn二极管。同样可以获得诸如pin二极管或穿透二极管之类的其他类型二极管。
选择器件可以具有栅极电介质和栅极。栅极可以用在垂直二极管中以减小泄漏电流，或者用在垂直晶体管中作为FET的栅极。
在纳米线的表面由于界面态可能出现泄漏。在二极管的情况中，通过栅极上负或正的电压，在二极管的N型部分(负电压)或P型部分(正电压)中形成耗尽区。在这两种情况下，栅极导致的耗尽阻断了在二极管的表面由界面态引起的泄漏电流。因为对于所有选择二极管电压相同，所以栅极只需要在外部连接阵列，而不需要阵列中的额外接触。因此，通过引入栅极，几乎不需要任何额外空间。
选择器件可以设置在第一端子和第二端子之间，或者可以设置在第一端子之前或第二端子之后。
当电子器件包括至少两个互相绝缘的端子区域，其中每一个独占地通过单根纳米线电连接到存储材料层时，至少两个互相绝缘的端子区域中的每一个可以电连接到相应的选择器件。
电子器件可以包括互相绝缘的端子区域的阵列，其中每一个通过一根或多根相应纳米线电连接到导电材料层，并且其中每一个电连接到相应的选择器件。导电材料层可以具有可在至少第一值和第二值之间切换的电阻率。这些端子区域中的每一个可通过选择线网格中相应的选择线单独访问，这允许相应地操作选择器件。这种电子器件可以构成随机存取存储器(RAM)，其中数据可以通过与各纳米线相连的存储材料层的电阻率来存储。
在一个实施例中，选择器件包括金属氧化物半导体场效应晶体管，具有源极区、漏极区和栅极区，并且选择线网格包括N条第一选择线、M条第二选择线、以及输出线，互相绝缘的端子区域从相应金属氧化物半导体场效应晶体管的源极区和漏极区中选择，从源极区和漏极区中选出的且与端子区域无关的、对应金属氧化物半导体场效应晶体管的另一区与N条第一选择线之一电连接，栅极区与M条第二选择线之一电连接。这种电子器件是RAM，其可以嵌入基于CMOS技术的电子器件中。
附图说明
将参考附图进一步阐述和说明根据本发明的电子器件的这些和其他方面，附图中：
图1是电子器件的实施例在制造的第一阶段的顶视图，
图2是图1的预制电子器件实施例沿线II-II的截面，
图2A是图1的预制电子器件的可选实施例沿线II-II的截面，其中仅金属团留在接触孔中，
图2B是图1的预制电子器件的另一可选实施例沿线II-II的截面，其中在过孔中生长纳米线，
图3是图1的预制电子器件在制造的第二阶段沿线II-II的截面，
图4是图1的预制电子器件在制造的第三阶段沿线II-II的截面，
图5是图1的预制电子器件在制造的第四阶段沿线II-II的截面，
图6是预制电子器件的另一实施例在制造的第四阶段的截面，
图7是预制电子器件的又一实施例在制造的第四阶段的截面，
图8A是阵列的另一有利紧凑设计的顶视图，
图8B示出了存储单元的相应截面，
图8是预制电子器件的又一实施例在制造的中间阶段的截面，
图9是预制电子器件的又一实施例在制造的中间阶段的截面，以及
图10～13是预制电子器件的另一实施例在制造的连续阶段的截面，
图14示出了其中选择器件是穿透二极管的实施例的截面，
图15示出了制造具有栅极电介质和栅极的选择器件的实施例的截面，
图16示出了图15的选择器件和栅极堆叠在制造的下一阶段的截面，
图17示出了具有栅极电介质和栅极的选择器件的截面，选择器件与存储元件和顶部电极相连，
图18示出了其中在位线顶部制造具有栅极堆叠的选择器件的可选实施例的截面。
附图不是按比例绘制的。
具体实施方式
图1～5示出了电子器件100的实施例的各个制造阶段，该电子器件100具有基体102，基体102包括衬底101，衬底101可以包括例如单晶p掺杂的硅半导体晶片。基体还包括选择器件171的阵列。在图1～5所示的实施例中，电子器件100具有3×3阵列，但是本发明不限于这种大小的阵列，也不限于这种形状的阵列。基体102还包括选择线120、121的网格，从而每个存储单元可通过与相应选择器件171相连的相应选择线120、121单独访问。
在图1～5所示的实施例中，选择器件171包括金属氧化物半导体场效应晶体管(MOSFET)，并且更具体地，包括NMOS晶体管。MOSFET具有n掺杂的源极区172、n掺杂的漏极区173以及栅极区174。源极区172和漏极区173可以包括多于一个部分的n掺杂材料，例如轻掺杂的n-部分和更重掺杂的n+部分。n掺杂的源极区172和漏极区173被沟道区分开。在沟道区之上形成的栅极区174控制从源极区172通过沟道区流向漏极区173的电流。栅极区174可以包括多晶硅层。栅极区174通过栅极电介质层与沟道区分开。
选择线120、121的网格包括N＝3条第一选择线120和M＝3条第二选择线121以及输出线。从相应金属氧化物半导体场效应晶体管的源极区172和漏极区173中选出的互相绝缘的端子区域随后在利用纳米线进行制造的过程中提供。从源极区172和漏极区173中选出的、与端子区域无关的金属氧化物半导体场效应晶体管的其他区域与N条第一选择线120之一电连接。栅极区174与M条第二选择线121之一电连接。在图1～5所示的实施例中，互相绝缘的端子区域是源极区172，并且所述其他区域是漏极区173。在另一实施例(未示出)中，互相绝缘的端子区域是漏极区173，并且所述其他区域是源极区172。
在该实施例中，漏极区173与第一互连层(也称作金属1)相连，栅极区174与第二互连层(也称作金属2)相连，并且针对纳米线的接触孔与第三互连层(也称作金属3)或者更高的互连层相连。因为选择晶体管171是对称器件，所以纳米线可以在连接源极区172的接触孔中或者在漏极区173中形成。
通过将纳米线连接到金属1，可以避免这种其中必须生长纳米线的相对深的接触孔。选择线120、121分别与列选择器件和行选择器件相连，其中列选择器件和行选择器件都没有示出。
栅极区174和漏极区173具有硅化钨和钨栓塞层122，用于分别将栅极区174和漏极区173与选择线121和120相连。在该示意性附图中，金属1和钨栓塞122连接源极区172，而金属2和钨栓塞122连接栅极区174。实际上，源极触点和栅极触点并没有与漏极触点处于同一平面(例如，在阵列中进一步后缩或前伸)，从而在通过图1中II-II的横截面中通常不能同时看到源极、栅极和漏极触点。选择线120和121由导电材料形成，例如铝或铜。选择器件171的阵列和选择线120、121的网格使用标准IC技术形成。
代替使用从源极(或漏极)到金属3的非常长的纳米线，在图2B中示出了更鲁棒的实施例。在制造纳米线之前，可以使用触点或过孔的标准后端处理(通过Cu(双)镶嵌或者通过W栓塞)。在图2B中，示出了在两个过孔上生长纳米线的示例，其中纳米线从金属层2延伸到3。
在该实施例中，选择晶体管的源极与金属1相连，并且栅极与金属2相连。与金属1和2的连接没有示出，因为它们通常在该截面图的平面之外。
除了上述电连接之外，选择器件171和选择线120、121通过电介质材料123彼此相互绝缘，并嵌入电介质材料123中，电介质材料123例如二氧化硅。电介质材料123可以包括数层，这些层可以包括不同的材料。电介质材料123的表面可以通过化学机械抛光(CMP)进行抛光，以获得相对光滑和相对平坦的表面。随后，在电介质材料123中产生图1和2所示的开口124，以露出端子区域，即，源极区172。
如此获得的结构利用纳米线NW设置在开口124内部。在一个实施例中，纳米线NW通过气态-液态-固态(VLS)方法生长，该方法在K.Hiruma等的文章“Growth and optical properties of nanometer-scaleGaAs and InAs whiskers”，Journal of Applied Physics，vol.77，issue 2，p.447-457，1995以及在A.Morales和C.Lieber的文章“A Laser andAblation Method for the Synthesis of Crystalline SemiconductorNanowires”，Science，vol.279，p.208-211，1998中进行了描述。
为此，如此获得的结构(在具体地开口124中)，可以具有例如Ti/TiN的阻挡层24，厚度为约10～50nm，并且在其顶部具有例如Ni、Co、Fe或Au的金属膜，厚度典型地为0.2～5nm。在初始加热步骤期间，在源极区172的顶部，在开口124内由金属膜形成金属团MC，如图2所示。金属团MC大小可以为2～100nm。实际大小可以取决于金属膜的厚度、形成金属团的温度、所使用的金属以及阻挡层的材料。可选地，在阻挡层24的顶部，例如可以从溶液直接沉积金属团MC为这些材料中任意材料的胶状金属颗粒。从溶液沉积金属团MC具有如下优点：可以相对容易且可靠地控制其大小。在图2中，金属团MC应该仅保留在接触孔中。因此，在生长纳米线之前，通过抛光或角度相关离子研磨去除开口124外部的金属团。去除MC的另一技术是使用抗蚀剂剥离。在图2A中示意性地示出了该方法。使用绘制了图案的抗蚀剂层180，刻蚀开口124。在去除抗蚀剂之前，在开口124中和抗蚀剂180上溅射金属层181。下一步骤是与金属层181一起去除抗蚀剂180。只有开口124内的金属层保留，通过热处理可以将其转变为金属团MC。在热处理之前去除抗蚀剂180。
在图2A的实施例中，省略了阻挡层24。如果使用阻挡层，例如为了防止前端受到金属污染，可以局部去除阻挡层，例如在去除MC期间，以防止存储材料层与漏极区之间短路。
金属团MC用作为以VLS方法生长纳米线所用的核或催化剂。将金属团MC加热到400～800℃的温度范围，并且暴露于前体流(precursor flow)中，所述前体流包括所需半导体并且可以包括掺杂剂。金属团MC用作吸收气相反应物的能量有利位点(energeticallyfavored site)，即，反应物凝结在这些位点，然后由此生长纳米线NW。在图3中示出了该步骤的结果。以这种方式充当催化剂的金属团MC的大小确定了其生长的纳米线NW的直径。
纳米线NW可以包括InP、Ga、GaAs或Si；几乎任意III-V族半导体材料，例如GaP和InN、InAs；II-IV族半导体材料，例如CdS、CdSe、ZnS和ZnO。InAs纳米线具有如下优点：它们几乎与所有金属形成相对低的欧姆接触，并且具有相对高的电子迁移率，可以高于1500cm2/Vs，例如在电子浓度为1018cm3时为2300cm2/Vs。
取决于半导体，纳米线NW可以通过一种或多种类型的原子来进行n掺杂或p掺杂。在InP的情况下，n掺杂的例子是Se，p掺杂的例子是Zn，并且在GaN的情况下，n掺杂的例子是Si，p掺杂的例子是Mg。掺杂剂可以具有例如1015～1020cm-3的浓度。对于Si纳米线，可以分别使用来自III族的掺杂剂如P和/或As以及来自V族的掺杂剂如B用于n型掺杂和p型掺杂。
当以这种方式生长时，纳米线NW可以是单晶纳米线NW。优选地，沿(111)方向以外的方向生长纳米线，例如(100)、(010)、(001)或(211)方向，因为这得到相对好的晶体质量的纳米线。当沿(111)方向生长纳米线时，可能出现所谓的双晶效应。
纳米线NW的直径d取决于VLS生长期间的衬底温度以及金属团MC的大小。可以使用中空的纳米线(也称作纳米管)，这得到纳米线和存储材料之间相对小的接触面积。对于InP纳米线，在T＜500摄氏度的温度下生长实心纳米线，但是在T＞500摄氏度的温度下形成中空InP纳米线。纳米线NW可以包括具有实心核的一部分以及具有中空核的一部分。
在生长纳米线NW之前，可以通过抛光或角度相关离子研磨，去除开口124外部的金属膜、金属团MC和/或胶状金属颗粒。此时，至少可以部分去除阻挡层(24)，使得阻挡层24的高度低于电介质层123的顶部。这防止了纳米线生长在开口124外部。如果在生长纳米线NW之前没有去除开口124外部的金属膜和/或胶状金属颗粒，则纳米线NW还在开口124外部的阻挡层顶部生长。开口124外部的纳米线NW可以在随后的过程中去除，例如，在下面将解释的去除过多沉积的另一电介质223期间去除。
优选地，在每个开口124中生长一条纳米线NW，即，一组中的纳米线NW位于不同开口124中。然而，每个开口124中多于一条纳米线NW也是可能的。在后一种情况下，一组中的纳米线NW可以位于同一开口124或者不同开口124中。在到目前为止所描述的步骤之后，由于VLS方法的工艺波动，通常得到具有一组长度不同的预制纳米线NW的衬底101。
在生长纳米线NW之后，用另一电介质223填充开口124的剩余部分，另一电介质123例如可以是氧化硅，例如通过TEOS得到。图4中示出了这一步骤的结果。另一电介质223可以包括与电介质123不同的材料，例如氧化物和氮化物，或者反之亦然，从而电介质123可以用作抛光用的停止层。另一电介质223可以是任意电绝缘材料。在改变存储材料的电阻率需要增高温度的情况下，诸如SiO2之类的热绝缘体可能是有利的。在某些情况下，例如，当电子器件还包括标准CMOS器件时，电介质材料123和另一电介质材料223可以具有相同材料，并且材料去除过程可以是抛光，在固定的抛光时间之后终止抛光。可选地，阻挡层24如果存在的话，可以用作停止层。
在沉积另一电介质223之后，使这组预制纳米线NW进行材料去除处理，以获得一组纳米线NW，其中每一条纳米线相对于衬底101具有相同的高度。在该材料去除处理期间，例如，通过刻蚀或通过CMP，也去除开口124外部的另一电介质223，以露出纳米线NW的上端部。由于该步骤，每条纳米线露出相同的接触面积，如图5所示。
随后，向如此获得的结构，具体地向露出的接触面积，即，向纳米线NW露出的端部，提供存储材料层107，存储材料具有可在第一值和第二值之间切换的电阻率。在图1～5的实施例中，层107包括可在第一相和第二相之间改变的相变材料。层107的电阻取决于相变材料的相。相变材料可以通过溅射来沉积。
在一个实施例中，相变材料是化学式为Sb1-cMc的化合物，其中c满足0.05≤c≤0.61，并且M是从Ge、In、Ag、Ga、Te、Zn和Sn的组中选择的一种或多种元素。在申请号为03100583.8、代理案号为PHNL030259的非预先公开(non-pre-published)欧洲专利申请中描述了具有这种化合物的相变材料的电子器件，该申请整体结合于此作为参考。优选地，c满足0.05≤c≤0.5。更优选地，c满足0.10≤c≤0.5。一组有利的相变材料具有Ge和Ga之外的一种或多种元素M，总浓度小于25原子百分比，和/或包括总体少于30原子百分比的Ge和/或Ga。包括多于20原子百分比的Ge和Ga以及从In和Sn中选择的、总浓度在5和20原子百分比之间的一种或多种元素的相变材料具有相对高的结晶速度，同时非晶相具有相对高的稳定性。
在一个实施例中，相变材料是化学式为SbaTebX100-(a+b)的化合物，其中a、b和100-(a+b)表示原子百分比，满足1≤a/b≤8及4≤100-(a+b)≤22，并且X表示从Ge、In、Ag、Ga和Zn中选择的一种或多种元素。例如，该相变材料可以是Sb72Te20Ge8。
在另一实施例中，相变材料是化学式为(TeaGebSb100-(a+b))cTM100-c的化合物，其中下标是原子百分比，a低于70％，b高于5％且低于50％，c在90％和99.99％之间，并且TM表示一种或多种过渡金属元素。可选地，省略过渡金属，并且相变材料是化学式为TeaGebSb100-(a+b)的化合物，其中下标是原子百分比，a低于70％，b高于5％且低于50％，例如Ge2Sb2Te5。相变材料的其他示例是Te81Ge15S2As2和Te81Ge15S2Sb2。
层107的厚度t可以是1～400nm(例如200nm)、3～100nm(例如30nm)、10～20nm(例如7nm)。在一个实施例中，层107例如是如上所述的相变材料，并且相变材料处于相对低电阻率的状态，例如，处于结晶态或多晶态。该状态可以通过在沉积该层之后的退火步骤获得。退火步骤的温度取决于材料和所需的结晶化。对于Ge2Sb2Te5，高于175摄氏度的退火得到立方晶体，高于350摄氏度的退火得到六方晶体。对于所沉积的SbTe，通常在200摄氏度以上执行退火。在写操作期间，靠近纳米线NW与层107的触点，相变材料的电阻率在局部改变为相对高电阻率的状态。在这种实施例中，如果每个开口124仅具有一条纳米线NW是有利的，因为一个开口中数条并联的纳米线NW导致第一端子和第二端子之间相对小的电阻改变。应该注意，在已知的电子器件中，相变材料层处于高电阻率、非晶态，在一条纳米线处局部改变为低电阻率、结晶态。这导致相对大的电阻改变，即，从相对高的电阻改变为相对低的电阻。然而，总电阻相对较高，因为相变材料层几乎完全处于非晶态。与此相反，在本发明的该实施例中，相变材料处于低电阻率结晶态。
在层107的顶部，可以沉积接触电极108。接触电极108可以由例如TiN、W、TiW、TaSiN、TiSiN或TiAlC的层形成，厚度例如为50～200nm。接触电极108可以将存储材料材107电连接到第二端子272，第二端子272可以与读出电路相连。第二端子272可以是接触电极108的整体部分。读出电路可以设置来建立与从第一端子、通过纳米线NW、与此接触的层107以及接触电极108、到第二端子272的传导路径的电阻相关的电参数，其中第一端子在该实施例中由源极区172形成。
在根据图1～5所示实施例的电子器件100中，所有纳米线NW与存储材料层107电连接，从而从它们的端点到接触电极108具有大致相同的距离D，如图5中示意性所示。
在根据本发明的电子器件100中，一组纳米线NW将电子器件100的第一端子与存储材料层107电连接，从而实现从第一端子(在该实施例中由源极区172形成)、通过纳米线NW和存储材料层107、到电子器件的第二端子272的电流传导。每条纳米线NW与存储材料层107在相应的接触面积中电接触。对于该组中的所有纳米线NW，各个接触面积基本相同。
第一端子可以包括至少两个互相绝缘的端子区域，在图1～5的实施例中是9个源极区172。每个互相绝缘的端子区域独占地通过相应的单根纳米线NW电连接到存储材料层107。
在未示出的可选实施例中，第一端子的互相绝缘端子区域中至少一个通过多于一条的纳米线NW与存储材料层107相连。此外，在该实施例中，对于该组的所有纳米线NW，各个接触面积基本相同。
在也未示出的另一实施例中，在第一端子中仅有一个端子区域具有将第一端子与存储材料层107电接触的一组纳米线NW。该组可以包括多于一条纳米线NW。
在图1～5的实施例中，每条纳米线NW沿纵向延伸，并且具有与纵向垂直的横截面。每个接触面积与各条纳米线的横截面基本相同。
在图1～5的实施例中，电子器件100包括由源极区172形成的互相绝缘端子区域的阵列。每个端子区域通过一条或多条相应纳米线NW与存储材料层107电连接，并且与相应的选择器件171电连接，从而其可以通过选择线网格中相应的选择线120、121单独访问。
在可选实施例中，对预制电子器件100进行材料去除处理，所述材料去除处理对于纳米线NW和另一电介质223具有不同的选择性。选择性的不同意味着或者相对于另一电介质223更有效地去除纳米线NW，或者相对于纳米线NW更有效地去除另一电介质223。材料去除处理可以包括多于一种材料去除处理，例如CMP步骤随后进行刻蚀步骤。
在前一种情况下，纳米线NW相对于另一电介质223略微凹进。沉积在该结构上的存储材料层107延伸进入如此形成的凹处，从而仅在凹处内部与相应的纳米线NW接触，接触面积等于纳米线NW的横截面，如图6所示。这样，在纳米线和层107之间的接触面积附近的存储材料体积尤其小，这对于改变存储材料电阻率所需的能量与要修改的存储材料体积成比例的存储材料(例如相变材料)有利。取决于纳米线NW的成分，可以使用不同的刻蚀剂，例如浓缩的HCl、Br2/HBr，其刻蚀InP比SiO2有效得多。对于Si，例如可以使用KOH，因为其选择性偏向于SiO2。可选地，可以使用选择性干法刻蚀。
在后一种情况下，另一电介质223将相对于纳米线NW略微凹进，并露出纳米线的一部分侧壁。沉积在该结构上的存储材料层107延伸进入如此形成的凹处，从而在纳米线NW的露出端以及露出的这些侧壁部分，接触相应的纳米线NW，如图7所示。这样，存储材料层107与纳米线NW之间的接触尤其可靠。这可以通过利用0.01～10％的HF进行刻蚀来实现，其中HF刻蚀SiO2比InP和Si更有效。可选地，可以使用选择性干法刻蚀。
在一个实施例中，MOSFET的源极区172接地，即，MOSFET具有公共源极。漏极区173具有纳米线NW而不是钨栓塞122。栅电极174电连接到相应的选择线121，类似于图1～5所示的实施例。选择线121形成字线。对存储材料层107和接触电极108绘制图案，以形成位线，位线可以用于选择阵列的特定单元以及检测如此接触的存储材料的电阻。
图8A示出了具有低源极线电阻的紧凑阵列设计。在图8B中示出了相应的存储单元。在这种情况下，在接触孔中，直接在漏极上形成纳米线。在金属1中设计连接相变材料的字线。
在该示例中，在金属3中设计用于漏极的金属线。可以在金属1或2中设计源极线的连接。金属2中连接的优点在于容易的带构造，以降低源极线电阻。因为金属2线与连接漏极的金属3线垂直延伸，所以这是可能的。可以在金属1或2中连接选择栅极。
可选地，漏极可以连接到金属1。源极可以连接到金属2或更高。
由于图8A中阵列的对称性，对于具有纳米线的每个漏极，存在2个选择器件。额外的选择线(以*表示)可以省略，并且实际上可以在源极线和漏极触点之间使用隔离(STI)。利用当前可用的90nm设计规则，一个选择器件的单元大小为大约0.21μm2。具有额外选择线，则大小为0.26μm2，但是由于并联的选择器件而具有双倍的电流。
在图1的阵列配置的情况下，利用90nm设计规则，单元大小为约0.42μm2。该相对大的单元大小是由于每个单元的分离的有源岛和源极线，它们不能横跨漏极触点。
在图8和9示出了制造工艺各个阶段的另一实施例中，纳米线是金属导体。这种纳米线具有相对好的传导性，这在改变存储材料电阻率需要相对大的电流时有利。包括这种纳米线的电子器件100可以通过沉积多孔材料PM来获得，其中多孔材料PM例如阳极氧化铝，厚度为100nm直至数个微米。孔大小可以从10到200nm调节。孔间隔可以是约两倍孔直径。密度取决于孔大小，并且可以高达1010cm-2，随后以电化学方式用金属填充孔。可选地，纳米线NW可以通过在孔的底部沉积金属团，从而通过VLS处理来获得，如针对在铝孔中生长Si线的文章“Template-directed vapor-liquid-solid growth of siliconnanowires”，Journal of Vacuum Science and Technology B，vol.20，p.389-392，2002中所述。
初始处理可以与上面参考图1和2描述的处理相同，除了不是在开口124内部形成金属团MC之外。实际上，开口124填满了多孔材料层PM，例如多孔Al2O3，通过Al的电化学氧化制成。开口124外部的多孔材料PM随后通过材料去除处理去除，例如刻蚀或抛光。然后，向孔中以电化学方式生长例如Au、Cu、Ni、Se、Cd或任何其他合适金属的金属纳米线。可选地，可以首先生长金属纳米线，随后可以去除开口124外部的多孔材料PM。关于沉积多孔材料层以及用金属或半导体进行填充的详情可以在C.R.Martin等人的文章“Membrane-based synthesis of nano-materials”，Chem.Mater.，vol.8，p.1739-1746，1996中找到。图8中示出了该步骤的结果。已经表明，与已知电子器件类似，预制电子器件100可能具有蘑菇状结构的纳米线NW。可选地或者另外，纳米线NW可能具有不同高度，即，可能填充孔的不同部分，如图8中左、右纳米线NW示意性所示。
在孔中生长金属纳米线之后，将如此获得的预制电子器件100进行材料去除处理，例如CMP或刻蚀，以去除孔外部的任何金属。这样，去除了如已知电子器件中的任何蘑菇状结构。结果，露出的所有纳米线露出基本相同的接触面积。材料去除处理可以仅去除蘑菇状结构，并且在图8所示的电介质材料123的表面上结束。可选地，材料去除处理可以继续去除材料，直至所有纳米线NW具有基本相同的长度。这在图8中以虚线示意性示出。
然后，向如此获得的预制电子器件100提供存储材料层107和接触电极108。可以对这后两层绘制图案，以形成位线。图8所示的实施例的优点在于，与半导体纳米线相比，金属纳米线NW能够传导相对高的电流，因此能够提供相对大的加热功率。
其他多孔材料可以适于制造金属纳米线，例如目前针对CMOS后端工艺研究的多孔材料，例如在WO 2003/024869中描述的mesa多孔硅。可选地，如C.Schoenberger等人在Journal of Physical Chemistry B，vol.101，p.5497，1997以及W.D.Williams和N.Giordano在Review ofScientific Instrumentation，vol.55，p.410，1984中所述的径迹刻蚀聚碳酸酯聚合物膜可以用于通过电镀获得金属纳米线。在后一种材料中，通过在聚合物膜中以高能粒子照射产生径迹，并刻蚀径迹来形成孔，得到与膜表面垂直且直径一致的几乎平行孔。
在该实施例的变例中，开口124不是以多孔材料而是以钨栓塞122填充，可选地具有阻挡层24，随后进行材料去除处理，例如CMP步骤。可以在如此获得的表面顶部沉积多孔材料，然后以金属纳米线填充孔。在孔中生长了金属纳米线之后，使如此获得的预制电子器件100进行材料去除处理，例如CMP或刻蚀，以去除孔外部的任何金属。这样，去除了如已知电子器件中的任何蘑菇状结构。结果，露出的所有纳米线露出基本相同的接触面积。材料去除处理可以继续去除材料，直至所有纳米线NW具有基本相同的长度。在如此获得的层的顶部，可以沉积存储材料层和接触电极，随后对它们绘制图案，以形成位线。
选择器件171可以设置在纳米线NW中，例如通过纳米线中p掺杂的半导体部分和纳米线中n掺杂的半导体部分之间的pn结。如图12中插图所示的这种pn结可以用于选择一个存储元件，并使得选择晶体管变为多余。阵列结构类似二极管ROM阵列。在读操作期间，未选中单元的二极管可以偏置为非导通方式，以避免额外的电流流向读出放大器。没有选择晶体管，存储元件的大小可以小得多。此外，数层存储单元可以在彼此顶部上叠置，从而形成3D存储器。
包括选择器件的纳米线可以直接在衬底101上生长，即，在所谓的前端中。可选地，可以在电子器件100的所谓后端中设置纳米线，如图10～13所示。在后一种情况下，纳米线可以嵌入在一个或多个电介质层123中，从而与导电层(例如Al或Cu金属线)电接触。该层可以是选择线120或121，可以通过标准IC处理获得。在选择线120的顶部，可以沉积例如氧化硅的电介质层123’。电介质层123’可以具有开口124，由于开口124，至少部分选择线120露出。在开口124内部，通过VLS方法，以与参考图2～5所述的方式类似的方式，生长纳米线NW。首先，在开口124内部沉积金属团MC，然后在开口124中生长纳米线NW，随后用电介质223填充开口124的剩余部分，并且通过材料去除处理去除开口124外部的任何电介质223和/或纳米线NW。图10中示出了这些步骤的结果。开口124可以分别具有两条甚至多条纳米线。可选地，至少一个或者甚至全部开口124可以是每个开口124仅具有一条纳米线NW。
在该实施例中所使用的VLS方法中，包括pn结的分段纳米线可以通过在纳米线生长期间改变气体成分来获得。通过对掺杂靶的激光烧蚀来获得气体，即，在烧蚀靶之前已经向靶添加了掺杂剂。为了获得掺杂浓度约为1018cm-3的n型InP线，使用0.001～0.1mol％的Se，为了获得p型InP线，使用0.1～1.0mol％的Zn。在CVD型工艺中，可以使用有机金属掺杂剂，例如甲基金属化合物，或可以使用掺杂原子的氯化物，例如对于GaN使用MnCl2、MgCl2。为了通过Si掺杂，可以向气体中添加SiH4。对于GaAs，可以使用碳(p型)和硅(n型)作为掺杂剂并且可以低浓度添加到气流中。
将pn结用于选择目的，以防止在排列成阵列时来自相邻器件的并行电流。在这种情况下，可以省略选择晶体管，并且减小单元大小。二极管的电阻并不是很重要，只要通过二极管传导足够的电流。对于高性能Si基二极管，例如齐纳或穿透型二极管，在几伏的正向偏置下，可以获得10μ～1mA量级的电流。二极管的掺杂浓度一般在1015～1020cm-3之间。
在图10所示的预制器件100的顶部，沉积存储材料层107。这可以是上面参考图5所述的任意材料。在层107的顶部，可以设置金属导体层108，金属导体例如TiN、W、TiW、TaSiN、TiSiN、TiAlC，厚度为50～200nm，在层108的顶部，可以设置Al或Cu的层。在一个实施例中，向层108设置额外的存储材料层107’，在另一实施例中，省略该层。可以对层107、层108(如果存在的话)以及层107’(如果存在的话)的叠层绘制图案，以形成选择线121。选择线121可以垂直于选择线120。在图11中，示出了一条选择线120，但是电子器件100可以在选择线121的顶部包括多条例如彼此平行的这种选择线120。这得到存储单元的准二维阵列，每个存储单元包括通过纳米线NW电接触的存储材料层107，其中纳米线NW具有选择器件171。通过随后的钝化层以及可选的一个或多个互连层，完成电子器件100。
可选地，电子器件100可以包括彼此在顶部叠置的图11所示的结构。在这种情况下，可以获得三维存储阵列。为此，选择线121可以具有如图12所示的存储材料的上层107’，在其顶部设置与电介质层123，类似的电介质层123”。电介质层123”具有开口124’，露出一部分之下的层107’。开口124’具有纳米线NW’，类似于开口124中的纳米线NW。开口124’的剩余部分可以用类似于电介质材料223的另一电介质材料223’填充。开口124’外部的电介质材料223’和部分纳米线NW’可以通过材料去除处理去除，得到图12所示的预制电子器件100。该预制电子器件100可以具有类似于选择线120的选择线120’。选择线120’可以具有电介质材料123”。
选择线120’、纳米线NW’、存储材料层107’以及选择线121形成三维存储阵列的第二级。在图10～13示出的实施例中，存在两级，每一级具有四条选择线120。然而，本发明不限于此数目的选择线120、120’，或者不限于此级数。
通过增加pn结的低掺杂侧的厚度，可以增加纳米线中的最大允许电流密度。纳米线的高掺杂侧可以更薄，并且与存储材料层107接触。构成pn结的两个部分的不同的线直径可以通过在生长纳米线期间改变衬底温度来获得，如在专利申请WO 2003/083949中所述，该申请结合于此用作参考。
在该实施例的变例中，在开口124以及124’(如果存在的话)内部生长掺杂的纳米线NW，其结合有n-p-n结，如图14所示。这种纳米线NW可以构成穿透二极管。所有IV、III-V和II-VI族半导体单晶纳米线可以通过VLS(气态-液态-固态)机制来合成，如在X.Duan和C.M.Lieber的文章“General synthesis of compound semiconductornanowires”，Advanced Materials，vol.12，p.298-302，2000中所述。线长度可以高达数个微米，并且直径可以在4nm到几百nm的范围内调节。纳米线可以在气相中以及在固态衬底上生长。通过改变施主气体的化学成分，可以在线内部生长p-n结，如在M.S.Gudiksen等人的文章“Growth of nanowire superstructures for nanoscale photonics andelectronics”，Nature，vol.415，p.617-620，2002中所述。类似地，通过改变气相成分中的主成分，例如从In和P改变为In和As，可以制造含有异质结的纳米线，如在M.T.Bj
Figure 058287782_0
rk等人的文章“One-dimensionalheterostructures in semiconductor nanowhiskers”，Applied Physics Letters，vol.80，p.1058-1062，2002。
纳米线可以包括三个相继不同掺杂的半导体区，例如n-p-n或p-n-p。每一个这样的区可以是相同或不同族材料的掺杂半导体。例如，所有三个区可以包括同一III-V、II-VI或IV族材料。前者的示例是InP。可选地，这些区之一可以具有不同族的材料，例如，夹在两个IV族材料的n掺杂区之间的p掺杂II-VI族材料。
在该实施例中，纳米线的掺杂特性可以实现穿透二极管功能。穿透二极管是非线性元件，至少包括第一导电类型的第一和第二区以及在第一和第二区之间的第二导电类型的第三区。一方面第一和第三区，另一方面第三和第二区形成两个相对放置的整流结。其中至少一个结可以利用另一个结的电场来正向偏置，所述另一个结被反向偏置。第三区的宽度足够小，并且其掺杂特性使得在其中一个结在至少一个偏置方向击穿之前在两个结之间出现穿透。穿透二极管具有两个相同掺杂类型的端子。因此，在生产的各个步骤中，当电连接端子时，可以使用相对小数目的不同材料。可以使用的材料范围较宽。非完全列表包含：基本半导体及其合金，例如IV族材料，如Si、Ge、SixGe1-x，III-V族材料，如GaAs，II-VI族材料，如ZnS。当构成穿透二极管的半导体区域是纳米线的一部分时，这具有如下优点：单晶半导体区域，即便具有不同的半导体材料，可以在彼此顶部生长，例如，通过VLS方法生长。这样，获得了相对低电阻的半导体区域，同时只需要400到550摄氏度的相对低的温度。这种在相对低的温度制造高质量、低电阻选择器件的方法允许将穿透二极管集成在工艺流程中，例如在仅允许相对低温的IC的后端中。相对低的电阻和相对低的温度的优点不取决于穿透二极管是否连接到存储材料层。
掺杂特性可以是对称n-p-n特性或者非对称n-p+-p-n特性。可以选择p部分的厚度，以实现所需的穿通(reach-through)和平带(flat-band)电压。对于电子器件，可选方案可以是双异质结，其中间部分具有较高的多数载流子能带最小值，例如InAs-InP-InAs。
根据本发明该方案的电子器件可以具有如下优点中的一项或多项：纳米线可以具有相对低的电阻率，尤其当纳米线是单晶时。M.T.Bj
Figure 058287782_1
rk等人在上述论文中已经表明，VLS工艺能够得到相对低缺陷密度的单晶纳米线，导致相对高的载流子迁移率。这使得纳米线能够支持相对高的电流密度。通过适当的冶金术和处理，可以获得低于20kΩ的接触电阻，例如在1和5kΩ之间，如在S.De Franceschi等人的文章“Single-electron tunneling in InP nanowires”，Applied Physics Letters，vol.83，p.344-346，2003中所示。与低纳米线电阻率相结合，这在纳米线用作选择器件时实现了较大的开/关比。VLS方法和触点的制造都可以在不超过500℃的温度下进行，并且仍得到单晶材料。这实现了CMOS兼容性。
在形成导电层(可以是W互连)之后，沉积少量催化剂金属，如Au、Fe、Co或Ni，例如通过蒸发来沉积。该沉积可以选择性地处于栓塞上。催化剂金属用作标准VLS生长中的催化剂，以从半导体材料(如InP、InAs、GaAs)生长纳米线。在特定的存储单元位置，例如，在特定的开口124中，可以生长单根纳米线或一小组纳米线，取决于存在的金属颗粒数目。
选择纳米线的掺杂特性，以实现所需二极管特性。这可以通过在生长期间改变气体蒸汽的成分来实现。可以在生长期间的不同时间段中，例如以激光照射不同样品来改变成分，从而使得被照射样品的原子进入气相，并凝结在纳米线中。
在图14所示的实施例中，穿透二极管是对称的，并且在第二导电类型(在该示例中是n型)的半导体材料的第二区域与第二导电类型(在该示例中是n型)的半导体材料的第三区域之间包括第一导电类型(在该示例中是p型)的半导体材料的第一区域。在一个示例中，其被实现为硅器件，具有由浓度1020cm-3的As掺杂的n+层、由浓度5·1018cm-3的B掺杂的p层、以及由浓度1020cm-3的As掺杂的n+层。p区的厚度，即两个n区之间的距离是30nm。可以采用半选择方案来进行读、写和擦除，即，待编程的存储元件接收全电压Vp。其他存储单元可以具有0、正的半偏置Vp/2以及负的半偏置-Vp/2。可选地，纳米线可以包括InP、GaAs、InAs和/或GaN，并且n和p区通过分别以IV族元素(如Si)、VI族元素(如S、Se或Te)以及C、Be、Ze掺杂来制成。p区可以具有与纳米线的纵向平行的、典型地为几十纳米的厚度。厚度的主要要求是足够小，并且其掺杂特性使得在其中一个结在至少一个偏置方向击穿之前在两个结之间出现穿透。
在图14所示的实施例的变体中，p区由相对高掺杂的p+和相对低掺杂的p区组成。p+区和p区可以分别具有与纳米线的纵向平行的几十纳米的厚度。厚度的确切值以及掺杂浓度由所需电学特性确定。
在图14所示的实施例的变体中，例如，通过溅射或蒸发，沉积适于与纳米线接触的例如Ti/Al或其他材料的额外阻挡层和/或接触电阻层。额外阻挡层和/或接触电阻层可以沉积在W栓塞上。可以引入额外的工艺步骤来制造该层，使得其仅存在于栓塞上。
当纳米线生长在开口124内部时，也可以使用可选的连接材料如TiN、TaN而非金属。在这种情况下，线可以直接生长在已经存在的过孔中。
如图10～14所示以及在所有前述实施例中描述的选择器件可以具有栅极(gate)。选择器件可以是垂直PN二极管或晶体管。对于PN二极管或穿透二极管，可以使用额外的栅极来减小甚至防止表面泄漏。
图15示出了具有栅极的选择器件的制造过程的第一阶段。在该实施例中，选择器件是包括PN二极管的纳米线。纳米线二极管可以是PN或NP或穿透二极管，如P+NP+或N+PN+、肖特基二极管、异质结构或其组合。
二极管可以设置在衬底体的植入区域(“漏极”)上，或者可以设置在由过孔(或金属线)构成的“位线”上。二极管可以由电绝缘层300(例如，氮化物)覆盖。接着，栅极电介质301(例如氧化硅或高K层)与栅极层302一起生长或沉积。薄栅极层302可以具有大约10nm的厚度，优选地由金属组成，如TiN、TaN或Al。图15中示出了具有栅极堆叠303的纳米线二极管。
在栅极堆叠303沉积之后，沉积诸如氧化硅或低K材料之类的电介质材料123，并随后通过化学机械抛光(CMP)进行平坦化。在覆盖层300的顶部，利用CMP工艺去除金属栅极层302和栅极电介质层301。覆盖层300用作CMP工艺的停止层。在该CMP步骤之后，进行短金属刻蚀，湿法或者干法。也去除覆盖层300。图16中示出了结果。沉积薄的电介质层(近似具有与栅极层厚度相似的厚度)，例如氧化物，然后刻蚀为间隔部305，使二极管结构打开。该间隔部减小了有源面积，并且这对于存储器件的操作有利。由于间隔部刻蚀的各向异性特征而不会露出金属栅极。此外，可以使用各向同性刻蚀(不形成间隔部)，通过优化金属刻蚀以及所沉积的层的厚度，而不露出金属栅极。
在下一步骤中，二极管NW连接到存储元件107和顶部电极108(字线)。存储元件107可以是相变存储元件或者不同类型的电阻性元件，如可编程金属单元(PMC)、RRAM或分子存储单元。顶部电极108加上存储元件107在字线中形成图案(见图17)。
栅极301用于减小NW二极管的泄漏电流。
由于界面态，泄漏可能出现在纳米线的表面。具体地，多晶硅纳米线受该现象困扰。通过栅极上的负或正电压，在二极管的N型部分(负电压)或P型部分(正电压)上形成耗尽区。在两种情况下，该耗尽将阻断二极管表面导致的泄漏电流。因为电压对于所有选择二极管相同，所以只需要在阵列外部连接栅极，并不用在阵列中引入额外的接触。
选择器件优选地在制造工艺(金属化传导)的后端中处理。将选择器件合并在后端中的优点首先是可以添加在芯片设计之上，其次是可以在彼此顶部堆叠更多的层。
在可选实施例中，可以制造选择晶体管而非PN二极管。以纳米线(例如，硅)开始，优选地已经在纳米线中结合了源极和漏极。在图15所示的CMP步骤之前(包括该步骤)，处理相同。在该步骤之后，利用抗蚀剂对字线进行图案化，图案化304，刻蚀氧化物123并刻蚀栅极301，如图18所示。掩模不对准不会影响选择器件的电学特性，因为栅极长度不是由光刻限定。
在去除刻蚀剂304之后，沉积诸如氧化物之类的电介质123’，并且通过CMP对其进行平坦化，使用覆盖层300作为停止层。CMP步骤之后的制造步骤与上面在图16～17中所述的二极管的制造步骤相似。
总之，根据本发明的电子器件100包括导电材料层107，导电材料可以具有可在第一值和第二值之间切换的电阻率。存储材料可以是相变材料。电子器件100还包括与导电材料层107电连接的一组纳米线NW，从而使得能够通过纳米线NW向导电材料层107传导电流。每一纳米线NW在各自的接触表面中接触存储材料层107。所有接触表面具有实质上相同的表面面积。根据本发明的方法适于制造根据本发明的电子器件100。
应该注意，上述实施例说明而非限制本发明，并且本领域技术人员能够设计许多可选实施例而不脱离所附权利要求的范围。在权利要求中，括号中的任何标号不应解释为限制权利要求。词“包括”不排除权利要求中所列之外的其他元件或步骤的存在。元件的单数形式不排除存在多个这种元件。

Claims (21)

1.一种制造电子器件(100)的方法，所述电子器件包括：
导电材料层(107)，和
与导电材料层(107)电连接的一组纳米线(NW)，用于通过纳米线(NW)向导电材料层(107)传导电流，每一纳米线(NW)在各自的接触表面与导电材料层(107)电接触，所有接触表面具有实质上相同的表面面积，所述方法包括如下步骤：
设置具有一组预制纳米线(NW)的基体(102)，
对该组预制纳米线(NW)进行材料去除处理，用于获得该组纳米线，其中每一纳米线具有它们各自露出的接触表面，以及
向纳米线(NW)设置导电材料层(107)，从而将每一纳米线(NW)在各自的接触表面与导电材料层(107)电接触。
2.如权利要求1所述的方法，其中，该组预制纳米线(NW)包括具有不同长度的纳米线(NW)，所述材料去除处理得到一组全部具有实质上相同长度的纳米线。
3.如权利要求1所述的方法，其中，该组预制纳米线(NW)被设置在基体(102)上，在对该组预制纳米线(NW)进行材料去除处理之前，向所述基体(102)设置覆盖该组预制纳米线(NW)的电介质材料层。
4.如权利要求1所述的方法，其中，材料去除处理包括化学机械抛光。
5.如权利要求1所述的方法，其中，导电材料具有可在第一值和第二值之间切换的电阻率。
6.一种电子器件(100)，包括：
导电材料层(107)，和
与导电材料层(107)电连接的一组纳米线(NW)，用于通过纳米线(NW)向导电材料层(107)传导电流，每一纳米线(NW)在各自的接触表面与导电材料层(107)电接触，所有接触表面具有实质上相同的表面面积。
7.如权利要求6所述的电子器件(100)，其中，导电材料具有至少可在第一值和第二值之间切换的电阻率，所述切换通过电切换信号进行，所述切换信号取决于所述表面面积。
8.如权利要求6所述的电子器件(100)，其中，每一纳米线(NW)沿纵向延伸，并且具有与纵向垂直的横截面，所述表面面积实质上与相应纳米线(NW)的横截面相同。
9.如权利要求6所述的电子器件(100)，其中，导电材料层(107)具有用于电连接导电材料层(107)的接触电极(108)，与导电材料层(107)电连接的所有纳米线(NW)从其端点到接触电极(108)具有相同的距离。
10.如权利要求6所述的电子器件(100)，其特征在于，包括至少两个互相绝缘的端子区域，其中每个端子区域专有地通过相应的单独纳米线(NW)与导电材料层(107)电连接。
11.如权利要求6所述的电子器件(100)，其中，该组纳米线(NW)包括金属导体的纳米线。
12.如权利要求6所述的电子器件(100)，其中，该组纳米线(NW)包括单晶纳米线。
13.如权利要求6所述的电子器件(100)，其中，导电材料是相变材料。
14.如权利要求6所述的电子器件(100)，其中，纳米线(NW)和导电材料层(107)中至少之一与选择器件(171)电连接。
15.如权利要求14所述的电子器件(100)，其中，选择器件(171)是二极管。
16.如权利要求15所述的电子器件(100)，其中，二极管是该组中纳米线(NW)的整体部分。
17.如权利要求16所述的电子器件(100)，其中，二极管是穿透型二极管。
18.如权利要求14～17所述的电子器件(100)，其中，选择器件具有栅极。
19.如权利要求14所述的电子器件(100)，其特征在于，还包括互相绝缘的端子区域的阵列，其中每个端子区域通过一条或多条相应的纳米线(NW)与导电材料层(107)电连接，并且其中每个端子区域与相应的选择器件(171)电连接，所述选择器件可以通过选择线网格中相应的选择线(120，121)单独访问。
20.如权利要求19所述的电子器件(100)，其中，互相绝缘的端子区域中的每一个通过一条相应的纳米线(NW)与导电材料层(107)电连接。
21.如权利要求20所述的电子器件(100)，其中，
所述选择器件(171)包括具有源极区(172)、漏极区(173)和栅极区(174)的金属氧化物半导体场效应晶体管，以及
所述选择线(120，121)的网格包括N条第一选择线(120)、M条第二选择线(121)以及输出线，
所述互相绝缘的端子区域从对应金属氧化物半导体场效应晶体管的源极区(172)和漏极区(173)中选出，从源极区(172)和漏极区(173)中选出的且与端子区域无关的、对应金属氧化物半导体场效应晶体管的另一区与N条第一选择线(120)之一电连接，栅极区(174)与M条第二选择线(121)之一电连接。
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