JP2009252974A - 不揮発性半導体記憶装置とその製造方法 - Google Patents
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Abstract
【課題】ダイオード及び可変抵抗素子の特性劣化を防止することが可能な不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】複数の第1のワード線12に交差して複数のビット線22が配置されている。第1のダイオードDは、複数の第1のワード線と複数のビット線の交差部にそれぞれ配置され、第1のダイオードDのカソードは、複数の第1のワード線の1つに接続される。第1のダイオードDを構成する。第1の可変抵抗膜20は、複数の第1のダイオードのアノードと複数のビット線の間に設けられ、各第1のダイオードとともに第1のメモリセルを構成し、複数の第1のダイオードに共通とされている。
【選択図】図2
【解決手段】複数の第1のワード線12に交差して複数のビット線22が配置されている。第1のダイオードDは、複数の第1のワード線と複数のビット線の交差部にそれぞれ配置され、第1のダイオードDのカソードは、複数の第1のワード線の1つに接続される。第1のダイオードDを構成する。第1の可変抵抗膜20は、複数の第1のダイオードのアノードと複数のビット線の間に設けられ、各第1のダイオードとともに第1のメモリセルを構成し、複数の第1のダイオードに共通とされている。
【選択図】図2
Description
本発明は、可変抵抗膜を用いた不揮発性半導体記憶装置とその製造方法に関する。
電気的に書き換え可能な不揮発性メモリとしてフラッシュメモリが知られている。近時、メモリセルの更なる高性能化、微細化を図るため、クロスポイント型セルが種々開発されている。その1つとして、ビット線とワード線の交差部に整流素子としてのダイオードと、絶縁膜からなるフューズを直列接続されたメモリセルが開発されている(例えば非特許文献1参照)。しかし、このメモリセルは、破壊型のセルであるため、データを書き換えることができない。
書き換え可能なクロスポイント型セルとしてReRAM(Resistive Random Access Memory)が種々開発されている。ReRAMとしては、例えば可変抵抗素子と、ダイオード及びスイッチング素子の直列回路によりメモリセルを構成したReRAM(例えば特許文献1参照)や、可変抵抗素子とダイオードの直列回路によりメモリセルを構成したReRAM(例えば特許文献2参照)がある。可変抵抗素子とダイオードの直列回路によりメモリセルを構成したReRAMの場合、ワード線とビット線の交差部にメモリセルを配置してクロスポイント型セルアレイを容易に構成することができるため、注目されている。
ク口スポイント型セルアレイを形成する場合、ダイオードを構成する材料や、可変抵抗素子を構成する抵抗変化材料を順次積層して形成した後、これらを反応性イオンエッチング(RIE)によりパターニングしてメモリセルが形成される。ダイオードの逆バイアスリーク耐性を確保するためには空乏層の伸びを考慮して厚い膜厚を有するダイオードが必要である。このため、素子の微細化とともにエッチング後のメモリセルのパターンは高アスペクト化し、パターンが倒れるという問題があった。
また、RIEで加工した場合、ダイオードの側壁の界面準位に起因して、上部電極、ダイオード及び下部電極の側面でリークが発生することも問題となっていた。さらに、可変抵抗素子もRIEで加工しているため、側壁において、組成の崩れやダングリングボンドといったRIEによるダメージに起因して素子特性が劣化するという問題を有していた。
S.B. Herner et ai., "Vertical p-i-n polysilicon diode With Antifuse for Stackable Field-Programmable ROM", IEEE Electron Device Letters, Vol. 25, No. 5, May 2004 特開2006−351779号公報
特開2006−295177号公報
S.B. Herner et ai., "Vertical p-i-n polysilicon diode With Antifuse for Stackable Field-Programmable ROM", IEEE Electron Device Letters, Vol. 25, No. 5, May 2004
本発明は、ダイオード及び可変抵抗素子の特性劣化を防止することが可能な不揮発性半導体記憶装置とその製造方法を提供しようとするものである。
本発明の不揮発性半導体記憶装置の態様は、複数の第1のワード線と、複数の前記第1のワード線に交差して配置された複数のビット線と、第1、第2の端子を有し、複数の前記第1のワード線と複数の前記ビット線の交差部にそれぞれ配置され、複数の前記第1のワード線の1つに前記第1の端子が接続された複数の第1のダイオードと、複数の前記第1のダイオードの前記第2の端子と複数の前記ビット線の間に設けられ、各第1のダイオードとともに第1のメモリセルを構成し、複数の第1のダイオードに共通の第1の可変抵抗膜とを具備することを特徴とする。
本発明の不揮発性半導体記憶装置の製造方法の態様は、第1の絶縁膜上に複数の第1のワード線を形成し、複数の前記第1のワード線を覆う第2の絶縁膜を形成し、前記第2の絶縁膜に複数の前記第1のワード線と後に形成される複数のビット線との交差部に対応して複数の前記ワード線を露出する複数の第1の開口部を形成し、前記各第1の開口部内に第1導電型の第1の半導体層を形成し、前記各第1の開口部内の前記第1の半導体層上に第1の真性半導体層を形成し、前記各第1の開口部内の前記第1の真性半導体層上に第2の導電型の第2の半導体層を形成し、前記第2の絶縁膜上の全面に前記各第1の開口部内の前記第2の半導体層にそれぞれ接続される第1の可変抵抗膜を形成し、前記第1の可変抵抗膜上に複数の前記第1のワード線と交差する複数のビット線を形成することを特徴とする。
本発明によれば、ダイオード及び可変抵抗素子の特性劣化を防止することが可能な不揮発性半導体記憶装置とその製造方法を提供できる。
以下、本発明の実施の形態について、図面を参照して説明する。
(第1の実施形態)
図1、図2(a)(b)は、第1の実施形態に係る不揮発性半導体記憶装置としてのReRAMの装置構成を示している。
図1、図2(a)(b)は、第1の実施形態に係る不揮発性半導体記憶装置としてのReRAMの装置構成を示している。
図1、図2(a)(b)において、例えばシリコン基板10上には、図示せぬMOSトランジスタが形成されている。シリコン基板10上には例えばシリコン酸化膜からなる層間絶縁膜11が形成され、この層間絶縁膜11上に複数のワード線12(WL)、複数のビット線22(BL)及び複数のメモリセルMC、を含むメモリセルアレイが形成される。これらワード線12、ビット線22と前記MOSトランジスタとは層間絶縁膜11内に形成された図示せぬコンタクトにより接続される。各メモリセルMCは、ワード線12とビット線22の交差部に配置され、例えばPINダイオード(D)と可変抵抗膜20(VR)により構成されている。
図2(a)(b)に示すように、層間絶縁膜11上には、例えばタングステン(W)からなる複数のワード線12が並行して配置されている。各ワード線12上には、例えばTiNからなるバリアメタル13が形成されている。これらワード線12は、例えばシリコン酸化膜からなる絶縁膜14により覆われている。絶縁膜14の各ワード線12とビット線22の交差部に対応して開口部15がそれぞれ設けられている。各開口部15内にPINダイオードDが形成される。すなわち、バリアメタル13上にN+型ポリシリコン層16が設けられ、このポリシリコン層16上にポリシリコンからなる真性(intrinsic)層17が設けられ、真性層17上にP+型ポリシリコン層18が設けられている。これらポリシリコン層16、17、18によりPINダイオードDが形成されている。ポリシリコン層18の上には、例えばTiNからなるダイオードの電極19が設けられている。
これらダイオード上に可変抵抗膜20(VR)が設けられている。この可変抵抗膜20は、RIEなどでReRAM毎に分断されておらず、複数の各ダイオードに対して共通であり、電極19に接続されている部分が可変抵抗素子として機能する。可変抵抗膜20の上には、ワード線12と交差してバリアメタルを兼ねる例えばTiNからなる電極21が形成され、この電極21上にビット線22がワード線12と交差して配置されている。
(製造方法)
図3乃至図19は、上記不揮発性半導体記憶装置の製造方法を示している。図3乃至図19において、図1、図2と同一部分には同一符号を付している。尚、シリコン基板10は省略している。
図3乃至図19は、上記不揮発性半導体記憶装置の製造方法を示している。図3乃至図19において、図1、図2と同一部分には同一符号を付している。尚、シリコン基板10は省略している。
図3に示すように、層間絶縁膜11上に、例えばタングステン等の金属を用いてワード線12が形成される。このワード線12は、タングステン膜をエッチングしたり、ダマシン法及びCMP(Chemical Mechanical Polishing)を用いたりして形成できる。ワード線12上に、例えばTiNからなるバリアメタルが形成される。
次に、図4に示すように、層間絶縁膜11上に、例えばシリコン酸化膜からなる絶縁膜14が形成される。この絶縁膜14の膜厚は、後にワード線12上に形成されるダイオードを構成する複数の膜の膜厚と、ダイオードの電極の膜厚と、CMPにより研磨される膜厚分を合計した厚さに設定されている。
この後、図5に示すように、絶縁膜14上にメモリセルの形成位置に対応したレジストパターン23が形成される。このレジストパターン23をマスクとして、絶縁膜14がRIEによりエッチングされ、バリアメタル12を露出する複数の開口部15が形成される。すなわち、これら開口部15は、ワード線12と、後に形成されるビット線22との交差部に対応して形成される。
次いで、図6に示すように、アッシングにより絶縁膜14上のレジストパターン23が除去される。
図7は、絶縁膜14に形成された開口部15とワード線12との関係を示している。
この後、図8に示すように、基板全面にシリコンイオンが注入される。すなわち、バリアメタルが形成されたタングステンからなるワード線12上にシリコンを選択的に成長させるため、成長の種としてのシリコンイオンがワード線12に注入される。このとき、絶縁膜14にもシリコンが注入され、絶縁膜14の上部にシリコンが注入されたシリコンリッチな変質層24が形成される。
次に、図9に示すように、開口部15内を含む絶縁膜14の全面にレジスト25が塗布される。
この後、図10に示すように、絶縁膜14をストッパーとして、CMPによりレジスト25が除去され、これとともに、変質層24も除去される。
次いで、図11に示すように、アッシングにより開口部15内のレジストが除去される。
この後、図12に示すように、ワード線12上のシリコンリッチなバリアメタル13上に選択的にシリコンがCVD(Chemical Vapor Deposition)により成長される。このシリコンの成膜時にヒ素(As)やリン(P)を含むガスを供給することにより、シリコンに不純物をドープし、ダイオードを構成するN+型ポリシリコン層16が形成される。
続いて、図13に示すように、AsやPを含むガスの供給を止めてシリコンを成長させることにより、N+型ポリシリコン層16上にポリシリコンの真性層17が形成される。
この後、図14に示すように、ボロン(B)を含むガスを供給しながらシリコンを成長させることにより、真性層17上にP+型ポリシリコン層18が形成される。このとき、P+型ポリシリコン層18の上面が、絶縁膜14の上面から例えば10〜100nm低い位置で成膜が停止される。このようにして、PINダイオードが開口部15内に形成される。
次いで、基板の全面、すなわち、絶縁膜14及びP+型ポリシリコン層18上に例えばTiN膜19aが形成される。
この後、図16に示すように、絶縁膜14をストッパーとしてTiN膜19aがCPMにより平坦化され、開口部15内のP+型ポリシリコン層18上にダイオードの電極19が形成される。
次に、図17に示すように、基板の全面、すなわち、絶縁膜14と電極19上に可変抵抗膜20が成膜される。この可変抵抗膜20は、電圧が印加されることにより、電流、熱化学エネルギー等を介して抵抗値を変化させることができる材料が適用される。可変抵抗膜20の材料は、少なくとも2種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも1種類は電子が不完全に満たされたd軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、0.32nm以下とする。具体的には、化学式AxMyXz(AとMは互いに異なる元素)で表され、例えばスピネル構造(AM2O4)、イルメナイト構造(AMO3)、デラフォサイト構造(AMO2)、LiMoN2構造(AMN2)、ウルフラマイト構造(AMO4)、オリビン構造(A2MO4)、ホランダイト構造(AxMO2)、ラムスデライト構造(AxM○2)ぺロブスカイト構造(AMO3)等の結晶構造を持つ材料により構成される。この可変抵抗膜20上に電極21となる例えばTiN膜21aが形成される。
この後、図18に示すように、TiN膜21a上に例えばタングステン膜22aが形成される。
次いで、図19(a)(b)に示すように、タングステン膜22a上に、ビット線に対応するレジストパターン26が形成される。このレジストパテーン26をマスクとしてタングステン膜22aとTiN膜21aがRIEによりエッチングされ、図2(a)(b)に示すように、ビット線22が形成される。この時、可変抵抗膜20はRIEしない。
尚、可変抵抗膜20、電極19、21の材料は、上記例に限定されるものではなく、変形実施可能である。
また、メモリセル間の最小寸法は、ビット線間の絶縁膜の耐圧で規定される。隣接セル間にかかる最大電圧は3V程度であり、ビット線間の絶縁膜としてのシリコン酸化膜がリークを起こさない電界を3MV/cmとすると、セル間の距離は次式で表される。
3V ÷ 3MV/cm = 10nm
このため、最小デザイン寸法(ハーフピッチ)は10nmとなる。
このため、最小デザイン寸法(ハーフピッチ)は10nmとなる。
また、最大寸法は各ビット線からダイオードに流れる電流により発生するジュール熱による温度上昇によって規定される。シミュレーションによれば、セルサイズが40nm世代の場合、あるビット線が動作することによりダイオードが発熱すると、隣接セルは100℃程度温度が上昇すると見込まれる。セル自体の破壊を考慮し、100℃の10倍=1000℃を限界とする。ジュール熱は電流の2乗、つまりセル断面積の2乗に比例する。このため、温度が1000℃に上昇するほど電流が流れてしまうセルの場合、セルの断面形状を正方形と仮定すると、1辺の長さは、次式により求められる。
(40×40×(1000/100)1/2)1/2=71nm
しかし、上記温度上昇シミュレーションは概略的な計算に基づいたものであり、最大デザイン寸法の最適値はほぼ100nmとなる。
しかし、上記温度上昇シミュレーションは概略的な計算に基づいたものであり、最大デザイン寸法の最適値はほぼ100nmとなる。
上記第1の実施形態によれば、複数のダイオードに対して1つの可変抵抗膜20を設け、この可変抵抗膜20とダイオードによりメモリセルを構成している。このため、可変抵抗膜20をRIEで形成していないため、素子の側壁にダングリングボンドといったダメージの発生を防止できる。したがって、素子特性の劣化を防止できる。
また、絶縁膜14に開口部15を形成し、この開口部15内にPINダイオードを構成するN+ポリシリコン層16、真性層17、P+ポリシリコン層18を成長させ形成している。このため、ダイオードのアスペクト比が高くてもパターンが倒れることがない。
さらに、従来のPINダイオードをRIEにより柱状に形成した後、セル間に絶縁膜を埋めるプ口セスの場合、問題となるダイオードのパターンの寸法が細ることを防止できる。したがって、ダイオードの順方向側の電流を大きくすることができる。
また、ダイオードをRIEにより形成しないため、ダイオードの側壁に形成される界面準位が少なく、界面リークを低減できる。
さらに、抵抗変化材料膜をRIEしないため、ダイオードの側壁にRIEによるダメージ層が形成されない。したがって、抵抗変化特性の劣化を防止でき、素子特性の劣化を防止できる。
図20は、第1の実施形態のメモリセルを用いた不揮発性半導体記憶装置の回路構成の一例を示しており、図1、図2と同一部分には同一符号を付している。
メモリセルアレイMCAにおいて、各メモリセルMCを構成するダイオードDのカソードはワード線WL0〜WL2に接続され、アノードは可変抵抗素子VRを介してビット線BL0〜BL2に接続されている。各ビット線BL0〜BL2の一端はカラム制御回路の一部を構成する選択回路31に接続されている。また、各ワード線WL0〜WL2の一端はロウ制御回路の一部を構成する選択回路32に接続されている。
選択回路31は、ビット線BL0〜BL2毎に設けられたPM○SトランジスタQP0及びNMOSトランジスタQN0により構成され、これらPM○SトランジスタQP0及びNMOSトランジスタQN0のゲート及びドレインは共通接続されている。PM○SトランジスタQP0のソースは、高電位電源Vccに接続され、NMOSトランジスタQN0のソースは、書き込み時に書き込みパルスを印加すると共に、データ読み出し時に検出すべき電流を流すビット線側ドライブセンス線BDSに接続されている。トランジスタQP0、QN0の共通ドレインは、ビット線BL0〜BL2にそれぞれ接続され、共通ゲートには、各ビット線BL0〜BL2を選択するビット線選択信号BS0〜BS2が供給されている。
また、選択回路32は、ワード線WL0〜WL2毎に設けられたPMOSトランジスタQP1及びNMOSトランジスタQN1により構成されている。これらPMOSトランジスタQP1及びNMOSトランジスタQN1は、ゲート及びドレインが共通接続されている。PMOSトランジスクQP1のソースは、書き込み時に書き込みパルスを印加すると共に、データ読み出し時に検出すべき電流を流すワード線側ドライブセンス線WDSに接続されている。NMOSトランジスタQN1のソースは、低電位電源Vssに接続されている。PMOSトランジスクQPIとNMOSトランジスタQN1の共通ドレインは、ワード線WL0〜WL2にそれぞれ接続され、共通ゲートには、各ワード線WL0〜WL2を選択するワード線選択信号/WS0〜/WS2がそれぞれ供給されている。
なお、図20は、メモリセルが個別に選択されるのに適した回路例を示している。しかし、選択されたワード線WLに接続された複数のメモリセルMCのデータを一括で読み出す場合には、各ビット線BL0〜BL2に対して個別にセンスアンプが配置され、各ビット線BL0〜BL2は、ビット線選択信号BS0〜BS2により、選択回路31を介して個別にセンスアンプに接続される。
(第2の実施形態)
上記第1の実施形態は、ワード線とビット線の交差部にメモリセルが配置された一層構造の不揮発性半導体記憶装置としてのメモリセルアレイについて説明した。これに対して、第2の実施形態は、二層構造のメモリセルアレイを有している。すなわち、第2の実施形態のメモリセルアレイは、第1の実施形態に示したメモリセルアレイ(第1のメモリセルアレイ)の上方にビット線を共有して第1の実施形態に示したメモリセルアレイとほぼ同様の構成の第2のメモリセルアレイが設けられている。
上記第1の実施形態は、ワード線とビット線の交差部にメモリセルが配置された一層構造の不揮発性半導体記憶装置としてのメモリセルアレイについて説明した。これに対して、第2の実施形態は、二層構造のメモリセルアレイを有している。すなわち、第2の実施形態のメモリセルアレイは、第1の実施形態に示したメモリセルアレイ(第1のメモリセルアレイ)の上方にビット線を共有して第1の実施形態に示したメモリセルアレイとほぼ同様の構成の第2のメモリセルアレイが設けられている。
図21(a)(b)は、第2の実施形態に係る不揮発性半導体記憶装置の構成を示しており、図22は、図21の等価回路を示している。図21、図22において、第1の実施形態と同一部分には同一符号を付している。
図21、図22において、第1のメモリセルアレイMCA1の上方には2のメモリセルアレイMCA2が設けられている。第1のメモリセルアレイMCA1において、複数の第1のワード線12(WL1)上には、電極13がそれぞれ設けられている。電極13上には絶縁膜14が設けられ、絶縁膜14には複数の開口部15が設けられている。これら開口部15は、複数の第1のワード線12(WL1)と複数のビット線22(BL)の交差部に対応して配置されている。これら開口部15内には第1のダイオードD1が設けられている。第1のダイオードD1はPINダイオードであり、N+層16、真性層17、P+層18により構成されている。第1のダイオードD1上には電極19を介して第1の可変抵抗膜20(VR1)が設けられている。第1の可変抵抗膜20(VR1)上には、電極21を介して複数のビット線22(BL)が設けられている。
第2のメモリセルアレイMCA2において、ビット線22上には、それぞれ電極40が設けられている。これら電極40上には、第2の可変抵抗膜41(VR2)が設けられている。第2の可変抵抗膜41上には第2の絶縁膜42が形成されている。第2の絶縁膜42には、複数の第2の開口部43が設けられている。これら第2の開口部43は、複数のビット線22と直交して配置された複数の第2のワード線49(WL2)との交差部に対応して設けられている。これら第2の開口部43内には、第2の可変抵抗膜41(VR2)と接続されたバリアメタルを兼ねる電極44が凹状に設けられている。さらに、第2の開口部43内には、第2のダイオードD2がそれぞれ設けられている。第2のダイオードD2は、例えばPINダイオードであり、P+層45、真性層46(I)、N+層47により構成されている。第2のダイオードD2上には電極48がそれぞれ設けられ、これら電極48上に複数のビット線49(WL)が設けられている。
(製造方法)
図23乃至図37は、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を示している。第2の実施形態において、第1のメモリセルアレイMCA1の製造方法は第1の実施形態と同様であるが、第1の可変抵抗膜20上の電極形成以降の製造方法が相違する。
図23乃至図37は、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を示している。第2の実施形態において、第1のメモリセルアレイMCA1の製造方法は第1の実施形態と同様であるが、第1の可変抵抗膜20上の電極形成以降の製造方法が相違する。
図23(a)(b)に示すように、第1の可変抵抗膜20の上には、例えばTiN膜21a、タングステン膜22a、TiN膜40aが順次堆積される。
この後、図24(a)(b)に示すように、レジスト51が塗布され、このレジスト51がビット線に対応してパターニングされる。このパターニングされたレジスト51をマスクとしてTIN膜21a、タングステン膜22a、TiN膜40aがエッチングされ、複数の電極21、ビット線22(BL)及び電極40が形成される。
次いで、図25(a)(b)に示すように、第1の可変抵抗膜20の上には、絶縁膜50が形成され、複数のビット線22の相互間に絶縁膜50が埋め込まれる。この絶縁膜50は、例えばシリコン酸化膜であり、CVDによりシリコン酸化膜が第1の可変抵抗膜20とビット線22を覆って形成される。
この後、図26(a)(b)に示すように、TiN膜40をストッパーとして、CMPによりシリコン酸化膜が平坦化される。このようにして、絶縁膜50が形成される。
次に、図27(a)(b)に示すように、複数のTiN膜40と絶縁膜50上に第2の可変抵抗膜41が形成される。第2の可変抵抗膜41の材料は、第1の可変抵抗膜20の材料と同様である。
次いで、図28(a)(b)に示すように、第2の可変抵抗膜41上に第2の絶縁膜42が形成される。第2の絶縁膜42の膜厚は、第1の絶縁膜14と同様に、第2のダイオードを構成する複数の膜の膜厚と、第2のダイオードの両端に形成される電極の膜厚と、CMPによる研磨される膜厚分を合計した厚さに設定される。
この後、図29(a)(b)に示すように、第2の絶縁膜42がエッチングされ、第2の可変抵抗膜41を露出する複数の第2の開口部43が形成される。第2の開口部43は、複数のビット線22と、後に形成される複数の第2のワード線との交差部に対応して形成される。
続いて、図30(a)(b)に示すように、複数の第2の開口部43内に、例えばCVD又はPVD(Physical Vapor Deposition)により、例えばTiN膜44aが形成される。このTiN膜44aは、例えば20nm程度の膜厚を有している。
この後、図31(a)(b)に示すように、複数の第2の開口部43内がレジスト52により埋め込まれる。
次いで、図32(a)(b)に示すように、第2の絶縁膜42をストッパーとしてCMPにより、レジスト52及びフィールド部のTiN膜44aが除去される。
この後、図33(a)(b)に示すように、光露光やCDE(Chemical Dry Etching)、RIE等を用いて第2の開口部43内のレジスト52がリセスされ、第2の開口部43の底部に形成されたTiN膜44aの表面から例えば10〜30nmの膜厚でレジスト52が残される。
次いで、図34(a)(b)に示すように、例えばCDEにより選択的に第2の開口部43の側壁に形成されたTiN膜44aが除去され、第2の開口部43の底部のみにTiN膜が電極44として凹状の形で残される。
この後、図35(a)(b)に示すように、第2の開口部43に残ったレジストがアッシングにより完全に除去される。
次に、図36(a)(b)に示すように、電極44にシリコン(Si)がイオン注入される。このとき、第2の絶縁膜42の表面部にシリコンリッチな変質層53が形成される。
続いて、図37(a)(b)に示すように、第2の絶縁膜42上の変質層53が、例えばCMPによって除去された後、第2の開口部43内に第2のダイオードD2が形成される。すなわち、シリコンリッチな電極44上に選択的にシリコンがCVDにより成長される。このシリコンの成膜時にボロン(B)を含むガスを供給しながらシリコンを成長させることにより、P+型ポリシリコン層45が形成される。次いで、ボロンの供給を停止してシリコンを成長させることにより、P+型ポリシリコン層45上に真性層46が形成される。この後、シリコンにヒ素(As)やリン(P)を含むガスを供給することにより、真性層46上にN+型ポリシリコン層47が形成される。N+型ポリシリコン層47の上面が、第2の絶縁膜42の上面から例えば10〜100nm低い位置で成膜が停止される。このようにして、第2の開口部43内に第2の(PIN)ダイオードD2が形成される。次に、例えばTiN膜が第2の絶縁膜42の全面上に堆積され、第2の絶縁膜42上のTiN膜がCMPにより除去されることにより、第2の開口部43内にTiN膜からなる電極48が形成される。
この後、図38(a)(b)に示すように、第2の絶縁膜42上にビット線と交差する複数の第2のワード線49(WL2)が形成される。すなわち、第2の絶縁膜42の全面上に例えばタングステン膜が形成され、このタングステン膜上にレジスト54が形成され、このレジスト54がワード線に対応してパターニングされる。このパターニングされたレジスト54を用いてタングステン膜がエッチングされ、複数のワード線49が形成される。
上記第2の実施形態によれば、複数のビット線22(BL)を共有して第1、第2のメモリセルアレイMCA1、MCA2を積層して形成することができる。このため、第1のダイオードD1と第1の可変抵抗層20(VR1)と第2のダイオードD2と第2の可変抵抗層41を有するReRAMを高密度に実装することが可能である。
しかも、第1、第2のダイオードD1、D2は、第1、第2の絶縁膜14、42に形成された複数の第1、第2の開口部15、43内に形成されている。このため、第1、第2のダイオードD1、D2をエッチングにより形成する必要がないため、第1、第2のダイオードD1、D2のアスペクト比が高くなった場合においても、第1、第2のダイオードD1、D2が倒れることを防止できる。
さらに、第1、第2のダイオードD1、D2をエッチングにより形成する必要がないため、第1、第2のダイオードD1、D2がエッチグによるダメージを受けることがない。したがって、素子の特性劣化を防止することが可能である。
また、ビット線を第1、第2のメモリセルアレイMCA1、MAC2で共有することにより、配線の本数をセル層数+1の最小数で形成することができる。したがって、製造工程を容易化することが可能である。
さらに、メモリセルを構成するダイオードをエッチングにより柱状に残してから、セル間に絶縁膜を埋めるプ口セス場合、ダイオードを構成するN+ポリシリコン層の寸法が細くなることがあるが、第2の実施形態のように、第1、第2の開口部15、43内に第1、第2のダイオードD1,D2を構成する複数のポリシリコン層を成長させる場合、N+ポリシリコン層の寸法が細くなることを防止できる。このため、第1、第2のダイオードD1,D2の順方向側の電流を大きくすることができる。
また、電極44は、凹状に形成されているため、平坦に形成した場合に比べてダイオードを構成するP+層45との接触面積を増加できる。したがって、ダイオードから発生された熱を効率良く放熱することができる。
図39は、本発明の変形例を示すものである。第1、第2の実施形態において、可変抵抗膜VRは、ダイオードDとビット線BLの間に設けたが、図39に示すように、ダイオードDとワード線WLとの間に可変抵抗膜VRを設けてもよい。この構成としても第1の実施形態と同様の効果を得ることができる。
図40は、第2の実施形態の変形例を概略的に示すものである。第2の実施形態は、第1、第2のメモリセルアレイに対してビット線を共有した。しかし、これに限定されるものではない。
図40(a)は、第1の実施形態に示すセル構造を2つ用いたものであり、第1のメモリセルアレイMCA1の上に例えばシリコン酸化膜からなる絶縁膜61を設け、この絶縁膜61の上に第2のメモリセルアレイMCA2を形成している。
図40(b)は、図39に示すメモリセルアレイを2つ用いたものである。第1のメモリセルアレイMCA1の上に例えばシリコン酸化膜からなる絶縁膜61を設け、この絶縁膜61の上に第2のメモリセルアレイMCA2を形成している。
図41は、第2の実施形態の変形例を示すものであり、図22に示すメモリセルアレイを2つ用いたものである。すなわち、積層された2つのメモリセルアレイの間に例えばシリコン酸化膜からなる絶縁膜61が設けられている。このような構成とすることにより、3つ以上のメモリセルアレイを積層することができる。
図42は、第2の実施形態のさらなる変形例を示すものである。この変形例は、積層されたメモリセルアレイのワード線又はビット線を互いに共有する構成とされている。この構成によれば、図41に示す変形例のように、メモリセルアレイ間の絶縁膜61を省略できる。このような構成によっても、3つ以上のメモリセルアレイを積層することが可能である。
その他、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
10…シリコン基板、11…層間絶縁膜、12…ワード線(WL)(第1のワード線(WL1))、14…絶縁膜(第1の絶縁膜)、15…開口部(第1の開口部)、22…ビット線(BL)、MC…メモリセル、MCA1、MCA2…第1、第2のメモリセルアレイ、D…PINダイオード、D1、D2…第1、第2のダイオード、20…可変抵抗膜(VR)(第1の可変抵抗膜)、41…第2の可変抵抗膜、42…第2の絶縁膜、43…第2の開口部、49…第1のワード線(WL2)。
Claims (5)
- 複数の第1のワード線と、
複数の前記第1のワード線に交差して配置された複数のビット線と、
第1、第2の端子を有し、複数の前記第1のワード線と複数の前記ビット線の交差部にそれぞれ配置され、複数の前記第1のワード線の1つに前記第1の端子が接続された複数の第1のダイオードと、
複数の前記第1のダイオードの前記第2の端子と複数の前記ビット線の間に設けられ、各第1のダイオードとともに第1のメモリセルを構成し、複数の第1のダイオードに共通の第1の可変抵抗膜と
を具備することを特徴とする不揮発性半導体記憶装置。 - 複数の前記ビット線に交差して配置された複数の第2のワード線と、
複数の前記ビット線に接続された複数の第2のメモリセルに共通の第2の可変抵抗膜と、
第1、第2の端子を有し、複数の前記ビット線と複数の前記第2のワード線の交差部において、前記第2の端子が前記第2の可変抵抗膜に接続され、前記第1の端子が複数の前記第2のワード線の1つに接続された複数の第2のダイオードと、
をさらに具備することを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 複数の前記第1のメモリセル間の最小距離は、10nmであることを特徴とする請求項2記載の不揮発性半導体記憶装置。
- 第1の絶縁膜上に複数の第1のワード線を形成し、
複数の前記第1のワード線を覆う第2の絶縁膜を形成し、
前記第2の絶縁膜に、複数の前記第1のワード線と後に形成される複数のビット線との交差部に対応して複数の前記ワード線を露出する複数の第1の開口部を形成し、
前記各第1の開口部内に第1導電型の第1の半導体層を形成し、
前記各第1の開口部内の前記第1の半導体層上に第1の真性半導体層を形成し、
前記各第1の開口部内の前記第1の真性半導体層上に第2の導電型の第2の半導体層を形成し、
前記第2の絶縁膜上の全面に前記各第1の開口部内の前記第2の半導体層にそれぞれ接続される第1の可変抵抗膜を形成し、
前記第1の可変抵抗膜上に複数の前記第1のワード線と交差する複数のビット線を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 複数の前記ビット線上に第2の可変抵抗膜を形成し、
前記第2の可変抵抗膜の上に第3の絶縁膜を形成し、
前記第3の絶縁膜に、複数の前記ビット線と後に形成される複数の第2のワード線との交差部に対応して前記第2の可変抵抗膜を露出する複数の第2の開口部を形成し、
前記各第2の開口部内に第2の導電型の第3の半導体層を形成し、
前記各第2の開口部内の前記第3の半導体層上に第2の真性半導体層を形成し、
前記各第2の開口部内の前記第2の真性半導体層上に第1導電型の第4の半導体層を形成し、
複数の前記ビット線に交差して、前記各第2の開口部内の前記第4の半導体層に接続された複数の第2のワード線を形成する
ことを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。
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