KR100881181B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 저항성 메모리 재료막을 이용하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명의 일실시예에 따른 반도체 메모리 소자는, 반도체 기판 상에 형성된 라인 형태의 제 1 배선; 상기 제 1 배선의 상부 표면을 노출시키는 제 1 비아홀을 구비하는 제 1 층간 절연막; 상기 제 1 비아홀의 바닥 일부를 매립하는 제 1 도전성 플러그 또는 제 1 다이오드; 상기 제 1 비아홀 내에 제 1 리세스 영역을 한정하는 제 1 하부 전극; 상기 제 1 리세스 영역 내에 국소적으로 형성된 제 1 저항성 메모리 재료막; 상기 저항성 메모리 재료막 상에 형성된 제 1 상부 전극; 및 상기 제 1 상부 전극과 전기적으로 연결된 라인 형태의 제 2 배선을 포함한다.
교차점 메모리(cross-point memory), 저항램(resistance RAM), 이성분계 금속 산화막
Description
도 1a는 저항성 메모리 소자를 이용한 종래의 비휘발성 메모리 소자를 나타내는 사시도이다.
도 1b는 도 1a의 선(ⅠB-ⅠB)을 따라 절취한 단면도이다.
도 2는 도 1a 및 도 1b에 도시된 저항성 구조체의 단면을 나타내는 주사현미경사진이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 저항성 구조체를 이용한 반도체 메모리 소자를 나타내는 사시도이다.
도 4a 및 도 4b는 각각 도 3a 및 도 3b의 선(ⅣA-ⅣA) 및 선(ⅣB-ⅣB)을 따라 절취한 단면도이다.
도 5 내지 도 8b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 9a 및 도 9b는 본 발명의 다른 실시예들에 따른 저항성 구조체를 이용한 적층형 반도체 메모리 소자를 나타내는 사시도이다.
도 10a 및 도 10b는 각각 도 9a 및 도 9b의 선(ⅩA-ⅩA) 및 선(ⅩB -ⅩB)을 따라 절취한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판 210, 220, 230: 배선들
300, 700: 도전성 플러그들 350, 750: 다이오드들
400, 800: 저항성 구조체들 410, 810: 하부 전극들
420, 820: 저항성 메모리 재료막들 430, 830: 상부 전극들
500, 600: 층간 절연막들
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 저항성 메모리 재료막을 이용하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 프로그래밍이 가능한 비휘발성 메모리로서 일괄 소거가 가능한 플래시 메모리 소자가 널리 사용되고 있다. 플래시 메모리는 제어 게이트를 플로팅 게이트 상에 중첩시킴으로써, 단일 MOS 트랜지스터형 메모리 셀을 실현할 수 있어 저비용의 고집적 메모리 소자를 제공할 수 있는 이점이 있다. 그러나, 메모리 소자에 대한 제조 비용의 절감과 고집적화에 대한 요구는 플래시 메모리만으로는 충족되지 않으며, 최근 제조 비용을 더욱 절감시키고 집적도를 증가 시키기 위해 MOS 트랜지스터형 메모리 셀을 갖는 플래시 메모리의 한계를 극복할 수 있는 새로운 메모리 소자에 대한 연구가 지속되고 있다. 이와 관련하여, 최근 저항성 메모리 재료를 이용한 새로운 메모리 셀 구조를 갖는 메모리 소자가 활발하게 연구되고 있다.
저항성 메모리 재료란 2가지의 안정한 저항성 상태(bi-stable resistive state)를 갖는 재료이다. 저항성 메모리 재료는 이에 인가되는 전기적 펄스에 의해 상기 저항성 상태가 가역적으로 스위칭될 수 있기 때문에, 비휘발성 메모리 소자에 응용될 수 있다. 예를 들면, 페로브스카이트(Perovskite) 구조를 갖는 거대 자기저항 재료막(Colossal magnetro-Resistive material layer; CRM 재료막) 및 고온 초전도 재료막(hightemperature super conducting material layer; HTSC 재료막) 등이 이에 해당한다. 그러나, 이들 재료는 일반적으로 4 성분계 이상이어서 제조가 어려우며, 기존 실리콘 공정에 대한 정합성이 문제되고 있다. 이로 인하여, 최근에 후보 물질로서 2 성분계 전이금속 산화물, 예를 들면, 니켈 산화물(NiO) 및 니오비움 산화물(NbO) 과 같은 재료가 제안된 바 있다.
도 1a는 저항성 메모리 소자를 이용한 종래의 비휘발성 메모리 소자를 나타내는 사시도이며, 도 1b는 도 1a의 선(ⅠB-ⅠB)을 따라 절취한 단면도이다.
도 1a 및 도 1b를 참조하면, 종래의 비휘발성 메모리 소자는 반도체 기판(10) 상에 형성된 직선 타입의 워드 라인(21)에 도전성 플러그(30)를 통하여 전기적으로 연결된 저항성 구조체(40)를 포함한다. 저항성 구조체(40)는 예를 들면 금속으로 이루어진 하부 전극(41)과 상부 전극(43) 그리고 하부 전극(41)과 상부 전극(43) 사이에 배치된 저항성 메모리 재료막(42)으로 이루어진다. 상부 전극(43)은 워드 라인(21)과 직교하는 직선 타입의 비트 라인(22)에 전기적으로 연결된다. 이와 같이 워드 라인(21)과 비트 라인(22)이 교차하는 위치(cross point; 이하 교차점이라 함)에 저항성 구조체(40)가 배치되는 어레이 구조를 갖는 메모리 소자를, 일반적으로 교차점 비휘발성 메모리 소자라 한다.
종래의 교차점 비휘발성 메모리 소자의 제조 방법을 고려하면, 반도체 기판(10) 상에 형성된 라인 패턴의 워드 라인(21) 상에, 워드 라인(21)의 상부 표면을 노출시키는 비아홀(H)을 구비하는, 예를 들면 실리콘 산화막으로 이루어진 층간 절연막(50)을 형성한다. 이후, 비아홀(H)을 매립하도록, 도전성 플러그(30)와 하부 전극(41)을 순차대로 형성한다. 층간 절연막(50) 상에, 순차대로 니켈 산화막(NiO)로 이루어진 저항성 메모리 재료막(42); 이리듐(Ir) 등으로 이루어진 상부 전극 재료층 및 타이타늄 질화막과 같은 배선층을 증착한다. 이후, 플라즈마 식각과 같은 패터닝 공정에 의해 비트 라인(22) 및 비트 라인(22)을 따라 연장된 라인 타입의 상부 전극(43)과 저항성 메모리 재료막(42)을 형성한다.
전술한 제조 공정에 의해 제공된 종래의 교차점 비휘발성 메모리 소자에서는 비트 라인(22)을 따라 연장된 저항성 메모리 재료막(42)과 층간 절연막(50)의 계면에 니켈 실리사이드층(a)이 광범위하게 형성될 수 있다. 또한, 플라즈마 식각에 의해 저항성 메모리 재료막(42)을 형성하는 경우, 저항성 메모리 재료막(42)의 측벽에 식각 손상으로 인해 소자 불량을 초래하는 결함이 유도될 수 있다.
도 2는 도 1a 및 도 1b에 도시된 저항성 구조체의 단면을 나타내는 주사현미 경사진이다.
도 2를 참조하면, 저항성 메모리 재료막과 층간 절연막의 계면에 형성된 니켈 실리사이드층(a)은 버블 결함을 갖는 것을 알 수 있다. 이와 같은 버블 결함을 갖는 실리사이드층(a)은 저항성 메모리 재료막(42)과 층간 절연막(50) 사이의 결합력을 감소시켜 저항성 메모리 재료막(42)이 층간 절연막(50)으로부터 분리되는 박리 현상(b)이 발생할 수 있다.
특히, 2005년 9월 22일 공개된 미국특허공개공보 제US 2005/0207248호에 개시된 바와 같이, 메모리 셀 밀도를 증가시키기 위해, 비트 라인 상에 다시 상부 저항성 구조체를 형성하고 비트 라인과 직교하는 제 2 워드 라인을 형성하여 비트 라인을 공유하는 다중 교차점 비휘발성 메모리 소자를 형성하는 경우에, 도전성 플러그와 상부 저항성 구조체를 형성하기 위한 후속 고온 공정이 필수적이기 때문에 실리사이층에 의한 버블 결함과 박리 현상은 반드시 극복되어야 한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 저항성 구조체의 저항성 메모리 재료막과 층간 절연막 사이의 반응 부산물인 실리사이드층의 형성을 억제하여 상기 실리사이드층에 의해 초래되는 소자 결함을 제거할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 저항성 구조체의 저항성 메모리 재료막과 층간 절연막 사이의 반응 부산물인 실리사이드층의 형성을 억제하여 상기 실리사이드층에 의해 초래되는 소자 결함을 제거할 수 있는 반도체 메 모리 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 메모리 소자는, 반도체 기판 상에 형성된 라인 형태의 제 1 배선; 상기 제 1 배선의 상부 표면을 노출시키는 제 1 비아홀을 구비하는 제 1 층간 절연막; 상기 제 1 비아홀의 바닥 일부를 매립하는 제 1 도전성 플러그 또는 제 1 다이오드; 상기 제 1 비아홀 내에 제 1 리세스 영역을 한정하는 제 1 하부 전극; 상기 제 1 리세스 영역 내에 국소적으로 형성된 제 1 저항성 메모리 재료막; 상기 저항성 메모리 재료막 상에 형성된 제 1 상부 전극; 및 상기 제 1 상부 전극과 전기적으로 연결된 라인 형태의 제 2 배선을 포함한다.
본 발명의 일부 실시예에서, 상기 제 1 저항성 메모리 재료막은 상기 제 1 리세스 영역을 매립하여 상기 제 1 층간 절연막의 상부 표면과 동일한 레벨의 상부 표면을 구비할 수 있다. 본 발명의 다른 실시예에서는, 상기 제 1 저항성 메모리 재료막이 상기 제 1 리세스 영역의 바닥 및 측벽 상에 소정 두께로 형성되어 제 1 홈을 한정할 수도 있다. 이 경우에, 상기 제 1 상부 전극은 상기 제 1 홈에 매립될 수 있다.
본 발명의 실시예들에 따르면, 제 1 저항성 메모리 재료막은 종래의 저항성 메모리 소자와 달리, 제 1 비아홀의 제 1 리세스 영역에 국소적으로 형성된다. 그에 따라, 제 1 저항성 메모리 재료막과 제 1 층간 절연막 사이의 계면 면적이 최소화될 수 있으며, 상기 계면에서 발생하는 실리사이드층의 형성이 억제될 수 있다.
또한, 본 발명의 일부 실시예에서는, 상기 반도체 메모리 소자가, 상기 제 2 배선의 상부 표면을 노출시키는 제 2 비아홀을 구비하는 제 2 층간 절연막; 상기 제 2 비아홀의 바닥 일부를 매립하는 제 2 도전성 플러그 또는 제 2 다이오드; 상기 제 2 비아홀 내에 제 2 리세스 영역을 제공하는 제 2 하부 전극; 상기 제 2 리세스 영역 내에 국소적으로 형성된 제 2 저항성 메모리 재료막; 상기 제 2 저항성 메모리 재료막 상에 형성된 제 2 상부 전극; 및 상기 제 2 상부 전극과 전기적으로 연결된 라인 형태의 제 3 배선을 더 포함함으로써, 메모리 셀 밀도가 배증된 적층형 반도체 메모리 소자가 제공될 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조 방법은, 상부에 라인 형태의 제 1 배선이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성한다. 이후, 상기 제 1 층간 절연막 내에 상기 제 1 배선의 상부 표면을 노출시키는 제 1 비아홀을 형성하고, 상기 제 1 비아홀의 바닥 일부를 매립하는 제 1 도전성 플러그 또는 제 1 다이오드를 형성한다.
이후, 상기 제 1 비아홀을 매립하도록, 상기 제 1 도전성 플러그 또는 제 1 다이오드 상에 제 1 하부 전극층을 형성한 후, 상기 제 1 하부 전극층을 소정의 깊이만큼 리세스시켜, 상기 제 1 비아홀 내에 제 1 리세스 영역을 한정하는 제 1 하부 전극을 형성한다. 상기 제 1 리세스 영역 내에 제 1 저항성 메모리 재료막을 국소적으로 형성할 수 있다.
본 발명의 일부 실시예에서는, 상기 제 1 리세스 영역을 매립하도록 상기 제 1 층간 절연막 상에 상기 제 1 저항성 메모리 재료층을 증착하고, 상기 제 1 층간 절연막의 상부 표면이 노출되도록, 상기 제 1 저항성 메모리 재료층을 평탄화함으로써 상기 제 1 리세스 영역 내에 제 1 저항성 메모리 재료막을 국소적으로 형성할 수 있다. 이후, 제 1 상부 전극층과 제 2 배선층을 연속적으로 증착하고, 동시에 패터닝하여, 상기 제 2 배선과 상기 제 1 상부 전극을 동시에 형성할 수 있다.
본 발명의 다른 실시예에서는, 상기 제 1 리세스 영역 및 상기 제 1 층간 절연막 상에 소정 두께의 제 1 저항성 메모리 재료층을 증착하여 제 1 홈을 한정하고, 상기 제 1 홈을 매립하도록 상기 제 1 저항성 메모리 재료층 상에 제 1 상부 전극층을 증착한다. 이후, 상기 제 1 층간 절연막의 상부 표면이 노출되도록, 상기 제 1 상부 전극층 및 상기 제 1 저항성 메모리 재료층을 연속적으로 평탄화하여, 상기 제 1 저항성 메모리 재료막을 국소적으로 형성하면서, 동시에 상기 제 1 홈에 매립된 상기 제 1 상부 전극을 형성할 수 있다.
본 발명의 실시예들에 따르면, 평탄화 공정에 의해 제 1 저항성 메모리 재료막이 패터닝되기 때문에, 통상의 플라즈마 식각 공정에서 초래되는 저항성 메모리 재료막의 측벽 손상이 발생하지 않으며, 이로 인하여, 더욱 신뢰성있는 저항성 구조체를 갖는 메모리 소자를 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아 니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 '및/또는'은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 저항성 구조체를 이용한 반도체 메모리 소자를 나타내는 사시도이며, 도 4a 및 도 4b는 각각 도 3a 및 도 3b의 선(ⅣA-ⅣA) 및 선(ⅣB-ⅣB)을 따라 절취한 단면도이다. 도 5 내지 도 8b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다. 이들 도면에서, 좌측도와 우측도는 각각 도전성 플러그(300) 및 다이오드(350)를 포함하는 제 1 및 제 2 실시예에 따른 반도체 메모리 소자들을 도시한다.
도 3a 및 도 3a를 참조하면, 반도체 기판(100) 상에 예를 들면, 알루미 늄(Al) 및 텅스텐(W)과 같은 금속 재료로 이루어진 라인 형태의 제 1 배선(210)을 형성한다. 이후, 도 5에 도시된 바와 같이, 제 1 배선(210) 상에 제 1 층간 절연막(500)을 형성하고, 제 1 배선(210)의 상부 표면을 노출시키는 제 1 비아홀(500h)을 형성한다. 제 1 배선(210)은 반도체 메모리 소자의 워드 라인으로서 이용될 수 있다.
제 1 비아홀(500h)의 내부에는 제 1 배선(210)과 전기적으로 연결된 제 1 도전성 플러그(300) 및 저항성 구조체(400)의 제 1 하부 전극(410)이 배치된다. 제 1 도전성 플러그(300)는 제 1 비아홀(500h) 바닥의 일부를 매립하고, 제 1 하부 전극(410)은 제 1 도전성 플러그(300) 상에 형성되어 제 1 비아홀(500h) 내에 제 1 리세스 영역(도 6의 500r)을 한정한다.
도 5의 좌측도를 참조하면, 제 1 비아홀(500h) 바닥의 일부를 매립하는 제 1 도전성 플러그(300)를 형성하기 위하여, 우선 제 1 층간 절연막(500) 상에 폴리실리콘과 같은 제 1 도전성 재료층을 증착하여 제 1 비아홀(500h)을 매립한다. 이후, 화학기계적 연마공정(CMP) 또는 에치백 공정을 이용하여 제 1 층간 절연막(500)의 상부 표면이 노출될 때까지 평탄화 공정을 수행하고, 예를 들면 플라즈마 식각 공정에 의해, 평탄화된 상기 제 1 도전성 재료층을 리세스시킴으로써 제 1 도전성 플러그(300)를 형성할 수 있다.
제 1 도전성 플러그(300) 대신에 도 5의 우측도에 도시된 제 1 다이오드(350)를 형성하여, 제 1 배선(210)과 제 1 하부 전극(410)을 전기적으로 연결할 수 있다. 교차점 비휘발성 메모리 소자에 있어서, 선택된 교차점에서 프로그래밍 동작을 수행할 때, 선택되지 않은 인접 교차점의 저항성 구조체가 낮은 저항값을 갖는 경우, 이들 인접 교차점으로 프로그래밍을 위한 전류가 누설될 수 있다. 이와 같이 인접 교차점에 누설 전류가 발생하면, 실제 프로그래밍되어야 할 교차점의 저항성 구조체에 충분한 전류가 흐르지 못함으로써 선택된 교차점의 프로그래밍이 실패할 수 있다. 본 발명의 일부 실시예들에서는, 제 1 하부 전극(410))과 제 1 배선(210)을 연결하는 단순한 도전 경로에 정류 작용을 하는 제 1 다이오드(350)를 직렬 연결시킴으로써 누설 전류를 감소시킬 수 있다. 제 1 도전성 플러그(300)와 제 1 다이오드(350)가 직렬로 연결된 구성도 본 발명의 범위에 포함됨은 자명하다.
도 5의 우측도에 도시된 제 1 다이오드(350)를 형성하기 위해서는, 전술한 제 1 도전성 플러그(300)의 형성 공정과 유사하게, 먼저 제 1 비아홀(500h)의 바닥 일부를 매립하도록, 예를 들면 폴리실리콘으로 이루어진 리세스된 제 1 도전성 재료층을 형성한다. 이후, N 형 및 P 형의 불순물 이온을 순차 주입하여 제 1 도전성 재료층에, P-N 접합을 갖는 다이오드(350)를 형성할 수 있다. 이때, 불순물 이온을 활성화하기 위해 열처리 공정을 더 수행할 수도 있다.
도 6을 참조하면, 제 1 도전성 플러그(300) 또는 제 1 다이오드(350)를 형성한 후, 제 1 도전성 플러그(300) 또는 제 1 다이오드(350) 상에 제 1 리세스 영역(500r)을 한정하는 제 1 하부 전극(410)을 형성한다. 전술한 제 1 도전성 플러그(300)의 형성 공정과 유사하게, 예를 들면, 먼저 제 1 층간 절연막(500) 상에 제 1 하부 전극층을 증착하고, 제 1 층간 절연막(500)의 상부 표면이 노출되도록 상기 제 1 하부 전극층을 평탄화한다. 이후, 상기 평탄화된 제 1 하부 전극층을 소정의 깊이만큼 식각하여 제 1 리세스 영역(500r)을 한정할 수 있다.
본 발명의 일부 실시예에서, 제 1 하부 전극(410)은 귀금속계 금속, 예를 들면, 이리듐(Ir), 백금(Pt) 및 루테늄(Ru) 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 본 발명의 다른 실시예에서는, 제 1 하부 전극(410)이 폴리실리콘, 텅스텐(W), 타이타늄(Ti) 질화막(TiN) 및 타이타늄 알루미늄 질화막(TiAlN) 중 어느 하나 또는 이들의 조합으로 이루어질 수도 있다. 특히, 텅스텐(W)은 하부 전극 물질로서 우수한 특징을 갖는다.
도 7a 및 도 7b를 참조하면, 제 1 리세스 영역(500r) 내에 제 1 저항성 메모리 재료막(420)을 국소적으로 형성한다. 제 1 저항성 메모리 재료막(420)은 2가지의 안정한 저항성 상태를 갖는 2 성분계 금속 산화물, 예를 들면, 니켈(Ni), 니오비움(Nb), 타이타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 코발트(Co), 철(Fe), 구리(Cu), 알루미늄(Al) 및 구리(Cu)의 산화물 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 이와 같은 2 성분계 금속 산화물은, 초기 상태에서 저항값이 크기 때문에, 인접 셀들간의 상호 간섭을 개선할 수 있는 이점이 있다.
제 1 저항성 메모리 재료막(420)을 국소적으로 형성하기 위해서는, 도 7a에 도시된 바와 같이, 제 1 리세스 영역(500r)을 매립하도록 제 1 층간 절연막(500) 상에 제 1 저항성 메모리 재료층을 증착한다. 이후, 제 1 층간 절연막의 상부 표면이 노출되도록, 상기 제 1 저항성 메모리 재료층을 평탄화함으로써, 제 1 리세스 영역(500r)을 완전히 매립하여 제 1 층간 절연막의 상부 표면과 동일한 레벨의 상부 표면을 갖는 제 1 저항성 메모리 재료막(420)을 형성할 수 있다.
선택적으로는, 도 7b에 도시된 바와 같이, 제 1 리세스 영역(500r) 및 제 1 층간 절연막(600) 상에 소정 두께의 제 1 저항성 메모리 재료층(420L)을 증착하여, 제 1 리세스 영역(500r)의 바닥 및 측벽 상에 소정의 두께로 형성되어 제 1 홈(420v)을 한정할 수 있다. 이후, 제 1 저항성 메모리 재료층(420L)은 후술하는 바와 같이 제 1 상부 전극층(430L)과 함께 평탄화되어 제 1 리세스 영역(500r) 내에 국소적으로 형성될 수 있다.
본 발명의 실시예들에 따르면, 제 1 저항성 메모리 재료막(420)은 도 1a 및 도 1b에 도시된 종래의 저항성 메모리 소자와 달리, 제 1 비아홀(500h)의 제 1 리세스 영역(500r)에 국소적으로 형성된다. 그에 따라, 제 1 저항성 메모리 재료막(420)과 제 1 층간 절연막(500) 사이의 계면 면적이 최소화될 수 있으며, 상기 계면에서 발생하는 실리사이드층의 형성을 억제할 수 있다. 또한, 본 발명의 일부 실시예들에 따르면, 평탄화 공정에 의해 제 1 저항성 메모리 재료막(420)이 패터닝되기 때문에, 통상의 플라즈마 식각 공정에서 초래되는 저항성 메모리 재료막의 측벽 손상이 발생하지 않으며, 이로 인하여, 더욱 신뢰성있는 저항성 구조체(400)를 제공할 수 있다.
도 8a 및 도 8b를 참조하면, 이후, 제 1 저항성 메모리 재료막(420) 상에 제 1 상부 전극(430)을 형성한다. 제 1 상부 전극은, 도 3a 및 도 4a에 도시된 바와 같이, 평탄화된 제 1 저항성 메모리 재료막(420) 및 제 1 층간 절연막(500) 상에 형성될 수 있다. 또한, 제 1 상부 전극은, 도 3b 및 도 4b에 도시된 바와 같이, 제 1 저항성 메모리 재료막(420)과 함께 제 1 리세스 영역(500r)에 국소적으로 형 성될 수도 있다.
구체적으로, 도 8a에 도시된 바와 같이, 평탄화된 제 1 저항성 메모리 재료막(420) 및 제 1 층간 절연막(500) 상에 제 1 상부 전극층(430L)을 형성하고, 후술하는 제 2 배선(220) 형성 공정에서 제 2 배선(220)과 함께 제 1 상부 전극층(430L)을 패터닝하여 도 3a 및 도 4a에 도시된 제 1 상부 전극(430)을 형성할 수 있다.
또는, 도 8b에 도시된 바와 같이, 제 1 저항성 메모리 재료막(420)에 의해 제공된 제 1 홈(420v)에 제 1 상부 전극(430)이 매립되어 형성될 수도 있다. 이와 같은 제 1 상부 전극(430)을 형성하기 위해서는, 도 7b에 도시된 바와 같이, 먼저 제 1 리세스 영역(500r) 및 제 1 층간 절연막(600) 상에 소정 두께의 제 1 저항성 메모리 재료층(420L)을 증착하여, 제 1 리세스 영역(500r) 내에 1 홈(420v)을 한정할 수 있다. 이후, 도 8b에 도시된 바와 같이, 제 1 저항성 메모리 재료층(420L) 상에 제 1 상부 전극층(430L)을 증착하여 제 1 홈(420v)을 매립한다. 이후, 제 1 층간 절연막(500)의 상부 표면이 노출되도록, 제 1 상부 전극층(430L)과 제 1 저항성 메모리 재료층(420L)을 연속적으로 평탄화함으로써, 도 3b 및 도 4b에 도시된 제 1 홈(420v)에 매립된 제 1 상부 전극(430)을 형성할 수 있다.
제 1 상부 전극(430)은 귀금속계인 이리듐(Ir), 백금(Pt) 및 루테늄(Ru) 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 또는, 제 1 상부 전극(430)은 폴리실리콘, 텅스텐(W), 타이타늄(Ti) 질화막(TiN) 및 타이타늄 알루미늄 질화막(TiAlN) 중 어느 하나 또는 이들의 조합으로 이루어질 수도 있다. 본 발명의 실 시예와 같이, 제 1 홈(420v)에 제 1 상부 전극(430)을 매립시킨 경우에는, 제 1 저항성 메모리 재료막(420)이 제 1 하부 전극(410)으로부터 분리되는 박리(lift-off) 현상이 억제될 수 있다. 그에 따라, 본 발명에 따르면, 응력에 민감하지만, 우수한 전기적 특성을 갖는 이리듐(Ir)과 같은 귀금속 계열의 재료를 상부 전극 재료로서 사용할 수 있는 이점이 있다.
제 1 상부 전극(430)을 형성한 후, 제 1 상부 전극(430) 상에 전기적으로 연결된 라인 형태의 제 2 배선(220)을 형성한다. 제 2 배선(220)은 제 1 층간 절연막(500) 상에, 예를 들면, 알루미늄(Al), 텅스텐(W) 또는 타이타늄 질화물(TiN)층을 형성한 후, 이를 패터닝하여 형성된다. 이때, 제 2 배선(220)을 식각마스크로 사용하여 하부의 제 1 상부 전극층(도 8a의 430L)을 패터닝하여, 제 1 상부 전극(430)을 완성할 수도 있다.
도 9a 및 도 9b는 본 발명의 다른 실시예들에 따른 저항성 구조체를 이용한 적층형 반도체 메모리 소자를 나타내는 사시도이며, 도 10a 및 도 10b는 각각 도 9a 및 도 9b의 선(ⅩA-ⅩA) 및 선(ⅩB -ⅩB)을 따라 절취한 단면도이다.
도 10a 내지 도 10b에 도시된 반도체 메모리 소자는 도 3a 내지 도 4b에 도시된 반도체 메모리 소자의 제 1 배선(210); 제 1 층간 절연막(500); 제 1 도전성 플러그(300) 또는 제 1 다이오드(350); 제 1 하부 전극(410); 제 1 저항성 메모리 재료막(420); 제 1 상부 전극(430); 및 제 2 배선(220)으로 이루어진 하부 구조를 그대로 포함할 수 있다. 상기 하부 구조 상에, 제 2 배선(220), 즉 비트 라인을 공유하면서 상기 하부 구조와 동일하거나 유사한, 제 2 층간 절연막(600); 제 2 도 전성 플러그(700) 또는 제 2 다이오드(750); 제 2 하부 전극(810); 제 2 저항성 메모리 재료막(820); 제 2 상부 전극(830); 및 제 3 배선(230)으로 이루어진 상부 구조를 포함한다. 상기 상부 구조를 적층함으로써, 메모리 셀 밀도가 배증된 적층형 반도체 메모리 소자를 제공할 수 있다.
도 5 내지 도 8b를 참조하여 설명한 반도체 메모리 소자의 제조 공정에 대해 설명한 바와 유사하게 상기 상부 구조를 제조할 수 있다. 예를 들면, 먼저 제 2 배선(220)을 형성한 후에, 제 2 배선(220) 상에 다시 제 2 층간 절연막(600)을 형성한다. 후속하여, 제 2 층간 절연막(600) 내에 제 2 배선(220)의 상부 표면을 노출시키는 제 2 비아홀(600h)을 형성한다. 이후, 제 2 비아홀(h)의 바닥 일부에 제 2 도전성 플러그(700) 또는 제 2 다이오드(750)를 형성하고, 제 2 리세스 영역을 한정하는 제 2 하부 전극(810)을 형성한다. 후속하여, 제 2 리세스 영역 내에 제 2 저항성 메모리 재료막(820)을 국소적으로 형성한 후, 제 2 상부 전극(830)과 라인 형태의 제 3 배선(230)을 형성함으로써, 비트 라인을 공유하는 적층형 반도체 메모리 소자를 제조할 수 있다.
도 3a 및 도 3b 또는 도 9a 및 도 9b에서 제 1 배선(210), 제 2 배선(220) 및 제 3 배선(230)은 서로 직교(orthogonal)하는 것으로 도시되고 있으나, 이에 한정되지 아니하며, 당업자에게 제 1 배선(210), 제 2 배선(220) 및 제 3 배선(230)이 다이아고날형(diagonal type)으로 교차되는 것도 본 발명의 범위에 포함됨은 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으 며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 반도체 메모리 소자는, 저항성 메모리 재료막이 비아홀에 국소적으로 형성됨에 따라, 저항성 메모리 재료막과 층간 절연막 사이의 계면 면적이 최소화될 수 있으며, 상기 계면에서 발생하는 실리사이드층의 형성을 억제할 수 있다. 또한, 저항성 메모리 소자에서 선택된 셀의 프로그래밍 동작시 셀의 프로그래밍 영역 면적이 작을수록 프로그래밍에 필요한 전류의 크기가 감소될 수 있음을 고려할 때, 저항성 재료막에 전류를 공급하는 주변회로인 트랜지스터 크기가 축소될 수 있어 집적화에 유리하다. 또한, 본 발명의 실시예들에 따르면, 저항성 메모리 재료막에서, 프로그래밍 영역과 결정립의 크기가 실질적으로 동일해질 수 있기 때문에, 결정립계를 통한 누설 전류를 감소시킬 수 있는 이점이 있다. 또한, 열전달 계수가 낮은 2 성분계 금속 산화물막이 국소적으로 형성됨에 따라, 배선에 의한 열전달 효율이 개선될 수 있는 이점을 갖는다.
또한, 본 발명에 따른 반도체 메모리 소자의 제조 방법은, 저항성 메모리 재료막이 비아홀에 국소적으로 형성됨에 따라, 저항성 메모리 재료막과 층간 절연막 사이의 계면 면적을 최소화할 수 있으며, 상기 계면에서 발생하는 실리사이드층의 형성을 억제할 수 있다. 이로 인하여, 다이오드 및/또는 저항성 메모리 재료막을 형성하기 위한 고온 공정을 수행하여도 실리사이드층이 형성되지 않기 때문에 신뢰 성있는 메모리 소자를 제공할 수 있다. 또한, 본 발명에 따르면, 평탄화 공정에 의해 저항성 메모리 재료막을 형성하기 때문에, 통상의 플라즈마 식각 공정에서 초래되는 저항성 메모리 재료막의 측벽 손상을 억제할 수 있으므로, 더욱 신뢰성 있는 저항성 구조체를 제공할 수 있다.
Claims (36)
- 반도체 기판 상에 형성된 제 1 배선;상기 제 1 배선의 상부 표면을 노출시키는 복수의 제 1 비아홀들을 구비하는 제 1 층간 절연막;상기 제 1 비아홀 내에 제 1 리세스 영역을 한정하는 제 1 하부 전극;상기 제 1 리세스 영역 내에 국소적으로 형성된 제 1 저항성 메모리 재료막;상기 저항성 메모리 재료막 상에 형성된 제 1 상부 전극; 및상기 제 1 상부 전극과 전기적으로 연결된 제 2 배선을 포함하는 반도체 메모리 소자.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 저항성 메모리 재료막은 상기 제 1 리세스 영역을 매립하여 상기 제 1 층간 절연막의 상부 표면과 동일한 레벨의 상부 표면을 구비하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 제 1 저항성 메모리 재료막은 상기 제 1 리세스 영역의 바닥 및 측벽 상에 소정 두께로 형성되어 제 1 홈을 한정하는 반도체 메모리 소자.
- 제 3 항에 있어서,상기 제 1 상부 전극은 상기 제 1 홈에 매립되는 반도체 메모리 소자.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,교차점 비휘발성 메모리 소자를 형성하도록 상기 제 1 배선과 상기 제 2 배선은 소정의 각도로 교차하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 제 1 배선은 워드 라인이고, 상기 제 2 배선은 비트 라인인 반도체 메모리 소자.
- 제 1 항에 있어서,상기 제 2 배선의 상부 표면을 노출시키는 제 2 비아홀을 구비하는 제 2 층간 절연막;상기 제 2 비아홀 내에 제 2 리세스 영역을 제공하는 제 2 하부 전극;상기 제 2 리세스 영역 내에 국소적으로 형성된 제 2 저항성 메모리 재료막;상기 제 2 저항성 메모리 재료막 상에 형성된 제 2 상부 전극; 및상기 제 2 상부 전극과 전기적으로 연결된 제 3 배선을 더 포함하는 반도체 메모리 소자.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 제 3 배선은 상기 제 2 배선과 소정의 각도로 교차하는 반도체 메모리 소자.
- 제 7 항에 있어서,상기 제 3 배선은 워드 라인이며, 비트 라인으로서 상기 제 2 배선을 공유하는 반도체 메모리 소자.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 배선 및 상기 제 2 배선 중 적어도 하나는 텅스텐(W)을 포함하는 반도체 메모리 소자.
- 제 1 항 또는 제 7 항에 있어서,상기 제 1 배선과 상기 제 1 하부 전극 사이에, 상기 제 1 비아홀의 바닥 일부를 매립하는 제 1 도전성 플러그 및 제 1 다이오드 중 적어도 하나를 포함하는 반도체 메모리 소자.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 제 2 배선과 상기 제 2 하부 전극 사이에, 상기 제 2 비아홀의 바닥 일부를 매립하는 제 2 도전성 플러그 및 제 2 다이오드 중 적어도 하나를 포함하는 반도체 메모리 소자.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 저항성 메모리 재료막은 Ni, Nb, Ti, Zr, Hf, Co, Fe, Cu, Al 및 Cu의 산화물 중 어느 하나 또는 이들의 조합을 포함하는 반도체 메모리 소자.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 상부 전극은 이리듐(Ir), 백금(Pt) 및 루테늄(Ru) 중 어느 하나 또는 이들의 조합을 포함하는 반도체 메모리 소자.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 하부 전극은 폴리실리콘, 텅스텐(W), 타이타늄 질화막(TiN) 및 타이타늄 알루미늄 질화막(TiAlN) 중 어느 하나 또는 이들의 조합을 포함하는 반도체 메모리 소자.
- 상부에 제 1 배선이 형성된 반도체 기판을 제공하는 단계;상기 제 1 배선 상에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막 내에 상기 제 1 배선의 상부 표면을 노출시키는 제 1 비아홀을 형성하는 단계;상기 제 1 비아홀을 매립하는 제 1 하부 전극층을 형성하는 단계;상기 제 1 하부 전극층을 소정의 깊이만큼 리세스시켜, 상기 제 1 비아홀 내에 제 1 리세스 영역을 한정하는 제 1 하부 전극을 형성하는 단계;상기 제 1 리세스 영역 내에 제 1 저항성 메모리 재료막을 국소적으로 형성하는 단계;상기 제 1 저항성 메모리 재료막 상에 제 1 상부 전극을 형성하는 단계; 및상기 제 1 상부 전극과 전기적으로 연결된 제 2 배선을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제 16 항에 있어서, 상기 제 1 하부 전극층을 형성하는 단계 이전에,상기 제 1 비아홀의 바닥 일부를 매립하는 제 1 도전성 플러그 또는 제 1 다이오드를 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제 17 항에 있어서, 상기 제 1 다이오드를 형성하는 단계는,상기 제 1 비아홀을 매립하도록 상기 제 1 층간 절연막 상에 제 1 도전성 재료층을 증착하는 단계;상기 제 1 층간 절연막의 상부 표면이 노출되도록, 상기 제 1 도전성 재료층을 평탄화하는 단계;상기 평탄화된 제 1 도전성 재료층을 식각하여 리세스시키는 단계; 및불순물 이온주입공정에 의해 상기 리세스된 제 1 도전성 재료층에 P-N 접합을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제 16 항에 있어서, 상기 제 1 하부 전극을 형성하는 단계는,상기 제 1 비아홀을 매립하도록 상기 제 1 층간 절연막 상에 제 1 전극층을 증착하는 단계;상기 제 1 층간 절연막의 상부 표면이 노출되도록, 상기 제 1 하부 전극층을 평탄화하는 단계; 및상기 평탄화된 제 1 하부 전극층을 식각하여, 상기 제 1 리세스 영역을 한정하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제 16 항에 있어서, 상기 제 1 저항성 메모리 재료막을 국소적으로 형성하는 단계는,상기 제 1 리세스 영역을 매립하도록 상기 제 1 층간 절연막 상에 상기 제 1 저항성 메모리 재료층을 증착하는 단계; 및상기 제 1 층간 절연막의 상부 표면이 노출되도록, 상기 제 1 저항성 메모리 재료층을 평탄화하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제 16 항에 있어서, 상기 제 2 배선과 상기 제 1 상부 전극을 동시에 패터닝되는 반도체 메모리 소자의 제조 방법.
- 청구항 22은(는) 설정등록료 납부시 포기되었습니다.제 16 항에 있어서, 상기 제 1 저항성 메모리 재료막을 국소적으로 형성하는 단계 및 상기 제 1 상부 전극을 형성하는 단계는,상기 제 1 리세스 영역 및 상기 제 1 층간 절연막 상에 소정 두께의 제 1 저항성 메모리 재료층을 증착하여 제 1 홈을 한정하는 단계;상기 제 1 홈을 매립하도록 상기 제 1 저항성 메모리 재료층 상에 제 1 상부 전극층을 증착하는 단계; 및상기 제 1 층간 절연막의 상부 표면이 노출되도록, 상기 제 1 상부 전극층 및 상기 제 1 저항성 메모리 재료층을 연속적으로 평탄화하는 단계에 의해 수행되는 반도체 메모리 소자의 제조 방법.
- 제 16 항에 있어서, 제 2 배선을 형성하는 단계 이후에,상기 제 2 배선 상에 제 2 층간 절연막을 형성하는 단계;상기 제 2 층간 절연막 내에 상기 제 2 배선의 상부 표면을 노출시키는 제 2 비아홀을 형성하는 단계;상기 제 2 비아홀을 매립하는 제 2 하부 전극층을 형성하는 단계;상기 제 2 하부 전극층을 소정의 깊이만큼 리세스시켜, 상기 제 2 비아홀 내에 제 2 리세스 영역을 한정하는 제 2 하부 전극을 형성하는 단계;상기 제 2 리세스 영역 내에 제 2 저항성 메모리 재료막을 국소적으로 형성하는 단계;상기 제 2 저항성 메모리 재료막 상에 제 2 상부 전극을 형성하는 단계; 및상기 제 2 상부 전극과 전기적으로 연결된 제 3 배선을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
- 청구항 24은(는) 설정등록료 납부시 포기되었습니다.제 16 항에 있어서,상기 제 1 저항성 메모리 재료막은 Ni, Nb, Ti, Zr, Hf, Co, Fe, Cu, Al 및 Cu의 산화물 중 어느 하나 또는 이들의 조합을 포함하는 반도체 메모리 소자의 제조 방법.
- 청구항 25은(는) 설정등록료 납부시 포기되었습니다.제 16 항에 있어서,상기 제 1 상부 전극은 이리듐(Ir), 백금(Pt) 및 루테늄(Ru) 중 어느 하나 또는 이들의 조합을 포함하는 반도체 메모리 소자의 제조 방법.
- 청구항 26은(는) 설정등록료 납부시 포기되었습니다.제 16 항에 있어서,상기 제 1 하부 전극은 폴리실리콘, 텅스텐(W), 타이타늄 질화막(TiN) 및 타이타늄 알루미늄 질화막(TiAlN) 중 어느 하나 또는 이들의 조합을 포함하는 반도체 메모리 소자의 제조 방법.
- 청구항 27은(는) 설정등록료 납부시 포기되었습니다.제 23 항에 있어서,상기 제 1 저항성 메모리 재료막 및 상기 제 2 저항성 메모리 재료막 중 적어도 하나는 Ni, Nb, Ti, Zr, Hf, Co, Fe, Cu, Al 및 Cu의 산화물 중 어느 하나 또는 이들의 조합을 포함하는 반도체 메모리 소자의 제조 방법.
- 청구항 28은(는) 설정등록료 납부시 포기되었습니다.제 23 항에 있어서,상기 제 1 상부 전극 및 상기 제 2 상부 전극 중 적어도 하나는 이리듐(Ir), 백금(Pt) 및 루테늄(Ru) 중 어느 하나 또는 이들의 조합을 포함하는 반도체 메모리 소자의 제조 방법.
- 청구항 29은(는) 설정등록료 납부시 포기되었습니다.제 23 항에 있어서,상기 제 1 하부 전극 및 상기 제 2 하부 전극 중 적어도 하나는 폴리실리콘, 텅스텐(W), 타이타늄 질화막(TiN) 및 타이타늄 알루미늄 질화막(TiAlN) 중 어느 하나 또는 이들의 조합을 포함하는 반도체 메모리 소자의 제조 방법.
- 청구항 30은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 제 1 배선, 상기 제 2 배선 및 상기 제 3 배선 중 적어도 하나는 텅스텐을 포함하는 반도체 메모리 소자.
- 청구항 31은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 제 1 저항성 메모리 재료막 및 상기 제 2 저항성 메모리 재료막 중 적어도 하나는 Ni, Nb, Ti, Zr, Hf, Co, Fe, Cu, Al 및 Cu의 산화물 중 어느 하나 또는 이들의 조합을 포함하는 반도체 메모리 소자.
- 청구항 32은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 제 1 상부 전극 및 상기 제 2 상부 전극 중 적어도 하나는 이리듐(Ir), 백금(Pt) 및 루테늄(Ru) 중 어느 하나 또는 이들의 조합을 포함하는 반도체 메모리 소자.
- 청구항 33은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 제 1 하부 전극 및 상기 제 2 하부 전극 중 적어도 하나는 폴리실리콘, 텅스텐(W), 타이타늄 질화막(TiN) 및 타이타늄 알루미늄 질화막(TiAlN) 중 어느 하나 또는 이들의 조합을 포함하는 반도체 메모리 소자.
- 반도체 기판 상에 형성된 제 1 배선;상기 제 1 배선의 상부 표면을 노출시키는 복수의 제 1 비아홀들을 구비하는 제 1 층간 절연막;상기 제 1 비아홀들 내에 국소적으로 형성된 제 1 저항성 메모리 재료막; 및상기 제 1 층간 절연막 상에 형성된 제 2 배선을 포함하며,상기 제 1 저항성 메모리 재료막은 상기 제 1 배선과 상기 제 2 배선에 전기적으로 연결되는 반도체 메모리 소자.
- 제 34 항에 있어서,상기 제 2 배선의 상부 표면을 노출시키는 제 2 비아홀을 구비하는 제 2 층간 절연막;상기 제 2 비아홀 내에 국소적으로 형성된 제 2 저항성 메모리 재료막;상기 제 2 층간 절연막 상에 형성된 제 3 배선을 포함하며,상기 제 2 저항성 메모리 재료막은 상기 제 2 배선과 상기 제 3 배선에 전기적으로 연결되는 반도체 메모리 소자.
- 제 35 항에 있어서,상기 제 1 배선 및 상기 제 3 배선은 워드 라인이며, 비트 라인으로서 상기 제 2 배선을 공유하는 반도체 메모리 소자.
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| JP5343440B2 (ja) * | 2008-08-01 | 2013-11-13 | 富士通セミコンダクター株式会社 | 抵抗変化素子、抵抗変化素子の製造方法および半導体メモリ |
| KR101015144B1 (ko) * | 2008-08-07 | 2011-02-16 | 주식회사 하이닉스반도체 | 자기터널접합 장치 제조방법 |
| KR20100052080A (ko) | 2008-11-10 | 2010-05-19 | 주식회사 하이닉스반도체 | 저항성 메모리 소자 및 그 제조 방법 |
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| KR20100062570A (ko) * | 2008-12-02 | 2010-06-10 | 삼성전자주식회사 | 저항성 메모리 소자 |
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| US8502182B2 (en) | 2009-02-06 | 2013-08-06 | Micron Technology, Inc. | Memory device having self-aligned cell structure |
| KR101019707B1 (ko) * | 2009-02-16 | 2011-03-07 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
| US8546861B2 (en) | 2009-03-05 | 2013-10-01 | Gwangju Institute Of Science And Technology | Resistance change memory device with three-dimensional structure, and device array, electronic product and manufacturing method therefor |
| JP5422237B2 (ja) * | 2009-03-23 | 2014-02-19 | 株式会社東芝 | 不揮発性記憶装置の製造方法 |
| JP2010245441A (ja) * | 2009-04-09 | 2010-10-28 | Toshiba Corp | 不揮発性記憶装置の製造方法 |
| US20130065377A1 (en) * | 2011-09-09 | 2013-03-14 | Intermolecular, Inc. | Interface layer improvements for nonvolatile memory applications |
| US8866121B2 (en) | 2011-07-29 | 2014-10-21 | Sandisk 3D Llc | Current-limiting layer and a current-reducing layer in a memory device |
| US8659001B2 (en) | 2011-09-01 | 2014-02-25 | Sandisk 3D Llc | Defect gradient to boost nonvolatile memory performance |
| JP5564023B2 (ja) * | 2011-09-08 | 2014-07-30 | 株式会社東芝 | 不揮発性記憶装置の製造方法 |
| US8574992B2 (en) * | 2011-09-22 | 2013-11-05 | Macronix International Co., Ltd. | Contact architecture for 3D memory array |
| US8698119B2 (en) | 2012-01-19 | 2014-04-15 | Sandisk 3D Llc | Nonvolatile memory device using a tunnel oxide as a current limiter element |
| US8686386B2 (en) | 2012-02-17 | 2014-04-01 | Sandisk 3D Llc | Nonvolatile memory device using a varistor as a current limiter element |
| US20140241031A1 (en) | 2013-02-28 | 2014-08-28 | Sandisk 3D Llc | Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same |
| US9214351B2 (en) | 2013-03-12 | 2015-12-15 | Macronix International Co., Ltd. | Memory architecture of thin film 3D array |
| KR101675582B1 (ko) * | 2015-03-12 | 2016-11-14 | 서울대학교 산학협력단 | 저항 변화 메모리 소자 |
| US20170365643A1 (en) * | 2016-06-17 | 2017-12-21 | Altera Corporation | Parallel configured resistive memory elements |
| FR3076074A1 (fr) * | 2017-12-21 | 2019-06-28 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de fabrication d'un dispositif traversant |
| US11791005B2 (en) | 2020-06-03 | 2023-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuit and method of operating same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050099589A (ko) * | 2004-04-10 | 2005-10-13 | 삼성전자주식회사 | 상변화 메모리 소자 제조 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420725B1 (en) * | 1995-06-07 | 2002-07-16 | Micron Technology, Inc. | Method and apparatus for forming an integrated circuit electrode having a reduced contact area |
| US6737312B2 (en) * | 2001-08-27 | 2004-05-18 | Micron Technology, Inc. | Method of fabricating dual PCRAM cells sharing a common electrode |
| US6473337B1 (en) * | 2001-10-24 | 2002-10-29 | Hewlett-Packard Company | Memory device having memory cells with magnetic tunnel junction and tunnel junction in series |
| US6815704B1 (en) * | 2003-09-04 | 2004-11-09 | Silicon Storage Technology, Inc. | Phase change memory device employing thermally insulating voids |
| US6849891B1 (en) * | 2003-12-08 | 2005-02-01 | Sharp Laboratories Of America, Inc. | RRAM memory cell electrodes |
| US6949435B2 (en) * | 2003-12-08 | 2005-09-27 | Sharp Laboratories Of America, Inc. | Asymmetric-area memory cell |
| US7531825B2 (en) * | 2005-12-27 | 2009-05-12 | Macronix International Co., Ltd. | Method for forming self-aligned thermal isolation cell for a variable resistance memory array |
| US7696506B2 (en) * | 2006-06-27 | 2010-04-13 | Macronix International Co., Ltd. | Memory cell with memory material insulation and manufacturing method |
-
2006
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-
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-
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050099589A (ko) * | 2004-04-10 | 2005-10-13 | 삼성전자주식회사 | 상변화 메모리 소자 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20130102 Year of fee payment: 5 |
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| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |