KR100973275B1 - 상변화 기억 소자 및 그의 제조방법 - Google Patents
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Abstract
두 개의 콘택플러그를 동축 형태로 상호 연결시켜 구성한 워드라인 콘택을 갖는 상변화 기억 소자 및 그의 제조방법이 개시된다. 개시된 본 발명의 상변화 기억 소자는, 반도체 기판 표면 내에 형성된 N+ 베이스 영역; 상기 N+ 베이스 영역 상부에 형성된 워드라인; 및 상기 N+ 베이스 영역과 워드라인 간을 연결하도록 형성되며, 제1콘택플러그와 상기 제1콘택플러그 상에 형성된 베리어막 및 상기 베리어막 상에 상기 제1콘택플러그와 동축(on-axis) 형태로 형성된 제2콘택플러그로 이루어진 워드라인 콘택;을 포함한다.
Description
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 워드라인과 N+ 베이스 영역 간을 연결하기 위한 워드라인 콘택의 안정적인 형성이 가능한 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램 및 에스램을 들 수 있으며, 상기 비휘발성의 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬 메모리를 들 수 있다.
그런데, 상기 디램은 우수한 메모리 소자임에도 불구하고 높은 전하 저장 능력이 요구되는 것과 관련해서 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 상기 플래쉬 메모리 또한 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되어 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 메모리 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 메모리 소자를 개발하기 위한 많은 연구들이 진행되고 있다. 그 한 예로서, 최근 상변화 기억 소자가 제안되었다. 상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름에 따라 상기 전극들 사이에 개재된 상변화막이 결정질 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 상기 결정질 상태의 상변화막과 비정질 상태의 상변화막간 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.
한편, 고집적 상변화 기억 소자의 개발시 고려되어야 할 가장 중요한 사항 중의 하나는 프로그래밍 전류를 낮추는 것이며, 상기 프로그래밍 전류를 낮추기 위한 방안의 하나로 셀 스위칭 소자로서 수직형 PN 다이오드를 적용하고 있다.
도 1은 셀 스위칭 소자로서 수직형 PN 다이오드를 적용한 종래의 상변화 기억 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.
반도체 기판(100) 상에 수직형 PN 다이오드로 이루어진 셀 스위칭 소자(110)가 형성되어 있으며, 상기 셀 스위칭 소자(110)와 워드라인(160) 간을 전기적으로 연결하기 위해 상기 반도체 기판(100)의 표면 내에는 N+ 베이스 영역(102)이 형성되어 있고, 상기 워드라인(160)과 N+ 베이스 영역(102) 간을 연결하도록 워드라인 콘택(150)이 형성되어 있다.
여기서, 상기 셀 스위칭 소자(110)인 수직형 PN 다이오드는 N형 실리콘막과 P형 실리콘막의 적층 패턴으로 구성된다. 상기 워드라인 콘택(150)은 제1콘택플러그(152)와 제2콘택플러그(154)가 동축(on-axis) 형태로 서로 연결되어 구성되며, 하부에 상기 제1콘택플러그(152)가 형성된 후, 상기 제2콘택플러그(154)가 상부에 형성되어 구성된다.
계속해서, 상기 수직형 PN 다이오드로 이루어진 셀 스위칭 소자(110) 상에는 하부전극의 역할을 겸하는 히터(120)가 형성되어 있으며, 상기 히터(120) 상에는 상변화막(132)과 상부전극(134)의 적층 패턴이 형성되어 있고, 상기 상부전극(134) 상부에는 상기 워드라인(160)과 수직하는 방향으로 비트라인(140)이 형성되어 있다. 상기 비트라인(140)은 상부전극 콘택(138)에 의해 상기 상부전극(134)과 연결된다.
이와 같이 셀 스위칭 소자로서 수직형 PN 다이오드를 갖는 상변화 기억 소자는 셀 스위칭 소자로서 씨모스 트랜지스터를 갖는 상변화 기억 소자에 비해 전류 흐름이 높아 프로그래밍 전류를 낮출 수 있으며, 또한, 디램 또는 플래쉬 소자에 비해 셀 사이즈를 작게 형성할 수 있다는 이점이 있다.
도 1에서, 미설명된 도면부호 104는 제1절연막, 112는 제2절연막, 136은 제3절연막, 그리고, 142는 제4절연막을 각각 나타낸다.
그러나, 전술한 종래의 상변화 기억 소자는 다음과 같은 문제점이 있다.
상기 워드라인과 N+ 베이스 영역을 연결하기 위한 워드라인 콘택, 즉, 제1 및 제2 콘택플러그들은 각각 제1 및 제2 콘택홀을 매립하도록 W을 증착한 후, 상기 W을 에치백하여 형성한다. 이때, 상기 W을 매립하는 과정에서 각 콘택홀들 내에 심(seam)이 발생하게 된다. 이에 따라, 상기 에치백 공정 시 부분적으로 과도하게 식각이 진행되는 경우에 심(seam)이 드러나게 되고, 그 결과, 후속의 상기 제2콘택 플러그를 형성하기 위한 제2콘택홀의 형성시에 상기 제1콘택플러그가 식각되어 상기 워드라인과 N+ 베이스 영역 간에 콘택 저항이 불균일해지는 문제가 야기된다. 특히, 상기 제1콘택플러그의 식각 손실이 심할 경우에는 N+ 베이스 영역까지도 식각되어 소자 신뢰성에 치명적인 결함이 야기될 수 있다.
한편, 상기 제1콘택플러그의 식각 손실 및 N+ 베이스 영역의 식각 손상은 에치백 정도를 줄이는 것에 의해 해결될 수 있겠지만, 이 경우에는 이웃하는 제1콘택플러그들간 격리가 이루어지지 못함으로써 전기적 쇼트 문제가 발생될 수 있다. 그러므로, 상기 제1콘택플러그의 식각 손실을 억제 또는 방지하기 위해 텅스텐의 에치백 정도를 줄이는 방법은 실질적으로 그 이용이 곤란하다.
본 발명의 실시예들은 워드라인과 N+ 베이스 영역 간을 연결하기 위한 워드라인 콘택의 형성이 안정적으로 이루어지도록 한 상변화 기억 소자 및 그 제조방법을 제공한다.
또한, 본 발명의 실시예들은 워드라인 콘택의 형성이 안정적으로 형성되도록 함으로써 워드라인과 N+ 베이스 영역 간 콘택 저항을 균일하게 할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명은 워드라인과 N+ 베이스 영역 간 콘택 저항을 균일하게 함으로써 셀 스위칭 소자로부터 워드라인까지의 전류 흐름이 안정적으로 이루어지도록 한 상변화 기억 소자 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명의 상변화 기억 소자는, 반도체 기판 표면 내에 형성된 N+ 베이스 영역; 상기 N+ 베이스 영역 상부에 형성된 워드라인; 및 상기 N+ 베이스 영역과 워드라인 간을 연결하도록 형성되며, 제1콘택플러그와 상기 제1콘택플러그 상에 형성된 베리어막 및 상기 베리어막 상에 상기 제1콘택플러그와 동축(on-axis) 형태로 형성된 제2콘택플러그로 이루어진 워드라인 콘택;을 포함한다.
상기 제1 및 제2 콘택플러그는 확산방지막 및 콘택홀 매립 도전막을 포함한다.
상기 확산방지막은 Ti 및 TiN 중 어느 하나 이상으로 이루어진다.
상기 콘택홀 매립 도전막은 Si, W, Al 및 Cu 중 어느 하나로 이루어진다.
상기 베리어막은 TiN, WN 및 TiAlN 중 어느 하나로 이루어진다.
또한, 본 발명의 상변화 기억 소자는, 표면 내에 형성된 N+ 베이스 영역이 형성된 반도체 기판; 상기 N+ 베이스 영역을 포함한 반도체 기판 상에 형성된 제1절연막; 상기 제1절연막 내에 형성되며, 수직형 PN 다이오드로 이루어진 셀 스위칭 소자; 상기 제1절연막 상에 상기 셀 스위칭 소자를 덮도록 형성된 제2절연막; 상기 제2절연막 내에 상기 셀 스위칭 소자와 콘택되도록 형성된 히터; 상기 제1 및 제2 절연막 내에 상기 N+ 베이스 영역과 콘택된도록 형성되며, 리세스된 제1콘택플러그; 상기 리세스된 제1콘택플러그 부분에 형성된 베리어막; 상기 히터를 포함한 제2절연막 상에 형성된 상변화막과 상부전극; 상기 제2절연막 상에 상기 상부전극 및 상기 베리어막을 포함한 제1콘택플러그를 덮도록 형성된 제3절연막; 상기 제3절연 막 상에 상기 상부전극과 콘택되도록 형성된 비트라인; 상기 제3절연막 상에 상기 비트라인을 덮도록 형성된 제4절연막; 상기 제1콘택플러그와 함께 워드라인 콘택을 형성하도록 상기 베리어막 상의 제3 및 제4 절연막 내에 제1콘택플러그와 동축 형태로 형성된 제2콘택플러그; 및 상기 제4절연막 상에 상기 워드라인 콘택을 통해 상기 N+ 베이스 영역과 연결되게 형성된 워드라인;을 포함한다.
상기 제1콘택플러그는, 상기 제1 및 제2 절연막 내에 N+ 베이스 영역을 노출시키도록 형성된 제1콘택홀; 상기 제1콘택홀의 상단부를 제외한 나머지 표면 상에 형성된 제1확산방지막; 및 상기 제1확산방지막 상에 리세스되게 제1콘택홀을 매립하는 제1 콘택홀 매립 도전막;을 포함한다.
상기 제1확산방지막은 Ti 및 TiN 중 어느 하나 이상으로 이루어진다.
상기 제1 콘택홀 매립 도전막은 Si, W, Al 및 Cu 중 어느 하나로 이루어진다.
상기 베리어막은 TiN, WN 및 TiAlN 중 어느 하나로 이루어진다.
상기 제2콘택플러그는, 상기 제3 및 제4 절연막 내에 베리어막을 노출시키도록 형성된 제2콘택홀; 상기 제2콘택홀 표면 상에 형성된 제2확산방지막; 및 상기 제2확산방지막 상에 제2콘택홀을 매립하는 제2 콘택홀 매립 도전막;을 포함한다.
상기 제2확산방지막은 Ti 및 TiN 중 어느 하나 이상으로 이루어진다.
상기 제2 콘택홀 매립 도전막은 Si, W, Al 및 Cu 중 어느 하나로 이루어진다.
다른 견지에서, 본 발명에 따른 상변화 기억 소자의 제조방법은, N+ 베이스 영역과 워드라인 간을 연결하는 워드라인 콘택을 형성하는 단계를 포함하며, 상기 워드라인 콘택을 형성하는 단계는, 제1콘택플러그를 형성하는 단계; 상기 제1콘택플러그의 상부를 리세스하는 단계; 상기 리세스된 제1콘택플러그 부분에 베리어막을 형성하는 단계; 및 상기 베리어막 상에 상기 제1콘택플러그와 동축 형태로 제2콘택플러그를 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 제1 및 제2 콘택플러그는 확산방지막 및 콘택홀 매립 도전막을 포함하여 형성한다.
상기 확산방지막은 Ti 및 TiN 중 어느 하나 이상으로 형성한다.
상기 콘택홀 매립 도전막은 Si, W, Al 및 Cu 중 어느 하나로 형성한다.
상기 베리어막은 TiN, WN 및 TiAlN 중 어느 하나로 형성한다.
또한, 본 발명에 따른 상변화 기억 소자의 제조방법은, 반도체 기판의 표면 내에 N+ 베이스 영역을 형성하는 단계; 상기 N+ 베이스 영역이 형성된 반도체 기판상에 제1절연막을 형성하는 단계; 상기 제1절연막 내에 수직형 PN 다이오드로 이루어진 셀 스위칭 소자를 형성하는 단계; 상기 제1절연막 상에 셀 스위칭 소자를 덮도록 제2절연막을 형성하는 단계; 상기 제2절연막 내에 셀 스위칭 소자와 콘택되게 히터를 형성하는 단계; 상기 제1 및 제2 절연막 내에, 상기 N+ 베이스 영역과 콘택하고, 리세스된 제1콘택플러그를 형성하는 단계; 상기 리세스된 제1콘택플러그 부분에 베리어막을 형성하는 단계; 상기 히터를 포함한 제2절연막 상에 상변화막과 상부전극을 형성하는 단계; 상기 제2절연막 상에 상부전극 및 베리어막을 덮도록 제3절연막을 형성하는 단계; 상기 제3절연막 내에 상부전극과 콘택되게 비트라인을 형성하는 단계; 상기 제3절연막 상에 비트라인을 덮도록 제4절연막을 형성하는 단계; 상기 제3 및 제4 절연막 내에, 상기 제1콘택플러그와 함께 워드라인 콘택을 구성하도록 상기 제1콘택플러그와 동축 형태로 제2콘택플러그를 형성하는 단계; 및 상기 제4절연막 상에 워드라인 콘택을 통해 N+ 베이스 영역과 연결되게 워드라인을 형성하는 단계;를 포함한다.
상기 제1콘택플러그를 형성하는 단계는, 상기 제1 및 제2 절연막을 식각하여 N+ 베이스 영역을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀 표면 및 제2절연막 상에 제1확산방지막을 형성하는 단계; 상기 제1확산방지막 상에 제1콘택홀을 매립하도록 제1 콘택홀 매립 도전막을 형성하는 단계; 상기 제2절연막이 노출될 때까지 상기 제1 콘택홀 매립 도전막 및 제1확산방지막을 제거하는 단계; 및 상기 제1 콘택홀 매립 도전막 및 제1확산방지막을 리세스하는 단계;를 포함한다.
상기 제1확산방지막은 Ti 및 TiN 중 어느 하나 이상으로 형성한다.
상기 제1 콘택홀 매립 도전막은 Si, W, Al 및 Cu 중 어느 하나로 형성한다.
상기 제2절연막이 노출될 때까지 상기 제1 콘택홀 매립 도전막 및 제1확산방지막을 제거하는 단계는 화학적기계연마 공정으로 수행한다.
상기 베리어막은 TiN, WN 및 TiAlN 중 어느 하나로 형성한다.
상기 제2콘택플러그를 형성하는 단계는, 상기 제3 및 제4 절연막을 식각하여 베리어막을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀 표면 및 제4절연막 상에 제2확산방지막을 형성하는 단계; 상기 제2확산방지막 상에 제2콘택홀을 매립하도록 제2 콘택홀 매립 도전막을 형성하는 단계; 및 상기 제4절연막이 노출될 때까지 상기 제2 콘택홀 매립 도전막 및 제2확산방지막을 제거하는 단계;를 포함한다.
상기 제2확산방지막은 Ti 및 TiN 중 어느 하나 이상으로 형성한다.
상기 제2 콘택홀 매립 도전막은 Si, W, Al 및 Cu 중 어느 하나로 형성한다.
상기 제4절연막이 노출될 때까지 상기 제2 콘택홀 매립 도전막 및 제2확산방지막을 제거하는 단계는 화학적기계연마 공정으로 수행한다.
본 발명은 워드라인 콘택의 형성시 제1콘택플러그 상에 베리어막을 추가 형성해 준 상태로 제2콘택플러그를 형성함으로써 상기 제2콘택플러그를 형성하기 위한 식각시에 상기 제1콘택플러그의 식각 손실 및 N+ 베이스 영역의 손상을 방지할 수 있다.
따라서, 본 발명은 두 개의 콘택플러그를 동축 형태로 상호 연결시켜 구성하는 워드라인 콘택의 형성을 안정적으로 할 수 있으며, 이에 따라, 워드라인과 N+ 베이스 영역 간의 콘택 저항을 균일하게 할 수 있고, 또한, 상기 워드라인과 N+ 베이스 영역 간 콘택 저항을 균일하게 함으로써 셀 스위칭 소자로부터 워드라인까지의 전류 흐름이 안정적으로 이루어지도록 할 수 있으며, 결과적으로, 소자 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
반도체 기판(200) 상에 수직형 PN 다이오드로 이루어진 셀 스위칭 소자(210)가 다수개 형성되어 있다. 상기 반도체 기판(200)은, 자세하게 도시되지 않았으나, 제1방향으로 연장하는 다수의 바 타입(Bar Type) 액티브 영역을 포함하며, 상기 바 타입의 액티브 영역들은 제1방향과 수직하는 제2방향을 따라 등간격으로 배열된다. 상기 셀 스위칭 소자(110)인 수직형 PN 다이오드는 N형 실리콘막과 P형 실리콘막의 적층 패턴으로 구성된다. 이와 같은 수직형 PN 다이오드로 이루어진 셀 스위칭 소자(210)는 일정 수, 예를 들어, 2의 배수가 하나의 스트링(string)을 이루도록 형성된다.
상기 반도체 기판(200)의 표면 내에는 상기 수직형 PN 다이오드로 이루어진 셀 스위칭 소자(210)와 워드라인(260) 간을 연결하기 위한 N+ 베이스 영역(202)이 형성되어 있다. 상기 N+ 베이스 영역(202)은 P 또는 As가 1ⅹ1020~1ⅹ1022 이온/㎤의 농도를 갖도록 이온주입되어 형성된다.
절연막들(204, 212, 236, 242) 내에 서로 다른 평면에 배치된 상기 N+ 베이스 영역(202)과 워드라인(260)을 전기적으로 연결하도록 워드라인 콘택(250)이 형성되어 있다. 상기 워드라인 콘택(250)은 제1 및 제2 절연막(204, 212) 내에 형성된 제1콘택플러그(242)와 제3 및 제4 절연막(236, 242) 내에 제1콘택플러그(254)와 동축 형태로 형성된 제2콘택플러그(254) 및 상기 제1콘택플러그(252)와 제2콘택플 러그(254) 사이에 개재된 베리어막(256)을 포함한다. 상기 워드라인 콘택(250)은 일정 수의 셀 스위칭 소자(210)가 구성하는 스트링들 사이의 N+ 베이스 영역 부분과 콘택되도록 형성된다.
여기서, 상기 제1 및 제2 콘택플러그들(252, 254)은 각각 콘택홀들(C1, C2) 표면에 형성된 확산방지막들(252a, 254a)과 상기 확산방지막들(252a, 254a) 상에 상기 콘택홀들(C1, C2)을 매립하도록 형성된 콘택홀 매립 도전막들(252b, 254b)을 포함하여 구성된다. 특히, 상기 제1콘택플러그(252)는 상부가 리세스된 구조를 가지며, 상기 베리어막(256)은 상기 리세스된 제1콘택플러그(252) 부분에 형성된다. 상기 콘택홀 매립 도전막(252b, 254b) 물질로서는 Si, W, Al 및 Cu 중 어느 하나, 바람직하게, W이 이용되며, 상기 W을 증착하는 과정에서 막들(252, 254) 내에 각각 심(seam)이 발생된다. 상기 베리어막(256) 물질로서는 TiN, WN 및 TiAlN 중 어느 하나가 이용된다.
계속해서, 상기 각 셀 스위칭 소자(210) 상에는 하부전극의 역할을 겸하는 히터(220)가 형성되어 있으며, 상기 히터(220)를 포함한 제2절연막(212) 상에는 상변화막(232)과 상부전극(234)의 적층 패턴이 형성되어 있다. 상기 제3절연막(236) 내에는 상기 상부전극(234)과 콘택되도록 상부전극 콘택(238)이 형성되어 있으며, 상기 제3절연막(236) 상에는 상기 상부전극 콘택(238)을 통해 상부전극(234)과 전기적으로 연결되어 상기 상부전극(234)에 임의의 전기적 신호를 인가하는 비트라인(240)이 형성되어 있다. 상기 비트라인(240) 상부의 제4절연막(242) 상에 상기 비트라인(240)과 수직하는 방향을 따라 연장하게 워드라인(260)이 형성되어 있다. 상기 워드라인(260)은, 전술한 바와 같이, 상기 워드라인 콘택(250)를 통해 N+ 베이스 영역(202)과 전기적으로 연결된다.
전술한 바와 같은 본 발명의 상변화 기억 소자는 워드라인과 N+ 베이스 영역 간을 연결하는 워드라인 콘택이 제1콘택플러그와 제2콘택플러그가 동축 형태로 상호 연결되어 구성됨과 아울러 상기 제1콘택플러그와 제2콘택플러그 사이에는 베리어막이 개재되므로 상기 베리어막의 의해 상기 제2콘택플러그의 형성시 상기 제1콘택플러가 손실되는 문제 및 N+ 베이스 영역이 손상되는 문제는 방지된다.
따라서, 본 발명의 상변화 기억 소자는 제1콘택플러그와 제2콘택플러그를 동축으로 상호 연결시켜 구성하는 워드라인 콘택의 형성을 안정적으로 할 수 있으며, 이에 따라, 워드라인과 N+ 베이스 영역 간의 콘택 저항을 균일하게 할 수 있고, 또한, 상기 워드라인과 N+ 베이스 영역 간 콘택 저항을 균일하게 함으로써 셀 스위칭 소자로부터 워드라인까지의 전류 흐름이 안정적으로 이루어지도록 할 수 있으며, 그래서, 소자의 동작 특성 및 신뢰성을 향상시킬 수 있다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 다수의 바 타입 액티브 영역을 갖는 반도체 기판(200) 내에 P 또는 As와 같은 N형 불순물 이온주입하여 상기 반도체 기판(200)의 표면 내에, 즉, 액티브 영역의 표면 내에 N+ 베이스 영역(202)을 형성한다. 상기 N+ 베이스 영역은 상기 P 또는 As와 같은 N형 불순물을 1ⅹ1020~1ⅹ1022 이온/㎤의 농도를 갖도록 이온주입하여 형성한다. 상기 N+ 베이스 영역(202)을 포함한 반도체 기판(200) 상에 제2절연막(204)을 형성한다.
상기 제2절연막(204)을 식각하여 셀 스위칭 소자로서 수직형 PN 다이오드가 형성될 홀들을 형성한다. 그런 다음, 상기 각 홀들 내에 SEG(Selective Epitaxial Growth) 공정을 통해 N형 실리콘막을 형성한 후, 상기 N형 실리콘막 내에 P형 불순물을 이온주입해서 상기 N형 실리콘막의 상측 부위에 P형 실리콘막을 형성하고, 이를 통해, N형 실리콘막과 P형 실리콘막의 적층 구조를 갖는 수직형 PN 다이오드로 이루어진 셀 스위칭 소자(210)를 형성한다. 상기 셀 스위칭 소자(210)는 일정 수, 바람직하게, 2의 배수가 하나의 스트링을 구성하도록 형성한다.
상기 다수의 셀 스위칭 소자(210)가 형성된 제1절연막(204) 상에 제2절연막(212)을 형성한다. 그런 다음, 상기 제2절연막(212) 내에 셀 스위칭 소자(210)와 콘택되고, 하부전극의 역할을 겸하는 히터(220)를 형성한다.
도 3b를 참조하면, 상기 히터(220)가 형성된 기판 결과물에 대하여, 상기 제2절연막(212)과 제1절연막(204)을 식각하여 N+ 베이스 영역(202)을 노출시키는 제1콘택홀(C1)을 형성한다. 상기 제1콘택홀(C1)은 다수의 셀 스위칭 소자로 구성된 스트링들 사이의 N+ 베이스 영역(202) 부분에 형성함이 바람직하다. 상기 제1콘택홀(C1)의 표면을 포함한 제2절연막(212) 상에 제1확산방지막(252a)을 형성한다. 상기 제1확산방지막(252a)은 Ti 및 TiN 중 어느 하나 이상으로 형성한다. 상기 표면 상에 제1확산방지막(252a)이 형성된 제1콘택홀(C1)을 매립하도록 상기 제1확산방지막(252a) 상에 제1 콘택홀 매립 도전막(252b)을 형성한다. 상기 제1 콘택홀 매립 도전막(252b)은 Si, W, Al 및 Cu 중 어느 하나, 바람직하게, W으로 형성한다. 상기 제1 콘택홀 매립 도전막(252b)의 형성시, 상기 제1콘택홀(C1)의 종횡비가 큰 것과 관련해서 심(seam)이 발생된다.
한편, 상기 제1확산방지막(252a)의 형성 전, 상기 제1콘택홀(C1)에 의해 노출된 N+ 베이스 영역(202) 부분 상에 금속-실리사이드막(metal-silicide layer)을 형성함이 바람직하다.
도 3c를 참조하면, 상기 제2절연막(212)이 노출될 때까지 상기 제1 콘택홀 매립 도전막(252b)과 제1확산방지막(252a)을 화학적기계연마(Chemical Mechanical Polishing) 공정으로 제거한다.
도 3d를 참조하면, 선택적 식각 공정을 통해 상기 제1콘택홀(C1) 상단부의 제1확산방지막(252a) 부분을 제거한다. 이때, 상기 제1콘택홀(C1) 내에 매립된 제1 콘택홀 매립 도전막(252b)의 상단부 일부 두께도 함께 식각되며, 이 결과로, 리세스된 제1콘택플러그(252)가 형성된다.
도 3e를 참조하면, 리세스된 제1콘택플러그(252) 부분, 즉, 제1콘택홀(C1)의 상단부를 매립하도록 제2절연막(212) 상에 베리어막(256)을 증착한다. 그런 다음, 화학적기계연마 공정을 통해 상기 베리어막(256)을 제2절연막(212)이 노출될 때까지 제거한다. 이 결과, 상기 베리어막(256)은 리세스된 제1콘택플러그(252) 부분에만 잔류되며, 이렇게 잔류된 상기 베리어막(256)은 후속의 제2콘택플러그 형성시 상기 제1콘택플러그(252)의 식각 손실을 방지하는 역할을 하게 된다.
도 3f를 참조하면, 상기 리세스된 제1콘택플러그(252) 부분을 매립하도록 베 리어막(256)이 형성된 기판 결과물 상에 상변화 물질막과 상부전극용 도전막을 차례로 증착한다. 그런 다음, 상기 상부전극용 도전막과 상변화 물질막을 패터닝하여 상기 히터(220)를 포함한 제2절연막(212) 상에 상변화막(232)과 상부전극(234)의 적층 패턴을 형성한다. 상기 상변화막(232)과 상부전극(234)의 적층 패턴과 상기 베리어막(256)을 덮도록 제2절연막(212) 상에 제3절연막(236)을 형성한다.
상기 제3절연막(236)을 식각하여 상부전극(234)을 노출부(opening)를 형성한 후, 상기 노출부에 도전막을 매립시켜 상기 상부전극(234)과 콘택된 상부전극 콘택(238)을 형성한다. 그런 다음, 상기 상부전극 콘택(238)을 포함한 상기 제3절연막(236) 상에 비트라인용 금속막을 증착한 후, 이를 패터닝하여 제3절연막(236) 상에 상기 상부전극 콘택(238)과 연결되고 액티브 영역의 연장 방향과 수직하는 방향을 따라 연장하는 다수의 비트라인(240)을 형성한다. 이후, 상기 비트라인(240)을 포함한 제3절연막(236) 상에 제4절연막(242)을 형성한다.
도 3g를 참조하면, 상기 제4절연막(242)과 제3절연막(236)을 식각하여 상기 리세스된 제1콘택플러그(252) 부분 상에 형성된 베리어막(256)을 노출시키는 제2콘택홀(C2)을 형성한다. 이때, 상기 제1콘택플러그(252) 상에 베리어막(256)이 존재하므로, 상기 제2콘택홀(C2)의 형성시 상기 베리어막(256)에 의해 상기 제1콘택플러그(252)의 식각 손실은 방지된다.
도 3h를 참조하면, 상기 제2콘택홀(C2)의 표면 및 제4절연막(242) 상에 Ti 및 TiN 중 어느 하나 이상으로 이루어진 제2확산방지막(254a)을 증착한 후, 상기 제2확산방지막(254a) 상에 Si, W, Al 및 Cu 중 어느 하나, 바람직하게, W으로 이루 어진 제2 콘택홀 매립 도전막(254b)을 증착한다. 그런 다음, 상기 제4절연막(242)이 노출될 때까지 화학적기계연마 공정에 따라 상기 제2 콘택홀 매립 도전막(254b)과 제2확산방지막(254a)을 제거하고, 이를 통해, 상기 베리어막(256)을 포함하여 제1콘택플러그(252)와 동축 형태로 연결되는 제2콘택플러그(254)를 형성하며, 그 결과로서, 상기 N+ 베이스 영역(202)과 전기적으로 연결된 워드라인 콘택(250)을 형성한다.
여기서, 상기 제1콘택플러그(252)와 제2콘택플러그(254)가 동축 형태로 상호 연결되어 구성되는 본 발명의 워드라인 콘택(250)은, 상기 제1콘택플러그(252) 상에 베리어막(256)을 형성하는 것을 통해 상기 제2콘택플러그(254)의 형성시 상기 제1콘택플러그(252)의 손실을 방지할 수 있는 것과 관련해서, 그의 형성을 안정적으로 수행할 수 있다.
계속해서, 상기 제2콘택플러그(254)를 포함한 제4절연막(242) 상에 워드라인용 도전막을 증착한 후, 이를 패터닝하여 상기 제2콘택플러그(254)를 포함한 워드라인 콘택(250)을 통해 상기 N+ 베이스 영역(202)과 전기적으로 연결되는 워드라인(260)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 실시예에 따른 상변화막 기억 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 제1 및 제2 콘택플러그(252, 254)를 동축 형태로 상호 연결시켜 구성하는 워드라인 콘택(250)의 형성을 안정적으로 수행할 수 있으므로, 상기 워드라인(260)과 N+ 베이스 영역(202) 간의 콘택 저항을 균일하게 할 수 있고, 또한, 상기 워드라인(260)과 N+ 베이스 영역(202) 간 콘택 저항을 균일하게 함으로써 셀 스위칭 소자(210)로부터 워드라인(260)까지의 전류 흐름이 안정적으로 이루어지도록 할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래의 상변화 기억 소자를 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
Claims (28)
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- 표면 내에 형성된 N+ 베이스 영역이 형성된 반도체 기판;상기 N+ 베이스 영역을 포함한 반도체 기판 상에 형성된 제1절연막;상기 제1절연막 내에 형성되며, 수직형 PN 다이오드로 이루어진 셀 스위칭 소자;상기 제1절연막 상에 상기 셀 스위칭 소자를 덮도록 형성된 제2절연막;상기 제2절연막 내에 상기 셀 스위칭 소자와 콘택되도록 형성된 히터;상기 제1 및 제2 절연막 내에 상기 N+ 베이스 영역과 콘택되도록 형성되며, 리세스된 제1콘택플러그;상기 리세스된 제1콘택플러그 부분에 형성된 베리어막;상기 히터를 포함한 제2절연막 상에 차례로 형성된 상변화막과 상부전극;상기 제2절연막 상에 상기 상부전극 및 상기 베리어막을 포함한 제1콘택플러그를 덮도록 형성된 제3절연막;상기 제3절연막 내에 상기 상부전극과 콘택되도록 형성된 상부전극 콘택;상기 상부전극 콘택을 포함한 제3절연막 상에 상기 상부전극 콘택과 콘택되도록 형성된 비트라인;상기 제3절연막 상에 상기 비트라인을 덮도록 형성된 제4절연막;상기 제1콘택플러그와 함께 워드라인 콘택을 형성하도록 상기 베리어막 상의 제3 및 제4 절연막 부분 내에 상기 제1콘택플러그와 동축 형태로 형성된 제2콘택플러그; 및상기 제4절연막 상에 상기 워드라인 콘택을 통해 상기 N+ 베이스 영역과 연결되게 형성된 워드라인;을 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 6 항에 있어서, 상기 제1콘택플러그는상기 제1 및 제2 절연막 내에 N+ 베이스 영역을 노출시키도록 형성된 제1콘택홀;상기 제1콘택홀의 상단부를 제외한 나머지 표면 상에 형성된 제1확산방지막; 및상기 제1확산방지막 상에 리세스되게 제1콘택홀을 매립하는 제1 콘택홀 매립 도전막;을 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 7 항에 있어서, 상기 제1확산방지막은 Ti 및 TiN 중 어느 하나 이상으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
- 제 7 항에 있어서, 상기 제1 콘택홀 매립 도전막은 Si, W, Al 및 Cu 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
- 제 6 항에 있어서, 상기 베리어막은 TiN, WN 및 TiAlN 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
- 제 6 항에 있어서, 상기 제2콘택플러그는상기 제3 및 제4 절연막 내에 베리어막을 노출시키도록 형성된 제2콘택홀;상기 제2콘택홀 표면 상에 형성된 제2확산방지막; 및상기 제2확산방지막 상에 제2콘택홀을 매립하는 제2 콘택홀 매립 도전막;을 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 11 항에 있어서, 상기 제2확산방지막은 Ti 및 TiN 중 어느 하나 이상으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
- 제 11 항에 있어서, 상기 제2 콘택홀 매립 도전막은 Si, W, Al 및 Cu 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
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- 반도체 기판의 표면 내에 N+ 베이스 영역을 형성하는 단계;상기 N+ 베이스 영역이 형성된 반도체 기판상에 제1절연막을 형성하는 단계;상기 제1절연막 내에 수직형 PN 다이오드로 이루어진 셀 스위칭 소자를 형성하는 단계;상기 제1절연막 상에 셀 스위칭 소자를 덮도록 제2절연막을 형성하는 단계;상기 제2절연막 내에 셀 스위칭 소자와 콘택되게 히터를 형성하는 단계;상기 제1 및 제2 절연막 내에, 상기 N+ 베이스 영역과 콘택하고, 리세스된 제1콘택플러그를 형성하는 단계;상기 리세스된 제1콘택플러그 부분에 베리어막을 형성하는 단계;상기 히터를 포함한 제2절연막 상에 상변화막과 상부전극을 형성하는 단계;상기 제2절연막 상에 상부전극 및 베리어막을 덮도록 제3절연막을 형성하는 단계;상기 제3절연막 내에 상기 상부전극과 콘택하는 상부전극 콘택을 형성하는 단계;상기 상부전극 콘택을 포함한 제3절연막 상에 상기 상부전극 콘택과 콘택되게 비트라인을 형성하는 단계;상기 제3절연막 상에 비트라인을 덮도록 제4절연막을 형성하는 단계;상기 제3 및 제4 절연막 내에, 상기 제1콘택플러그와 함께 워드라인 콘택을 구성하도록 상기 제1콘택플러그와 동축 형태로 제2콘택플러그를 형성하는 단계; 및상기 제4절연막 상에 워드라인 콘택을 통해 N+ 베이스 영역과 연결되게 워드라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 19 항에 있어서, 상기 제1콘택플러그를 형성하는 단계는,상기 제1 및 제2 절연막을 식각하여 N+ 베이스 영역을 노출시키는 제1콘택홀을 형성하는 단계;상기 제1콘택홀 표면 및 제2절연막 상에 제1확산방지막을 형성하는 단계;상기 제1확산방지막 상에 제1콘택홀을 매립하도록 제1 콘택홀 매립 도전막을 형성하는 단계;상기 제2절연막이 노출될 때까지 상기 제1 콘택홀 매립 도전막 및 제1확산방 지막을 제거하는 단계; 및상기 제1 콘택홀 매립 도전막 및 제1확산방지막을 리세스하는 단계;를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 20 항에 있어서, 상기 제1확산방지막은 Ti 및 TiN 중 어느 하나 이상으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 20 항에 있어서, 상기 제1 콘택홀 매립 도전막은 Si, W, Al 및 Cu 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 20 항에 있어서, 상기 제2절연막이 노출될 때까지 상기 제1 콘택홀 매립 도전막 및 제1확산방지막을 제거하는 단계는 화학적기계연마 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 19 항에 있어서, 상기 베리어막은 TiN, WN 및 TiAlN 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 19 항에 있어서, 상기 제2콘택플러그를 형성하는 단계는,상기 제3 및 제4 절연막을 식각하여 베리어막을 노출시키는 제2콘택홀을 형성하는 단계;상기 제2콘택홀 표면 및 제4절연막 상에 제2확산방지막을 형성하는 단계;상기 제2확산방지막 상에 제2콘택홀을 매립하도록 제2 콘택홀 매립 도전막을 형성하는 단계; 및상기 제4절연막이 노출될 때까지 상기 제2 콘택홀 매립 도전막 및 제2확산방지막을 제거하는 단계;를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 25 항에 있어서, 상기 제2확산방지막은 Ti 및 TiN 중 어느 하나 이상으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 25 항에 있어서, 상기 제2 콘택홀 매립 도전막은 Si, W, Al 및 Cu 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 25 항에 있어서, 상기 제4절연막이 노출될 때까지 상기 제2 콘택홀 매립 도전막 및 제2확산방지막을 제거하는 단계는 화학적기계연마 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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