KR20090088008A - 상변화 기억 소자의 제조방법 - Google Patents

Abstract

본 발명은 셀 지역과 페리 지역의 단차를 감소시켜 상기 페리 지역의 게이트가 노출되는 현상을 방지할 수 있는 상변화 기억 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자의 제조방법은, 셀 지역 및 페리 지역을 갖는 반도체 기판 상에 상기 페리 지역에서 상기 셀 지역에서보다 두꺼운 두께를 갖는 절연막을 형성하는 단계, 상기 셀 지역에 형성된 절연막을 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀 내에 제1도전형 실리콘층을 형성하는 단계 및 상기 제1도전형 실리콘층의 표면 내에 제2도전형 불순물을 도핑시켜 상기 콘택홀 내에 PN 다이오드를 형성하는 단계를 포함한다.

Description

상변화 기억 소자의 제조방법{METHOD FOR MANUFACTURING OF PHASE CHANGE RAM DEVICE}

본 발명은 상변화 기억 소자의 제조방법에 관한 것으로, 보다 상세하게는, 셀 지역과 페리 지역의 단차를 감소시켜 상기 페리 지역의 게이트가 노출되는 현상을 방지할 수 있는 상변화 기억 소자의 제조방법에 관한 것이다.

기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.

그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되 고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.

이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다. 상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.

한편, 512Mb급 이상의 상변화 기억 소자의 제조시 반도체 기판의 셀 지역에 수직형 PN 다이오드를 적용하는 방법이 제안된 바 있다. 상기 수직형 PN 다이오드를 적용하는 경우에는 셀 사이즈를 6F² 이하로 줄일 수 있다는 장점이 있다. 이러한 수직형 PN 다이오드는 반도체 기판 상에 콘택홀을 구비한 절연막을 형성한 다음, 상기 콘택홀 내에 에피 실리콘층을 성장시키는 방식으로 형성한다.

그러나, 전술한 종래 기술은 상기 절연막 상부에 형성된 에피 실리콘층을 제거하기 위한 CMP(Chemical Mechanical Polishing) 공정을 수반하며, 상기 CMP 공정시 상기 에피 실리콘층이 성장된 셀 지역과 상기 에피 실리콘층이 성장되지 않은 페리 지역 간의 단차로 인해 페리 지역의 절연막이 더 많이 연마된다. 이 때문에, 상기 페리 지역의 게이트가 노출되는 현상이 유발된다.

본 발명은 셀 지역과 페리 지역의 단차를 감소시킬 수 있는 상변화 기억 소자의 제조방법을 제공한다.

또한, 본 발명은 상기 페리 지역의 게이트가 노출되는 현상을 방지할 수 있는 상변화 기억 소자의 제조방법을 제공한다.

본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 셀 지역 및 페리 지역을 갖는 반도체 기판 상에 상기 페리 지역에서 상기 셀 지역에서보다 두꺼운 두께를 갖는 절연막을 형성하는 단계, 상기 셀 지역에 형성된 절연막을 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀 내에 제1도전형 실리콘층을 형성하는 단계, 및 상기 제1도전형 실리콘층의 표면 내에 제2도전형 불순물을 도핑시켜 상기 콘택홀 내에 PN 다이오드를 형성하는 단계를 포함한다.

상기 절연막을 형성하는 단계 전, 상기 셀 지역 및 페리 지역을 갖는 반도체 기판의 활성 영역을 정의하는 단계, 상기 셀 지역의 활성 영역의 표면 내에 라인 타입의 제1도전형 불순물 영역을 형성하는 단계 및 상기 페리 지역에 게이트를 형성하는 단계를 더 포함한다.

상기 제1도전형은 N형이고, 상기 제2도전형은 P형이다.

상기 절연막을 형성하는 단계는, 상기 셀 지역 및 페리 지역을 갖는 반도체 기판 상에 절연막을 증착하는 단계, 상기 절연막의 표면을 평탄화하는 단계 및 상 기 절연막이 상기 페리 지역에서 상기 셀 지역에서보다 두꺼운 두께를 갖도록 상기 셀 지역에 형성된 절연막을 식각하는 단계를 포함한다.

상기 절연막은 상기 셀 지역에서 2000∼5000Å의 두께를 가지며, 상기 페리 지역에서 상기 셀 지역보다 200∼1000Å 더 두꺼운 두께를 갖도록 형성한다.

상기 제1도전형 실리콘층은 에피 실리콘층을 형성한다.

상기 에피 실리콘층은 SEG(Selective Epitaxial Growth) 방식으로 형성한다.

상기 콘택홀 내에 제1도전형 실리콘층을 형성하는 단계는, 상기 콘택홀을 포함한 절연막 상에 상기 콘택홀을 매립하도록 제1도전형 에피층을 형성하는 단계 및 상기 절연막 상부에 형성된 제1도전형 실리콘층 부분을 제거하는 단계를 더 포함한다.

상기 제1도전형 실리콘층 부분을 제거하는 단계는, CMP(Chemical Mechanical Polishing) 방식으로 수행한다.

상기 수직형 PN 다이오드를 형성하는 단계 후, 상기 수직형 PN 다이오드 상에 상변화 기억 셀을 형성하는 단계를 더 포함한다.

상기 수직형 PN 다이오드를 형성하는 단계 후, 그리고, 상기 상변화 기억 셀을 형성하는 단계 전, 상기 수직형 PN 다이오드의 표면 상에 실리사이드막을 형성하는 단계를 더 포함한다.

본 발명은 에피 실리콘층의 CMP(Chemical Mechanical Polishing) 공정을 수행하기 전에 셀 지역에 형성된 절연막의 일부 두께를 식각함으로써, 상기 CMP 공정 시 셀 지역과 페리 지역 간의 단차를 감소시킬 수 있다.

따라서, 본 발명은 상기 셀 지역과 페리 지역 간의 단차로 인해 페리 지역의 게이트가 노출되는 현상을 방지할 수 있다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 1a를 참조하면, 셀 지역(C) 및 페리 지역(P)을 갖는 반도체 기판(100)의 상기 각 영역(C, P) 내에 활성 영역을 정의하는 소자분리막(102)을 형성한다.

그런 다음, 상기 셀 지역(C)의 활성 영역 표면 내에 N형 불순물, 예컨대, P, 또는, As 등을 이온주입하여 라인 타입의 N형 불순물 영역(104)을 형성한다. 상기 N형 불순물의 이온주입은, 바람직하게, 10∼100keV의 에너지 조건으로 수행하며, 상기 N형 불순물 영역(104)은, 바람직하게, 1×10²⁰∼1×10²²이온/cm³의 농도를 갖는다. 여기서, 상기 N형 불순물 영역(104)은 후속으로 형성되는 PN 다이오드와 워드 라인 간의 전기적 연결을 위한 전극 역할을 한다.

상기 반도체 기판(100)의 페리 지역(P)에 게이트(G)를 형성한다. 상기 게이트(G)는 게이트 절연막(106)과 게이트 도전막(108) 및 게이트 하드마스크막(110)의 다층 구조를 포함하며, 상기 게이트(G)의 측벽에는 스페이서(112)를 형성한다.

도 1b를 참조하면, 상기 N형 불순물 영역(104) 및 게이트(G)가 형성된 반도체 기판(100)의 셀 지역(C) 및 페리 지역(P) 상에 제1절연막(114)을 증착한다. 그리고 나서, 상기 제1절연막(114)의 표면을 평탄화한다. 상기 제1절연막(114)의 평탄화는, 예컨대, CMP(Chemical Mechanical Polishing) 공정으로 수행한다.

도 1c를 참조하면, 상기 평탄화된 제1절연막(114) 상에 반도체 기판(100)의 셀 지역(C)을 노출시키는 제1마스크 패턴(116)을 형성한 다음, 상기 제1마스크 패턴(116)에 의해 노출된 셀 지역(C)의 제1절연막(114) 부분의 일부 두께, 바람직하게, 200∼1000Å를 식각한다. 그 결과, 상기 제1절연막(114)은 셀 지역(C)에서는, 예컨대, 2000∼5000Å의 두께를 가지며, 페리 지역(P)에서는 상기 셀 지역(C)에서보다 두꺼운 두께, 바람직하게, 200∼1000Å 더 두꺼운 두께를 갖는다.

도 1d를 참조하면, 상기 제1마스크 패턴을 제거한다. 다음으로, 상기 셀 지역(C)에 형성된 제1절연막(114) 부분을 식각하여 적어도 하나 이상의 콘택홀(H)을 형성한다. 상기 콘택홀(H)은, 바람직하게, 상기 셀 지역(C)의 N형 불순물 영역(104)을 노출시키도록 형성한다.

도 1e를 참조하면, 상기 콘택홀(H)을 매립하도록 N형 실리콘층(118a)을 형성한다. 상기 N형 실리콘층(118a)은, 예컨대, 에피 실리콘층으로 형성하며, 상기 에피 실리콘층은, 바람직하게, 상기 콘택홀(H) 저면의 N형 불순물 영역(104)으로부터 SEG(Selective Epitaxial Growth) 공정으로 성장시킨다. 상기 N형 실리콘층(118a)은, 바람직하게, 1×10¹⁸∼1×10²⁰이온/cm³의 농도를 갖는다. 여기서, 상기 N형 실리 콘층(118a)은 상기 N형 불순물 영역(104)과 후속으로 형성되는 PN 다이오드의 P 영역 간의 전계를 감소시키며, 이를 통해, 누설 전류(Leakage Current)를 감소시키고 항복 전압(Breakdown Voltage)을 높일 수 있다.

이때, 상기 SEG 공정시 상기 N형 실리콘층(118a)이 콘택홀(H) 내부 및 제1절연막(114) 상부까지 형성된다. 이로 인해, 상기 N형 실리콘층(118a)은 상기 제1절연막(114) 상부에서 500∼1000Å의 두께를 가지나, 상기 셀 지역(C)의 제1절연막(114)은 일부 두께가 식각된 상태이므로, 상기 셀 지역(C)의 N형 실리콘층(118a)을 포함한 제1절연막(114)의 높이는 페리 지역(P)의 제1절연막(114)의 높이와 상대적으로 유사하여 단차가 거의 없는 상태이다. 이렇게 제1절연막(114) 상부에 형성된 N형 실리콘층(118a)은 서로 인접한 부분끼리 연결된 우려가 있으므로, 제거되어야 한다.

도 1f를 참조하면, 상기 제1절연막(114) 상부에 형성된 N형 실리콘층(118a) 부분을 제거한다. 상기 N형 실리콘층(118a) 부분의 제거는, 바람직하게, CMP 공정으로 수행하며, 상기 CMP 공정시 페리 지역(P)의 제1절연막(114) 상단부도 함께 연마된다.

여기서, 본 발명은 상기 CMP 공정을 반도체 기판(100)의 셀 지역(C)과 페리 지역(P) 간의 단차가 거의 없는 상태에서 수행하므로, 상기 CMP 공정시 상기 페리 지역(P)의 제1절연막(114) 부분이 과도하게 연마되어 그 아래의 게이트(G)가 노출되는 현상을 방지할 수 있다.

도 1g를 참조하면, 상기 제1절연막(114) 상에 상기 셀 지역(C)을 노출시키는 제2마스크 패턴(120)을 형성한 다음, 상기 제2마스크 패턴(120)에 의해 노출된 셀 지역(C)의 N형 실리콘층(118a) 표면 내에 P형 불순물, 예컨대, B, 또는, BF₂ 등을 이온주입하여 P 영역(122)을 형성한다. 상기 P형 불순물의 이온주입은, 예컨대, 10∼80keV의 에너지 조건으로 수행하며, 상기 P 영역(122)은, 바람직하게, 1×10²⁰∼1×10²²이온/cm³의 농도를 갖는다. 그 결과, 상기 셀 지역(C)의 콘택홀(H) 내에 N 영역(118) 및 P 영역(122)의 적층 구조를 포함하는 수직형 PN 다이오드(124)가 형성된다.

이어서, 상기 수직형 PN 다이오드(124)의 P 영역(122) 상에 실리사이드막(126)을 형성한다. 상기 실리사이드막(126)은 상기 수직형 PN 다이오드(124)와 후속으로 형성되는 하부 전극 간의 오믹(Ohmic) 특성을 개선하는 역할을 한다.

도 1h를 참조하면, 상기 제2마스크 패턴을 제거한다. 이어서, 상기 실리사이드막(126)를 포함한 제1절연막(114) 상에 제2절연막(128)을 형성한 후, 상기 제2절연막(128) 내에 상기 수직형 PN 다이오드(124)와 각각 콘택하는 하부 전극(130)을 형성한다. 상기 하부 전극(130)은, 예컨대, TiN, TiAlN, TiW 및 WN 중 적어도 하나 이상의 물질로 형성하며, 바람직하게, 500∼1500Å의 높이를 갖도록 형성한다.

다음으로, 상기 하부 전극(130) 상에 상변화막(132)과 상부 전극(134)을 차례로 형성한다. 상기 상변화막(132)은 칼코겐 원소(Chalcogen Element)를 포함하는 물질, 예컨데, Ge, Sb 및 Te 중 선택된 적어도 하나 이상의 혼합물 또는 이들의 합금으로 형성하며, 상기 물질들 내에 산소, 질소 및 실리콘 중 적어도 하나 이상의 원소를 주입하는 것도 가능하다. 상기 상부 전극(134)은 상기 하부 전극(130)과 동일한 물질로 형성하거나, 또는, 다른 물질로 형성한다. 그 결과, 상기 수직형 PN 다이오드(124) 상에 하부 전극(130)과 상변화막(132) 및 상부 전극(134)을 포함하는 상변화 기억 셀(136)이 형성된다.

이어서, 상기 하부 전극(130)으로부터 전달된 열이 발산되는 것을 방지하기 위해, 상기 상부 전극(134) 상에 보호막(도시안됨)을 형성함이 바람직하다.

이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자의 제조를 완성한다.

본 발명의 실시예에서는 셀 지역에 형성된 제1절연막의 일부 두께를 식각한 후에 N형 실리콘층을 형성함으로써, 상기 N형 실리콘층이 형성된 반도체 기판에서 상기 셀 지역과 페리 지역 간의 단차를 감소시킬 수 있다. 이에 따라, 본 발명은 상기 셀 지역과 페리 지역 간의 단차가 어느 정도 감소된 상태에서 상기 N형 실리콘층의 CMP 공정을 수행함으로써, 상기 CMP 공정시 페리 지역의 제1절연막이 과도 연마되어 그 아래의 게이트가 노출되는 현상을 방지할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

C : 셀 지역 P : 페리 지역

100 : 반도체 기판 102 : 소자분리막

104 : N형 불순물 영역 106 : 게이트 절연막

108 : 게이트 도전막 110 : 게이트 하드마스크막

G : 게이트 112 : 스페이서

114 : 제1절연막 116 : 제1마스크 패턴

H : 콘택홀 118a : N형 실리콘층

118 : N 영역 120 : 제2마스크 패턴

122 : P 영역 124 : 수직형 PN 다이오드

126 : 실리사이드막 128 : 제2절연막

130 : 하부 전극 132 : 상변화막

134 : 상부 전극 136 : 상변화 기억 셀

Claims (11)

1. 셀 지역 및 페리 지역을 갖는 반도체 기판 상에 상기 페리 지역에서 상기 셀 지역에서보다 두꺼운 두께를 갖는 절연막을 형성하는 단계;

   상기 셀 지역에 형성된 절연막을 식각하여 콘택홀을 형성하는 단계;

   상기 콘택홀 내에 제1도전형 실리콘층을 형성하는 단계; 및

   상기 제1도전형 실리콘층의 표면 내에 제2도전형 불순물을 도핑시켜 상기 콘택홀 내에 PN 다이오드를 형성하는 단계;

   를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 절연막을 형성하는 단계 전,

   상기 셀 지역 및 페리 지역을 갖는 반도체 기판의 활성 영역을 정의하는 단계;

   상기 셀 지역의 활성 영역의 표면 내에 라인 타입의 제1도전형 불순물 영역을 형성하는 단계; 및

   상기 페리 지역에 게이트를 형성하는 단계;

   를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
3. 제 1 항, 또는, 제 2 항에 있어서,

   상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 것을 특징으로 하는 상변화 기억 소자의 제조방법.
4. 제 1 항에 있어서,

   상기 절연막을 형성하는 단계는,

   상기 셀 지역 및 페리 지역을 갖는 반도체 기판 상에 절연막을 증착하는 단계;

   상기 절연막의 표면을 평탄화하는 단계; 및

   상기 절연막이 상기 페리 지역에서 상기 셀 지역에서보다 두꺼운 두께를 갖도록 상기 셀 지역에 형성된 절연막을 식각하는 단계;

   를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
5. 제 1 항에 있어서,

   상기 절연막은 상기 셀 지역에서 2000∼5000Å의 두께를 가지며, 상기 페리 지역에서 상기 셀 지역보다 200∼1000Å 더 두꺼운 두께를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
6. 제 1 항에 있어서,

   상기 제1도전형 실리콘층은 에피 실리콘층을 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
7. 제 6 항에 있어서,

   상기 에피 실리콘층은 SEG(Selective Epitaxial Growth) 방식으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
8. 제 1 항에 있어서,

   상기 콘택홀 내에 제1도전형 실리콘층을 형성하는 단계는,

   상기 콘택홀을 포함한 절연막 상에 상기 콘택홀을 매립하도록 제1도전형 에피층을 형성하는 단계; 및

   상기 절연막 상부에 형성된 제1도전형 실리콘층 부분을 제거하는 단계;

   를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
9. 제 8 항에 있어서,

   상기 제1도전형 실리콘층 부분을 제거하는 단계는, CMP(Chemical Mechanical Polishing) 방식으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
10. 제 1 항에 있어서,

    상기 PN 다이오드를 형성하는 단계 후,

    상기 PN 다이오드 상에 상변화 기억 셀을 형성하는 단계;

    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
11. 제 10 항에 있어서,

    상기 PN 다이오드를 형성하는 단계 후, 그리고, 상기 상변화 기억 셀을 형성하는 단계 전,

    상기 PN 다이오드의 표면 상에 실리사이드막을 형성하는 단계;

    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.

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