KR20090114154A - 상변화 기억 소자의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000005468 ion implantation Methods 0.000 claims abstract description 94
- 239000004065 semiconductor Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 25
- 150000002500 ions Chemical class 0.000 claims description 18
- 229910052785 arsenic Inorganic materials 0.000 claims description 10
- 229910052698 phosphorus Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 230000007547 defect Effects 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 239000012782 phase change material Substances 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- 230000002277 temperature effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/6609—Diodes
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Abstract
본 발명에 따른, 상변화 기억 소자의 제조방법은, 반도체 기판 내에 적층 배치되도록 제1이온주입층, 제2이온주입층, 제3이온주입층을 형성하는 단계와, 상기 제1, 제2 및 제3이온주입층을 식각하여 상기 반도체 기판 상에 다수의 스위칭 소자를 형성하는 단계를 포함한다.
Description
본 발명은 상변화 기억 소자의 제조방법에 관한 것으로, 보다 자세하게는, 스위칭 소자 형성시, 공정을 감소시킴과 아울러, 상변화 기억 소자의 특성을 향상시킬 수 있는 상변화 기억 소자의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다.
또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
이때, 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
일반적으로, 상기와 같은 상변화 기억 소자는, 상기와 같은 하부전극, 상변화막 및 상부전극과 반도체 기판을 전기적으로 연결시키기 위해 버티컬(Vertical) PN 다이오와 같은 스위칭 소자를 형성한다.
이때, 상기 버티컬 PN 다이오드와 같은 스위칭 소자는 반도체 기판 상에 절연막을 형성하고, 상기 절연막 내에 홀을 형성한 다음, 선택적 에피텍셜 성장(SEG : Selective Epitaxial Growth) 방식을 이용하여 상기 홀 내에 형성하는 것이 일반적이다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술에서의 상기와 같은 선택적 에피텍셜 성장 방식은 반도체 기판 상에 에피층을 성장시키기 위해 약 800℃ 이상에서의 고온 열 공정이 요구되기 때문에, 상기와 같은 열 공정에서의 높은 온도의 영향으로 인해 주변 회로 영역의 트랜지스터의 특성이 불균일해지게 된다.
그 이유는, 상기 트랜지스터의 소오스 영역과 드레인 영역은 낮은 에너지의 불순물 주입에 의해 형성되어 있는데, 상기와 같은 고온의 열 처리를 가하게 되면, 확산 등과 같은 요인에 의해서 그의 정션 깊이(Junction Depth)가 각각 달라지기 때문이다.
또한, 상기와 같은 선택적 에피텍셜 성장 방식은 불순물이 주입된 활성 영역 상에 형성하는 방식이기 때문에 상기 활성 영역 상에 결함(Defect), 또는, 데미지Damage)가 있는 경우, 상기 선택적 에피텍셜 성장 방식에 따른 에피층이 불균일하게 형성되는 문제가 발생하여, 그에 따른 각각의 스위칭 소자의 특성 차이가 발생하게 된다.
본 발명은 스위칭 소자 형성시, 주변 회로 영역의 트랜지스터의 특성 불균일을 방지하여 전체 상변화 기억 소자의 특성을 향상시킬 수 있는 상변화 기억 소자의 제조방법을 제공한다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 내에 적층 배치되도록 제1이온주입층, 제2이온주입층, 제3이온주입층을 형성하는 단계; 및 상기 제1, 제2 및 제3이온주입층을 식각하여 상기 반도체 기판 상에 다수의 스위칭 소자를 형성하는 단계;를 포함한다.
상기 제1이온주입층은 N+ 이온주입층으로 형성하고, 상기 제2이온주입층은 N- 이온주입층으로 형성하며, 상기 제3이온주입층은 P+ 이온주입층으로 형성한다.
상기 제1이온주입층은 30∼200kev의 에너지로 P 또는 As를 사용하여 상기 반도체 기판이 1x1020∼1x1022이온/㎤의 농도를 갖도록 형성한다.
상기 제2이온주입층은 10∼50kev의 에너지로 P 또는 As를 사용하여 상기 반도체 기판이 1x1018∼1x1022이온/㎤의 농도를 갖도록 형성한다.
상기 제3이온주입층은 10∼50kev의 에너지로 B 또는 BF2를 사용하여 상기 반도체 기판이 1x1020∼1x1022이온/㎤의 농도를 갖도록 형성한다.
상기 스위칭 소자를 형성하는 단계 전, 상기 제3이온주입층 상에 실리사이드막을 형성하는 단계;를 더 포함한다.
상기 실리사이드막은 Co-실리사이드막, Nb-실리사이드막 및 Ti-실리사이드막 중 어느 하나로 형성한다.
또한, 본 발명에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 내에 적 층 배치되도록 제1이온주입층, 제2이온주입층, 제3이온주입층을 형성하는 단계; 상기 제1, 제2 및 제3이온주입층을 식각하여 상기 반도체 기판 상에 다수의 스위칭 소자를 형성하는 단계; 상기 스위칭 소자 상에 상기 스위칭 소자가 콘택되도록 상변화 기억 셀을 형성하는 단계; 상기 상변화 기억 셀 상에 상기 상변화 기억 셀과 콘택되도록 비트라인을 형성하는 단계; 및 상기 비트라인 상부에 상기 반도체 기판과 콘택되는 워드라인을 형성하는 단계;를 포함한다.
상기 제1이온주입층은 N+ 이온주입층으로 형성하고, 상기 제2이온주입층은 N- 이온주입층으로 형성하며, 상기 제3이온주입층은 P+ 이온주입층으로 형성한다.
상기 제1이온주입층은 30∼200kev의 에너지로 P 또는 As를 사용하여 상기 반도체 기판이 1x1020∼1x1022이온/㎤의 농도를 갖도록 형성한다.
상기 제2이온주입층은 10∼50kev의 에너지로 P 또는 As를 사용하여 상기 반도체 기판이 1x1018∼1x1022이온/㎤의 농도를 갖도록 형성한다.
상기 제3이온주입층은 10∼50kev의 에너지로 B 또는 BF2를 사용하여 상기 반도체 기판이 1x1020∼1x1022이온/㎤의 농도를 갖도록 형성한다.
상기 제1, 제2 및 제3이온주입층을 형성하는 단계와, 상기 스위칭 소자를 형성하는 단계 사이에, 상기 제3이온주입층 상에 실리사이드막을 형성하는 단계;를 더 포함한다.
상기 실리사이드막은 Co-실리사이드막, Nb-실리사이드막 및 Ti-실리사이드막 중 어느 하나로 형성한다.
상기 상변화 기억 셀은 하부전극, 상변화막 및 상부전극을 포함한다.
본 발명은 상변화 기억 소자의 스위칭 소자 형성시, 반도체 기판 표면 내에 N+, N- 및 P+ 불순물 영역으로 각각의 이온주입층을 적층 배치되도록 형성한 다음, 상기 적층 배치된 상기 반도체 기판의 이온주입층 부분을 식각하여 스위칭 소자를 형성함으로써, 선택적 에피텍셜 성장 방식을 수행하지 않고도 스위칭 소자를 형성할 수 있다.
따라서, 본 발명은 선택적 에피텍셜 성장 방식에서의 에피층을 성장시키기 위한 고온의 열 공정을 수행하지 않아도 됨에 따라, 주변 회로 영역의 트랜지스터의 특성 불균일을 방지할 수 있다.
또한, 본 발명은 스위칭 소자 형성시, 활성 영역 상에의 결함, 또는, 데미지에 대한 영향을 받지 않게 되어, 종래의 활성 영역 상에의 결함, 또는, 데미지에 의한 각 스위칭 소자의 특성 차이의 발생을 방지할 수 있다.
본 발명은, 상변화 기억 소자의 스위칭 소자 형성시, 반도체 기판 표면 내에 N+, N- 및 P+ 불순물 영역으로 각각의 이온주입층을 적층 배치되도록 형성한 다음, 상기 적층 배치된 상기 반도체 기판의 이온주입층 부분을 식각하여 스위칭 소자를 형성한다.
이렇게 하면, 상기와 같이 반도체 기판 내에 이온주입층을 형성하여 스위칭 소자를 형성함으로써, 스위칭 소자를 형성하기 위해 선택적 에피텍셜 성장 방식을 수행하지 않고도 스위칭 소자를 형성할 수 있다.
따라서, 상기와 같이 선택적 에피텍셜 성장 방식을 수행하지 않고도 스위칭 소자를 형성할 수 있으므로, 종래와 같이 상기 선택적 에피텍셜 성장 방식에서의 에피층을 성장시키기 위한 고온의 열 공정을 수행하지 않아도 됨에 따라, 주변 회로 영역의 트랜지스터의 특성 불균일을 방지할 수 있다.
또한, 상기와 같이 선택적 에피텍셜 성장 방식을 수행하지 않고도 스위칭 소자를 형성할 수 있으므로, 스위칭 소자 형성시, 활성 영역 상에의 결함, 또는, 데미지에 대한 영향을 받지 않게 되어, 종래의 활성 영역 상에의 결함, 또는, 데미지에 의한 각 스위칭 소자의 특성 차이의 발생을 방지할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1은 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위해 도시한 평면도이고, 도 2a 내지 도 2i는 도 1의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도이며, 도 3a 내지 도 3i는 도 1의 B-B' 절단선에 대응하는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a 및 도 3a를 참조하면, 소자분리 영역 및 활성 영역(106)을 갖는 반도 체 기판(102)의 상기 소자분리 영역에 상기 활성 영역(106)이 한정되도록 소자분리막(104)을 형성한다.
도 2b 및 도 3b를 참조하면, 상기 소자분리막(104)에 의해 한정된 활성 영역(106) 내에 불순물을 주입하여 상기 활성 영역(106) 내에 제1이온주입층(108), 제2이온주입층(110), 제3이온주입층(112)을 형성한다.
여기서, 상기 제1, 제2 및 제3이온주입층(108, 110, 112)은 상기 활성 영역(106) 내에 적층 배치되도록 형성하며, 예컨대, 제1이온주입층(108)은 최하부에 형성하고, 상기 제1이온주입층(108) 상에 제2이온주입층(110)을 형성하며, 최상부에 제3이온주입층(112)을 형성한다.
이때, 상기 제1, 제2 및 제3이온주입층(108, 110, 112)은 상기 소자분리막(104)의 표면보다 하부에 형성하는 것이 바람직하다. 즉, 반도체 기판(102) 내에 매립되도록 형성한다.
상기 제1, 제2 및 제3이온주입층(108, 110, 112)은 각각 N+ 이온주입층, N- 이온주입층 및 P+ 이온주입층으로 형성한다.
상기 N+ 영역층의 제1이온주입층(108)은 30∼200kev의 에너지로 P 또는 As를 사용하여 상기 반도체 기판(102)이 1x1020∼1x1022이온/㎤의 농도를 갖도록 형성한다.
상기 N- 영역층의 제2이온주입층(110)은 10∼50kev의 에너지로 P 또는 As를 사용하여 상기 반도체 기판(102)이 1x1018∼1x1022이온/㎤의 농도를 갖도록 형성한다.
상기 P+ 영역층의 제3이온주입층(112)은 10∼50kev의 에너지로 B 또는 BF2를 사용하여 상기 반도체 기판(102)이 1x1020∼1x1022이온/㎤의 농도를 갖도록 형성한다.
한편, 상기 제1, 제2 및 제3이온주입층 형성시, 상기 N+ 불순물보다 P+ 불순물을 먼저 주입하여 상기 반도체 기판(102) 내에 P 타입의 웰(Well)을 형성하는 것도 가능하다.
도 2c 및 도 3c를 참조하면, 상기 제2 및 제3이온주입층(110, 112)이 형성된 반도체 기판(102) 부분을 제1이온주입층(108)이 노출될 때까지 식각하여 상기 반도체 기판(102) 상에 버티컬 PN 다이오드로 이루어진 다수의 스위칭 소자(114)를 형성한다.
이때, 상기 N+ 영역층의 제1이온주입층(108)은 전극 역할을 수행하기 때문에, 식각하지 않는다.
한편, 상기 스위칭 소자(114) 형성시, 상기 제2 및 제3이온주입층(110, 112) 식각 전, 상기 제3이온주입층(112) 상에 실리사이드막(도시안됨)을 형성하여 그 특성을 향상시킬 수 있다.
상기 실리사이드막은 Co-실리사이드막, Nb-실리사이드막 및 Ti-실리사이드막 중 어느 하나로 형성한다.
도 2d 및 도 3d를 참조하면, 상기 스위칭 소자(114)가 형성된 반도체 기판(102) 상부에 상기 제1이온주입층(108) 및 스위칭 소자(1140를 덮도록 제1절연막(116)을 형성한다, 그런 다음, 상기 제1절연막(116)을 상기 스위칭 소자(114)로부터 일정 부분 이격되도록 CMP(Chemical Mechanical Polishing)로 제거한다.
도 2e 및 도 3e를 참조하면, 상기 제1절연막(114)을 식각하여 다수의 홀(도시안됨)을 형성하고, 상기 다수의 홀 내에 상기 홀을 매립하도록 하여 하부전극(118)을 형성한다.
상기 하부전극은 전기 전도도와 열 전도도가 높은 TiW, TiAlN, TiN 및 WN과 같은 물질을 사용한다.
도 2f 및 도 3f를 참조하면, 상기 하부전극(118)이 형성된 제1절연막(116) 상에 상부전극용 도전막(도시안됨) 및 상변화 물질막(도시안됨)을 형성한다. 그런 다음, 상기 상변화 물질막 및 상부전극용 도전막을 식각하여 상기 제1절연막(116) 상에 상기 하부전극과 콘택되는 상변화막(120) 및 상부전극(122)을 형성한다.
상기 상부전극용 도전막은 전기 전도도와 열 전도도가 높은 TiW, TiAlN, TiN 및 WN과 같은 물질을 사용하며, 상기 상변화막(120)은 Ge, Se 및 Te 중 적어도 어느 하나 이상으로 이루어진 상변화 물질막을 샤용한다.
한편, 상기 상변화 물질막 내에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상의 불순물을 주입하여 상기 상변화막(120)의 결정립 성장을 작게 할 수 있다.
도 2g 및 도 3g를 참조하면, 상기 상부전극(122) 및 상변화막(120)이 형성된 제1절연막(116) 상에 상기 상부전극(122) 및 상변화막(120)을 덮도록 제2절연 막(124)을 형성한다.
그런 다음, 상기 제2절연막(124)을 상기 상부전극(122)이 노출될 때까지 식각하여 상기 제2절연막(124) 내에 상부전극용 콘택(126)을 형성한다.
이때, 상기 상부전극용 콘택(126)은 각 스위칭 소자(114)에 형성하여 후속의 비트라인으로부터 상기 스위칭 소자(114)로의 전류 흐름을 높이도록 한다.
도 2h 및 도 3h를 참조하면, 상기 상부전극용 콘택(126)이 형성된 제2절연막(124) 상에 상기 상부전극용 콘택(126)과 콘택되는 비트라인(128))을 형성한다.
도 2i 및 도 3i를 참조하면, 상기 비트라인(128)이 형성된 제2절연막(124) 상에 상기 비트라인(128)을 덮도록 제3절연막(130)을 형성하고, 상기 반도체 기판(102) 상에 형성된 콘택(도시안됨)과 연결되도록 상기 제3절연막(134) 상에 워드라인(132)을 형성한다.
상기 워드라인(132)은 Al, W 및 Cu막을 이용하여 형성한다.
전술한 바와 같이 본 발명은, 상기와 같이 반도체 기판 표면 내에 N+, N- 및 P+ 불순물 영역으로 각각의 이온주입층을 적층 배치되도록 형성한 다음, 상기 적층 배치된 상기 반도체 기판의 이온주입층 부분을 식각하여 스위칭 소자를 형성함으로써, 종래와 같이 선택적 에피텍셜 성장 방식을 수행하지 않고도 스위칭 소자를 형성할 수 있다.
따라서, 상기와 같이 선택적 에피텍셜 성장 방식을 수행하지 않고도 스위칭 소자를 형성할 수 있으므로, 종래에서의 상기 선택적 에피텍셜 성장 방식에서의 에 피층을 성장시키기 위한 고온의 열 공정을 수행하지 않아도 됨에 따라, 주변 회로 영역의 트랜지스터의 특성 불균일을 방지할 수 있다.
또한, 상기와 같이 선택적 에피텍셜 성장 방식을 수행하지 않고도 스위칭 소자를 형성할 수 있으므로, 스위칭 소자 형성시, 활성 영역 상에의 결함, 또는, 데미지에 대한 영향을 받지 않게 되어, 종래의 활성 영역 상에의 결함, 또는, 데미지에 의한 각 스위칭 소자의 특성 차이의 발생을 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위해 도시한 평면도.
도 2a 내지 도 2i는 도 1의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.
도 3a 내지 도 3i는 도 1의 B-B' 절단선에 대응하는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.
Claims (15)
- 반도체 기판 내에 적층 배치되도록 제1이온주입층, 제2이온주입층, 제3이온주입층을 형성하는 단계; 및상기 제1, 제2 및 제3이온주입층을 식각하여 상기 반도체 기판 상에 다수의 스위칭 소자를 형성하는 단계;를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서,상기 제1이온주입층은 N+ 이온주입층으로 형성하고, 상기 제2이온주입층은 N- 이온주입층으로 형성하며, 상기 제3이온주입층은 P+ 이온주입층으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법,
- 제 1 항에 있어서,상기 제1이온주입층은 30∼200kev의 에너지로 P 또는 As를 사용하여 상기 반도체 기판이 1x1020∼1x1022이온/㎤의 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서,상기 제2이온주입층은 10∼50kev의 에너지로 P 또는 As를 사용하여 상기 반도체 기판이 1x1018∼1x1022이온/㎤의 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서,상기 제3이온주입층은 10∼50kev의 에너지로 B 또는 BF2를 사용하여 상기 반도체 기판이 1x1020∼1x1022이온/㎤의 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서,상기 스위칭 소자를 형성하는 단계 전,상기 제3이온주입층 상에 실리사이드막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 6 항에 있어서,상기 실리사이드막은 Co-실리사이드막, Nb-실리사이드막 및 Ti-실리사이드막 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 반도체 기판 내에 적층 배치되도록 제1이온주입층, 제2이온주입층, 제3이온 주입층을 형성하는 단계;상기 제1, 제2 및 제3이온주입층을 식각하여 상기 반도체 기판 상에 다수의 스위칭 소자를 형성하는 단계;상기 스위칭 소자 상에 상기 스위칭 소자가 콘택되도록 상변화 기억 셀을 형성하는 단계;상기 상변화 기억 셀 상에 상기 상변화 기억 셀과 콘택되도록 비트라인을 형성하는 단계; 및상기 비트라인 상부에 상기 반도체 기판과 콘택되는 워드라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 8 항에 있어서,상기 제1이온주입층은 N+ 이온주입층으로 형성하고, 상기 제2이온주입층은 N- 이온주입층으로 형성하며, 상기 제3이온주입층은 P+ 이온주입층으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법,
- 제 8 항에 있어서,상기 제1이온주입층은 30∼200kev의 에너지로 P 또는 As를 사용하여 상기 반도체 기판이 1x1020∼1x1022이온/㎤의 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 8 항에 있어서,상기 제2이온주입층은 10∼50kev의 에너지로 P 또는 As를 사용하여 상기 반도체 기판이 1x1018∼1x1022이온/㎤의 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 8 항에 있어서,상기 제3이온주입층은 10∼50kev의 에너지로 B 또는 BF2를 사용하여 상기 반도체 기판이 1x1020∼1x1022이온/㎤의 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 8 항에 있어서,상기 제1, 제2 및 제3이온주입층을 형성하는 단계와, 상기 스위칭 소자를 형성하는 단계 사이에,상기 제3이온주입층 상에 실리사이드막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 13 항에 있어서,상기 실리사이드막은 Co-실리사이드막, Nb-실리사이드막 및 Ti-실리사이드막 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 8 항에 있어서,상기 상변화 기억 셀은 하부전극, 상변화막 및 상부전극을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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|---|---|---|---|
| KR1020080039951A KR20090114154A (ko) | 2008-04-29 | 2008-04-29 | 상변화 기억 소자의 제조방법 |
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| KR1020080039951A KR20090114154A (ko) | 2008-04-29 | 2008-04-29 | 상변화 기억 소자의 제조방법 |
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| KR (1) | KR20090114154A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102184845A (zh) * | 2011-04-08 | 2011-09-14 | 上海先进半导体制造股份有限公司 | 提高钛硅化物方块电阻的片上均匀性的方法 |
-
2008
- 2008-04-29 KR KR1020080039951A patent/KR20090114154A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102184845A (zh) * | 2011-04-08 | 2011-09-14 | 上海先进半导体制造股份有限公司 | 提高钛硅化物方块电阻的片上均匀性的方法 |
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