KR101026480B1 - 상변화 기억 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 불순물 영역이 형성된 액티브 영역을 포함하는 실리콘기판의 상기 액티브 영역 상에 PN 다이오드가 형성되는 상변화 기억 소자에 있어서, 상기 불순물 영역은 폴리실리콘막으로 형성되며, 상기 PN 다이오드는 N형 폴리실리콘막과 P형 폴리실리콘막의 적층 패턴으로 형성된 것을 포함한다.
Description
도 1은 본 발명의 실시예에 따른 PN 다이오드를 이용한 상변화 기억 소자를 설명하기 위한 평면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 PN 다이오드를 이용한 상변화 기억 소자를 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200: 실리콘기판 211: 패드 산화막
212: 버퍼 산화막 220: 불순물 영역
231: 패드 질화막 232: 마스크 패턴
233: 층간절연막 234: 질화막
241: 트렌치 242: 소자분리용 절연막
243: 소자분리막 251: N형 폴리실리콘막
252: P형 폴리실리콘막 253: PN 다이오드
260: 금속-살리사이드막 271: 콘택홀
272: 콘택플러그 280: 상변화막
290: 상부전극
본 발명은 상변화 기억 소자에 관한 것으로, 보다 상세하게는, 낮은 저항을 갖는 불순물 영역을 형성할 수 있는 상변화 기억 소자 및 그 제조방법에 관한 것이다.
일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory; RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory: ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되 고 있으며, 그 한 예로서 상변화 기억 소자(Phase change memory)가 제안되었다.
이러한, 상기 상변화 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해 상기 전극들 사이에 개재된 상변화막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.
통상적으로, 상변화 기억 소자는 엔모스(NMOS) 트랜지스터, 바이폴라(Bipolar Tunction) 트랜지스터 및 수직형(vertical) PN 다이오드 구조를 적용하고 있는데, 이 중에서 전류량을 높이며, 상변화 기억 소자의 셀 크기를 작게 하기 위해서는 PN 다이오드 구조가 적합하다.
이러한, 버티컬 PN 다이오드는 워드라인과 연결되어 있는 실리콘기판의 N형으로 구성된 불순물 영역 상에 SEG 공정으로 N형 실리콘막을 형성하고, 상기 N형 실리콘막의 상단에 P형 불순물을 이온주입하여 상기 N형 실리콘막의 상단에 P형 실리콘막으로 형성하는 것으로, 상기 N형 실리콘막과 P형 실리콘막의 수직형 적층막으로 형성된다.
그러나, 전술한 바와 같이, 종래의 기술에 따른 상기 PN 다이오드는 실리콘기판의 N형으로 구성된 불순물 영역 상에 형성되는데, 이러한 상기 불순물 영역이 이온주입(implant)에 의해 형성됨에 따라, 상기 불순물 영역은 높은 저항을 갖게 된다.
이러한, 높은 저항의 불순물 영역은 이웃하는 PN 다이오드들 간의 전류 흐름을 형성시켜 상변화 기억 소자의 센싱 마진은 감소되고 있다.
본 발명은 낮은 저항을 갖는 불순물 영역을 형성할 수 있는 상변화 기억 소자 및 그 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 낮은 도핑 농도를 갖는 N형 영역을 포함하는 PN 다이오드를 형성할 수 있는 상변화 기억 소자 및 그 제조방법을 제공함에 그 다른 목적이 있다.
본 발명은, 불순물 영역이 형성된 액티브 영역을 포함하는 실리콘기판의 상기 액티브 영역 상에 PN 다이오드가 형성되는 상변화 기억 소자에 있어서, 상기 불순물 영역은 폴리실리콘막으로 형성되며, 상기 PN 다이오드는 N형 폴리실리콘막과 P형 폴리실리콘막의 적층 패턴으로 형성된 상변화 기억 소자를 제공한다.
여기서, 상기 폴리실리콘막은 N형 폴리실리콘막인 것을 포함한다.
상기 폴리실리콘막은 100∼1000Å 두께로 형성된 것을 포함한다.
상기 PN 다이오드의 N형 폴리실리콘막은 상기 폴리실리콘막 보다 낮은 농도를 갖는 것을 포함한다.
상기 PN 다이오드의 P형 폴리실리콘막은 상기 불순물 영역의 N형 폴리실리콘막 보다 높은 농도를 갖는 것을 포함한다.
또한, 본 발명은, 바 타입의 액티브 영역을 포함하는 실리콘기판의 액티브 영역 상에 차례로 적층된 산화막과 불순물 영역을 갖는 폴리실리콘막; 상기 불순물 영역을 갖는 폴리실리콘막 상에 N형 폴리실리콘막과 P형 폴리실리콘막의 적층 패턴으로 형성된 PN 다이오드; 상기 PN 다이오드와 콘택되는 히터; 및 상기 히터 상에 형성된 상변화막과 상부전극의 적층패턴;을 포함하는 상변화 기억 소자를 제공한다.
여기서, 상기 불순물 영역을 갖는 폴리실리콘막은 N형 불순물이 도핑된 폴리실리콘막인 것을 포함한다.
상기 불순물 영역을 갖는 폴리실리콘막은 100∼1000Å 두께로 형성된 포함한다.
상기 PN 다이오드의 N형 폴리실리콘막은 상기 불순물 영역을 갖는 폴리실리콘막 보다 낮은 농도를 갖는 것을 포함한다.
상기 PN 다이오드의 P형 폴리실리콘막은 상기 N형 폴리실리콘막 보다 높은 농도를 갖는 것을 포함한다.
상기 PN 다이오드 상에 금속-살리사이드막이 더 형성된 것을 포함한다.
또한, 본 발명은, 바 타입의 액티브 영역을 포함하는 실리콘기판의 상기 액티브 영역 상에 산화막과 불순물 영역을 갖는 폴리실리콘막을 차례로 적층하는 단계; 상기 불순물 영역을 갖는 폴리실리콘막 상에 N형 폴리실리콘막과 P형 폴리실리콘막의 적층 패턴으로 구성된 수 개의 PN 다이오드를 형성하는 단계: 상기 PN 다이오드 간을 절연시키도록 상기 불순물 영역을 갖는 폴리실리콘막 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 포함한 PN 다이오드 상에 상기 PN 다이오드를 노출시키는 콘택홀이 구비된 질화막을 형성하는 단계; 상기 콘택홀 내에 콘택플러그를 형성하는 단계; 및 상기 콘택플러그 상에 상변화막과 상부전극의 적층패턴을 형성하는 단계;를 포함하는 상변화 기억 소자의 제조방법을 제공한다.
여기서, 상기 불순물 영역을 갖는 폴리실리콘막은 N형 폴리실리콘막인 것을 포함한다.
상기 불순물 영역을 갖는 폴리실리콘막은 100∼1000Å 두께를 갖도록 형성하는 것을 포함한다.
상기 PN 다이오드의 N형 폴리실리콘막은 상기 불순물 영역을 갖는 폴리실리콘막 보다 낮은 농도를 갖는 것을 포함한다.
상기 PN 다이오드의 P형 폴리실리콘막은 상기 불순물 영역의 N형 폴리실리콘막 보다 높은 농도를 갖는 것을 포함한다.
상기 층간절연막을 형성하는 단계 후, 상기 콘택홀이 구비된 질화막을 형성하는 단계 전, 상기 PN 다이오드 상에 금속-살리사이드막을 형성하는 단계;를 더 포함한다.
상기 콘택플러그는 TiAl막, TiW막 및 TiN막 중에서 어느 하나의 막으로 형성하는 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 실리콘기판의 상기 불순물 영역 상에 PN 다이오드가 형성되는 상변화 기억 소자에 관한 것으로, 상기 불순물 영역은 폴리실리콘막으로 형성하고, 상기 PN 다이오드는 N형 폴리실리콘막과 P형 폴리실리콘막의 적층막으로 형성한다.
이와 같이, 본 발명은 불순물 영역을 이온주입 공정으로 형성하지 않고, 폴 리실리콘막으로 형성함으로써, 낮은 저항을 갖는 불순물 영역을 형성할 수 있고, 그래서, PN 다이오드들 간에 IBJT를 감소시킬 수 있다.
또한, 본 발명은 PN 다이오드의 N형 영역을 N형 폴리실리콘막으로 형성하고, 상기 PN 다이오드의 P형 영역을 P형 폴리실리콘막으로 형성함으로써, 낮은 도핑 농도를 갖는 N형 영역을 포함하는 PN 다이오드를 형성할 수 있고, 그래서, PN 다이오드의 임계 전압을 높일 수 있다.
따라서, 본 발명은 PN 다이오드들 간의 IBJT를 감소시키고, PN 다이오드의 임계전압을 높일 수 있으므로, 상변화 기억 소자의 센싱 마진을 높일 수 있다.
자세하게, 도 1 및 도 2a 내지 도 2g는 본 발명의 일실시예에 따른 PN 다이오드를 이용한 상변화 기억 소자를 나타낸 도면으로서, 이를 참조하여 설명하면 다음과 같다. 도 2a 내지 도 2g는 도 1의 A-A'선 및 B-B'선을 따라 절단하여 도시한단면도이다.
도 2a를 참조하면, 바(Bar) 타입의 액티브 영역과 소자분리 영역을 포함한 실리콘기판(200) 상에 패드 산화막(211), 폴리실리콘막(220)을 증착한다. 상기 폴리실리콘막(220)은 N형 폴리실리콘막으로 증착하며, 100∼1000Å 두께로 증착한다.
그런다음, 상기 폴리실리콘막 상에 버퍼 산화막과 패드 질화막을 차례로 증착한다. 상기 버퍼 산화막은 상기 폴리실리콘막과 패드 질화막의 접촉 특성을 좋게 하기 위함이다.
다음으로, 상기 패드 질화막(231) 상에 소자분리 영역을 노출시키는 마스크 패턴(232)을 형성한 후, 상기 마스크 패턴(232)을 식각마스크로 이용해서 상기 패 드 질화막(231)과 버퍼 산화막(212)을 패터닝한다.
도 2b를 참조하면, 상기 마스크 패턴(232)과 패터닝된 패드 질화막(231)을 이용해서 상기 폴리실리콘막(220) 및 패드 산화막(211)을 식각하고, 연이어, 상기 노출된 실리콘기판(200)의 소자분리 영역을 식각하여 상기 실리콘기판(200)의 소자분리 영역 내에 트렌치(241)를 형성한다. 상기 실리콘기판(200) 식각시 상기 마스크 패턴은 거의 식각되면서 제거된다.
그런다음, 상기 트렌치(241)가 매립되도록 상기 패터닝된 패드 질화막(231)을 포함한 실리콘기판(200) 상에 소자분리용 절연막(242)을 증착한다.
도 2c를 참조하면, 상기 패터닝된 패드 질화막(231)이 노출될 때까지 상기 소자분리용 절연막(242)을 화학적기계적연마(Chemical Mechanical Polishing: 이하, "CMP"라 칭함)한 후, 상기 폴리실리콘막은 잔류되도록 패터닝된 패드 질화막과 버퍼 산화막을 습식 식각으로 제거하여 상기 트렌치(241) 내에 소자분리막(243)을 형성한다.
여기서, 상기 잔류된 폴리실리콘막(220)은 후속의 PN 다이오드가 형성되는 불순물 영역의 역할을 한다.
이처럼, 상기 소자분리막(243)을 형성하기 위하여 사용된 폴리실리콘막(220)을 후속의 워드라인과 연결되며, PN 다이오드가 형성되는 불순물 영역으로 구현함으로써, 상기 폴리실리콘막을 통해 낮은 저항을 갖는 불순물 영역을 구현할 수 있다.
구체적으로, 종래에서는 실리콘기판에 불순물을 이온주입하여 상기 실리콘기 판의 표면 내에 PN 다이오드가 형성되는 불순물 영역을 형성하였는데, 이처럼, 이온주입을 통해 형성된 불순물 영역은 높은 저항을 갖는 단점이 있었다.
이에 본 발명에서는, 상기 불순물 영역을 이온주입으로 형성하지 않고, 실리콘기판 상에 폴리실리콘막을 증착하고, 이를, 불순물 영역으로 구현함으로써, 낮은 저항을 갖는 불순물 영역을 형성할 수 있다.
따라서, 본 발명은 낮은 저항을 갖는 불순물 영역을 형성함에 따라, 이를 통해, PN 다이오드들 간에 IBJT가 감소되는 효과를 얻을 수 있다.
도 2d를 참조하면, 상기 잔류된 폴리실리콘막(이하, "불순물 영역"이라 칭함, 220) 상에 N형 폴리실리콘막(251)과 P형 폴리실리콘막(252)을 차례로 증착한 후, 상기 P형 폴리실리콘막(252)과 N형 폴리실리콘막(251)을 식각하여 상기 액티브 영역에 형성된 불순물 영역(220) 상에 상기 식각된 N형 폴리실리콘막(251)과 P형 폴리실리콘막(252)의 적층막으로 구성된 수 개의 PN 다이오드(253)를 형성한다.
여기서, 상기 PN 다이오드(253)의 N형 폴리실리콘막(251)은 상기 불순물 영역(220)의 N형 폴리실리콘막 보다 낮은 도핑 농도를 갖도록 형성하며, 상기 PN 다이오드(253)의 P형 폴리실리콘막(252)은 상기 불순물 영역(220)의 N형 폴리실리콘막 보다 높은 도핑 농도를 갖도록 형성한다.
이처럼, 상기 PN 다이오드의 N형 영역을 N형 폴리실리콘막(251)으로 형성하고, 상기 PN 다이오드의 P형 영역을 P형 폴리실리콘막(252)으로 형성함으로써, 낮은 도핑 농도를 갖는 N형 영역을 포함하는 PN 다이오드를 형성할 수 있고, 그래서, PN 다이오드의 임계 전압을 높일 수 있다.
도 2e를 참조하면, 상기 PN 다이오드(253) 간을 절연시키기 위하여 상기 PN 다이오드(253)가 형성된 상기 불순물 영역(220) 상에 층간절연막(233)을 형성한 후, 상기 PN 다이오드(253)가 노출되도록 상기 층간절연막(233)을 CMP한다.
그런다음, 상기 PN 다이오드의 P형 폴리실리콘막(252)을 리세스한 후, 상기 리세스된 P형 폴리실리콘막(252)을 포함한 실리콘기판(200)에 살리사이드(salicide) 공정을 수행하여 상기 P형 폴리실리콘막(252) 상에 금속-살리사이드막(260)을 형성한다.
도 2f를 참조하면, 상기 금속-살리사이드막(260)을 포함한 상기 층간절연막(233) 상에 질화막(234)을 증착한 후, 상기 질화막(234)을 식각하여 상기 금속-살리사이드막(260)을 노출시키는 콘택홀(271)을 형성한다. 상기 콘택홀(271)은 100∼1000Å의 폭을 갖도록 형성한다.
그런다음, 상기 콘택홀(271) 내에 콘택플러그(272)를 형성한다. 상기 콘택플러그(272)는 TiAl막, TiW막 및 TiN막 중에서 어느 하나의 막으로 형성한다.
도 2g를 참조하면, 상기 콘택플러그(272)를 포함한 질화막(234) 상에 상변화 물질과 상부전극용 물질을 증착한 후, 상기 상부전극용 물질과 상변화 물질을 식각하여 상기 콘택플러그(272)와 콘택하는 상변화막(280)과 상부전극(290)의 적층패턴을 형성한다.
이후, 도시하지는 않았으나, 상기 상부전극 상에 상부전극 콘택과 비트라인 및 워드라인을 차례로 형성하여 본 발명의 실시예에 따른 PN 다이오드를 이용한 상변화 기억 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
본 발명은 워드라인과 연결되며, PN 다이오드가 형성되는 불순물 영역을 폴리실리콘막으로 형성함으로써, 낮은 저항을 갖는 불순물 영역을 형성할 수 있어, 이를 통해, PN 다이오드들 간의 IBJT를 감소시킬 수 있다.
또한, 본 발명은 PN 다이오드를 N형 폴리실리콘막 및 P형 폴리실리콘막으로 형성함으로써, 낮은 도핑 농도를 갖는 N형 영역을 포함하는 PN 다이오드를 형성할 수 있어, PN 다이오드의 임계전압을 높일 수 있다.
따라서, 본 발명은 PN 다이오드들 간의 IBJT를 감소시키고, PN 다이오드의 임계전압을 높일 수 있으므로, 상변화 기억 소자의 센싱 마진을 높일 수 있다.
Claims (18)
- 불순물 영역이 형성된 액티브 영역을 포함하는 실리콘기판의 상기 액티브 영역 상에 PN 다이오드가 형성되는 상변화 기억 소자에 있어서,상기 불순물 영역은 폴리실리콘막으로 형성되며, 상기 PN 다이오드는 N형 폴리실리콘막과 P형 폴리실리콘막의 적층 패턴으로 형성된 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 폴리실리콘막은 N형 폴리실리콘막인 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 폴리실리콘막은 100∼1000Å 두께로 형성된 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 PN 다이오드의 N형 폴리실리콘막은 상기 폴리실리콘막 보다 낮은 농도를 갖는 것을 특징으로 하는 상변화 기억 소자.
- 제 2 항에 있어서,상기 PN 다이오드의 P형 폴리실리콘막은 상기 불순물 영역의 N형 폴리실리콘막 보다 높은 농도를 갖는 것을 특징으로 하는 상변화 기억 소자.
- 바 타입의 액티브 영역을 포함하는 실리콘기판의 액티브 영역 상에 차례로 적층된 산화막과 불순물 영역을 갖는 폴리실리콘막;상기 불순물 영역을 갖는 폴리실리콘막 상에 N형 폴리실리콘막과 P형 폴리실리콘막의 적층 패턴으로 형성된 PN 다이오드;상기 PN 다이오드와 콘택되는 히터; 및상기 히터 상에 형성된 상변화막과 상부전극의 적층패턴;을 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 6 항에 있어서,상기 불순물 영역을 갖는 폴리실리콘막은 N형 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 상변화 기억 소자.
- 제 6 항에 있어서,상기 불순물 영역을 갖는 폴리실리콘막은 100∼1000Å 두께로 형성된 것을 특징으로 하는 상변화 기억 소자.
- 제 6 항에 있어서,상기 PN 다이오드의 N형 폴리실리콘막은 상기 불순물 영역을 갖는 폴리실리콘막 보다 낮은 농도를 갖는 것을 특징으로 하는 상변화 기억 소자.
- 제 6 항에 있어서,상기 PN 다이오드의 P형 폴리실리콘막은 상기 N형 폴리실리콘막 보다 높은 농도를 갖는 것을 특징으로 하는 상변화 기억 소자.
- 제 6 항에 있어서,상기 PN 다이오드 상에 금속-살리사이드막이 더 형성된 것을 특징으로 하는 상변화 기억 소자.
- 바 타입의 액티브 영역을 포함하는 실리콘기판의 상기 액티브 영역 상에 산화막과 불순물 영역을 갖는 폴리실리콘막을 차례로 적층하는 단계;상기 불순물 영역을 갖는 폴리실리콘막 상에 N형 폴리실리콘막과 P형 폴리실리콘막의 적층 패턴으로 구성된 수 개의 PN 다이오드를 형성하는 단계:상기 PN 다이오드 간을 절연시키도록 상기 불순물 영역을 갖는 폴리실리콘막 상에 층간절연막을 형성하는 단계;상기 층간절연막을 포함한 PN 다이오드 상에 상기 PN 다이오드를 노출시키는 콘택홀이 구비된 질화막을 형성하는 단계;상기 콘택홀 내에 콘택플러그를 형성하는 단계; 및상기 콘택플러그 상에 상변화막과 상부전극의 적층패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 12 항에 있어서,상기 불순물 영역을 갖는 폴리실리콘막은 N형 폴리실리콘막인 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 13 항에 있어서,상기 불순물 영역을 갖는 폴리실리콘막은 100∼1000Å 두께를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 13 항에 있어서,상기 PN 다이오드의 N형 폴리실리콘막은 상기 불순물 영역을 갖는 폴리실리콘막 보다 낮은 농도를 갖는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 13 항에 있어서,상기 PN 다이오드의 P형 폴리실리콘막은 상기 불순물 영역의 N형 폴리실리콘막 보다 높은 농도를 갖는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 13 항에 있어서,상기 층간절연막을 형성하는 단계 후, 상기 콘택홀이 구비된 질화막을 형성하는 단계 전, 상기 PN 다이오드 상에 금속-살리사이드막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 13 항에 있어서,상기 콘택플러그는 TiAl막, TiW막 및 TiN막 중에서 어느 하나의 막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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| KR1020070072743A KR101026480B1 (ko) | 2007-07-20 | 2007-07-20 | 상변화 기억 소자 및 그 제조방법 |
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| KR20080100053A (ko) * | 2007-05-11 | 2008-11-14 | 주식회사 하이닉스반도체 | 피엔 다이오드를 이용한 상변화 기억 소자의 제조방법 |
| KR20090003709A (ko) * | 2007-07-03 | 2009-01-12 | 주식회사 하이닉스반도체 | 피엔 다이오드를 이용한 상변화 기억 소자 및 그 제조방법 |
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Patent Citations (3)
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