KR101077157B1 - 상변화 기억 소자의 제조방법 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

상변화 기억 소자의 제조방법 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 홀 내에 도전패턴을 형성하는 방법을 포함하는 반도체 소자의 제조방법에 있어서, 실리콘기판 상에 실리콘질화막과 실리콘산화막을 적층으로 형성하는 단계와, 상기 실리콘산화막과 실리콘질화막을 식각하여 실리콘기판의 표면 부분을 노출시키는 홀을 형성하는 단계와, 상기 홀이 형성된 실리콘기판에 라디칼 산화 공정을 수행하여 상기 식각된 실리콘질화막의 표면 부분을 실리콘산화막으로 변질시키는 단계 및 상기 라디칼 산화 공정이 수행된 실리콘기판에 SEG 공정을 수행하는 단계를 포함한다.

Description

상변화 기억 소자의 제조방법 및 이를 이용한 반도체 소자의 제조방법{Method of manufacturing PCRAM device and method of manufacturing semiconductor device using the same}
본 발명은 상변화 기억 소자의 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, SEG 공정시 실리콘층을 안정적인 결정 구조로 성장시킬 수 있는 상변화 기억 소자의 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory; RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory: ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화가 가능하며, 구조의 단순함을 갖는 상변화 기억 소자(Phase Change RAM: PCRAM)에 대한 연구가 진행되고 있다.
상기 상변화 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해 상기 전극들 사이에 개재된 상변화막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
통상, 상변화 기억 소자는 엔모스(NMOS) 트랜지스터, 바이폴라 정션(Bipolar Junction) 트랜지스터 및 수직형(vertical type) PN 다이오드를 스위칭 소자로 적용하고 있다. 그 중, 상기 수직형 PN 다이오드는 프로그래밍 전류를 낮출 수 있을 뿐만 아니라 셀 크기를 작게 할 수 있어서 가장 많이 사용되고 있다.
일반적으로, 종래의 수직형 PN 다이오드는 고온의 선택적 에피택셜 성장(Selective Epitaxial Growth, 이하 'SEG'라 칭함) 공정과 이온주입 공정을 통하여 형성된다.
구체적으로, 종래 수직형 PN 다이오드의 형성방법은, SEG 공정을 통해 홀 내에 N형 실리콘층을 형성한 후, 상기 N형 실리콘층에 불순물 이온주입을 수행해서 상기 N형 실리콘층의 상부면을 P형 실리콘층으로 변형시키는 방법으로 수행된다.
그런데, 종래의 수직형 PN 다이오드의 형성방법 중에서, N형 실리콘층을 형성하기 위한 SEG 공정시 실리콘의 성장 속도가 실리콘산화막 부분에서는 빠르게 진행되고, 실리콘질화막 부분에서는 느리게 진행되는 특성에 의하여, 홀 내에 N형 실리콘층을 안정적으로 형성하기기가 어렵다.
구체적으로, 수직형 PN 다이오드들을 절연시키기 위한 실리콘질화막과 실리콘산화막이 적층으로 형성된 실리콘기판에 SEG 공정을 수행하는 경우, 실리콘산화막 부분은 비결정성을 가지고 있어서 실리콘의 성장에 영향을 주지 않지만, 실리콘질화막 부분은 결정성을 가지고 있기 때문에 실리콘질화막과 접촉하는 부분에서는 결정 구조가 변하게 된다.
이처럼, SEG 공정시 실리콘 성장의 결정 구조의 변화는 실리콘층의 결정 구조에 영향을 주게 되면서 안정적인 수직형 PN 다이오드의 형성을 어렵게 한다.
본 발명은 SEG 공정시 안정적인 결정 구조를 갖는 실리콘층을 형성할 수 있는 상변화 기억 소자의 제조방법 및 이를 이용한 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
홀 내에 도전패턴을 형성하는 방법을 포함하는 반도체 소자의 제조방법에 있어서, 실리콘기판 상에 실리콘질화막과 실리콘산화막을 적층으로 형성하는 단계; 상기 실리콘산화막과 실리콘질화막을 식각하여 실리콘기판의 표면 부분을 노출시키는 홀을 형성하는 단계; 상기 홀이 형성된 실리콘기판에 라디칼 산화 공정을 수행하여 상기 식각된 실리콘질화막의 표면 부분을 실리콘산화막으로 변질시키고 주지된 공정에 의해 실리콘 기판에 형성된 실리콘 산화막을 식각하는 단계; 및 상기 실리콘 산화막이 식각된 실리콘기판에 SEG 공정을 수행하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 라디칼 산화 공정은 H2:O2 가스를 1:40∼1:60 비율로 하여 수행하는 것을 특징으로 한다.
상기 라디칼 산화 공정은 0.3∼1.5Torr 압력 및 600∼800℃ 온도에서 수행하는 것을 특징으로 한다.
상기 변질된 실리콘산화막은 10∼50Å 두께를 갖는 것을 특징으로 한다.
또한, 본 발명은, 실리콘기판 상에 실리콘질화막과 실리콘산화막을 적층으로 형성하는 단계; 상기 실리콘산화막과 실리콘질화막을 식각하여 실리콘기판의 표면 부분을 노출시키는 홀을 형성하는 단계; 상기 홀이 형성된 실리콘기판에 라디칼 산화 공정을 수행하여 상기 식각된 실리콘질화막의 표면 부분을 실리콘산화막으로 변질시키는 단계; 상기 홀 내에 N형 실리콘층을 형성하는 단계; 및 상기 N형 실리콘층에 P형 불순물 이온주입을 수행하여 상기 홀 내에 수직형 PN 다이오드를 형성하는 단계;를 포함하는 상변화 기억 소자의 제조방법을 제공한다.
여기서, 상기 실리콘기판 상에 실리콘질화막과 실리콘산화막을 적층으로 형성하는 단계 전, 상기 실리콘기판 상에 버퍼산화막을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 라디칼 산화 공정은 H2:O2 가스를 1:40∼1:60 비율로 하여 수행하는 것을 특징으로 한다.
상기 라디칼 산화 공정은 0.3∼1.5Torr 압력 및 600∼800℃ 온도에서 수행하는 것을 특징으로 한다.
상기 변질된 실리콘산화막은 10∼50Å 두께를 갖는 것을 특징으로 한다.
상기 N형 실리콘층을 형성하는 단계는, SEG 공정으로 수행하는 것을 특징으로 한다.
본 발명은 실리콘기판에 H2와O2 의 혼합 가스를 사용한 라디칼 산화 공정을 수행하여 실리콘질화막으로 구성된 홀의 측면 부분을 실리콘산화막으로 변질시킨다.
따라서, 본 발명은 SEG 공정시 변질된 실리콘산화막에 의하여 실리콘질화막이 실리콘 성장에 영향을 주지 못하게 되어, 이로 인해, 안정적인 결정 구조를 갖는 실리콘층을 형성할 수 있고, 그래서, 신뢰성 있는 다이오드를 얻을 수 있다.
본 발명은, 실리콘기판에 라디칼 산화(radical oxidation) 공정을 수행하여 홀의 측면 부분, 바람직하게는, 실리콘질화막으로 구성된 홀의 측면 표면 부분을 실리콘산화막으로 변질시키고 주지된 공정에 의해 실리콘 기판에 형성된 실리콘 산화막을 식각한 후, SEG 공정을 수행하여 홀 내에 도전패턴을 형성한다.
상기의 방법에 의하면, 홀 내에 도전패턴을 형성하기 위한 SEG 공정시 변질된 실리콘산화막에 의하여 실리콘질화막 부분이 실리콘 성장에 영향을 주지 않도록 배제할 수 있어서 안정적인 결정 구조를 갖는 실리콘층의 성장이 가능한다.
따라서, 본 발명은 신뢰성 있는 도전패턴, 바람직하게는, 신뢰성 있는 다이오드를 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하도록 한다.
도 1a를 참조하면, 실리콘기판(100) 상에 실리콘질화막(110)과 실리콘산화막(120)을 적층으로 증착한 후, 상기 실리콘산화막(120)과 실리콘질화막(110)을 식각하여 실리콘기판(100)의 표면 부분을 노출시키는 홀(130)을 형성한다.
도시하지는 않았으나, 상기 실리콘기판(100) 상에 실리콘질화막(120)을 형성하기 전에 상기 실리콘기판(100) 상에 실리콘기판과 실리콘질화막 간의 스트레스를 방지하기 위하여 박막의 산화막을 형성할 수 있다.
도 1b를 참조하면, 상기 홀(130)이 형성된 실리콘기판(100)에 라디칼 산화 공정을 수행하여 상기 식각된 실리콘질화막의 표면 부분을 실리콘산화막(140)으로 변질시킨다.
본 실시예에서, 상기 라디칼 산화 공정은 0.3∼1.5Torr 압력 및 600∼800℃ 온도에서 H2:O2 가스를 1:40∼1:60 비율로 하여 수행한다.
여기서, 상기 라디칼 산화 공정시 산소(O2 ) 가스와 실리콘질화막 내의 실리콘(Si) 부분이 반응하게 되면서 실리콘질화막의 표면 부분이 실리콘산화막(140)으로 변질된다. 상기 변질된 실리콘산화막(140)은 10∼50Å 두께를 갖는다.
도 1c를 참조하면, 상기 라디칼 산화 공정이 수행되어 실리콘 산화막이 형성된 실리콘기판을 주지된 공정에 의해 식각한 후, SEG 공정을 수행하여 상기 홀(130) 내에 실리콘층을 성장시키고, 이로써, 상기 홀 내에 도전패턴(150)을 형성한다.
여기서, 상기 SEG 공정시 상기 라디칼 산화 공정에 의해 형성된 실리콘산화막(140)에 의해 실리콘질화막(110) 부분이 실리콘 성장에 영향을 주지 않게 되어 안정적인 결정 구조를 갖는 실리콘층을 형성할 수 있고, 그래서, 신뢰성 있는 도전패턴을 얻을 수 있다.
본 발명의 실시예에서, 상기 도전패턴은 반도체 소자에서 사용되는 모든 도전패턴으로 이해될 수 있으며, 예를 들면, 랜딩플러그콘택이 될 수 있다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 일실시예에 따른 반도체 소자를 제조한다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하도록 한다.
도 2a를 참조하면, 상기 실리콘기판(200) 상에 스트레스를 방지하기 위하여 버퍼산화막(201)을 증착한 후, 상기 버퍼산화막(201) 상에 실리콘질화막(210)과 실 리콘산화막(220)을 적층으로 증착한다. 그런다음, 상기 실리콘산화막(220)과 실리콘질화막(210)을 식각하여 실리콘기판(200)의 표면 부분을 노출시키는 홀(230)을 형성한다.
도 2b를 참조하면, 상기 홀(230)이 형성된 실리콘기판(200)에 라디칼 산화 공정을 수행하여 상기 식각된 실리콘질화막의 표면 부분을 실리콘산화막(240)으로 변질시킨다.
본 실시예에서, 상기 라디칼 산화 공정은 0.3∼1.5Torr 압력 및 600∼800℃ 온도에서 H2:O2 가스를 1:40∼1:60 비율로 하여 수행한다.
여기서, 상기 라디칼 산화 공정시 O2 가스와 실리콘질화막 내의 Si 부분이 반응하게 되면서 실리콘질화막(210)의 표면 부분이 실리콘산화막(240)으로 변질된다. 상기 변질된 실리콘산화막(240)은 10∼50Å 두께를 갖는다.
도 2c를 참조하면, 상기 라디칼 산화 공정이 수행되어 실리콘 산화막이 형성된 실리콘기판을 주지된 공정에 의해 식각한 후, SEG 공정을 수행하여 상기 홀 내에 실리콘층을 성장시키고, 이로써, 상기 홀(230) 내에 N형 실리콘막(250)을 형성한다.
여기서, 상기 SEG 공정시 상기 라디칼 산화 공정에 의해 형성된 실리콘산화막(240)에 의해 실리콘질화막(210) 부분이 실리콘 성장에 영향을 주지 않게 되어 안정적인 결정 구조를 갖는 실리콘층을 형성할 수 있다.
도 2d를 참조하면, 상기 N형 실리콘막(250)이 형성된 실리콘기판에 P형 불순물 이온주입을 수행해서 상기 N형 실리콘막(250)의 상단 부분을 P형 실리콘막(260) 으로 변형시키고, 이로써, 상기 홀(230) 내에 수직형 PN 다이오드(270)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 다른 실시예에 따른 상변화 기억 소자를 제조한다.
전술한 바와 같이, 본 발명은 홀이 형성된 실리콘기판에 라디칼 산화 공정을 수행하여 SEG 공정시 실리콘층의 결정 구조에 영향을 주는 실리콘질화막 부분을 실리콘산화막으로 변질시킴으로써, SEG 공정시 안정적인 결정 구조를 갖는 실리콘층을 형성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100,200: 실리콘기판 110,210: 실리콘질화막
120,220: 실리콘산화막 130,230: 홀
140,240: 변질된 실리콘산화막 150: 도전패턴
201: 버퍼산화막 250: N형 실리콘막
260: P형 실리콘막 270: 수직형 PN 다이오드

Claims (10)

  1. 홀 내에 도전패턴을 형성하는 방법을 포함하는 반도체 소자의 제조방법에 있어서,
    실리콘기판 상에 실리콘질화막과 실리콘산화막을 적층으로 형성하는 단계;
    상기 실리콘산화막과 실리콘질화막을 식각하여 실리콘기판의 표면 부분을 노출시키는 홀을 형성하는 단계;
    상기 홀이 형성된 실리콘기판에 라디칼 산화 공정을 수행하여 상기 식각된 실리콘질화막의 표면 부분을 실리콘산화막으로 변질시키는 단계; 및
    상기 라디칼 산화 공정이 수행된 실리콘기판에 SEG 공정을 수행하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 라디칼 산화 공정은 H2:O2 가스를 1:40∼1:60 비율로 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 라디칼 산화 공정은 0.3∼1.5Torr 압력 및 600∼800℃ 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 변질된 실리콘산화막은 10∼50Å 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 실리콘기판 상에 실리콘질화막과 실리콘산화막을 적층으로 형성하는 단계;
    상기 실리콘산화막과 실리콘질화막을 식각하여 실리콘기판의 표면 부분을 노출시키는 홀을 형성하는 단계;
    상기 홀이 형성된 실리콘기판에 라디칼 산화 공정을 수행하여 상기 식각된 실리콘질화막의 표면 부분을 실리콘산화막으로 변질시키는 단계;
    상기 홀 내에 N형 실리콘층을 형성하는 단계; 및
    상기 N형 실리콘층에 P형 불순물 이온주입을 수행하여 상기 홀 내에 수직형 PN 다이오드를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 실리콘기판 상에 실리콘질화막과 실리콘산화막을 적층으로 형성하는 단계 전, 상기 실리콘기판 상에 버퍼산화막을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    상기 라디칼 산화 공정은 H2:O2 가스를 1:40∼1:60 비율로 하여 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 라디칼 산화 공정은 0.3∼1.5Torr 압력 및 600∼800℃ 온도에서 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 변질된 실리콘산화막은 10∼50Å 두께를 갖는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 N형 실리콘층을 형성하는 단계는, SEG 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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