KR101006527B1 - 상변화 기억 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 셀 지역에서 셀 스위칭 소자인 수직 PN 다이오드로 인가되는 전류의 감소를 방지한 상변화 기억 소자 및 그의 제조방법를 개시한다. 개시된 본 발명에 따른 상변화 기억 소자는, 제1도전형 웰을 구비한 반도체 기판; 상기 제1도전형 웰을 구비한 반도체 기판에 활성영역을 한정하도록 형성된 소자분리막; 상기 활성영역의 표면 내에 형성된 제2도전형 고농도 영역; 상기 제2도전형 고농도 영역 아래에 상기 제2도전형 고농도 영역을 상기 제1도전형 웰과 절연시키도록 형성된 절연 패턴; 및 상기 제1도전형 웰과 절연된 제2도전형 고농도 영역 상에 형성된 다수의 수직 다이오드;를 포함한다.

Description

상변화 기억 소자 및 그의 제조방법{Phase change memory device and method for manufacturing the same}
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 셀 지역에서 셀 스위칭 소자인 수직 PN 다이오드로 인가되는 전류의 감소를 방지한 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램 및 에스램을 들 수 있으며, 상기 비휘발성의 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬 메모리를 들 수 있다.
그런데, 상기 디램은 우수한 메모리 소자임에도 불구하고 높은 전하 저장 능력이 요구되는 것과 관련해서 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 상기 플래쉬 메모리 또한 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되어 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 메모리 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 메모리 소자를 개발하기 위한 많은 연구들이 진행되고 있다. 그 한 예로서, 최근 상변화 기억 소자가 제안되었다. 상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름에 따라 상기 전극들 사이에 개재된 상변화막이 결정질 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 상기 결정질 상태의 상변화막과 비정질 상태의 상변화막간 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.
이와 같은 상변화 기억 소자의 개발시 고려되어야 할 중요한 사항 중의 하나는 프로그래밍 전류를 낮추는 것이다. 이에 따라, 최근의 상변화 기억 소자는 셀 스위칭 소자로서 NMOS 트랜지스터 대신에 전류 흐름이 높은 수직 PN 다이오드를 이용하고 있다. 상기 수직 PN 다이오드는 전류 흐름이 높을 뿐만 아니라 셀 크기를 작게 할 수 있기 때문에 고집적 상변화 기억 소자 구현을 가능하게 할 수 있다.
그러나, 수직 PN 다이오드를 적용한 종래의 상변화 기억 소자는 원치않게 수직 PN 다이오드와 p-웰 사이에서 기생 PNP 바이폴라 접합 트랜지스터가 형성되어, 전류가 상변화막으로 모두 전달되지 못하고 웰로 빠져나가는 문제가 발생되고 있다.
자세하게, 도 1은 셀 스위칭 소자로서 수직 PN 다이오드가 적용된 종래의 상변화 기억 소자를 도시한 모식도로서, 도시된 바와 같이, 비트라인(130)으로부터 수직 PN 다이오드(110)에 고 전압(High voltage)이 인가되고, 반면, 워드라인(132)을 통해 상기 수직 PN 다이오드(110)에 인가된 전압에 비해 낮은 저 전압(Low voltage)이 인가되는 경우, 상기 저 전압 단으로부터 고 전압 단인 상변화막(114)으로 전자(electron)가 흐르게 되며, 이렇게 흘러간 전자에 의해 상변화막(114)의 온도 변화가 일어남으로써 상기 상변화막(114)의 상변화가 일어나게 된다.
그런데, 수직 PN 다이오드(110)와 p-웰(102) 사이에서 원치 않는 기생 PNP 바이폴라 트랜지스터가 형성되는 바, 상기 저 전압 단으로부터 나온 전자는 상기 수직 PN 다이오드(110)로 전부 흐르지 못하고 p-웰(102)로도 흐르게 된다. 이에 따라, 종래의 상변화 기억 소자는 그 구동시 전류 효율이 떨어지게 된다.
도 1에서, 미설명된 도면부호 100은 반도체 기판을, 106은 웰 픽-업(Well pick-up)을, 그리고, 134는 상기 웰 픽-업과 연결된 콘택플러그를 포함한 금속배선을 각각 나타낸다.
도 2는 종래 상변화 기억 소자의 전류 손실을 설명하기 위한 그래프이다. 여기서, a는 p-웰의 바이어스를 0V로 접지시킨 경우에 상변화막으로 흐르는 전류를 나타내고, b는 p-웰쪽으로 전류가 흐르지 못하도록 플로팅시킨 경우에 상변화막으로 흐르는 전류를 나타낸다.
도시된 바와 같이, p-웰의 바이어스를 0V로 접지시킨 경우와 p-웰을 플로팅시킨 경우간 전류의 차가 보이며, 이 차이 만큼이 p-웰로 빠져나간 전류 량에 해당됨을 알 수 있다.
그러므로, 셀 스위칭 소자로서 수직 PN 다이오드를 적용한 상변화 기억 소자의 경우, 동작 전류의 효율을 높이기 위해서는 p-웰로 흘러가는 전류를 차단시킬 필요가 있다.
본 발명은 셀 지역에서 p-웰로 빠져나가는 전류를 차단시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 셀 지역에서 동작 전류가 모두 셀 스위칭 소자인 수직 PN 다이오드로만 흐르도록 함으로써 다이오드 전류 감소를 방지한 상변화 기억 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명은 동작 특성을 향상시킨 상변화 기억 소자 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명에 따른 상변화 기억 소자는, 제1도전형 웰을 구비한 반도체 기판; 상기 제1도전형 웰을 구비한 반도체 기판에 활성영역을 한정하도록 형성된 소자분리막; 상기 활성영역의 표면 내에 형성된 제2도전형 고농도 영역; 상기 제2도전형 고농도 영역 아래에 상기 제2도전형 고농도 영역을 상기 제1도전형 웰과 절연시키도록 형성된 절연 패턴; 및 상기 제1도전형 웰과 절연된 제2도전형 고농도 영역 상에 형성된 다수의 수직 다이오드;를 포함한다.
상기 제1도전형은 P형이고, 상기 제2도전형은 N형이다.
상기 활성영역은 바 타입이다.
상기 바 타입의 활성영역은, 제1방향으로 연장하고, 상기 제1방향과 수직하는 제2방향을 따라 다수개가 이격 배치된다.
상기 절연 패턴은 산화막 및 질화막 중 적어도 어느 하나 이상의 막으로 이루어진다.
상기 수직 다이오드는 제2도전형 영역과 제1도전형 영역이 패턴 형태로 적층된 구조를 갖는다.
또한, 본 발명에 따른 상변화 기억 소자는, 상기 수직 다이오드 상에 적층된 하부전극, 상변화막 및 상부전극을 더 포함한다
상기 하부전극은 도트 패턴으로 이루어진다.
상기 상변화막 및 상부전극은 라인 타입의 적층 패턴으로 이루어진다.
본 발명에 따른 상변화 기억 소자는, 셀 지역 및 페리 지역으로 구획되며, 상기 지역들이 공유하는 제1도전형 웰을 구비한 반도체 기판; 상기 제1도전형 웰을 구비한 반도체 기판의 각 지역 및 상기 지역들 사이에 다수의 활성영역을 한정하도록 형성된 소자분리막; 상기 셀 지역의 각 활성역역 표면 내에 형성된 제2도전형 고농도 영역; 상기 셀 지역의 제2도전형 고농도 영역 아래에 각각 상기 제2도전형 고농도 영역을 상기 제1도전형 웰과 절연시키도록 형성된 절연 패턴; 상기 제1도전형 웰과 절연된 각 제2도전형 고농도 영역 상에 각각 형성된 다수의 수직 다이오드; 및 상기 각 수직 다이오드 상에 각각 적층된 하부전극, 상변화막 및 상부전극;를 포함한다.
상기 제1도전형은 P형이고, 상기 제2도전형은 N형이다.
상기 활성영역은 바 타입이며, 상기 바 타입의 활성영역은, 제1방향으로 연장하고, 상기 제1방향과 수직하는 제2방향을 따라 다수개가 이격 배치된다.
상기 절연 패턴은 산화막 및 질화막 중 적어도 어느 하나 이상의 막으로 이루어진다.
상기 수직 다이오드는 제2도전형 영역과 제1도전형 영역이 패턴 형태로 적층된 구조를 갖는다.
상기 하부전극은 도트 패턴으로 이루어진다.
상기 상변화막 및 상부전극은 라인 타입의 적층 패턴으로 이루어진다.
다른 견지에서, 본 발명에 따른 상변화 기억 소자의 제조방법은, 제1도전형 웰을 구비한 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 활성영역의 표면 내에 제2도전형 고농도 영역을 형성하는 단계; 상기 제2도전형 고농도 영역 아래에 상기 제2도전형 고농도 영역을 상기 제1도전형 웰과 절연시키는 절연 패턴을 형성하는 단계; 및 상기 제1도전형 웰과 절연된 제2도전형 고농도 영역 상에 다수의 수직 다이오드를 형성하는 단계;를 포함한다.
상기 제1도전형은 P형으로 형성하고, 상기 제2도전형은 N형으로 형성한다.
상기 활성영역은 바 타입으로 형성한다.
상기 바 타입의 활성영역은, 제1방향으로 연장하고, 상기 제1방향과 수직하는 제2방향을 따라 다수개가 이격 배치되게 형성한다.
상기 절연 패턴은 산화막 및 질화막 중 적어도 어느 하나 이상의 막으로 형성한다.
상기 수직 다이오드는 제2도전형 영역과 제1도전형 영역이 패턴 형태로 적층된 구조로 형성한다.
또한, 본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 다수의 수직 다이오드를 형성하는 단계 후, 상기 각 수직 다이오드 상에 각각 하부전극, 상변화막 및 상부전극을 적층하는 단계를 더 포함한다.
상기 하부전극은 도트 패턴으로 형성한다.
상기 상변화막 및 상부전극은 라인 타입의 적층 패턴으로 형성한다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 제1도전형 웰을 구비한 반도체 기판 상에 SiGe층을 형성하는 단계; 상기 SiGe층 상에 Si층을 형성하는 단계; 상기 Si층 및 SiGe층을 1차 식각하여 반도체 기판의 활성영역 예정 지역들 사이 부분에 다수의 홀 패턴을 형성하는 단계; 상기 각 홀 패턴에 의해 노출된 SiGe층 부분을 습식식각으로 제거하는 단계; 상기 SiGe층이 부분 제거된 반도체 기판의 결과물을 산화시켜 상기 Si층 표면과 홀 패턴의 표면 및 상기 SiGe층이 제거된 부분에 제1산화막을 형성하는 단계; 상기 1차 식각된 Si층 및 SiGe층과 반도체 기판을 식각하여 활성영역 예정 지역들 사이에 트렌치를 형성하는 단계; 상기 트렌치에 의해 노출된 잔류하는 SiGe층을 습식식각으로 제거하는 단계; 상기 SiGe층이 제거된 반도체 기판의 결과물을 산화시켜 트렌치 표면에 제2산화막을 형성함과 아울러 상기 SiGe층이 제거된 부분에 제1 및 제2 산화막 중 적어도 어느 하나 이상으로 이루어지고 Si층을 제1도전형 웰과 절연시키는 절연 패턴을 형성하는 단계; 상기 트렌치 내에 절연막을 매립시켜 활성영역들을 한정하는 소자분리막을 형성하는 단계; 상기 Si층으로 이루어진 활성영역에 제2도전형 고농도 영역을 형성하는 단계; 및 상기 제2도전형 고농도 영역 상에 다수의 수직 다이오드를 형성하는 단계;를 포함한다.
상기 제1도전형은 P형으로 형성하고, 상기 제2도전형은 N형으로 형성한다.
상기 활성영역은 바 타입으로 형성한다.
상기 바 타입의 활성영역은, 제1방향으로 연장하고, 상기 제1방향과 수직하는 제2방향을 따라 다수개가 이격 배치되게 형성한다.
상기 SiGe층은 50∼200Å 두께로 형성한다.
상기 Si층은 400∼500Å 두께로 형성한다.
상기 수직 다이오드는 제2도전형 영역과 제1도전형 영역이 패턴 형태로 적층된 구조로 형성한다.
또한, 본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 다수의 수직 다이오드를 형성하는 단계 후, 상기 각 수직 다이오드 상에 각각 하부전극, 상변화막 및 상부전극을 적층하는 단계를 더 포함한다.
상기 하부전극은 도트 패턴으로 형성한다.
상기 상변화막 및 상부전극은 라인 타입의 적층 패턴으로 형성한다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 셀 지역 및 페리 지역으로 구획되며, 상기 지역들을 공유하는 제1도전형 웰을 구비한 반도체 기판 상에 SiGe층을 형성하는 단계; 상기 반도체 기판의 페리 지역 상에 형성된 SiGe층 부분을 제거하는 단계; 상기 셀 지역의 SiGe층을 포함한 반도체 기판 상에 Si층을 형성하는 단계; 상기 Si층 및 SiGe층을 1차 식각하여 상기 반도체 기판의 셀 지역에서의 활성영역 예정 지역들 사이 부분에 다수의 홀 패턴을 형성하는 단계; 상기 홀 패턴들에 의해 노출된 SiGe층 부분을 습식식각으로 제거하는 단계; 상기 SiGe층이 부분 제거된 반도체 기판의 결과물을 산화시켜 상기 Si층 표면과 홀 패턴의 표면 및 상기 SiGe층이 제거된 부분에 제1산화막을 형성하는 단계; 상기 1차 식각된 Si층 및 SiGe층과 반도체 기판을 식각하여 셀 지역 및 페리 지역에서의 활성영역 예정 지역들 사이에 트렌치를 형성하는 단계; 상기 트렌치에 의해 노출된 상기 셀 지역에 잔류하는 SiGe층을 습식식각으로 제거하는 단계; 상기 잔류하는 SiGe층이 제거된 반도체 기판의 결과물을 산화시켜 트렌치 표면에 제2산화막을 형성함과 아울러 상기 셀 지역의 SiGe층이 제거된 부분에 제1 및 제2 산화막 중 적어도 어느 하나 이상으로 이루어지고 상기 셀 지역 활성영역 예정 지역의 Si층 부분을 제1도전형 웰과 절연시키는 절연 패턴을 형성하는 단계; 상기 트렌치 내에 절연막을 매립시켜 셀 지역 및 페리 지역에서의 각 활성영역들을 한정하는 소자분리막을 형성하는 단계; 상기 절연 패턴에 의해 제1도전형 웰과 절연된 셀 지역에서의 상기 Si층으로 이루어진 활성영역에 제2도전형 고농도 영역을 형성하는 단계; 및 상기 셀 지역의 제2도전형 고농도 영역 상에 다수의 수직 다이오드를 형성하는 단계;를 포함한다.
상기 제1도전형은 P형으로 형성하고, 상기 제2도전형은 N형으로 형성한다.
상기 활성영역은 바 타입으로 형성한다.
상기 바 타입의 활성영역은, 제1방향으로 연장하고, 상기 제1방향과 수직하는 제2방향을 따라 다수개가 이격 배치되게 형성한다.
상기 SiGe층은 50∼200Å 두께로 형성한다.
상기 Si층은 400∼500Å 두께로 형성한다.
상기 수직 다이오드는 제2도전형 영역과 제1도전형 영역이 패턴 형태로 적층된 구조로 형성한다.
또한, 본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 다수의 수직 다이오드를 형성하는 단계 후, 상기 셀 지역의 각 수직 다이오드 상에 각각 하부전극, 상변화막 및 상부전극을 차례로 형성하는 단계를 더 포함한다.
상기 하부전극은 도트 패턴으로 형성한다.
상기 상변화막 및 상부전극은 라인 타입의 적층 패턴으로 형성한다.
본 발명은 셀 지역의 N+ 베이스 영역 아래에 절연 패턴을 형성하여 셀 스위칭 소자인 수직 PN 다이오드와 p-웰과 절연시켜 준다.
따라서, 본 발명은 상기 p-웰로 빠져나가는 전류를 차단할 수 있으며, 이에 따라, 상기 수직 PN 다이오드로만 전류가 흐르도록 함으로써 구동 전류 감소를 방지할 수 있고, 그래서, 상변화 기억 소자의 동작 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3은 본 발명에 따른 상변화 기억 소자의 셀 지역을 설명하기 위한 모식도이다.
도시된 바와 같이, 반도체 기판(400)은 제1도전형 웰, 즉, p-웰(402)을 구비하고 있으며, 상기 p-웰(402)을 구비한 반도체 기판(400)에는 활성영역을 한정하도록 소자분리막(403)이 형성되어 있다.
여기서, 자세하게 도시되지 않았지만, 상기 반도체 기판(400)은 셀 지역 및 페리 지역으로 구획되어 있으며, 상기 p-웰(402)은 상기 지역들이 공유되도록 형성되어 있다. 상기 소자분리막(403)은 상기 p-웰 웰(402)을 구비한 반도체 기판(400)의 각 지역 및 상기 지역들 사이에 활성영역을 한정하도록 형성되어 있다. 상기 활성영역은 제1방향으로 연장하고, 상기 제1방향과 수직하는 제2방향을 따라 다수개가 이격 배치되는 바 타입으로 한정되어 있다.
계속해서, 상기 반도체 기판(400)의 활성영역(402) 표면 내에 제2도전형 고농도 영역, 즉, N+ 베이스 영역(404)이 형성되어 있다. 상기 N+ 베이스 영역(404) 아래에 상기 N+ 베이스 영역(404)을 p-웰(402)과 절연시키는 절연 패턴(452)이 형성되어 있다. 상기 절연 패턴(452)은 산화막 및 질화막 중 적어도 어느 하나 이상의 막으로 이루어진다. 바람직하게, 상기 절연 패턴(452)은 산화막으로 이루어진다.
상기 N+ 베이스 영역(404) 상에 스위칭 소자로서 수직 PN 다이오드(410)가 형성되어 있다. 상기 수직 PN 다이오드(410)는 N- 실리콘막과 P+ 실리콘막의 적층 구조로 이루어진다. 여기서, 상기 N- 실리콘막은 상기 N+ 베이스 영역(404)에 비해 낮은 저농도의 불순물 농도를 가지며, 상기 P+ 실리콘막은 상기 N+ 베이스 영역(404)과 유사한 고농도의 불순물 농도를 갖는다.
상기 수직 PN 다이오드(410) 상에 하부전극(412)과 상변화막(414) 및 상부전극(416)이 차례로 적층되어 있다. 여기서, 자세하게 도시되지 않았으나, 상기 하부전극(412)은 도트 패턴(dot pattern) 형태를 가지며, 상기 상변화막(414)과 상부전 극(416)은 상기 바 타입 활성영역의 연장 방향과 수직한 방향을 따라 연장하는 라인 타입의 적층 패턴으로 이루어진다.
도 3에서, 미설명된 도면부호 406은 웰 픽-업을, 430은 비트라인을, 432는 콘택플러그를 포함하는 워드라인을, 그리고, 434는 상기 웰 픽-업과 연결된 콘택플러그를 포함하는 금속배선을 각각 나타낸다.
한편, 도시하고 설명하지 않았지만, 반도체 기판의 주변 지역은 종래와 동일하게 절연 패턴의 형성없이 p-웰의 표면에 활성영역이 한정되고, 상기 활성영역 상에 구동 트랜지스터가 형성된 구조를 갖는다.
이와 같은 본 발명에 따른 상변화 기억 소자는, 셀 스위칭 소자가 형성되는 반도체 기판의 셀 지역에 대하여 N+ 베이스 영역 아래에 절연 패턴을 형성하여 상기 N+ 베이스 영역을 p-웰과 절연시켜 줌으로써 셀 스위칭 소자인 수직 PN 다이오드와 p-웰 사이에 원치않는 기생 PNP 바이폴라 트랜지스터가 형성되는 것을 방지할 수 있다.
따라서, 본 발명의 상변화 기억 소자는 워드라인으로부터 수직 PN 다이오드로 흐르는 전류가 p-웰로 빠져나감이 없이 전부 흐르기 때문에 증가된 전류 량을 얻을 수 있으며, 이에 따라, 종래의 그것과 비교해서 향상된 동작 특성을 갖게 된다.
도 4a 내지 도 4h, 도 5a 내지 도 5h 및 도 6a 내지 도 6h는 본 발명에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 도면들로서, 이를 설명하면 다음과 같다. 여기서, 도 4a 내지 도 4h는 공정별 평면도이고, 도 5a 내지 도 5h 및 도 6a 내지 도 6h는 각각 도 4a 내지 도 4h의 X-X' 및 Y-Y'선에 따른 공정별 단면도이다.
도 4a, 도 5a 및 도 6을 참조하면, 셀 지역 및 페리 지역으로 구획된 반도체 기판(400) 내에 상기 지역들이 공유하는 제1도전형 웰, 즉, p-웰(402)을 형성한 후, 상기 p-웰(402)이 형성된 반도체 기판(400) 상에 SiGe층(442)을 형성한다. 상기 SiGe층(442)은 50∼200Å 두께로 형성한다. 상기 SiGe층(442) 상에 셀 지역은 가리면서 주변 지역을 노출시키는 마스크 패턴(444)을 형성한 후, 식각마스크로서 상기 마스크 패턴(444)을 이용해서 상기 노출된 주변 지역의 SiGe층(442) 부분을 식각하여 제거한다.
도 4b, 도 5b 및 도 6b를 참조하면, 식각마스크로 사용된 마스크 패턴을 제거한다. 상기 셀 지역에 잔류되어 있는 SiGe층(442)을 포함한 반도체 기판(400)의 전 영역 상에 Si층(446)을 형성한다. 상기 Si층(446)은 접합영역이 형성될 수 있도록 하는 두께, 예컨데, 400∼500Å 두께로 형성한다. 아울러, 상기 Si층(446)은 그 표면이 평탄하도록 형성한다.
도 4c, 도 5c 및 도 6c를 참조하면, 상기 Si층(446) 및 SiGe층(442)을 1차 식각하여 상기 반도체 기판(400)의 셀 지역에서의 활성영역 예정 지역들(A/R) 사이 부분에 다수의 홀 패턴(H)을 형성한다. 여기서, 상기 1차 식각을 라인 타입이 아닌 홀 타입으로 식각하는 것은 상기 SiGe층(442)을 라인 타입으로 한번에 식각하면서 상기 SiGe층(442) 상에 있는 Si층(446)이 너무 길어서 주저 앉을 수 있기 때문이다.
도 4d, 도 5d 및 도 6d를 참조하면, 상기 홀 패턴(H)들에 의해 노출된 SiGe 층(442) 부분들, 즉, 상기 홀(H)들 주위에 있는 SiGe층(442) 부분들을 습식식각으로 제거하고, 이를 통해, p-웰(402)이 형성된 반도체 기판(400)과 Si층(446) 사이에 빈 공간(V)들을 형성한다.
도 4e, 도 5e 및 도 6e를 참조하면, 상기 SiGe층(442)이 부분적으로 제거되어 다수의 빈 공간(V)이 형성된 반도체 기 판(400)의 결과물에 대해 산화 공정을 진행해서 Si층(446)의 표면과 홀 패턴(H)의 표면 및 상기 빈 공간(V)에 제1산화막(448)을 형성한다. 여기서, 상기 제1산화막(448)에 의해 상기 SiGe층(442)이 제거된 부분에서의 Si층(446) 부분이 지지된다.
도 4f, 도 5f 및 도 6f를 참조하면, 상기 제1산화막과 Si층, SiGe층 및 반도체 기판을 식각하여 셀 지역 및 페리 지역에서의 활성영역 예정 지역들 사이에 트렌치(T)를 형성한다. 이때, 상기 1차 식각을 통해 Si층(446) 및 SiGe층(442)이 제거되어 홀 패턴이 형성되어 있던 부분은 재차 식각이 이루어지므로, 다른 부분 보다 깊게 식각된다.
도 4g, 도 5g 및 도 6g를 참조하면, 상기 트렌치(T)에 의해 노출된 나머지 SiGe층 부분을 습식식각으로 제거한다. 그런다음, 상기 SiGe층이 추가로 제거된 반도체 기판(400)의 결과물에 대해 재차 산화 공정을 진행해서 상기 트렌치(T) 표면에 제2산화막(450)을 형성함과 아울러 상기 셀 지역의 SiGe층이 제거된 부분에 제1산화막(448) 및 제2산화막(45) 중 적어도 어느 하나 이상으로 이루어지고 상기 셀 지역 활성영역 예정 지역의 Si층(446) 부분을 p-웰(402)웰과 절연시키는 절연 패턴(452)을 형성한다.
도 4h, 도 5h 및 도 6h를 참조하면, 상기 트렌치(T) 내에 절연막을 매립시킨 후, CMP 공정을 통해 평탄화를 진행해서 반도체 기판(400)의 셀 지역 및 페리 지역에서의 활성영역들을 한정하는 소자분리막(460)을 형성한다. 이때, 상기 소자분리막(460)을 형성하기 위한 CMP 공정에서 Si층(446) 상에 형성된 제1 및 제2 산화막 부분이 함께 제거되며, 이에 따라, 상기 Si층(446)의 표면이 노출된다. 상기 활성영역은 제1방향으로 연장하고, 상기 제1방향과 수직하는 제2방향을 따라 다수개가 이격 배치되는 바 타입으로 형성한다.
상기 셀 지역 및 주변 지역에서의 활성영역을 한정하는 소자분리막(460)이 형성된 반도체 기판(400)에 대해 상기 주변 지역을 마스킹한 상태에서, 셀 지역의 노출된 Si층(446)의 표면 내에 제2도전형 불순물, 즉, N형 불순물을 고농도로 이온주입해서 절연 패턴(452)과 접하도록 N+ 베이스 영역(404)을 형성한다. 이때, 상기 N+ 베이스 영역(404)과 p-웰(402)은 상기 절연 패턴(452)에 의해 절연된다.
상기 주변 지역을 마스킹한 물질을 제거한 후, 셀 지역 활성영역의 N+ 베이스 영역(404) 상에 셀 스위칭 소자로서 N- 실리콘막(410a)과 P+ 실리콘막(410b)의 적층 패턴으로 이루어진 수직 PN 다이오드(410)를 다수개 형성한다. 그런다음, 각 수직 PN 다이오드(410) 상에 하부전극(412)과 상변화막(414) 및 상부전극(416)을 차례로 형성한다. 여기서, 상기 하부전극(412)은 도트 패턴 형상으로 형성하며, 상기 상변화막(414) 및 상부전극(416)은 N+ 베이스 영역(404)의 연장 방향과 수직한 방향을 따라 연장하는 라인 타입의 적층 패턴으로 형성한다.
한편, 상기 하부전극(412)과 상변화막(414) 및 상부전극(416)의 형성 전, 상 기 셀 지역에 수직 PN 다이오드(410)가 형성된 반도체 기판(400)의 주변 지역에 구동 트랜지스터를 형성함이 바람직하다.
이후, 도시되지는 않았으나, 비트라인 및 워드라인 형성 공정을 포함하는 일련의 후속 공정들을 차례로 진행해서 본 발명에 따른 상변화 기억 소자의 제조를 완성한다.
한편, 전술한 본 발명의 실시예에서는 절연 패턴을 산화막의 단일막으로 형성하였지만, 상기 산화막 대신에 질화막을 적용함은 물론 산화막과 질화막의 적층막을 적용하는 것도 가능하다.
이상에서와 같이, 본 발명은 N+ 베이스 영역 아래에 절연 패턴을 형성하여 수직 PN 다이오드와 p-웰을 절연시켜 줌으로써 상기 수직 PN 다이오드와 p-웰 사이에서 원치 않는 기생 PNP 바이폴라 트랜지스터가 형성되는 것을 방지할 수 있다.
따라서, 본 발명은 워드라인으로부터 상변화으로 흐르는 전류가 p-웰로 빠져나감이 없이 전부 흐르도록 할 수 있으므로, 전류 효율을 높일 수 있으며, 더나아가, 상변화 기억 소자의 동작 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래 상변화 기억 소자를 설명하기 위한 모식도이다.
도 2는 종래 상변화 기억 소자의 전류 손실을 설명하기 위한 그래프이다.
도 3은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 모식도이다.
도 4a 내지 도 4h는 본 발명에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도이다.
도 5a 내지 도 5h는 도 4a 내지 도 4h의 X-X'선에 따른 공정별 단면도이다.
도 6a 내지 도 6h는 도 4a 내지 도 4h의 Y-Y'선에 따른 공정별 단면도이다.

Claims (46)

  1. 제1도전형 웰을 구비한 반도체 기판;
    상기 제1도전형 웰을 구비한 반도체 기판에 활성영역을 한정하도록 형성된 소자분리막;
    상기 활성영역의 표면 내에 형성된 제2도전형 고농도 영역;
    상기 제2도전형 고농도 영역 아래에 상기 제2도전형 고농도 영역을 상기 제1도전형 웰과 절연시키도록 형성된 절연 패턴; 및
    상기 제1도전형 웰과 절연된 제2도전형 고농도 영역 상에 형성된 다수의 수직 다이오드;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 제1도전형은 P형이고, 상기 제2도전형은 N형 인 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서,
    상기 활성영역은 바 타입인 것을 특징으로 하는 상변화 기억 소자.
  4. 제 3 항에 있어서,
    상기 바 타입의 활성영역은, 제1방향으로 연장하고, 상기 제1방향과 수직하는 제2방향을 따라 다수개가 이격 배치되는 것을 특징으로 하는 상변화 기억 소자.
  5. 제 1 항에 있어서,
    상기 절연 패턴은 산화막 및 질화막 중 적어도 어느 하나 이상의 막으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  6. 제 1 항에 있어서,
    상기 수직 다이오드는 제2도전형 영역과 제1도전형 영역이 패턴 형태로 적층된 구조를 갖는 것을 특징으로 하는 상변화 기억 소자.
  7. 제 1 항에 있어서,
    상기 수직 다이오드 상에 적층된 하부전극, 상변화막 및 상부전극을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  8. 제 7 항에 있어서,
    상기 하부전극은 도트 패턴으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  9. 제 7 항에 있어서,
    상기 상변화막 및 상부전극은 라인 타입의 적층 패턴으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  10. 셀 지역 및 페리 지역으로 구획되며, 상기 지역들이 공유하는 제1도전형 웰을 구비한 반도체 기판;
    상기 제1도전형 웰을 구비한 반도체 기판의 각 지역 및 상기 지역들 사이에 다수의 활성영역을 한정하도록 형성된 소자분리막;
    상기 셀 지역의 각 활성역역 표면 내에 형성된 제2도전형 고농도 영역;
    상기 셀 지역의 제2도전형 고농도 영역 아래에 각각 상기 제2도전형 고농도 영역을 상기 제1도전형 웰과 절연시키도록 형성된 절연 패턴;
    상기 제1도전형 웰과 절연된 각 제2도전형 고농도 영역 상에 각각 형성된 다수의 수직 다이오드; 및
    상기 각 수직 다이오드 상에 각각 적층된 하부전극, 상변화막 및 상부전극;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자.
  11. 제 10 항에 있어서,
    상기 제1도전형은 P형이고, 상기 제2도전형은 N형 인 것을 특징으로 하는 상변화 기억 소자.
  12. 제 10 항에 있어서,
    상기 활성영역은 바 타입인 것을 특징으로 하는 상변화 기억 소자.
  13. 제 12 항에 있어서,
    상기 바 타입의 활성영역은, 제1방향으로 연장하고, 상기 제1방향과 수직하는 제2방향을 따라 다수개가 이격 배치되는 것을 특징으로 하는 상변화 기억 소자.
  14. 제 10 항에 있어서,
    상기 절연 패턴은 산화막 및 질화막 중 적어도 어느 하나 이상의 막으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  15. 제 10 항에 있어서,
    상기 수직 다이오드는 제2도전형 영역과 제1도전형 영역이 패턴 형태로 적층된 구조를 갖는 것을 특징으로 하는 상변화 기억 소자.
  16. 제 10 항에 있어서,
    상기 하부전극은 도트 패턴으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  17. 제 10 항에 있어서,
    상기 상변화막 및 상부전극은 라인 타입의 적층 패턴으로 이루어진 것을 특 징으로 하는 상변화 기억 소자.
  18. 제1도전형 웰을 구비한 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 활성영역의 표면 내에 제2도전형 고농도 영역을 형성하는 단계;
    상기 제2도전형 고농도 영역 아래에 상기 제2도전형 고농도 영역을 상기 제1도전형 웰과 절연시키는 절연 패턴을 형성하는 단계; 및
    상기 제1도전형 웰과 절연된 제2도전형 고농도 영역 상에 다수의 수직 다이오드를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 제1도전형은 P형으로 형성하고, 상기 제2도전형은 N형으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 활성영역은 바 타입으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 바 타입의 활성영역은, 제1방향으로 연장하고, 상기 제1방향과 수직하는 제2방향을 따라 다수개가 이격 배치되게 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  22. 제 18 항에 있어서,
    상기 절연 패턴은 산화막 및 질화막 중 적어도 어느 하나 이상의 막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  23. 제 18 항에 있어서,
    상기 수직 다이오드는 제2도전형 영역과 제1도전형 영역이 패턴 형태로 적층된 구조로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  24. 제 18 항에 있어서,
    상기 다수의 수직 다이오드를 형성하는 단계 후, 상기 각 수직 다이오드 상에 각각 하부전극, 상변화막 및 상부전극을 적층하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 하부전극은 도트 패턴으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  26. 제 24 항에 있어서,
    상기 상변화막 및 상부전극은 라인 타입의 적층 패턴으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  27. 제1도전형 웰을 구비한 반도체 기판 상에 SiGe층을 형성하는 단계;
    상기 SiGe층 상에 Si층을 형성하는 단계;
    상기 Si층 및 SiGe층을 1차 식각하여 상기 반도체 기판의 활성영역 예정 지역들 사이 부분에 다수의 홀 패턴을 형성하는 단계;
    상기 각 홀 패턴에 의해 노출된 SiGe층 부분을 습식식각으로 제거하는 단계;
    상기 SiGe층이 부분 제거된 반도체 기판의 결과물을 산화시켜 상기 Si층 표면과 홀 패턴의 표면 및 상기 SiGe층이 제거된 부분에 제1산화막을 형성하는 단계;
    상기 1차 식각된 Si층 및 SiGe층과 반도체 기판을 식각하여 활성영역 예정 지역들 사이에 트렌치를 형성하는 단계;
    상기 트렌치에 의해 노출된 잔류하는 SiGe층을 습식식각으로 제거하는 단계;
    상기 SiGe층이 제거된 반도체 기판의 결과물을 산화시켜 트렌치 표면에 제2산화막을 형성함과 아울러 상기 SiGe층이 제거된 부분에 제1 및 제2 산화막 중 적어도 어느 하나 이상으로 이루어지고 Si층을 제1도전형 웰과 절연시키는 절연 패턴을 형성하는 단계;
    상기 트렌치 내에 절연막을 매립시켜 활성영역들을 한정하는 소자분리막을 형성하는 단계;
    상기 Si층으로 이루어진 활성영역에 제2도전형 고농도 영역을 형성하는 단계; 및
    상기 제2도전형 고농도 영역 상에 다수의 수직 다이오드를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  28. 제 27 항에 있어서,
    상기 제1도전형은 P형으로 형성하고, 상기 제2도전형은 N형으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  29. 제 27 항에 있어서,
    상기 활성영역은 바 타입으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  30. 제 29 항에 있어서,
    상기 바 타입의 활성영역은, 제1방향으로 연장하고, 상기 제1방향과 수직하는 제2방향을 따라 다수개가 이격 배치되게 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  31. 제 27 항에 있어서,
    상기 SiGe층은 50∼200Å 두께로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  32. 제 27 항에 있어서,
    상기 Si층은 400∼500Å 두께로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  33. 제 27 항에 있어서,
    상기 수직 다이오드는 제2도전형 영역과 제1도전형 영역이 패턴 형태로 적층된 구조로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  34. 제 27 항에 있어서,
    상기 다수의 수직 다이오드를 형성하는 단계 후, 상기 각 수직 다이오드 상에 각각 하부전극, 상변화막 및 상부전극을 적층하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  35. 제 34 항에 있어서,
    상기 하부전극은 도트 패턴으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  36. 제 34 항에 있어서,
    상기 상변화막 및 상부전극은 라인 타입의 적층 패턴으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  37. 셀 지역 및 페리 지역으로 구획되며, 상기 지역들을 공유하는 제1도전형 웰을 구비한 반도체 기판 상에 SiGe층을 형성하는 단계;
    상기 반도체 기판의 페리 지역 상에 형성된 SiGe층 부분을 제거하는 단계;
    상기 셀 지역의 SiGe층을 포함한 반도체 기판 상에 Si층을 형성하는 단계;
    상기 Si층 및 SiGe층을 1차 식각하여 상기 반도체 기판의 셀 지역에서의 활성영역 예정 지역들 사이 부분에 다수의 홀 패턴을 형성하는 단계;
    상기 홀 패턴들에 의해 노출된 SiGe층 부분을 습식식각으로 제거하는 단계;
    상기 SiGe층이 부분 제거된 반도체 기판의 결과물을 산화시켜 상기 Si층 표면과 홀 패턴의 표면 및 상기 SiGe층이 제거된 부분에 제1산화막을 형성하는 단계;
    상기 1차 식각된 Si층 및 SiGe층과 반도체 기판을 식각하여 셀 지역 및 페리 지역에서의 활성영역 예정 지역들 사이에 트렌치를 형성하는 단계;
    상기 트렌치에 의해 노출된 상기 셀 지역에 잔류하는 SiGe층을 습식식각으로 제거하는 단계;
    상기 잔류하는 SiGe층이 제거된 반도체 기판의 결과물을 산화시켜 트렌치 표면에 제2산화막을 형성함과 아울러 상기 셀 지역의 SiGe층이 제거된 부분에 제1 및 제2 산화막 중 적어도 어느 하나 이상으로 이루어지고 상기 셀 지역 활성영역 예정 지역의 Si층 부분을 제1도전형 웰과 절연시키는 절연 패턴을 형성하는 단계;
    상기 트렌치 내에 절연막을 매립시켜 셀 지역 및 페리 지역에서의 각 활성영역들을 한정하는 소자분리막을 형성하는 단계;
    상기 절연 패턴에 의해 제1도전형 웰과 절연된 셀 지역에서의 상기 Si층으로 이루어진 활성영역에 제2도전형 고농도 영역을 형성하는 단계; 및
    상기 셀 지역의 제2도전형 고농도 영역 상에 다수의 수직 다이오드를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  38. 제 37 항에 있어서,
    상기 제1도전형은 P형으로 형성하고, 상기 제2도전형은 N형으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  39. 제 37 항에 있어서,
    상기 활성영역은 바 타입으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  40. 제 39 항에 있어서,
    상기 바 타입의 활성영역은, 제1방향으로 연장하고, 상기 제1방향과 수직하는 제2방향을 따라 다수개가 이격 배치되게 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  41. 제 37 항에 있어서,
    상기 SiGe층은 50∼200Å 두께로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  42. 제 37 항에 있어서,
    상기 Si층은 400∼500Å 두께로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  43. 제 41 항에 있어서,
    상기 수직 다이오드는 제2도전형 영역과 제1도전형 영역이 패턴 형태로 적층된 구조로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  44. 제 37 항에 있어서,
    상기 다수의 수직 다이오드를 형성하는 단계 후, 상기 셀 지역의 각 수직 다이오드 상에 각각 하부전극, 상변화막 및 상부전극을 차례로 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  45. 제 44 항에 있어서,
    상기 하부전극은 도트 패턴으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  46. 제 44 항에 있어서,
    상기 상변화막 및 상부전극은 라인 타입의 적층 패턴으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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