KR20100052313A - 상변환 기억 소자의 제조방법 - Google Patents
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Abstract
본 발명은 활성 영역에 형성된 콘택 플러그의 손실을 최소화하여 소자 특성 및 신뢰성을 개선할 수 있는 상변화 기억 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자의 제조방법은, 반도체 기판의 제1 절연막 내에 다수의 다이오드를 형성하는 단계와, 상기 다수의 다이오드 및 제1 절연막 상에 보호막을 형성하는 단계와, 상기 보호막 및 제1 절연막 내에 콘택플러그를 형성하는 단계와, 상기 콘택플러그 상단부의 일부 두께를 식각하는 단계와, 상기 일부 두께가 식각된 콘택플러그 상에 제2 절연막을 형성하는 단계 및 상기 제2 절연막이 형성된 반도체 기판의 결과물 상에 상기 다이오드과 콘택하는 상변화 기억 셀을 형성하는 단계를 포함한다.
Description
본 발명은 상변화 기억 소자의 제조방법에 관한 것으로, 보다 상세하게, 활성 영역에 형성된 콘택 플러그의 손실을 최소화하여 소자 특성 및 신뢰성을 개선할 수 있는 상변화 기억 소자의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회 로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다. 상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
상기 상변화 기억 소자에 대해 간략하게 설명하면, 먼저, 반도체 기판 내에 다수개의 라인 타입 활성 영역이 정의되고, 상기 활성 영역 상에 다수의 다이오드가 형성된다. 상기 다이오드 상에 상변화 셀이 형성되며, 상기 상변화 셀 상에 상기 활성 영역과 수직하는 방향으로 연장되는 비트라인이 형성된다. 상기 비트라인 상부에 상기 활성 영역과 평행하는 방향으로 연장되는 워드라인이 형성된다. 상기 워드라인은 상기 활성 영역 상에 형성되는 워드라인 콘택플러그를 통해 상기 활성 영역과 전기적으로 연결되며, 상기 워드라인 콘택플러그는 일정 수의 다이오드 사이에 형성된다.
그러나, 전술한 종래 기술의 경우에는 상기 상변화 기억 셀을 패터닝하기 위한 식각 공정시 식각 데미지로 인해 상기 워드라인 콘택플러그의 손실이 유발된다. 상기 워드라인 콘택플러그가 손실되면, 파티클이 발생되고 콘택 저항이 불안정해져 소자 특성 및 신뢰성이 열화되며, 제조 수율이 저하된다.
본 발명은 활성 영역에 형성된 콘택 플러그의 손실을 최소화할 수 있는 상변화 기억 소자의 제조방법을 제공한다.
또한, 본 발명은 소자 특성 및 신뢰성을 개선할 수 있는 상변화 기억 소자의 제조방법을 제공한다.
게다가, 본 발명은 제조 수율을 향상시킬 수 있는 상변화 기억 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판의 제1 절연막 내에 다수의 다이오드를 형성하는 단계와, 상기 다수의 다이오드 및 제1 절연막 상에 보호막을 형성하는 단계와, 상기 보호막 및 제1 절연막 내에 콘택플러그를 형성하는 단계와, 상기 콘택플러그 상단부의 일부 두께를 식각하는 단계와, 상기 일부 두께가 식각된 콘택플러그 상에 제2 절연막을 형성하는 단계 및 상기 제2 절연막이 형성된 반도체 기판의 결과물 상에 상기 다이오드과 콘택하는 상변화 기억 셀을 형성하는 단계를 포함한다.
상기 다이오드는 수직형 PN 다이오드로 형성한다.
상기 보호막은 산화막 또는 질화막으로 형성한다.
상기 콘택플러그 상단부의 일부 두께를 식각하는 단계는 에치백 공정을 통해 수행한다.
상기 제2 절연막을 형성하는 단계는, 상기 일부 두께가 식각된 콘택플러그 및 보호막 상에 제2 절연막을 증착하는 단계 및 상기 다이오드가 노출되도록 상기 제2 절연막 및 보호막을 평탄화하는 단계를 포함한다.
상기 상변화 기억 셀은 하부 전극과 상변화막 및 상부 전극을 포함하도록 형성한다.
상기 상변화 기억 셀을 형성하는 단계 후, 상기 상변화 기억 셀 상에 일 방향을 연장되는 비트라인을 형성하는 단계 및 상기 비트라인이 형성된 반도체 기판 상부에 상기 비트라인과 수직하는 방향으로 연장되는 워드라인을 형성하는 단계를 더 포함한다.
본 발명은 워드라인 콘택플러그의 일부 두께를 에치백한 후에 에치백된 부분을 매립하도록 절연막을 형성함으로써, 상변화 기억 셀을 패터닝하기 위한 식각 공정시 식각 데미지로 인한 워드라인 콘택플러그의 손실을 최소화할 수 있다.
따라서, 본 발명은 상기 워드라인 콘택플러그의 손실로 인해 파티클이 발생되는 것을 방지하고 콘택 저항을 안정화하여, 소자 특성 및 신뢰성을 개선할 수 있으며 제조 수율을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법 을 도시한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 내에 다수의 라인 타입 활성 영역을 정의한 후, 상기 활성 영역 내에 불순물을 이온주입하여 웰(도시안됨) 및 N형 이온주입층(도시안됨)을 형성한다. 상기 웰 및 N형 이온주입층이 형성된 반도체 기판(100) 상에 제1 절연막(110)을 형성한다. 상기 제1 절연막(110)을 식각하여 상기 활성 영역 부분을 노출시키는 다수의 제1 콘택홀을 형성한다.
도 1b를 참조하면, 상기 제1 콘택홀 내에 다수의 수직형 PN 다이오드(120)를 형성한다. 상기 수직형 PN 다이오드(120)는 에피 실리콘층으로 형성되며, 반도체 기판(100) 상에 차례로 배치되는 N 영역(N)과 P 영역(P)의 적층 구조를 포함한다. 또한, 상기 수직형 PN 다이오드(120)의 상면에는 후속으로 형성되는 상변화 기억 셀과의 콘택 저항을 개선하기 위해 실리사이드막(125)을 형성하는 것도 가능하다.
도 1c를 참조하면, 상기 실리사이드막(125)을 포함한 수직형 PN 다이오드(120) 및 제1 절연막(110) 상에 보호막(130)을 형성한다. 상기 보호막(130)은, 예컨대, 산화막 또는 질화막으로 형성한다.
도 1d를 참조하면, 상기 보호막(130) 및 제1 절연막(110)을 식각하여 반도체 기판(100) 부분을 노출시키는 제2 콘택홀을 형성한다. 그런 다음, 상기 제2 콘택홀을, 예컨대, 금속막으로 매립하여 상기 보호막(130) 및 제1 절연막(110) 내에 제1 콘택플러그(140)를 형성한다.
도 1e를 참조하면, 상기 제1 콘택플러그(140)가 형성된 반도체 기판(100)의 결과물에 대해 에치백 공정을 수행한다. 상기 에치백 공정은 금속막이 선택적으로 식각되도록 수행되며, 그래서, 상기 제1 콘택플러그(140) 상단부의 일부 두께를 식각된다. 그 결과, 상기 제1 콘택플러그(140)는 상기 수직형 PN 다이오드(120)보다 낮은 높이를 갖는다.
도 1f를 참조하면, 상기 일부 두께가 식각된 제1 콘택플러그(140) 및 보호막 상에 상기 제1 콘택플러그(140)의 식각된 부분을 매립하도록 제2 절연막(150)을 증착한다. 이어서, 상기 수직형 PN 다이오드(120) 상면의 실리사이드막(125)이 노출되도록 상기 제2 절연막(150) 및 보호막을 평탄화한다. 상기 평탄화는, 예컨대, CMP 공정으로 수행한다.
도 1g를 참조하면, 상기 평탄화가 수행된 반도체 기판(100)의 결과물 상에 상변화 기억 셀(200)을 형성한다. 상기 상변화 기억 셀(200)은 상기 평탄화에 의해 노출된 수직형 PN 다이오드(120) 상면의 실리사이드막(125)과 콘택하도록 형성되며, 하부 전극(160)과 상변화막(180) 및 상부 전극(190)을 포함한다.
이때, 상변화 기억 소자의 센싱 마진을 향상시키기 위해, 상기 상변화막(180)과 하부 전극(160) 간의 콘택 면적이 감소되도록 하부 전극(160)상에 스페이서(170)를 형성함이 바람직하다.
여기서, 본 발명의 실시예에서는 상기 제1 콘택플러그(140)의 상에 제2 절연막(150)이 형성되어 있어서 제1 콘택플러그(140)가 노출되지 않은 상태이므로, 본 발명은 상기 상변화 기억 셀(200)을 형성하기 위한 식각 공정시 식각 데미지로 인한 제1 콘택플러그(140)의 손실을 최소화할 수 있다.
도 1h를 참조하면, 상기 상변화 기억 셀(200)이 형성된 반도체 기판(100)의 결과물 상에 제3 절연막(210)을 형성한 다음, 상기 상변화 기억 셀(200)의 상부 전극(190)이 노출되도록 상기 제3 절연막(210)을 CMP한다. 그리고 나서, 상기 노출된 상변화 기억 셀(200)의 상부 전극(190) 상에 일 방향을 연장되는 비트라인(BL)을 형성한다.
도 1i를 참조하면, 상기 비트라인(BL)을 덮도록 제4 절연막(220)을 형성한 후, 상기 제4 절연막(220)과 제3 절연막(210) 및 제2 절연막(150) 내에 제1 콘택플러그(140)와 콘택하는 제2 콘택플러그(230)를 형성한다. 이때, 상기 제2 콘택플러그(230)는 적어도 하나 이상의 콘택플러그를 포함하는 다층 구조로 형성하는 것도 가능하다. 상기 제4 절연막(220) 상에 상기 제1 및 제2 콘택플러그(140, 230)를 통해 활성 영역과 콘택하는 워드라인(WL)을 형성한다. 상기 워드라인(WL)은 상기 비트라인(BL)과 수직하는 방향으로 연장하도록 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
전술한 본 발명의 실시예에서는, 활성 영역과 워드라인 간의 전기적인 연결을 위한 콘택플러그 상부를 에치백한 다음에 상기 에치백된 부분에 절연막을 형성하고 나서 상기 상변화 기억 셀을 패터닝하기 위한 식각 공정을 수행하며, 이를 통해, 본 발명은 상기 식각 공정시 식각 데미지로 인해 발생되는 콘택플러그의 손실을 최소화할 수 있다.
따라서, 본 발명은 상기 콘택플러그의 손실로 인해 파티클이 발생되는 것을 방지하고 상기 콘택플러그의 콘택 저항을 안정화할 수 있으며, 그러므로, 본 발명 은 소자 특성 및 신뢰성이 개선하고 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 제1 절연막
N : N 영역 P : P 영역
120 : 수직형 PN 다이오드 125 : 실리사이드막
130 : 보호막 140 : 제1 콘택플러그
150 : 제2 절연막 160 : 하부 전극
170 : 스페이서 180 : 상변화막
190 : 상부 전극 200 : 상변화 기억 셀
210 : 제3 절연막 BL : 비트라인
220 : 제4 절연막 230 : 제2 콘택플러그
WL : 워드라인
Claims (7)
- 반도체 기판의 제1 절연막 내에 다수의 다이오드를 형성하는 단계;상기 다수의 다이오드 및 제1 절연막 상에 보호막을 형성하는 단계;상기 보호막 및 제1 절연막 내에 콘택플러그를 형성하는 단계;상기 콘택플러그 상단부의 일부 두께를 식각하는 단계;상기 일부 두께가 식각된 콘택플러그 상에 제2 절연막을 형성하는 단계; 및상기 제2 절연막이 형성된 반도체 기판의 결과물 상에 상기 다이오드과 콘택하는 상변화 기억 셀을 형성하는 단계;를 포함하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서,상기 다이오드는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서,상기 보호막은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서,상기 콘택플러그 상단부의 일부 두께를 식각하는 단계는 에치백 공정을 통해 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서,상기 제2 절연막을 형성하는 단계는,상기 일부 두께가 식각된 콘택플러그 및 보호막 상에 제2 절연막을 증착하는 단계; 및상기 다이오드가 노출되도록 상기 제2 절연막 및 보호막을 평탄화하는 단계;를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서,상기 상변화 기억 셀은 하부 전극과 상변화막 및 상부 전극을 포함하도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서,상기 상변화 기억 셀을 형성하는 단계 후,상기 상변화 기억 셀 상에 일 방향을 연장되는 비트라인을 형성하는 단계; 및상기 비트라인이 형성된 반도체 기판 상부에 상기 비트라인과 수직하는 방향으로 연장되는 워드라인을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8853660B2 (en) | 2011-12-07 | 2014-10-07 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having lower and upper interconnections, selection components and memory components |
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2008
- 2008-11-10 KR KR1020080111268A patent/KR20100052313A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8853660B2 (en) | 2011-12-07 | 2014-10-07 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having lower and upper interconnections, selection components and memory components |
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