KR101069282B1 - 상변환 기억 소자의 제조방법 - Google Patents

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Abstract

본 발명은 전극과 콘택 간의 오버랩 마진을 증가시켜 소자 특성을 향상시킬 수 있는 상변화 기억 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 상에 스위칭 소자를 형성하는 단계, 상기 스위칭 소자 상에 히터를 형성하는 단계, 상기 히터를 포함하는 반도체 기판 상부에 상변화막과 전극용 도전막을 차례로 형성하는 단계, 상기 전극용 도전막 상에 상기 전극용 도전막 부분을 노출시키는 콘택홀을 구비한 절연막을 형성하는 단계, 상기 콘택홀 내에 콘택을 형성하는 단계 및 상기 콘택 주위의 절연막 부분, 전극용 도전막 및 상변화막을 식각하여, 상기 스위칭 소자 상에 히터, 상변화막, 전극 및 콘택을 포함하는 상변화막 기억 셀을 형성하는 단계를 포함한다.

Description

상변환 기억 소자의 제조방법{METHOD OF MANUFACTURING PHASE CHANGE RAM DEVICE}
본 발명은 상변화 기억 소자의 제조방법에 관한 것으로, 보다 상세하게, 전극과 콘택 간의 오버랩 마진을 증가시켜 소자 특성을 향상시킬 수 있는 상변화 기억 소자의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되 고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. 이때, 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
그러나, 전술한 종래 기술의 경우에는, 상기 상부 전극과 비트 라인을 전기적으로 연결하는 콘택의 형성시, 상부 전극과 콘택 간의 오정렬(Miss-Align)이 발생되며, 이 때문에, 상부 전극 아래의 상변화막 가장자리 부분이 식각되어 손실된다. 그 결과, 전술한 종래 기술의 경우에는 상기 상변화막 가장자리 부분의 조성이 변하여 상변화 기억 소자의 특성이 저하된다.
한편, 이러한 상변화막의 손실을 감소시키기 위해 콘택 사이즈를 감소시키는 방법이 제안된 바 있으나, 이 경우에는, 상부 전극과 콘택 간의 접촉 면적이 좁아져 콘택 저항이 증가된다.
본 발명은 전극과 콘택 간의 오버랩 마진을 증가시킬 수 있는 상변화 기억 소자의 제조방법을 제공한다.
또한, 본 발명은 소자 특성을 향상시킬 수 있는 상변화 기억 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 상에 스위칭 소자를 형성하는 단계, 상기 스위칭 소자 상에 히터를 형성하는 단계, 상기 히터를 포함하는 반도체 기판 상부에 상변화막과 전극용 도전막을 차례로 형성하는 단계, 상기 전극용 도전막 상에 상기 전극용 도전막 부분을 노출시키는 콘택홀을 구비한 절연막을 형성하는 단계, 상기 콘택홀 내에 콘택을 형성하는 단계 및 상기 콘택 주위의 절연막 부분, 전극용 도전막 및 상변화막을 식각하여, 상기 스위칭 소자 상에 히터, 상변화막, 전극 및 콘택을 포함하는 상변화막 기억 셀을 형성하는 단계를 포함한다.
상기 스위칭 소자는 수직형 PN 다이오드로 형성한다.
상기 스위칭 소자를 형성하는 단계 전, 상기 반도체 기판의 표면 내에 불순물 영역을 형성하는 단계를 더 포함한다.
상기 히터는 티타늄알루미늄질화막, 티타늄텅스텐막, 티타늄질화막 및 텅스텐질화막 중 어느 하나로 형성한다.
상기 전극용 도전막은 티타늄알루미늄질화막, 티타늄텅스텐막, 티타늄질화막 및 텅스텐질화막 중 어느 하나로 형성한다.
상기 콘택을 형성하는 단계는, 상기 콘택홀을 포함한 절연막 상에 콘택용 도전막을 증착하는 단계 및 상기 콘택용 도전막을 상기 절연막이 노출될 때까지 에치백 또는 CMP하는 단계를 포함한다.
상기 콘택 주위의 절연막 부분, 전극용 도전막 및 상변화막의 식각은, 상기 콘택의 측벽 상에 절연막이 잔류되도록 수행한다.
상기 콘택 주위의 절연막 부분, 전극용 도전막 및 상변화막은 라인 타입으로 식각한다.
상기 상변화막 기억 셀을 형성하는 단계 후, 상기 상변화 기억 셀을 감싸도록 보호막을 형성하는 단계, 상기 보호막 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막 및 보호막을 상기 콘택이 노출될 때까지 CMP하는 단계, 상기 노출된 콘택 상에 비트 라인을 형성하는 단계를 더 포함한다.
상기 보호막은 질화막 또는 산화막 중 적어도 하나 이상의 막으로 형성한다.
본 발명은 전극과 비트 라인 간을 전기적으로 연결시키는 콘택을 먼저 형성한 후에 전극 및 상부 전극을 식각함으로써, 상기 전극과 콘택 간의 오버랩 마진을 증가시킬 수 있으며, 따라서, 본 발명은 상기 콘택의 형성시 발생되는 상변화막의 식각 손실을 방지할 수 있다.
그러므로, 본 발명은 상기 상변화막의 조성 변화를 억제할 수 있으며, 이를 통해, 상변화 기억 소자의 특성을 효과적으로 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(100)에 대해 N형 이온주입 공정을 수행하여, 상기 반도체 기판(100)의 표면 내에 불순물 영역(102)을 형성한다. 상기 불순물 영역(102)은 전계가 높아지는 것을 방지하여 누설 전류를 차단시키는 역할을 한다.
상기 불순물 영역(102)이 형성된 반도체 기판 상에 제1 절연막(104)을 형성한 후, 상기 제1 절연막(104) 내에 상기 불순물 영역(102)과 콘택하는 스위칭 소자를 형성한다. 상기 스위칭 소자는, 예컨대, N 영역(106)과 P 영역(108)의 적층 구조를 포함하는 수직형 PN 다이오드(110)로 형성한다.
그리고, 상기 제1 절연막(104) 내에 제1 콘택 플러그(112)를 형성한다. 상기 제1 콘택 플러그(112)는 후속으로 형성되는 워드 라인과 상기 불순물 영역(102)을 전기적으로 연결시키는 역할을 한다. 여기서, 상기 수직형 PN 다이오드(110)와 상기 제1 콘택 플러그(112)의 형성은 그 순서가 바뀌어도 무방하다.
도 1b를 참조하면, 상기 수직형 PN 다이오드(110)와 제1 콘택 플러그(112) 및 제1 절연막(104) 상에 제2 절연막(114)을 형성한다. 그리고 나서, 상기 제2 절 연막(114) 내에 상기 수직형 PN 다이오드(110)의 P 영역(108)과 콘택하는 히터(116)를 형성한다.
상기 히터(116)는 후속으로 형성되는 상변화막에 높은 주울열을 전달하는 역할을 하며, 바람직하게, 열전도도가 높은 물질, 예컨대, 티타늄알루미늄질화막, 티타늄텅스텐막, 티타늄질화막 및 텅스텐질화막 중 어느 하나로 형성한다.
도 1c를 참조하면, 상기 히터(116)를 포함한 제2 절연막(114) 상에 상변화막(118)과 전극용 도전막(120)을 차례로 형성한다. 상기 상변화막(118)은, 바람직하게, 500∼1500Å의 두께를 갖도록 형성한다.
또한, 상기 상변화막(118)은 칼코겐 원소를 포함하는 물질, 예컨데, Ge, Sb 및 Te 중 선택된 적어도 하나 이상의 혼합물 또는 이들의 합금으로 형성하며, 상기 물질들 내에 산소, 질소 및 실리콘 중 적어도 하나 이상의 원소를 주입하는 것도 가능하다.
이렇게 상변화막(118) 내에 원소를 주입하게 되면, 비정질상의 상변화막(118)이 결정질상으로 상변화가 일어날 때, 결정립계에서 분리가 일어나 상변화막(118)의 결정립 성장을 감소시킬 수 있다. 그러므로, 상기 상변화막(118)의 결정질화되는 데에 걸리는 시간이 감소되어 소자 속도를 향상시킬 수 있다.
그리고, 상기 전극용 도전막(120)은, 예컨대, 티타늄알루미늄질화막, 티타늄텅스텐막, 티타늄질화막 및 텅스텐질화막 중 어느 하나로 형성한다.
도 1d를 참조하면, 상기 전극용 도전막(120) 상에 제3 절연막(122)을 형성한다. 그런 다음, 상기 제3 절연막(122)을 식각하여 상기 전극용 도전막(120) 부분을 노출시키는 콘택홀(H)을 형성한다.
도 1e를 참조하면, 상기 콘택홀을 포함한 제3 절연막(122) 상에 콘택용 도전막을 증착한다. 이어서, 상기 콘택용 도전막을 상기 제3 절연막(122)이 노출될 때까지 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing)하여, 상기 콘택홀 내에 상기 전극용 도전막(120)과 콘택하는 콘택(124)을 형성한다.
도 1f를 참조하면, 상기 콘택(124) 주위의 제3 절연막(122) 부분, 전극용 도전막 및 상변화막을 식각하여, 상기 수직형 PN 다이오드(110) 상에 히터(116), 상변화막(118a), 전극(120a) 및 콘택(124)을 포함하는 상변화막 기억 셀(126)을 형성한다. (118→118a, 120→120a)
이때, 상기 식각은 상기 콘택(124)의 측벽 상에 소정 두께의 제3 절연막(122)이 잔류되도록 수행한다. 그리고, 상기 전극(120a)과 상변화막(118a)은 식각 손실을 최소화하기 위해 라인 타입으로 형성함이 바람직하다.
여기서, 본 발명은 상기 콘택(124)을 먼저 형성한 후에, 상기 콘택(124)의 측벽에 오버랩 마진을 두고 전극용 도전막 및 상변화막을 식각함으로써, 상기 식각시 콘택(124)과 전극(120a) 간의 오정렬 및 상변화막(118a)의 식각 손실을 방지할 수 있다. 그러므로, 본 발명은 상기 식각 손실로 인해 상변화막(118a)의 가장자리 부분에서 유발되는 조성 변화를 억제할 수 있으며, 이를 통해, 상변화 기억 소자의 특성을 향상시킬 수 있다.
또한, 본 발명은 상기 제3 절연막(122)과 전극용 도전막 및 상변화막을 한 번에 식각하여 상변화 기억 셀(126)을 형성함으로써, 공정의 단순화를 이룰 수 있 다. 게다가, 본 발명은 상기 콘택(124)의 측벽에 소정 두께의 제3 절연막(122)을 잔류시킴으로써, 후속 공정시 콘택(124)을 보호할 수 있다.
도 1g를 참조하면, 상기 상변화 기억 셀(126)을 포함하는 제3 절연막(122) 상에 상기 상변화 기억 셀(126)을 감싸도록 보호막(128)을 형성한다. 상기 보호막(128)은, 바람직하게, 단일막 또는 이중막 구조로 형성하며, 예컨대, 질화막 또는 산화막 중 적어도 하나 이상의 막으로 형성한다.
여기서, 상기 보호막(128)은 상기 히터(116)로부터 상변화막(118a)에 전달된 주울열이 발산되는 것을 방지하는 역할을 하며, 이를 통해, 본 발명은 상변화에 필요한 프로그래밍 전류를 낮츨 수 있다. 또한, 본 발명은 상기 보호막(128)을 통해 산소 및 수분이 침투되어 상변화막(118a)과 히터(116) 사이의 계면이 이격되는 현상을 방지할 수 있다.
도 1h를 참조하면, 상기 보호막(128) 상에 층간 절연막(130)을 증착한다. 그리고 나서, 상기 층간 절연막(130) 및 보호막(128)을 상기 콘택(124)의 상단부가 노출될 때까지 CMP한다.
도 1i를 참조하면, 상기 노출된 콘택(124)을 포함한 반도체 기판(100)의 결과물 상에 비트 라인(BL)을 형성한다. 상기 비트 라인(BL)은 반도체 기판(100)의 일 방향으로 연장하는 라인 타입, 바람직하게, 상기 전극(120a) 및 상변화막(118a)과 평행하는 방향으로 연장하는 라인 타입으로 형성한다.
도 1j를 참조하면, 상기 비트 라인(BL)을 포함하는 층간 절연막(130) 상에 제4 절연막(132)을 형성한다. 그런 다음, 상기 제4 절연막(132), 층간 절연 막(130), 보호막(128) 및 제2 절연막(114)을 식각하여 제1 콘택 플러그(112)를 노출시키는 홀을 형성한다.
계속해서, 상기 홀을 도전막으로 매립한 후, 상기 도전막을 상기 제4 절연막(132)이 노출될 때까지 CMP하여 상기 제1 콘택 플러그(112) 상에 제2 콘택 플러그(134)를 형성한다.
도 1k를 참조하면, 상기 제2 콘택 플러그(134)를 포함하는 제4 절연막(132) 상에 상기 제2 및 제1 콘택 플러그(134, 112)를 통해 불순물 영역(102)과 콘택하는 워드 라인(WL)을 형성한다. 상기 워드 라인(WL)은 상기 비트 라인(BL)과 수직하는 방향으로 연장하는 라인 타입으로 형성함이 바람직하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 콘택을 먼저 형성한 후에 식각 공정을 수행하여 상기 콘택과 콘택하는 전극 및 상변화막을 형성함으로써, 상기 식각 공정시 콘택과 전극 간의 오버랩 마진을 확보할 수 있으며, 이를 통해, 상기 식각 공정시 상변화막의 식각 손실을 방지할 수 있다.
그러므로, 본 발명은 상기 식각 손실로 인해 상변화막의 가장자리 부분에서 유발되는 조성 변화를 억제할 수 있으며, 따라서, 본 발명은 상변화 기억 소자의 특성을 효과적으로 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 1k는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 불순물 영역
104 : 제1 절연막 106 : N 영역
108 : P 영역 110 : 수직형 PN 다이오드
112 : 제1 콘택 플러그 114 : 제2 절연막
116 : 히터 118, 118a : 상변화막
120 : 전극용 도전막 120a : 전극
122 : 제3 절연막 H : 콘택홀
124 : 콘택 126 : 상변화 기억 셀
128 : 보호막 130 : 층간 절연막
BL : 비트 라인 132 : 제4 절연막
134 : 제2 콘택 플러그 WL : 워드 라인

Claims (10)

  1. 반도체 기판 상에 스위칭 소자를 형성하는 단계;
    상기 스위칭 소자 상에 히터를 형성하는 단계;
    상기 히터를 포함하는 반도체 기판 상부에 상변화막과 전극용 도전막을 차례로 형성하는 단계;
    상기 전극용 도전막 상에 상기 전극용 도전막 부분을 노출시키는 콘택홀을 구비한 절연막을 형성하는 단계;
    상기 콘택홀 내에 콘택을 형성하는 단계; 및
    상기 콘택 주위의 절연막 부분, 전극용 도전막 및 상변화막을 식각하여, 상기 스위칭 소자 상에 히터, 상변화막, 전극 및 콘택을 포함하는 상변화막 기억 셀을 형성하는 단계;
    를 포함하는 상변화 기억 소자의 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 스위칭 소자는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 스위칭 소자를 형성하는 단계 전,
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 히터는 티타늄알루미늄질화막, 티타늄텅스텐막, 티타늄질화막 및 텅스텐질화막 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 전극용 도전막은 티타늄알루미늄질화막, 티타늄텅스텐막, 티타늄질화막 및 텅스텐질화막 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 콘택을 형성하는 단계는,
    상기 콘택홀을 포함한 절연막 상에 콘택용 도전막을 증착하는 단계; 및
    상기 콘택용 도전막을 상기 절연막이 노출될 때까지 에치백 또는 CMP하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 콘택 주위의 절연막 부분, 전극용 도전막 및 상변화막의 식각은,
    상기 콘택의 측벽 상에 절연막이 잔류되도록 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 콘택 주위의 절연막 부분, 전극용 도전막 및 상변화막은 라인 타입으로 식각하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 상변화막 기억 셀을 형성하는 단계 후,
    상기 상변화 기억 셀을 감싸도록 보호막을 형성하는 단계;
    상기 보호막 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 및 보호막을 상기 콘택이 노출될 때까지 CMP하는 단계; 및
    상기 노출된 콘택 상에 비트 라인을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
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