KR101050781B1 - 상변화 기억 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 하부 전극 상단부의 저항을 증가시켜 소자의 특성 및 신뢰성을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자는, 반도체 기판 상에 형성된 다이오드와, 상기 다이오드 상에 형성되며, 하단부보다 상단부에서 높은 저항을 갖는 실린더형 하부 전극과, 상기 하부 전극 상에 형성된 상변화막 및 상기 상변화막 상에 형성된 상부 전극을 포함한다.

Description

상변화 기억 소자 및 그의 제조방법{PHASE CHANGE RAM DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 하부 전극 상단부의 저항을 증가시켜 소자의 특성 및 신뢰성을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회 로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. 이때, 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
한편, 최근에는 상기 상변화 기억 소자의 구동 전력을 감소시키기 위해 상기 상변화막의 상변화에 필요한 전류량을 낮추는 것이 요구된다. 이에, 상기 상변화에 필요한 전류량을 낮추기 위한 여러가지 방법들이 제안된 바 있으며, 그 일환으로서, 상변화막과 하부 전극 간의 콘택 면적을 감소시키기 위해 하부 전극을 실린더형으로 형성하거나, 하부 전극의 저항을 증가시키기 위해 하부 전극을 SiGe막이나 TiSiN막 등의 높은 비저항을 갖는 물질로 형성하는 방법 등이 제안된 바 있다.
그러나, 전술한 종래 기술의 경우에는 상기 하부 전극의 저항이 전체적으로 증가되기 때문에, 하부 전극 하단부에서도 높은 저항 값을 가지며, 이 때문에, 상기 하부 전극의 하단부와 콘택하는 다이오드의 저항이 증가된다.
그 결과, 전술한 종래 기술의 경우에는 소자의 회로로부터 인가된 전류가 다이오드의 저항에 의해 손실되므로, 상기 다이오드로부터 상기 상변화막에 전달되는 전류가 감소하게 되며, 이로 인해, 상변화 기억 소자의 특성 및 신뢰성이 저하된다.
본 발명은 하부 전극 상단부의 저항을 증가시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 소자의 특성 및 신뢰성을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 상변화 기억 소자는, 반도체 기판 상에 형성된 다이오드와, 상기 다이오드 상에 형성되며, 하단부보다 상단부에서 높은 저항을 갖는 실린더형 하부 전극과, 상기 하부 전극 상에 형성된 상변화막 및 상기 상변화막 상에 형성된 상부 전극을 포함한다.
상기 다이오드는 수직형 PN 다이오드이다.
상기 하부 전극은 Ti막과 TiN막의 적층 구조로 이루어진다.
상기 상변화막을 감싸도록 형성된 캡핑막을 더 포함한다.
또한, 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 상에 다이오드를 형성하는 단계와, 상기 다이오드 상에 실린더형 하부 전극을 형성하는 단계와, 상기 하부 전극이 하단부보다 상단부에서 높은 저항을 갖도록, 상기 하부 전극의 상단부에 대해 이온주입 공정을 수행하는 단계와, 상기 하부 전극 상에 상변화막을 형성하는 단계 및 상기 상변화막 상에 상부 전극을 형성하는 단계를 포함한다.
상기 다이오드는 수직형 PN 다이오드로 형성한다.
상기 하부 전극은 TiN막과 Ti막의 적층 구조를 갖도록 형성한다.
상기 하부 전극을 형성하는 단계는, 상기 다이오드를 포함한 반도체 기판 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막을 식각하여 상기 다이오드를 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀의 표면을 포함한 제1 절연막 상에 하부 전극용 도전막을 형성하는 단계와, 상기 제1 절연막이 노출되도록 상기 하부 전극용 도전막을 CMP하는 단계 및 상기 CMP된 하부 전극용 도전막 상에 상기 콘택홀을 매립하도록 제2 절연막을 형성하는 단계를 포함한다.
상기 이온주입 공정은 10∼60°의 입사각을 갖는 경사 이온주입 방식으로 수행한다.
상기 이온주입 공정은 4가 원소를 사용하여 수행한다.
상기 상변화막을 형성한 후에, 상기 상변화막을 감싸도록 캡핑막을 형성하는 단계를 더 포함한다.
본 발명은 상변화막과 하부 전극 간의 콘택 면적을 감소시키기 위해 상기 하부 전극을 실린더형으로 형성하고, 상기 하부 전극의 상단부에 4가 원소를 이온주 입하여 상기 하부 전극 상단부의 저항을 선택적으로 증가시킴으로써, 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 도시한 단면도이다.
도시된 바와 같이, 반도체 기판(100) 상에 층간 절연막(110)이 형성되어 있으며, 상기 층간 절연막(110) 내에 수직형 PN 다이오드(120)가 형성되어 있다. 상기 수직형 PN 다이오드(120)는 반도체 기판(100) 상에 차례로 적층된 N 영역(120N)과 P 영역(120P)을 포함한다.
상기 수직형 PN 다이오드(120)를 포함한 층간 절연막(110) 상에 콘택홀(CH)을 구비한 제1 절연막(130)이 형성되어 있으며, 상기 콘택홀(CH)의 표면 상에 상기 수직형 PN 다이오드(120)와 콘택하는 실린더형 하부 전극(140)이 형성되어 있다. 상기 하부 전극(140)은, 예컨대, Ti막과 TiN막의 적층 구조로 이루어진다. 그리고, 상기 하부 전극(140) 상에 상기 콘택홀(CH)을 매립하는 제2 절연막(150)이 형성되어 있다. 상기 하부 전극(140)을 포함한 제1 및 제2 절연막(130, 150) 상에 상기 하부 전극(140)과 콘택하는 상변화막(160)이 형성되어 있다. 상기 상변화막(160) 상에 상부 전극(170)이 형성되어 있으며, 상기 상변화막(160), 바람직하게, 상기 상변화막(160)을 포함한 상부 전극(170)을 감싸도록, 예컨대, 질화막으로 이루어진 캡핑막(180)이 형성되어 있다.
여기서, 상기 실린더형 하부 전극(140)의 상단부(A)에는 4가 원소가 이온주입 되어있으며, 이에 따라, 본 발명의 실시예에 따른 하부 전극(140)의 상단부(A)는 상기 이온주입에 의해 결정질이 깨져 비정질 상을 가지므로, 상기 하부 전극(140)의 하단부에서보다 상대적으로 높은 저항을 갖는다.
따라서, 본 발명은 상기 상변화막(160)과 콘택하는 하부 전극(140)의 상단부(A)가 상대적으로 높은 저항을 가지므로, 상기 상변화막(160)의 상변화에 필요한 전류량을 낮출 수 있다. 이를 통해, 본 발명은 상기 상변화막(160)에 종래보다 낮은 전류가 인가되더라도 상변화막(160)의 상변화가 가능해져, 상변화 기억 소자의 구동 전류를 감소시킬 수 있다.
또한, 본 발명은 상기 상변화막(160)과 콘택하는 하부 전극(140)의 상단부(A)만 선택적으로 높은 저항을 갖고, 수직형 PN 다이오드(120)와 콘택하는 하부 전극(140)의 하단부에서는 상대적으로 낮은 저항을 갖는다. 이를 통해, 상기 하부 전극(140)의 하단부와 콘택하는 수직형 PN 다이오드(120)의 저항 증가를 방지하여 소자의 회로로부터 인가된 전류가 상기 다이오드(120)의 저항에 의해 손실되는 것을 억제할 수 있다.
그러므로, 본 발명은 상변화막(160)과 콘택하는 하부 전극(140)의 상단부(A)는 상대적으로 높은 저항을 갖고, 수직형 PN 다이오드(120)와 콘택하는 하부 전극(140)의 하단부는 상대적으로 낮은 저항을 가지므로, 상변화막(160)의 상변화에 필요한 전류량을 낮춰 상변화 기억 소자의 구동 전류를 감소시킴과 아울러 수직형 PN 다이오드(120)의 저항 증가를 방지하여 상기 다이오드(120)의 저항에 의한 전류 손실을 억제할 수 있으므로, 상변화 기억 소자의 특성 및 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 층간 절연막(110)을 형성한 후, 상기 층간 절연막(110)을 식각하여 반도체 기판(100) 부분을 노출시키는 홀을 형성한다. 상기 홀 내에 수직형 PN 다이오드(120)를 형성한다. 상기 수직형 PN 다이오드(120)는 상기 반도체 기판(100) 부분 상에 차례로 배치되는 N 영역(120N)과 P 영역(120P)의 적층 구조를 갖도록 형성한다.
도 2b를 참조하면, 상기 수직형 PN 다이오드(120) 및 층간 절연막(110) 상에 제1 절연막(130)을 형성한 다음, 상기 제1 절연막(130)을 식각하여 상기 수직형 PN 다이오드(120)를 노출시키는 콘택홀(CH)을 형성한다. 이어서, 상기 콘택홀(CH)의 표면을 포함한 제1 절연막(130) 상에 하부 전극용 도전막(140a)을 형성한다. 상기 하부 전극용 도전막(140a)은, 예컨대, TiN막과 Ti막의 적층 구조를 갖도록 형성한다.
도 2c를 참조하면, 상기 제1 절연막(130)이 노출되도록 상기 하부 전극용 도전막을 CMP 또는 에치백하여 상기 콘택홀(CH)의 표면 상에 실린더형 하부 전극(140)을 형성한다. 여기서, 본 발명은 상기 하부 전극(140)을 실린더형으로 형성함으로써, 후속으로 형성되는 상변화막과 하부 전극(140) 간의 콘택 면적을 감소시킬 수 있으며, 이에 따라, 상변화막의 상변화에 필요한 전류량을 낮출 수 있다.
그리고 나서, 상기 실린더형 하부 전극(140) 상에 상기 콘택홀(CH)을 매립하도록 제2 절연막(150)을 형성한다. 이때, 상기 제2 절연막(150)은 상기 하부 전극(140)의 상면이 노출되도록 형성한다.
도 2d를 참조하면, 상기 상면이 노출된 하부 전극(140)의 상단부(A)에 대해 Ge 이나 C 등의 4가 원소를 사용하여 이온주입 공정을 수행한다. 이때, 상기 이온주입 공정은 상기 4가 원소들이 상기 하부 전극(140)의 상단부(A)에만 선택적으로 이온주입 되도록 경사 이온주입 방식, 바람직하게, 10∼60°의 입사각을 갖는 경사 이온주입 방식으로 수행한다.
그 결과, 상기 4가 원소들이 이온주입된 하부 전극(140)의 상단부(A)는 결정질이 깨어져 비정질 상을 가지며, 따라서, 본 발명의 실시예에 따른 상기 하부 전극(140)은 비정질 상을 갖는 상단부(A)에서 상기 하단부에서보다 상대적으로 높은 저항을 갖는다. 이때, 상기 이온주입 공정은 상기 하부 전극(140)의 상단부(A)에만 선택적으로 수행되므로, 상기 이온주입 공정이 수행되지 않은 하부 전극(140)의 하단부 저항은 증가하지 않는다.
도 2e를 참조하면, 상기 이온주입 공정이 수행된 반도체 기판(100)의 결과물 상에 상변화용 물질막과 상부 전극용 도전막을 차례로 증착한다. 그런 다음, 상기 상부 전극용 도전막과 상변화용 물질막을 식각하여, 상기 하부 전극(140)과 콘택하는 상변화막(160)을 형성함과 아울러 상기 상변화막(160) 상에 배치되는 상부 전극(170)을 형성한다.
이어서, 상기 상변화막(160) 및 상부 전극(170)의 측벽 상에 상기 상변화 막(160)을 감싸도록 질화막으로 이루어진 캡핑막(180)을 형성한다. 한편, 상기 캡핑막(180)은 상기 상변화막(160)의 측벽 상에만 선택적으로 형성되는 것도 가능하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
본 발명의 실시예에 따르면, 상변화막의 상변화에 필요한 전류량을 낮추기 위해 상기 상변화막과 하부 전극 간의 콘택 면적이 감소되도록 실린더형 하부 전극을 형성한 다음, 경사 이온주입 방식을 통해 상기 하부 전극의 상단부에만 선택적으로 4가 원소를 이온주입 한다.
이렇게 하면, 본 발명은 상기 4가 원소가 선택적으로 이온주입된 하부 전극의 상단부가 비정질 상을 가짐으로써, 상기 하부 전극의 상단부에서 하단부보다 선택적으로 높은 저항을 갖는다. 따라서, 본 발명은 상기 하부 전극의 상단부와 콘택하는 상변화막의 상변화에 필요한 전류량을 종래보다 낮출 수 있다.
그러므로, 본 발명은 상기 상변화막에 종래보다 낮은 전류가 인가되더라도 상변화막의 상변화가 가능해지며, 이를 통해, 본 발명은 상변화 기억 소자의 구동 전류를 감소시켜 상변화 기억 소자의 특성 및 신뢰성을 효과적으로 향상시킬 수 있다.
또한, 본 발명은 경사 이온주입 방식으로 수행되는 4가 원소의 이온주입 공정을 통해 상기 하부 전극의 전체가 아닌 상단부에서의 저항만을 선택적으로 증가시킬 수 있다. 그래서, 본 발명은 상기 하부 전극의 하단부에서의 저항은 증가하지 않으며, 이에 따라, 본 발명은 상기 하부 전극의 하단부와 콘택하는 수직형 PN 다이오드의 저항이 증가하는 것은 방지할 수 있다. 그러므로, 본 발명은 소자의 회로로부터 인가된 전류가 상기 다이오드의 높은 저항에 의해 손실되는 것을 억제할 수 있으며, 따라서, 본 발명은 상변화 기억 소자의 특성 및 신뢰성을 보다 효과적으로 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 층간 절연막
120N : N 영역 120P : P 영역
120 : 수직형 PN 다이오드 130 : 제1 절연막
CH : 콘택홀 140a : 하부 전극용 도전막
140 : 하부 전극 150 : 제2 절연막
A : 하부 전극의 상단부 160 : 상변화막
170 : 상부 전극 180 : 캡핑막

Claims (11)

  1. 반도체 기판 상에 형성된 다이오드;
    상기 다이오드 상에 형성되며, 하단부보다 상단부에서 높은 저항을 갖고, 상기 상단부에 4가 원소가 이온주입되어 결정질이 깨져 상기 상단부에서 선택적으로 비정질상을 갖는 실린더형 하부 전극;
    상기 하부 전극 상에 형성된 상변화막; 및
    상기 상변화막 상에 형성된 상부 전극;
    을 포함하는 상변화 기억 소자.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 다이오드는 수직형 PN 다이오드인 것을 특징으로 하는 상변화 기억 소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 하부 전극은 Ti막 상에 TiN막이 적층된 적층 구조 또는 TiN막 상에 Ti막이 적층된 적층 구조로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 상변화막을 감싸도록 형성된 캡핑막을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  5. 반도체 기판 상에 다이오드를 형성하는 단계;
    상기 다이오드 상에 실린더형 하부 전극을 형성하는 단계;
    상기 하부 전극이 하단부보다 상단부에서 높은 저항을 갖고 상기 상단부에서 선택적으로 결정질이 깨져 비정질상을 갖도록, 상기 하부 전극의 상단부에 대해 4가 원소를 사용하여 이온주입 공정을 수행하는 단계;
    상기 하부 전극 상에 상변화막을 형성하는 단계; 및
    상기 상변화막 상에 상부 전극을 형성하는 단계;
    를 포함하는 상변화 기억 소자의 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 다이오드는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 하부 전극은 Ti막 상에 TiN막이 적층된 적층 구조 또는 TiN막 상에 Ti막이 적층된 적층 구조를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 하부 전극을 형성하는 단계는,
    상기 다이오드를 포함한 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 콘택홀의 표면을 포함한 제1 절연막 상에 하부 전극용 도전막을 형성하는 단계;
    상기 제1 절연막이 노출되도록 상기 하부 전극용 도전막을 CMP하는 단계; 및
    상기 CMP된 하부 전극용 도전막 상에 상기 콘택홀을 매립하도록 제2 절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 이온주입 공정은 10∼60°의 입사각을 갖는 경사 이온주입 방식으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  10. 삭제
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 상변화막을 형성한 후에, 상기 상변화막을 감싸도록 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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