KR101006528B1 - 상변화 기억 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 셀 효율을 개선하고 칩 사이즈를 감소시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자는, 반도체 기판 내에서 활성 영역을 정의하며, 트렌치 내에 차례로 적층된 제1 절연막과 제2 절연막을 포함하는 소자분리막과, 상기 제2 절연막이 형성된 트렌치 측벽의 표면 내에 형성된 실리사이드막과, 상기 활성 영역 상에 형성된 다수의 다이오드 및 상기 다수의 다이오드 상에 각각 형성된 상변화 기억 셀을 포함한다.

Description

상변화 기억 소자 및 그의 제조방법{PHASE CHANGE RAM DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 셀 효율을 개선하고 칩 사이즈를 감소시킬 수 있는 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되기 때문에 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다. 상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
한편, 고집적 반도체 소자의 제조시 스위칭 소자로서 PN 다이오드를 적용하는 방법이 제안된 바 있다. 스위칭 소자로서 상기 PN 다이오드를 적용하는 경우에는 스위칭 소자로서 트랜지스터를 적용하는 경우보다 셀 사이즈를 감소시킬 수 있다는 장점이 있다.
그러나, 전술한 종래 기술의 경우에는 일정 개수의 상기 PN 다이오드마다 활성 영역과 워드 라인을 전기적으로 연결시키는 콘택플러그가 형성되어야 한다.
구체적으로, 전술한 종래 기술의 경우에는 상기 활성 영역이 높은 저항값을 가짐에 따라워드 라인의 역할을 할 수 없어서 저항이 낮은 금속 물질로 이루어진 워드 라인을 상변화 기억 셀 상부에 따로 형성해주어야 하기 때문에, 상기 워드 라인과 활성 영역 간의 전기적인 연결을 위한 콘택플러그를 일정 개수의 PN 다이오드마다 콘택플러그를 형성해야 하는 것이다. 그 결과, 전술한 종래 기술의 경우에는 활성 영역 상에 배치되는 PN 다이오드의 수가 제한적일 수 밖에 없으며, 이로 인해, 셀 효율이 저하되고 칩 사이즈가 증가된다.
본 발명은 본 발명은 셀 효율을 개선할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 칩 사이즈를 감소시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 상변화 기억 소자는, 반도체 기판 내에서 활성 영역을 정의하며, 트렌치 내에 차례로 적층된 제1 절연막과 제2 절연막을 포함하는 소자분리막과, 상기 제2 절연막이 형성된 트렌치 측벽의 표면 내에 형성된 실리사이드막과, 상기 활성 영역 상에 형성된 다수의 다이오드 및 상기 다수의 다이오드 상에 각각 형성된 상변화 기억 셀을 포함한다.
상기 제1 절연막은 HDP 절연막이다.
상기 실리사이드 막은 코발트 실리사이드막이다.
상기 다이오드는 수직형 PN 다이오드이다.
상기 상변화 기억 셀은 하부 전극, 상변화막 및 상부 전극을 포함한다.
상기 상변화 기억 소자는, 상기 상변화 기억 셀 상에 형성된 비트 라인과, 상기 활성 영역 상에 형성된 콘택플러그 및 상기 비트 라인 상부에 형성되며, 상기 콘택플러그를 통해 상기 활성 영역과 콘택하는 워드 라인을 더 포함한다.
상기 콘택플러그는 10∼32개의 다이오드마다 하나씩 배치되도록 형성된다.
또한, 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 저면에 제1 절연막을 형성하는 단계와, 상기 제1 절연막을 포함한 트렌치의 표면 상에 금속막을 형성하는 단계와, 상기 제1 절연막이 형성되지 않은 트렌치 측벽의 표면 내에 금속 실리사이드막이 형성되도록 1차 열처리를 수행하는 단계와, 상기 금속막을 제거하는 단계와, 상기 제1 절연막 상에 상기 트렌치를 매립하도록 제2 절연막을 형성하여 상기 반도체 기판의 활성 영역을 정의하는 소자분리막을 형성하는 단계와, 상기 활성 영역 상에 다수의 다이오드를 형성하는 단계 및 상기 다수의 다이오드 상에 각각 상변화 기억 셀을 형성하는 단계를 포함한다.
상기 제1 절연막을 형성하는 단계는, 상기 트렌치가 형성된 반도체 기판의 전면 상에 제1 절연막을 증착하는 단계 및 상기 트렌치의 측벽에 형성된 제1 절연막 부분을 제거하는 단계를 포함한다.
상기 제1 절연막은 HDP 절연막으로 증착한다.
상기 제1 절연막은 상기 트렌치의 측벽에서보다 상기 트렌치의 저면에서 더 두꺼운 두께를 갖도록 증착한다.
상기 제1 절연막 부분을 제거하는 단계는 습식 식각 방식으로 수행한다.
상기 금속막은 코발트막으로 형성한다.
상기 금속막을 형성하는 단계 후, 그리고, 상기 1차 열처리를 수행하는 단계 전, 상기 금속막 상에 캡핑막을 형성하는 단계를 더 포함한다.
상기 1차 열처리는 RTA(Rapid Thermal Annealing) 공정으로 수행한다.
상기 실리사이드 막은 코발트 실리사이드막으로 형성한다.
상기 금속막을 제거하는 단계는, 습식 딥-아웃 공정으로 수행한다.
상기 습식 딥-아웃 공정은 H2SO4 + H2O2 용액을 사용하여 수행한다.
상기 금속막을 제거하는 단계 후, 그리고, 상기 소자분리막을 형성하는 단계 전, 상기 금속막이 제거된 반도체 기판의 결과물에 대해 2차 열처리를 수행하는 단계를 더 포함한다.
상기 다이오드는 수직형 PN 다이오드로 형성한다.
상기 상변화 기억 셀은 하부 전극, 상변화막 및 상부 전극을 포함하도록 형성한다.
상기 상변화 기억 셀을 형성하는 단계 후, 상기 상변화 기억 셀 상에 비트 라인을 형성하는 단계와, 상기 활성 영역 상에 콘택플러그를 형성하는 단계 및 상기 비트 라인 상부에 상기 콘택플러그를 통해 상기 활성 영역과 콘택하는 워드 라인을 형성하는 단계를 더 포함한다.
상기 콘택플러그는 10∼32개의 다이오드마다 하나씩 배치되도록 형성한다.
본 발명은 소자분리막 측벽의 반도체 기판 표면 내에 금속 실리사이드막을 형성함으로써, 상기 소자분리막과 접하는 활성 영역 부분의 저항을 개선할 수 있다. 이를 통해, 본 발명은 상기 활성 영역과 워드 라인 간의 콘택 저항이 개선됨에 따라 상기 활성 영역과 워드 라인을 전기적으로 연결시키는 콘택플러그의 개수를 종래보다 감소시킬 수 있다.
따라서, 본 발명은 종래보다 많은 수의 다이오드를 연속적으로 배치할 수 있으므로, 셀 효율이 개선되고 칩 사이즈를 감소시킬 수 있으며, 이에 따라, 본 발명은 상변화 기억 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 소자분리막을 도시한 단면도이다.
도시된 바와 같이, 반도체 기판(100) 내에 트렌치(T)가 형성되어 있으며, 상기 트렌치(T) 내에 상기 반도체 기판(100)의 활성 영역을 정의하는 소자분리막(120)이 형성되어 있다. 상기 소자분리막(120)은 상기 트렌치(T) 내에 차례로 적층된 제1 절연막(108)과 제2 절연막(116)을 포함한다. 상기 제1 절연막(108)은 HDP 절연막이며, 상기 트렌치(T)의 저면부에 형성되어 있다. 상기 소자분리막(120)의 제2 절연막(116)이 형성된 트렌치(T) 측벽의 표면 내에 금속 실리사이드막(114)이 형성되어 있다. 상기 금속 실리사이드막(114)은, 예컨대, 코발트 실리사이드막이다.
여기서, 본 발명은 상기 소자분리막(120) 측벽의 반도체 기판(100) 표면 내에 금속 실리사이드막(114)이 형성됨으로써, 상기 소자분리막(120)과 접하는 활성 영역 부분의 저항이 개선된다. 따라서, 본 발명은 상기 활성 영역과 워드 라인 간의 저항이 개선된다.
도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 도시한 단면도이다.
도시된 바와 같이, 반도체 기판(100) 내에서 활성 영역을 정의하며, 트렌치(T) 내에 차례로 적층된 제1 절연막(108)과 제2 절연막(116)을 포함하는 소자분리막(120)이 형성되어 있다. 상기 제2 절연막(116)이 형성된 트렌치(T) 부분의 측벽 표면 내에 금속 실리사이드막(114)이 형성되어 있다. 상기 금속 실리사이드막(114)은, 예컨대, 코발트 실리사이드막이다.
상기 소자분리막(120)에 의해 정의된 활성 영역의 표면 내에 N형 불순물 영역(122)이 형성되어 있으며, 상기 N형 불순물 영역(122) 상에 다수의 다이오드(126)가 형성되어 있다. 상기 다이오드(126)는, 예컨대, 수직형 PN 다이오드로 형성되어 있으며, 상기 PN 다이오드는 상기 N형 불순물 영역(122) 상에 차례로 배치된 N 영역(N)과 P 영역(P)의 적층 구조를 포함한다.
상기 다수의 다이오드(126) 상에 각각 하부 전극 콘택(130)이 형성되어 있으며, 상기 하부 전극 콘택(130) 상에 상변화 기억 셀(140)이 형성되어 있다. 상기 상변화 기억 셀(140)은 하부 전극(134), 상변화막(136) 및 상부 전극(138)을 포함한다. 상기 상변화 기억 셀(140) 상에 상부 전극 콘택(144)이 형성되어 있으며, 상기 상부 전극 콘택(144) 상에 비트 라인(BL)이 형성되어 있다. 상기 비트 라인(BL) 상부에는 워드 라인(WL)이 형성되어 있으며, 상기 워드 라인(WL)은 상기 활성 영역과 콘택플러그(150)를 통해 전기적으로 연결된다. 상기 콘택플러그(150)는, 예컨대, 제1 및 제2 콘택플러그(132, 148)의 적층 구조를 포함한다.
여기서, 본 발명의 실시예에 따른 상변화 기억 소자는 상기 소자분리막(120) 의 제2 절연막(116)이 형성된 부분의 반도체 기판(100) 표면 내에 형성된 금속 실리사이드막(114)을 통해, 상기 소자분리막(120)과 접하는 활성 영역 부분의 저항을 개선할 수 있다.
따라서, 본 발명은 상기 활성 영역과 워드 라인(WL) 간의 콘택 저항이 개선되며, 이를 통해, 상기 활성 영역과 워드 라인(WL)을 전기적으로 연결시키는 콘택플러그(150)의 개수를 감소시킬 수 있다. 구체적으로, 종래에는 8개의 다이오드(120) 마다 하나씩 콘택플러그(150)가 배치되는 반면에, 상기 활성 영역과 워드 라인(WL) 간의 콘택 저항이 개선된 본 발명의 경우에는 10∼32개의 다이오드(120)마다 하나씩 콘택플러그(150)를 배치할 수 있는 것이다.
그러므로, 본 발명은 활성 영역 상에 종래보다 많은 수의 다이오드(120)가 연속적으로 배치됨에 따라 종래보다 많은 수의 상변화 기억 셀(140)을 배치할 수 있으며, 그 결과, 본 발명은 셀 효율이 개선되고 칩 사이즈가 감소됨에 따라 향상된 소자 특성 및 신뢰성을 얻을 수 있다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 소자분리막 형성방법을 도시한 공정별 단면도이다.
도 3a를 참조하면, 반도체 기판(100) 상에 패드 산화막(102)과 패드 질화막(104)을 차례로 형성한 후, 상기 패드 질화막(104)과 패드 산화막(102)을 패터닝하여 소자분리용 마스크 패턴(106)을 형성한다. 상기 마스크 패턴(106)을 식각 마스크로 사용해서 반도체 기판(100) 부분을 식각하여, 트렌치(T)를 형성한다.
도 3b를 참조하면, 상기 트렌치(T)의 표면을 포함한 마스크 패턴(106) 상에 제1 절연막(108)을 증착한다. 상기 제1 절연막(108)은, 예컨대, HDP 절연막으로 증착하며, 상기 트렌치(T)의 측벽에서보다 상기 트렌치(T)의 저면에서 더 두꺼운 두께를 갖도록 증착한다.
도 3c를 참조하면, 상기 트렌치(T)의 측벽에 형성된 제1 절연막(108) 부분을 제거한다. 상기 제1 절연막(108) 부분의 제거는, 바람직하게, 습식 식각 방식으로 수행하며, 그 결과, 상기 트렌치(T)의 저면 및 마스크 패턴(106)의 상면에만 상기 제1 절연막(108)이 잔류된다.
도 3d를 참조하면, 상기 제1 절연막(T)을 포함한 트렌치(T)의 표면 상에 금속막(110)을 형성한다. 상기 금속막(110)은, 예컨대, 코발트막으로 형성한다. 그런 다음, 상기 금속막(110) 상에 캡핑막(112)을 형성한다. 상기 캡핑막(112)은, 예컨대, 금속 계열의 막으로 형성한다. 상기 금속막(110)과 캡핑막(112)은, 바람직하게, IMP(Ion Metal Plasma) 방식으로 형성한다.
도 3e를 참조하면, 상기 금속막(110)과 캡핑막(112)이 형성된 반도체 기판(100)의 결과물에 대해 1차 열처리를 수행한다. 상기 1차 열처리는 RTA(Rapid Thermal Annealing) 공정으로 수행한다. 그 결과, 상기 제1 절연막(108)이 잔류되지 않은 트렌치(T) 측벽의 표면 내에 금속 실리사이드막(114), 예컨대, 코발트 실리사이드막이 형성된다.
도 3f를 참조하면, 상기 금속 실리사이드막(114)이 형성된 반도체 기판(100)의 결과물로부터 캡핑막 및 금속막을 제거한다. 상기 캡핑막 및 금속막의 제거는 금속 재질의 막이 선택적으로 제거되는 습식 딥-아웃 공정으로 수행하며, 상기 습 식 딥-아웃 공정은 H2SO4 + H2O2 용액을 사용하여 수행한다. 이어서, 상기 습식 딥-아웃 공정이 수행된 반도체 기판(100)의 결과물에 대해 2차 열처리를 수행한다.
도 3g를 참조하면, 상기 제1 절연막(108) 상에 상기 트렌치(T)를 매립하도록 제2 절연막(116)을 증착한 후, 상기 제2 절연막(116)을 CMP한다. 그리고 나서, 마스크 패턴을 제거하여 상기 트렌치(T) 내에 반도체 기판(100)의 활성 영역을 정의하는 소자분리막을 형성한다.
이상에서와 같이, 본 발명의 실시예에서는 트렌치(T)의 저면부에만 선택적으로 제1 절연막(108)을 형성한 후, 상기 제1 절연막(108)이 형성되지 않은 트렌치(T) 측벽의 표면 내에 금속 실리사이드막(114)을 형성함으로써, 활성 영역 간 분리가 이루어짐과 아울러 상기 금속 실리사이드막(114)을 통해 소자분리막(120)과 접하는 활성 영역 부분의 저항을 개선할 수 있다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도이다.
도 4a를 참조하면, 전술한 바와 같이 반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성한다. 상기 소자분리막은 트렌치(T) 내에 차례로 적층된 제1 절연막(108)과 제2 절연막(116)을 포함하며, 상기 제2 절연막(116)이 형성된 트렌치(T) 측벽의 표면 내에 금속 실리사이드막(114), 예컨대, 코발트 실리사이드막을 형성한다. 이어서, 상기 소자분리막(120)에 의해 정의된 활성 영역의 표면 내에 N형 불순물 영역(122)을 형성한다.
도 4b를 참조하면, 상기 N형 불순물 영역(122)이 형성된 반도체 기판(100) 상에 제1 층간절연막(124)을 형성한 후, 상기 제1 층간절연막(124)을 식각하여 N형 불순물 영역(122)을 노출시키는 다수의 홀을 형성한다. 그런 다음, 상기 홀 내에 에피 실리콘층을 성장시켜 다수의 다이오드(126)를 형성한다. 상기 다이오드(126)는, 예컨대, 수직형 PN 다이오드로 형성하며, 상기 PN 다이오드는 상기 N형 불순물 영역(122) 상에 차례로 배치된 N 영역(N)과 P 영역(P)의 적층 구조를 포함한다.
한편, 본 발명의 다른 실시예로서, 상기 N형 불순물 영역(122)이 형성된 반도체 기판(100) 상에 에피 실리콘층을 성장시킨 후에 이를 패터닝하여 다수의 다이오드(126)를 먼저 형성하고, 그리고 나서, 제1 층간절연막(124)을 형성하는 것도 가능하다.
도 4c를 참조하면, 상기 다이오드(126) 및 제1 층간절연막(124) 상에 제2 층간절연막(128)을 형성한다. 이어서, 상기 제2 층간절연막(128) 내에 상기 다이오드(126)와 각각 콘택하는 하부 전극 콘택(130)을 형성한다. 또한, 상기 제1 및 제2 층간절연막(124, 128)을 식각하여 상기 N형 불순물 영역(122)을 노출시키는 제1 콘택홀을 형성한 후, 상기 제1 콘택홀 내에 제1 콘택플러그(132)를 형성한다.
한편, 본 발명의 다른 실시예로서, 상기 제1 콘택플러그(132)는 다층 구조로 형성하는 것도 가능하며, 이때, 상기 다층 구조를 갖는 제1 콘택플러그(132)의 하부 콘택플러그는 상기 다이오드(126)의 형성시 형성됨이 바람직하다.
도 4d를 참조하면, 상기 제2 층간절연막(128) 상에 상기 하부 전극 콘택(130)을 통해 상기 다이오드(126)와 각각 콘택하는 상변화 기억 셀(140)을 형성 한다. 상기 상변화 기억 셀(140)은 하부 전극(134)과 상변화막(136) 및 상부 전극(138)을 포함한다.
도 4e를 참조하면, 상기 상변화 기억 셀(140)이 형성된 반도체 기판(100)의 결과물 상에 제3 층간절연막(142)을 형성한 후, 상기 제3 층간절연막(142) 내에 상기 상변화 기억 셀(140)의 상부 전극(138)과 각각 콘택하는 상부 전극 콘택(144)을 형성한다. 다음으로, 상기 제3 층간절연막(142) 상에 상기 상부 전극 콘택(144)과 각각 콘택하며 일 방향으로 연장하는 비트 라인(BL)을 형성한다.
도 4f를 참조하면, 상기 비트 라인(BL)을 덮도록 제4 층간절연막(146)을 형성하고, 그리고 나서, 상기 제4 및 제3 층간절연막(146, 142)을 식각하여 상기 제1 콘택플러그(132)를 노출시키는 제2 콘택홀을 형성한다. 상기 제2 콘택홀 내에 제2 콘택플러그(148)를 형성하여 상기 N형 불순물 영역(122) 상에 제1 및 제2 콘택플러그(132, 148)를 포함하는 콘택플러그(150)를 형성한다.
한편, 본 발명의 다른 실시예로서, 상기 제2 콘택플러그(148)는 다층 구조로 형성하는 것도 가능하며, 이때, 상기 다층 구조를 갖는 제2 콘택플러그(148)의 하부 콘택플러그는 상기 상부 전극 콘택(144)의 형성시 형성됨이 바람직하다.
이어서, 상기 제4 층간절연막(146) 상에 상기 콘택플러그(150)를 통해 상기 활성 영역과 콘택하며, 상기 비트 라인(BL)과 수직하는 방향으로 연장하는 워드 라인(WL)을 형성한다.
여기서, 본 발명은 상기 소자분리막(120)의 제2 절연막(116)이 형성된 트렌치(T) 측벽 부분의 표면 내에 금속 실리사이드막(114)을 통해 상기 소자분리 막(120)과 인접한 활성 영역 부분의 저항이 개선되어, 상기 활성 영역과 워드 라인(WL) 간의 콘택 저항이 개선된 상태이다.
그러므로, 종래 기술의 경우에는 상기 활성 영역과 워드 라인(WL) 간의 전기적인 연결을 위해 8개의 다이오드(126)마다 콘택플러그(150)를 형성했지만, 상기 금속 실리사이드막(114)을 통해 활성 영역과 워드 라인(WL) 간의 콘택 저항이 개선된 본 발명의 실시예에서는, 상기 활성 영역과 워드 라인(WL) 간의 전기적인 연결을 위해 10∼32개의 다이오드(126)마다 콘택플러그(150)를 형성할 수 있다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
이상에서와 같이, 본 발명은 소자분리막 측벽에 금속 실리사이드막을 형성함으로써, 상기 소자분리막과 인접한 활성 영역의 저항을 개선할 수 있으며, 이를 통해, 본 발명은 상기 활성 영역과 워드 라인 간의 콘택 저항을 효과적으로 개선할 수 있다.
따라서, 본 발명은 상기 활성 영역과 워드 라인 간의 콘택 저항이 개선됨에 따라, 활성 영역과 워드 라인을 전기적으로 연결하는 콘택플러그의 개수를 종래보다 감소시킬 수 있다. 그러므로, 본 발명은 종래보다 많은 수의 다이오드를 연속적으로 배치할 수 있으므로, 셀 효율을 개선하고 칩 사이즈를 감소시킬 수 있으며, 이를 통해, 본 발명은 상변화 기억 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 소자분리막을 도시한 단면도.
도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 도시한 단면도.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 소자분리막 형성방법을 도시한 공정별 단면도.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 T : 트렌치
102 : 패드 산화막 104 : 패드 질화막
108 : 제1 절연막 110 : 금속막
112 : 캡핑막 114 : 금속 실리사이드막
116 : 제2 절연막 120 : 소자분리막
122 : N형 불순물 영역 124 : 제1 층간절연막
126 : 다이오드 128 : 제2 층간절연막
132 : 제1 콘택플러그 134 : 하부 전극
136 : 상변화막 138 : 상부 전극
140 : 상변화 기억 셀 142 : 제3 층간절연막
BL : 비트 라인 146 : 제4 층간절연막
148 : 제2 콘택플러그 WL : 워드 라인

Claims (23)

  1. 반도체 기판 내에서 활성 영역을 정의하며, 트렌치 내에 차례로 적층된 제1 절연막과 제2 절연막을 포함하는 소자분리막;
    상기 제2 절연막이 형성된 트렌치 측벽의 표면 내에 형성된 실리사이드막;
    상기 활성 영역 상에 형성된 다수의 다이오드; 및
    상기 다수의 다이오드 상에 각각 형성된 상변화 기억 셀;
    을 포함하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 제1 절연막은 HDP 절연막인 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서,
    상기 실리사이드 막은 코발트 실리사이드막인 것을 특징으로 하는 상변화 기억 소자.
  4. 제 1 항에 있어서,
    상기 다이오드는 수직형 PN 다이오드인 것을 특징으로 하는 상변화 기억 소자.
  5. 제 1 항에 있어서,
    상기 상변화 기억 셀은 하부 전극, 상변화막 및 상부 전극을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  6. 제 1 항에 있어서,
    상기 상변화 기억 셀 상에 형성된 비트 라인;
    상기 활성 영역 상에 형성된 콘택플러그; 및
    상기 비트 라인 상부에 형성되며, 상기 콘택플러그를 통해 상기 활성 영역과 콘택하는 워드 라인;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  7. 제 6 항에 있어서,
    상기 콘택플러그는 10∼32개의 다이오드마다 하나씩 배치되도록 형성된 것을 특징으로 하는 상변화 기억 소자.
  8. 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 저면에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 포함한 트렌치의 표면 상에 금속막을 형성하는 단계;
    상기 제1 절연막이 형성되지 않은 트렌치 측벽의 표면 내에 금속 실리사이드 막이 형성되도록 1차 열처리를 수행하는 단계;
    상기 금속막을 제거하는 단계;
    상기 제1 절연막 상에 상기 트렌치를 매립하도록 제2 절연막을 형성하여 상기 반도체 기판의 활성 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성 영역 상에 다수의 다이오드를 형성하는 단계; 및
    상기 다수의 다이오드 상에 각각 상변화 기억 셀을 형성하는 단계;
    를 포함하는 상변화 기억 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 절연막을 형성하는 단계는,
    상기 트렌치가 형성된 반도체 기판의 전면 상에 제1 절연막을 증착하는 단계; 및
    상기 트렌치의 측벽에 형성된 제1 절연막 부분을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제1 절연막은 HDP 절연막으로 증착하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 제1 절연막은 상기 트렌치의 측벽에서보다 상기 트렌치의 저면에서 더 두꺼운 두께를 갖도록 증착하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 제1 절연막 부분을 제거하는 단계는 습식 식각 방식으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 금속막은 코발트막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  14. 제 8 항에 있어서,
    상기 금속막을 형성하는 단계 후, 그리고, 상기 1차 열처리를 수행하는 단계 전,
    상기 금속막 상에 캡핑막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  15. 제 8 항에 있어서,
    상기 1차 열처리는 RTA(Rapid Thermal Annealing) 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  16. 제 8 항에 있어서,
    상기 실리사이드 막은 코발트 실리사이드막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  17. 제 8 항에 있어서,
    상기 금속막을 제거하는 단계는, 습식 딥-아웃 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 습식 딥-아웃 공정은 H2SO4 + H2O2 용액을 사용하여 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  19. 제 8 항에 있어서,
    상기 금속막을 제거하는 단계 후, 그리고, 상기 소자분리막을 형성하는 단계 전,
    상기 금속막이 제거된 반도체 기판의 결과물에 대해 2차 열처리를 수행하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  20. 제 8 항에 있어서,
    상기 다이오드는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  21. 제 8 항에 있어서,
    상기 상변화 기억 셀은 하부 전극, 상변화막 및 상부 전극을 포함하도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  22. 제 8 항에 있어서,
    상기 상변화 기억 셀을 형성하는 단계 후,
    상기 상변화 기억 셀 상에 비트 라인을 형성하는 단계;
    상기 활성 영역 상에 콘택플러그를 형성하는 단계; 및
    상기 비트 라인 상부에 상기 콘택플러그를 통해 상기 활성 영역과 콘택하는 워드 라인을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 콘택플러그는 10∼32개의 다이오드마다 하나씩 배치되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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