KR20090001193A - 상 변화 기억 소자 및 그의 제조방법 - Google Patents

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KR20090001193A
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장헌용
홍석경
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주식회사 하이닉스반도체
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Abstract

본 발명에 따른 상 변화 기억 소자는, 서로 이격 배치되는 제1활성영역과 제2활성영역; 상기 제1활성영역 상에 형성된 정상 상 변화 기억 셀; 상기 제2활성영역 상에 형성된 더미 구조물; 상기 정상 상 변화 기억 셀과 상기 더미 구조물 상에 형성되고, 상기 정상 상 변화 기억 셀과 전기적으로 연결되는 비트 라인; 상기 비트 라인 상부에 상기 정상 상 변화 기억 셀이 형성된 제1활성영역에 상기 제1활성영역과 전기적으로 연결되도록 형성된 서브 워드 라인; 및 상기 비트 라인 상부에 상기 더미 구조물이 형성된 제2활성영역에 형성된 메인 워드 라인;을 포함하는 것을 특징으로 한다.

Description

상 변화 기억 소자 및 그의 제조방법{PHASE CHANGE RAM DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 상 변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 도 1g의 A-A′선 및 B-B′선에 대응하는, 본 발명의 일 실시예에 따른 상 변화 기억 소자를 설명하기 위한 단면도.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 상 변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 도 3g의 C-C′선 및 D-D′선에 대응하는, 본 발명의 다른 실시예에 따른 상 변화 기억 소자를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 300 : 반도체 기판 102 : 제1활성영역
104 : 제2활성영역 302 : 활성영역
304 : 소자분리영역 106, 306 : N영역
108, 308 : P영역 110, 310 : 하부전극 콘택
112, 312 : 하부전극 114, 314 : 상 변화막
116, 316 : 상부전극 118, 318 : 상부전극 콘택
120, 320 : 상 변화 기억 셀 122, 322 : 제1층간절연막
BL : 비트 라인 124, 324 : 제2층간절연막
130, 330 : 콘택 플러그 WL : 워드 라인
SWL : 서브 워드 라인 MWL : 메인 워드 라인
본 발명은 상 변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 소자 신뢰성 확보를 위한 구조적인 안정화를 도모할 수 있는 상 변화 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되 고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상 변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상 변화 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상 변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상 변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
특히, 512Mb급 이상의 상 변화 기억 소자의 제조시 PN 다이오드를 적용하는 방법이 제안되고 있다. 상기 PN 다이오드는 바 타입의 활성영역의 표면에 이온주입 공정을 통해 형성된 N영역과 상기 N영역 상에 N영역과 콘택하는 플러그 형태의 P영역으로 구성된다.
한편, 상기 상 변화 기억 소자의 셀 영역 상부에는 서로 평행하는 방향으로 배치되는 서브 워드 라인(Sub Word Line)과 메인 워드 라인(Main Word Line)이 형성된다. 상기 서브 워드 라인은 상기 PN 다이오드를 거쳐 흐르는 전류의 흐름을 통해 실제 셀 동작에 관여하며, 상기 메인 워드 라인은 서브 워드 라인의 구동에 필요한 전원 전압을 공급해주는 역할을 한다.
그러나, 상기 서브 워드 라인이 형성되는 활성영역에는 PN 다이오드와 하부전극 및 상부전극 등의 실제 셀 동작을 위한 더미 구조물들이 형성되지만, 상기 메 인 워드 라인이 형성되는 활성영역에는 전술한 더미 구조물들이 형성되지 않는다. 이 때문에, 상기 서브 워드 라인과 메인 워드 라인 간에는 단차가 발생할 수 밖에 없다.
이러한 단차는 반도체 소자의 고집적화 추세에 따라 셀 사이즈가 감소되면서 더욱 심화되기 때문에, 상 변화 기억 소자의 제조 과정 중 CMP(Chemical Mechanical Polishing) 공정 등이 원활하게 진행될 수 없다. 그 결과, PN 다이오드의 N영역과 상기 서브 워드 라인의 전기적 연결을 위한 콘택 플러그가 불균일하게 형성되며, 소자 특성 및 신뢰성이 저하된다.
본 발명은, 소자 신뢰성 확보를 위한 구조적인 안정화를 도모할 수 있는 상 변화 기억 소자 및 그의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 상 변화 기억 소자는, 서로 이격 배치되는 제1활성영역과 제2활성영역; 상기 제1활성영역 상에 형성된 정상 상 변화 기억 셀; 상기 제2활성영역 상에 형성된 더미 구조물; 상기 정상 상 변화 기억 셀과 상기 더미 구조물 상에 형성되고, 상기 정상 상 변화 기억 셀과 전기적으로 연결되는 비트 라인; 상기 비트 라인 상부에 상기 정상 상 변화 기억 셀이 형성된 제1활성영역에 상기 제1활성영역과 전기적으로 연결되도록 형성된 서브 워드 라인; 및 상기 비트 라인 상부에 상기 더미 구조물이 형성된 제2활성영역에 형성된 메인 워드 라인;을 포함하는 것을 특징으로 한다.
여기서, 상기 제1활성영역에는 N형 불순물 이온주입층으로 이루어진 N영역이 형성되며, 상기 제2활성영역에는 N영역이 형성되지 않는다.
상기 더미 구조물은 상기 정상 상 변화 기억 셀과 동일한 구조로 형성된다.
상기 서브 워드 라인은 상기 제1활성영역 상에 형성된 콘택 플러그를 통해 상기 제1활성영역과 전기적으로 연결된다.
상기 제1활성영역의 정상 상 변화 기억 셀과 상기 제2활성영역의 더미 구조물은 동일한 개수로 형성된다.
상기 비트 라인은 상기 제2활성영역의 더미 구조물과 전기적으로 연결되도록 형성된다.
또한, 본 발명의 일 실시예에 따른 상 변화 기억 소자의 제조방법은, 반도체 기판 내에 서로 이격 배치되는 제1활성영역과 제2활성영역을 정의하는 단계; 상기 제2활성영역 상에 마스크패턴을 형성하는 단계; 상기 마스크패턴에 의해 노출된 제1활성영역을 포함하는 반도체 기판에 불순물을 이온주입하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 제1활성영역 상에 정상 상 변화 기억 셀을 형성함과 아울러 상기 제2활성영역 상에 더미 구조물을 형성하는 단계; 상기 정상 상 변화 기억 셀과 상기 더미 구조물 상에 상기 정상 상 변화 기억 셀과 전기적으로 연결되는 비트 라인을 형성하는 단계; 및 상기 비트 라인 상부에 상기 정상 상 변화 기억 셀이 형성된 제1활성영역에 상기 제1활성영역과 전기적으로 연결되도록 서브 워드 라인을 형성함과 아울러 상기 더미 구조물이 형성된 제2활성영역에 메인 워드 라인을 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 불순물을 이온주입하는 단계는, 상기 제1활성영역에 N형 불순물이 도핑되어 N영역이 형성되도록 수행한다.
상기 더미 구조물은 상기 정상 상 변화 기억 셀과 동일한 구조로 형성한다.
상기 서브 워드 라인은 상기 제1활성영역 상에 형성된 콘택 플러그를 통해 상기 제1활성영역과 전기적으로 연결되도록 형성한다.
상기 제1활성영역의 정상 상 변화 기억 셀과 상기 제2활성영역의 더미 구조물은 동일한 개수로 형성한다.
상기 비트 라인은 상기 제2활성영역의 더미 구조물과 전기적으로 연결되도록 형성한다.
게다가, 본 발명의 다른 실시예에 따른 상 변화 기억 소자는, 반도체 기판 내에 서로 이격 배치되는 활성영역과 상기 활성영역 사이의 소자분리 영역; 상기 활성영역 상에 형성된 정상 상 변화 기억 셀; 상기 소자분리 영역 상에 형성된 더미 구조물; 상기 정상 상 변화 기억 셀과 상기 더미 구조물 상에 형성되고, 상기 정상 상 변화 기억 셀과 전기적으로 연결되는 비트 라인; 상기 비트 라인 상부에 상기 정상 상 변화 기억 셀이 형성된 활성영역에 상기 제1활성영역과 전기적으로 연결되도록 형성된 서브 워드 라인; 및 상기 비트 라인 상부에 상기 더미 구조물이 형성된 소자분리 영역에 형성된 메인 워드 라인;을 포함하는 것을 특징으로 한다.
여기서, 상기 더미 구조물은 상기 정상 상 변화 기억 셀과 동일한 구조로 형성된다.
상기 서브 워드 라인은 상기 활성영역 상에 형성된 콘택 플러그를 통해 상기 활성영역과 전기적으로 연결된다.
상기 활성영역의 정상 상 변화 기억 셀과 상기 소자분리 영역의 더미 구조물은 동일한 개수로 형성된다.
상기 비트 라인은 상기 소자분리 영역의 더미 구조물과 전기적으로 연결되도록 형성된다.
아울러, 본 발명의 다른 실시예에 따른 상 변화 기억 소자의 제조방법은, 반도체 기판 내에 서로 이격 배치되는 활성영역과 상기 활성영역 사이의 소자분리 영역을 정의하는 단계; 상기 활성영역 상에 정상 상 변화 기억 셀을 형성함과 아울러 상기 소자분리 영역 상에 더미 구조물을 형성하는 단계; 상기 정상 상 변화 기억 셀과 상기 더미 구조물 상에 상기 정상 상 변화 기억 셀과 전기적으로 연결되는 비트 라인을 형성하는 단계; 및 상기 비트 라인 상부에 상기 정상 상 변화 기억 셀이 형성된 활성영역에 상기 활성영역과 전기적으로 연결되도록 서브 워드 라인을 형성함과 아울러 상기 더미 구조물이 형성된 소자분리 영역에 메인 워드 라인을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 더미 구조물은 상기 정상 상 변화 기억 셀과 동일한 구조로 형성한다.
상기 서브 워드 라인은 상기 활성영역 상에 형성된 콘택 플러그를 통해 상기 활성영역과 전기적으로 연결되도록 형성한다.
상기 활성영역의 정상 상 변화 기억 셀과 상기 소자분리 영역의 더미 구조물은 동일한 개수로 형성한다.
상기 비트 라인은 상기 소자분리 영역의 더미 구조물과 전기적으로 연결되도 록 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 서브 워드 라인이 형성되는 활성영역에 PN 다이오드와 하부전극 및 상부전극 등의 실제 셀 동작을 위한 더미 구조물들을 형성함과 아울러 메인 워드 라인이 형성되는 활성영역에 PN 다이오드의 N영역을 제외한 나머지 더미 구조물들을 형성한다.
이때, 상기 더미 구조물로서는 더미 셀과 같이 동일 레이어에 적용되는 공정을 이용하여 형성 가능한 것이 제시될 수 있다.
이렇게 하면, 상기 서브 워드 라인과 메인 워드 라인의 하부에 비슷한 밀도의 더미 구조물들을 형성함으로써, 서브 워드 라인과 메인 워드 라인 간의 단차를 감소시킬 수 있으며, 이를 통해, 상 변화 기억 소자의 제조 과정을 안정화할 수 있다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 상 변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 내에 서로 이격 배치되는 다수개의 제1활성영역(102) 및 제2활성영역(104)을 형성한다. 상기 제1활성영역(102) 및 제2활성영역(104)은 바 타입으로 형성하며, 서로 같거나 또는 다른 폭을 갖도록 형성한다. 또한, 상기 제1활성영역(102) 및 제2활성영역(104)은 제1활성영역(102)과 제2 활성영역(104) 간의 간격 및 제1활성영역(102) 간의 간격이 같도록 형성함이 바람직하다.
도 1b를 참조하면, 반도체 기판(100) 상에 상기 제2활성영역(104)을 가리는 마스크패턴(도시안됨)을 형성한 다음, 상기 마스크패턴에 의해 노출된 제1활성영역(102)에 대해 불순물 이온주입 공정을 수행해서 상기 제1활성영역(102) 내에만 선택적으로 N영역(106)을 형성한다.
이때, 상기 마스크패턴은 상기 제2활성영역(104) 및 제2활성영역(104)에 인접한 반도체 기판(100) 부분을 오버랩(Overlap)해서 가리도록 형성함이 바람직하며, 상기 N영역(106)이 형성된 후에는 상기 마스크패턴을 제거한다.
도 1c를 참조하면, 상기 제1활성영역(102)에 형성된 N영역(106) 및 제2활성영역(104) 상에 다수개의 P영역(108)들을 형성한다. 상기 P영역(108)은 상기 N영역(106) 및 제2활성영역(104)과 콘택하는 플러그 타입으로 형성하며, 상기 제1활성영역(102) 및 제2활성영역(104)에서 동일한 형태와 개수를 갖도록 형성함이 바람직하다.
도 1d를 참조하면, 상기 P영역(108) 상에 하부전극 콘택(도시안됨), 하부전극(도시안됨), 상 변화막(도시안됨), 상부전극(도시안됨) 및 상부전극 콘택(도시안됨)을 차례로 형성하여, 상기 다수개의 P영역(108)들 상에 각각 상 변화 기억 셀(120)을 형성한다. 상기 상 변화 기억 셀(120)은 상기 제1활성영역(102) 및 제2활성영역(104)에 동일한 형태와 개수를 갖도록 형성함이 바람직하다.
도 1e를 참조하면, 상기 상 변화 기억 셀(120)이 형성된 반도체 기판(100)의 결과물 상에 상기 상 변화 기억 셀(120)을 덮도록 제1층간절연막(도시안됨)을 형성한다. 그런 다음, 상기 제1층간절연막의 표면을 CMP한 후, 제1층간절연막 상에 비트 라인용 도전막(도시안됨)을 증착한다.
그리고 나서, 상기 비트 라인용 도전막을 상기 제1 및 제2활성영역(102, 104)과 수직하는 방향으로 식각하여, 상기 제1층간절연막 상에 상기 상 변화 기억 셀(120)과 콘택하는 비트 라인(BL)을 형성한다.
이때, 상기 비트 라인(BL)은 상기 제1 및 제2활성영역(102, 104)에서 동일한 크기의 기생 캐패시턴스(Parasitic Capacitance)가 발생되도록 제1 및 제2활성영역(102, 104)에 형성된 상 변화 기억 셀(120)을 함께 콘택하도록 형성함이 바람직하다.
도 1f를 참조하면, 상기 제1층간절연막 상에 상기 비트 라인(BL)을 덮도록 제2층간절연막(도시안됨)을 형성한다. 이어서, 상기 제2층간절연막의 표면을 CMP한 후, 상기 제1 및 제2층간절연막 내에 상기 제1활성영역(102)의 N영역(106)과 콘택하는 콘택 플러그(130)을 형성한다. 상기 콘택 플러그(130)는 제1활성영역(102)에만 선택적으로 형성한다.
도 1g를 참조하면, 상기 콘택 플러그(130)가 형성된 반도체 기판(100)의 결과물 상에 워드 라인용 도전막(도시안됨)을 증착한다. 그런 다음, 상기 워드 라인용 도전막을 상기 제1 및 제2활성영역(102, 104)과 평행하는 방향으로 식각하여 상기 비트 라인(BL) 상부에 상기 콘택 플러그(130)를 통해 N영역(106)과 콘택하는 워드 라인(WL)을 형성한다.
이때, 상기 워드 라인(WL)은 상기 제1활성영역(102) 상부에서는 서브 워드 라인(SWL)으로 형성하고, 상기 제2활성영역(104) 상부에서는 메인 워드 라인(MWL)으로 형성한다. 여기서, 상기 서브 워드 라인(SWL)은 실제 셀 동작에 관여하며, 상기 메인 워드 라인(MWL)은 서브 워드 라인(SWL)의 구동에 필요한 전원 전압을 공급해주는 역할을 한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 일 실시예에 따른 상 변화 기억 소자를 완성한다.
도 2는 도 1g의 A-A′선 및 B-B′선에 대응하는, 본 발명의 일 실시예에 따른 상 변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기판(100) 내에 서로 이격 배치되는 다수개의 바 타입 제1활성영역(102) 및 제2활성영역(104)이 형성되며, 상기 제1활성영역(102) 내에만 선택적으로 N영역(106)이 형성된다.
그런 다음, 상기 제1활성영역(102)의 N영역(106) 및 제2활성영역(104) 상에 P영역(108)이 형성된 후, 상기 P영역(108) 상에 상 변화 기억 셀(120)이 각각 형성된다. 상기 상 변화 기억 셀(120)은 상기 P영역(108) 상에 차례로 형성된 하부전극 콘택(110), 하부전극(112), 상 변화막(114), 상부전극 콘택(116) 및 상부전극(118)으로 구성된다.
계속해서, 상기 상 변화 기억 셀(120) 상에 상 변화 기억 셀(120)과 콘택하는 비트 라인(BL)이 형성되며, 상기 비트 라인(BL) 상부에 상기 제1활성영역(102) 내에 형성된 N영역(106)과 콘택하는 워드 라인(WL)이 형성된다. 이때, 상기 워드 라인(WL)은 상기 제1활성영역(102)의 N영역(106) 상에 형성된 콘택 플러그(130)를 통해 상기 N영역(106)과 콘택하며, 또한, 상기 워드 라인(WL)은 상기 제1활성영역(102) 상부에서는 서브 워드 라인(SWL)으로 형성되며, 제2활성영역(104) 상부에서는 메인 워드 라인(MWL)으로 형성된다.
전술한 본 발명의 일실시예는, 상기 서브 워드 라인(SWL)이 형성되는 제1활성영역(102)과 메인 워드 라인(MWL)이 형성되는 제2활성영역(104)에 워드 라인(WL)과 전기적인 콘택을 이루지 않을 뿐, 실제 셀 동작을 수행하는 더미 구조물과 동일한 구조의 더미 구조물들을 형성함으로써, 상기 제1활성영역(102)과 제2활성영역(104) 간의 단차를 감소시킬 수 있다.
이때, 상기 메인 워드 라인(MWL)이 형성되는 제2활성영역(104)에는 N영역(106)을 형성하지 않으며, 아울러, 메인 워드 라인(MWL)과 제2활성영역(104) 간의 전기적인 콘택을 이루는 콘택 플러그(130)를 형성하지 않음으로써, 상기 메인 워드 라인(MWL)으로의 전류 흐름이 형성되지 않도록 한다.
그 결과, 본 발명은 상기 제1 및 제2층간절연막(122, 124)의 CMP 공정을 포함한 소자의 제조 과정을 효과적으로 안정화할 수 있다. 따라서, 본 발명은 상기 N영역(106)과 서브 워드 라인(SWL)의 전기적 연결을 위한 콘택 플러그(130)를 보다 안정적으로 형성할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 향상시킬 수 있다.
한편, 전술한 본 발명의 일 실시예에서는 메인 워드 라인의 하부의 활성영역에 N영역 및 콘택 플러그를 형성하지 않으면서 상기 단차를 감소시켰지만, 본 발명 의 다른 실시예로서 상기 메인 워드 라인 하부에 활성영역을 포함한 N영역 및 콘택 플러그를 형성하지 않으면서 상기 단차를 감소시킬 수 있다.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 상 변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체 기판(300) 내에 서로 이격 배치되는 다수개의 활성영역(302)을 정의하는 소자분리영역(304)을 형성한다. 상기 활성영역(302)은 바 타입으로 형성하며, 상기 활성영역(302)의 폭과 활성영역(302) 간의 간격은 서로 다른 길이로 형성함이 바람직하다.
도 3b를 참조하면, 반도체 기판(300) 상에 상기 소자분리영역(304)을 가리는 마스크패턴(도시안됨)을 형성한다. 그런 다음, 상기 마스크패턴에 의해 노출된 활성영역(302)에 대해 불순물 이온주입 공정을 수행해서 상기 활성영역(302) 내에만 선택적으로 N영역(306)을 형성한 후, 상기 마스크패턴을 제거한다.
여기서, 상기 N영역(306)은 상기 소자분리영역(304)을 가리는 마스크패턴을 형성하고 불순물 이온주입 공정을 수행하는 방식 대신, 마스크패턴 없이 상기 불순물 이온주입 공정을 블랭킷(Blanket) 타입으로 수행하는 방식을 통해 형성하는 것도 가능하다.
도 3c를 참조하면, 상기 활성영역(302)에 형성된 N영역(306) 및 소자분리영역(304) 상에 다수개의 P영역(308)들을 형성한다. 상기 P영역(308)들은 상기 N영역(306) 및 소자분리영역(304)과 콘택하는 플러그 타입으로 형성하며, 상기 활성영역(302) 및 소자분리영역(304)에서 동일한 형태와 개수를 갖도록 형성함이 바람직 하다.
도 3d를 참조하면, 상기 P영역(308) 상에 하부전극 콘택(도시안됨), 하부전극(도시안됨), 상 변화막(도시안됨), 상부전극(도시안됨) 및 상부전극 콘택(도시안됨)을 차례로 형성하여, 상기 다수개의 P영역(308)들 상에 각각 상 변화 기억 셀(320)을 형성한다. 상기 상 변화 기억 셀(320)은 상기 활성영역(302) 및 소자분리영역(304)에 동일한 형태와 개수를 갖도록 형성함이 바람직하다.
도 3e를 참조하면, 상기 상 변화 기억 셀(320)이 형성된 반도체 기판(300)의 결과물 상에 상기 상 변화 기억 셀(320)을 덮도록 제1층간절연막(도시안됨)을 형성한다. 그런 다음, 상기 제1층간절연막의 표면을 CMP한 후, 제1층간절연막 상에 비트 라인용 도전막(도시안됨)을 증착한다.
그리고 나서, 상기 비트 라인용 도전막을 상기 활성영역(302)과 수직하는 방향으로 식각하여, 상기 제1층간절연막 상에 상기 상 변화 기억 셀(320)과 콘택하는 비트 라인(BL)을 형성한다. 이때, 상기 비트 라인(BL)은 상기 활성영역(102) 및 소자분리영역(304)에서 동일한 크기의 기생 캐패시턴스가 발생되도록 활성영역(102) 및 소자분리영역(304)에 형성된 상 변화 기억 셀(120)을 함께 콘택하도록 형성함이 바람직하다.
도 3f를 참조하면, 상기 제1층간절연막 상에 상기 비트 라인(BL)을 덮도록 제2층간절연막(도시안됨)을 형성한다. 이어서, 상기 제2층간절연막의 표면을 CMP한 후, 상기 제1 및 제2층간절연막 내에 상기 활성영역(302)의 N영역(306)과 콘택하는 콘택 플러그(330)을 형성한다. 상기 콘택 플러그(330)는 활성영역(302)에만 선택적 으로 형성한다.
도 3g를 참조하면, 상기 콘택 플러그(330)가 형성된 반도체 기판(300)의 결과물 상에 워드 라인용 도전막(도시안됨)을 증착한다. 그런 다음, 상기 워드 라인용 도전막을 상기 활성영역(302)과 평행하는 방향으로 식각하여 상기 비트 라인(BL) 상부에 상기 콘택 플러그(330)를 통해 N영역(306)과 콘택하는 워드 라인(WL)을 형성한다.
이때, 상기 워드 라인(WL)은 상기 활성영역(302) 상부에서는 서브 워드 라인(SWL)으로 형성하고, 상기 소자분리영역(304) 상부에서는 메인 워드 라인(MWL)으로 형성한다. 여기서, 상기 서브 워드 라인(SWL)은 실제 셀 동작에 관여하며, 상기 메인 워드 라인(MWL)은 서브 워드 라인(SWL)의 구동에 필요한 전원 전압을 공급해주는 역할을 한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 다른 실시예에 따른 상 변화 기억 소자를 완성한다.
도 4는 도 3g의 C-C′선 및 D-D′선에 대응하는, 본 발명의 다른 실시예에 따른 상 변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기판(300) 내에 서로 이격 배치되는 다수개의 바 타입 활성영역(302) 및 상기 활성영역(302)을 정의하는 소자분리영역(304)이 형성되며, 상기 활성영역(302) 내에만 선택적으로 N영역(306)이 형성된다.
그런 다음, 상기 활성영역(302)의 N영역(306) 및 소자분리영역(304) 상에 다수개의 P영역(308)들이 형성된 후, 상기 P영역(308)들 상에 상 변화 기억 셀(320) 이 각각 형성된다. 상기 상 변화 기억 셀(320)은 상기 P영역(308) 상에 차례로 형성된 하부전극 콘택(310), 하부전극(312), 상 변화막(314), 상부전극 콘택(316) 및 상부전극(318)으로 구성된다.
계속해서, 상기 상 변화 기억 셀(320) 상에 상 변화 기억 셀(320)과 콘택하는 비트 라인(BL)이 형성되며, 상기 비트 라인(BL) 상부에 상기 활성영역(302) 내에 형성된 N영역(306)과 콘택하는 워드 라인(WL)이 형성된다. 이때, 상기 워드 라인(WL)은 상기 활성영역(302)의 N영역(306) 상에 형성된 콘택 플러그(330)를 통해 상기 N영역(306)과 콘택한다. 또한, 상기 워드 라인(WL)은 상기 활성영역(302) 상부에서는 서브 워드 라인(SWL)으로 형성되며, 소자분리영역(304) 상부에서는 메인 워드 라인(MWL)으로 형성된다.
전술한 본 발명의 다른 실시예는, 상기 서브 워드 라인(SWL)이 형성되는 활성영역(302)과 메인 워드 라인(MWL)이 형성되는 소자분리영역(304)에 워드 라인(WL)과 전기적인 콘택을 이루지 않을 뿐, 실제 셀 동작을 수행하는 더미 구조물과 동일한 구조의 더미 구조물들을 형성함으로써, 상기 활성영역(302)과 소자분리영역(304) 간의 단차를 감소시킬 수 있다.
이때, 상기 메인 워드 라인(MWL)이 형성되는 소자분리영역(304)에는 N영역(306)을 형성하지 않으며, 아울러, 메인 워드 라인(MWL)과 소자분리영역(304) 간의 전기적인 콘택을 이루는 콘택 플러그(330)를 형성하지 않음으로써, 상기 메인 워드 라인(MWL)으로의 전류 흐름이 형성되지 않도록 한다.
그 결과, 본 발명은 상기 제1 및 제2층간절연막(322, 324)의 CMP 공정을 포 함한 소자의 제조 과정을 효과적으로 안정화할 수 있다. 따라서, 본 발명은 상기 N영역(306)과 서브 워드 라인(SWL)의 전기적 연결을 위한 콘택 플러그(330)를 보다 안정적으로 형성할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 메인 워드 라인의 하부에 워드 라인과 전기적인 콘택을 이루지 않을 뿐, 실제 셀 동작을 수행하는 더미 구조물과 동일한 구조의 더미 구조물들을 형성함으로써, 상기 메인 워드 라인과 서브 워드 라인 간의 단차를 감소시킬 수 있다.
따라서, 본 발명은 소자의 제조 과정을 효과적으로 안정화할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 향상시킬 수 있다.

Claims (22)

  1. 서로 이격 배치되는 제1활성영역과 제2활성영역;
    상기 제1활성영역 상에 형성된 정상 상 변화 기억 셀;
    상기 제2활성영역 상에 형성된 더미 구조물;
    상기 정상 상 변화 기억 셀과 상기 더미 구조물 상에 형성되고, 상기 정상 상 변화 기억 셀과 전기적으로 연결되는 비트 라인;
    상기 비트 라인 상부에 상기 정상 상 변화 기억 셀이 형성된 제1활성영역에 상기 제1활성영역과 전기적으로 연결되도록 형성된 서브 워드 라인; 및
    상기 비트 라인 상부에 상기 더미 구조물이 형성된 제2활성영역에 형성된 메인 워드 라인;
    을 포함하는 것을 특징으로 하는 상 변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 제1활성영역에는 N형 불순물 이온주입층으로 이루어진 N영역이 형성되며, 상기 제2활성영역에는 N영역이 형성되지 않는 것을 특징으로 하는 상 변화 기억 소자.
  3. 제 1 항에 있어서,
    상기 더미 구조물은 상기 정상 상 변화 기억 셀과 동일한 구조로 형성된 것 을 특징으로 하는 상 변화 기억 소자.
  4. 제 1 항에 있어서,
    상기 서브 워드 라인은 상기 제1활성영역 상에 형성된 콘택 플러그를 통해 상기 제1활성영역과 전기적으로 연결되는 것을 특징으로 하는 상 변화 기억 소자.
  5. 제 1 항에 있어서,
    상기 제1활성영역의 정상 상 변화 기억 셀과 상기 제2활성영역의 더미 구조물은 동일한 개수로 형성된 것을 특징으로 하는 상 변화 기억 소자.
  6. 제 1 항에 있어서,
    상기 비트 라인은 상기 제2활성영역의 더미 구조물과 전기적으로 연결되도록 형성된 것을 특징으로 하는 상 변화 기억 소자.
  7. 반도체 기판 내에 서로 이격 배치되는 제1활성영역과 제2활성영역을 정의하는 단계;
    상기 제2활성영역 상에 마스크패턴을 형성하는 단계;
    상기 마스크패턴에 의해 노출된 제1활성영역을 포함하는 반도체 기판에 불순물을 이온주입하는 단계;
    상기 마스크패턴을 제거하는 단계;
    상기 제1활성영역 상에 정상 상 변화 기억 셀을 형성함과 아울러 상기 제2활성영역 상에 더미 구조물을 형성하는 단계;
    상기 정상 상 변화 기억 셀과 상기 더미 구조물 상에 상기 정상 상 변화 기억 셀과 전기적으로 연결되는 비트 라인을 형성하는 단계; 및
    상기 비트 라인 상부에 상기 정상 상 변화 기억 셀이 형성된 제1활성영역에 상기 제1활성영역과 전기적으로 연결되도록 서브 워드 라인을 형성함과 아울러 상기 더미 구조물이 형성된 제2활성영역에 메인 워드 라인을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상 변화 기억 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 불순물을 이온주입하는 단계는,
    상기 제1활성영역에 N형 불순물이 도핑되어 N영역이 형성되도록 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 더미 구조물은 상기 정상 상 변화 기억 셀과 동일한 구조로 형성하는 것을 특징으로 하는 상 변화 기억 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 서브 워드 라인은 상기 제1활성영역 상에 형성된 콘택 플러그를 통해 상기 제1활성영역과 전기적으로 연결되도록 형성하는 것을 특징으로 하는 상 변화 기억 소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 제1활성영역의 정상 상 변화 기억 셀과 상기 제2활성영역의 더미 구조물은 동일한 개수로 형성하는 것을 특징으로 하는 상 변화 기억 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 비트 라인은 상기 제2활성영역의 더미 구조물과 전기적으로 연결되도록 형성하는 것을 특징으로 하는 상 변화 기억 소자의 제조방법.
  13. 반도체 기판 내에 서로 이격 배치되는 활성영역과 상기 활성영역 사이의 소자분리 영역;
    상기 활성영역 상에 형성된 정상 상 변화 기억 셀;
    상기 소자분리 영역 상에 형성된 더미 구조물;
    상기 정상 상 변화 기억 셀과 상기 더미 구조물 상에 형성되고, 상기 정상 상 변화 기억 셀과 전기적으로 연결되는 비트 라인;
    상기 비트 라인 상부에 상기 정상 상 변화 기억 셀이 형성된 활성영역에 상기 제1활성영역과 전기적으로 연결되도록 형성된 서브 워드 라인; 및
    상기 비트 라인 상부에 상기 더미 구조물이 형성된 소자분리 영역에 형성된 메인 워드 라인;
    을 포함하는 것을 특징으로 하는 상 변화 기억 소자.
  14. 제 13 항에 있어서,
    상기 더미 구조물은 상기 정상 상 변화 기억 셀과 동일한 구조로 형성된 것을 특징으로 하는 상 변화 기억 소자.
  15. 제 13 항에 있어서,
    상기 서브 워드 라인은 상기 활성영역 상에 형성된 콘택 플러그를 통해 상기 활성영역과 전기적으로 연결되는 것을 특징으로 하는 상 변화 기억 소자.
  16. 제 13 항에 있어서,
    상기 활성영역의 정상 상 변화 기억 셀과 상기 소자분리 영역의 더미 구조물은 동일한 개수로 형성된 것을 특징으로 하는 상 변화 기억 소자.
  17. 제 13 항에 있어서,
    상기 비트 라인은 상기 소자분리 영역의 더미 구조물과 전기적으로 연결되도록 형성된 것을 특징으로 하는 상 변화 기억 소자.
  18. 반도체 기판 내에 서로 이격 배치되는 활성영역과 상기 활성영역 사이의 소 자분리 영역을 정의하는 단계;
    상기 활성영역 상에 정상 상 변화 기억 셀을 형성함과 아울러 상기 소자분리 영역 상에 더미 구조물을 형성하는 단계;
    상기 정상 상 변화 기억 셀과 상기 더미 구조물 상에 상기 정상 상 변화 기억 셀과 전기적으로 연결되는 비트 라인을 형성하는 단계; 및
    상기 비트 라인 상부에 상기 정상 상 변화 기억 셀이 형성된 활성영역에 상기 활성영역과 전기적으로 연결되도록 서브 워드 라인을 형성함과 아울러 상기 더미 구조물이 형성된 소자분리 영역에 메인 워드 라인을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상 변화 기억 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 더미 구조물은 상기 정상 상 변화 기억 셀과 동일한 구조로 형성하는 것을 특징으로 하는 상 변화 기억 소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 서브 워드 라인은 상기 활성영역 상에 형성된 콘택 플러그를 통해 상기 활성영역과 전기적으로 연결되도록 형성하는 것을 특징으로 하는 상 변화 기억 소자의 제조방법.
  21. 제 18 항에 있어서,
    상기 활성영역의 정상 상 변화 기억 셀과 상기 소자분리 영역의 더미 구조물은 동일한 개수로 형성하는 것을 특징으로 하는 상 변화 기억 소자의 제조방법.
  22. 제 18 항에 있어서,
    상기 비트 라인은 상기 소자분리 영역의 더미 구조물과 전기적으로 연결되도록 형성하는 것을 특징으로 하는 상 변화 기억 소자의 제조방법.
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