KR100929633B1 - 상변화 기억 소자 - Google Patents

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Abstract

본 발명은 상변화 기억 소자를 개시한다. 개시된 본 발명은, 베이스 영역 및 이미터 영역을 포함하며, 제1간격으로 이격된 한 쌍이 제2간격으로 배열되게 배치되며, 상기 베이스 영역 및 이미터 영역에 실리사이드막이 구비된 다수의 바(Bar) 타입의 액티브 영역들을 갖는 반도체기판과, 상기 액티브 영역의 베이스 영역과 이미터 영역 상에 형성된 제1콘택플러그와, 상기 이미터 영역의 제1콘택플러그 상에 형성된 히터와, 상기 히터와 콘택하는 상변화막과 상부전극의 적층패턴과, 상기 상부전극 상에 형성된 제2콘택플러그와, 상기 액티브 영역과 수직하는 방향에 따라 두 쌍의 액티브 영역 상에 배열된 제2콘택플러그와 콘택하도록 형성된 서브 비트라인과, 상기 베이스 영역의 제1콘택플러그 상에 형성된 제3콘택플러그와, 상기 액티브 영역의 방향에 따라 배열된 제3콘택플러그를 콘택하도록 형성된 워드라인과, 상기 제2간격으로 이격된 액티브 영역 사이의 서브 비트라인 상에 형성된 제4콘택플러그 및 상기 액티브 영역과 수직하는 방향에 따라 모든 액티브 영역 상에 배열된 제4콘택플러그와 콘택하도록 형성된 메인 비트라인을 포함한다.

Description

상변화 기억 소자{Phase change RAM device}
도 1은 본 발명의 일실시예에 따른 상변화 기억 소자를 도시한 평면도.
도 2는 본 발명의 다른 실시예에 따른 상변화 기억 소자를 도시한 평면도.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도 및 단면도.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도 및 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100,200,300,400: 반도체기판 101,201,301,401: 액티브 영역
121,221,321,421: 제1콘택플러그 122,222,322,422: 제2콘택플러그
123,223,323,423: 제3콘택플러그 124,224,324,424: 제4콘택플러그
130,230,330,430: 히터 140,240,340,440: 상변화막
150,250,350,450: 상부전극 160,260,360,460: 서브 비트라인
170,270,370,470: 워드라인 180,280,380,480: 메인 비트라인
311,411: 제1층간절연막 312,412: 제2층간절연막
313,413: 제3층간절연막 314,414: 제4층간절연막
315,415: 제5층간절연막 316,416: 제6층간절연막
본 발명은 상변화 기억 소자에 관한 것으로, 보다 상세하게는, 얇은 두께의 상부전극을 확보할 수 있는 상변화 기억 소자에 관한 것이다.
일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory; RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory: ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로서 최근들어 상변화 기억 소자(Phase Change memory)가 제안 되었다.
이러한, 상기 상변화 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해 상기 전극들 사이에 개재된 상변화막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.
통상적으로, 상변화 기억 소자는 씨모스 트랜지스터(CMOS)를 이용하는 것과 피앤피-바이폴라트랜지스터(PNP-Bipolar Tunction Transistor; 이하, "pnp-BTJ"라 칭함.)를 이용하는 두 가지 방법이 있다. 상기 pnp-BTJ는 씨모스에 비해 셀 사이즈를 작게 할 수 있으며, 전류 구동 능력이 높기 때문에 프로그래밍 전류가 높은 상변화 기억 소자에서 많이 적용되고 있다.
기존의 pnp-BJT 기술은 ST사가 VLSI 2006에서 "A 90㎚ Phase Change Memory Technology for Stand-Alone Non-Volatile Memory Aplication"에서 발표하였다.
상기의 pnp-BJT는 CMOS 트랜지스터가 아닌 vertical BJT-pnp 를 이용하는 것으로 이온주입(implant)공정으로 이미터(Emitter) 영역, 베이스(Base) 영역, 콜렉터(Collector) 영역을 형성하여, 이미터 영역은 GST Cell으로서, 상부전극(top electrode) 상에 비트라인이 형성되고, 베이스 영역에는 워드라인(Word Line)이, 콜렉터 영역에는 접지(Ground)를 형성하는 것이다.
한편, 비트라인은 상부전극 상에 직접 콘택을 형성하므로, 상부전극의 두께를 어느 정도 두껍게 형성하여야 한다.
그러나, 상부전극의 두께가 두꺼워지면 상부전극과 상변화막의 패터닝 공정 시 식각 시간이 증가하게 되면서 상변화막의 가장자리의 식각 손실이 발생되어 조성 변화가 발생 될 수 있다.
또한, 상부전극은 티타늄질화막(TiN)을 주로 사용하고 있는데, 이는, 바(Bar) 형태의 상부전극의 저항을 높이고 있어 비트라인의 센싱 마진을 저하시키고 있다.
본 발명은 얇은 두께를 상부전극을 형성할 수 있는 상변화 기억 소자를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 베이스 영역 및 이미터 영역을 포함하며, 제1간격으로 이격된 한 쌍이 제2간격으로 배열되게 배치되며, 상기 베이스 영역 및 이미터 영역에 실리사이드막이 구비된 다수의 바(Bar) 타입의 액티브 영역들을 갖는 반도체기판; 상기 액티브 영역의 베이스 영역과 이미터 영역 상에 형성된 제1콘택플러그; 상기 이미터 영역의 제1콘택플러그 상에 형성된 히터; 상기 히터와 콘택하는 상변화막과 상부전극의 적층패턴; 상기 상부전극 상에 형성된 제2콘택플러그; 상기 액티브 영역과 수직하는 방향에 따라 두 쌍의 액티브 영역 상에 배열된 제2콘택플러그와 콘택하도록 형성된 서브 비트라인; 상기 베이스 영역의 제1콘택플러그 상에 형성된 제3콘택플러그; 상기 액티브 영역의 방향에 따라 배열된 제3콘택플러그를 콘택하도록 형성된 워드라인; 상기 제2간격으로 이격된 액티브 영역 사이의 서브 비트라인 상에 형성된 제4콘택플러그; 및 상기 액티브 영역과 수직하는 방향에 따라 모든 액티브 영역 상에 배열된 제4콘택플러그와 콘택하도록 형성된 메인 비트라인;을 포함하는 상변화 기억 소자을 제공한다.
여기서, 상기 베이스 영역은 n-타입으로 이루어지며, 상기 이미터 영역은 p-타입으로 이루어진 것을 포함한다.
상기 액티브 영역의 제1간격은 제2간격 보다 좁은 간격을 갖는 것을 포함한다.
또한, 본 발명은, 베이스 영역 및 이미터 영역을 포함하며, 제1간격으로 이격된 한 쌍이 제2간격으로 배열되게 배치되며, 상기 베이스 영역 및 이미터 영역에 실리사이드막이 구비된 다수의 바(Bar) 타입의 액티브 영역들을 갖는 반도체기판; 상기 액티브 영역의 베이스 영역과 이미터 영역 상에 형성된 제1콘택플러그; 상기 이미터 영역의 제1콘택플러그 상에 형성된 히터; 상기 히터와 콘택하는 상변화막과 상부전극의 적층패턴; 상기 상부전극 상에 형성된 제2콘택플러그; 상기 액티브 영역과 수직하는 방향에 따라 한 쌍의 액티브 영역 상에 배열된 제2콘택플러그와 콘택하도록 형성된 서브 비트라인; 상기 베이스 영역의 제1콘택플러그 상에 형성된 제3콘택플러그; 상기 액티브 영역의 방향에 따라 배열된 제3콘택플러그를 콘택하도록 형성된 워드라인; 상기 제1간격으로 이격된 액티브 영역 사이의 서브 비트라인 상에 형성된 제4콘택플러그; 및 상기 액티브 영역과 수직하는 방향에 따라 모든 액티브 영역 상에 배열된 제4콘택플러그와 콘택하도록 형성된 메인 비트라인;을 포함하는 상변화 기억 소자를 제공한다.
여기서, 상기 베이스 영역은 n-타입으로 이루어지며, 상기 이미터 영역은 p- 타입으로 이루어진 것을 포함한다.
상기 액티브 영역의 제1간격은 제2간격 보다 넓은 간격을 갖는 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 상변화막과 상부전극의 적층패턴 상에 상기 상부전극에 비해서 저항이 낮은 물질로 서브 비트라인(Sub Bite Line)을 형성하는 것을 특징으로 한다.
이와 같이, 본 발명은 상변화막과 상부전극의 적층패턴 상에 상부 전극에 비해 저항이 낮은 물질의 서브 비트라인을 형성함으로써, 메인 비트라인(Main Bite Line)의 센싱 마진(sensing margin)을 높일 수 있다.
또한, 본 발명은 상기 서브 비트라인의 형성으로 인해 상부전극을 얇은 두께로 형성할 수 있게 되어, 상부전극과 상변화막의 패터닝 공정 시간을 감소시킬 수 있고, 그래서, 상변화막의 식각 손실을 감소시킬 수 있다.
따라서, 본 발명은 상기 상변화막의 식각 손실을 감소시킴에 따라 상변화 기억 소자의 프로그래밍 전류(programming current)의 편차를 줄일 수 있어 소자 특성의 향상을 기대할 수 있다.
구체적으로, 도 1은 본 발명의 일실시예에 따른 상변화 기억 소자를 도시한 단면도로서, 도시된 바와 같이, 상기 상변화 기억 소자는, 베이스 영역(B) 및 이미 터 영역(E)을 포함하며, 제1간격(S1)으로 이격된 한 쌍이 제2간격(S2)으로 배열되게 배치되며, 상기 베이스 영역(B) 및 이미터(E) 영역에 실리사이드막(미도시)이 구비된 다수의 바(Bar) 타입의 액티브 영역(101)들을 갖는 반도체기판(100)의 베이스 영역(B)과 이미터(E) 영역 상에 형성된 제1콘택플러그(121)가 형성된다.
여기서, 상기 베이스 영역은 n-타입으로 이루어지며, 상기 이미터 영역은 p-타입으로 이루어진다. 그리고, 상기 이미터 영역(E)의 제1콘택플러그(121) 상에 형성된 히터(130)와 콘택하는 상변화막(140)과 상부전극(150)의 적층패턴이 형성되며, 상기 액티브 영역과 수직하는 방향에 따라 두 쌍의 액티브 영역 상에 배열된 제2콘택플러그(122)와 콘택하도록 서브 비트라인(160)이 형성된다.
그리고, 상기 액티브 영역의 방향에 따라 배열된 베이스 영역(B)의 제1콘택플러그(121) 상에 형성된 제3콘택플러그(123)를 콘택하도록 워드라인(170)이 형성된다.
그리고, 상기 제2간격으로 이격된 액티브 영역 사이의 서브 비트라인(160) 상에 형성된 제4콘택플러그(124)와 콘택하도록 상기 액티브 영역과 수직하는 방향에 따라 메인 비트라인(180)이 형성되는 것을 포함한다.
여기서, 상기 액티브 영역(101)의 제1간격(S1)이 제2간격(S2) 보다 좁은 간격을 갖는 것을 특징으로 한다. 한편, 상기 액티브 영역의 제1간격(S1)이 제2간격(S2) 보다 넓은 간격을 갖는 경우는, 도 2에 도시된 바와 같이, 상기 서브 비트라인(260)은 액티브 영역(201)과 수직하는 방향에 따라 한 쌍의 액티브 영역 상에 배열된 제2콘택플러 그(222)와 콘택하도록 형성되며, 상기 서브 비트라인(260)과 메인 비트라인(280)을 연결하는 제4콘택플러그(224)는 제1간격으로 이격된 액티브 영역(201) 사이의 서브 비트라인(261) 상에 형성되는 것을 특징으로 한다.
도 2에서 미설명된 도면 부호 221은 제1콘택플러그를, 223은 제3콘택플러그를, 230은 히터를, 250은 상부전극을, 270은 워드라인을 각각 나타낸다.
자세하게는, 도 3a 내지 3g를 참조하여 본 발명의 일실시예에 따른 상변화 기억 소자의 제조방법을 설명하도록 한다.
도 3a를 참조하면, 제1간격(S1)으로 이격된 한 쌍이 제2간격(S2)으로 배열되게 배치된 다수의 바(Bar) 타입의 액티브 영역(301)들을 갖는 반도체기판(300)에 이온주입을 진행하여 후속의 워드라인과 콘택하는 베이스 영역(B) 및 후속의 상변화막과 콘택하는 이미터 영역(E)을 형성한다.
여기서, 상기 베이스 영역(B)은 N-타입으로 이루어지며, 상기 이미터 영역(E)은 P-타입으로 이루어진다. 그리고, 상기 액티브 영역(301)의 제1간격(S1)은 제2간격(S2) 보다 좁은 간격을 갖도록 하며, 상기 베이스 영역(B)은 이미터 영역(E)보다 깊게 형성한다.
그런다음, 콘택 저항을 감소시키기 위해 베이스 영역(B) 및 이미터 영역(E) 상에 실리사이드막(미도시)을 형성한다.
도 3b를 참조하면, 상기 N-타입의 베이스 영역 및 P-타입의 이미터 영역이 형성된 반도체기판(300) 상에 베이스 영역 및 이미터 영역을 노출시키는 제1홀을 구비한 제1층간절연막(311)을 형성한 후, 상기 제1홀 내에 도전 물질을 매립하여 제1콘택플러그(321)를 형성한다.
다음으로, 상기 제1콘택플러그(321)를 포함한 제1층간절연막(311) 상에 이미터 영역의 제1콘택플러그(321)를 노출시키는 제2홀을 구비한 제2층간절연막(312)을 형성한 후, 상기 제2홀 내에 도전 물질을 매립하여 상기 제1콘택플러그(321) 상에 히터(heater, 330)를 형성한다.
도 3c를 참조하면, 상기 히터(330)를 포함한 제2층간절연막 상에 히터(330)를 노출시키는 제3홀을 구비한 제3층간절연막(313)을 형성한 후, 상기 제3홀이 매립되도록 상변화막과 상부전극용 도전막을 증착한다.
이때, 상기 상부전극용 도전막은 종래 대비 얇은 두께로 증착하도록 한다.
그런다음, 상기 상부전극용 도전막과 상변화막을 식각하여 상기 히터(330)와 콘택하는 상변화막(340)과 상부전극(350)의 적층패턴을 형성한다.
도 3d를 참조하면, 상기 상변화막(340)과 상부전극(350)을 포함한 제3층간절연막(313) 상에 상기 상부전극(350)을 노출시키는 제4홀이 구비된 제4층간절연막(314)을 형성한 후, 상기 제4홀 내에 도전 물질을 매립하여 상기 상부전극(350) 상에 제2콘택플러그(322)를 형성한다.
그런다음, 상기 액티브 영역(301)과 수직하는 방향에 따라 두 쌍의 액티브 영역(301) 상에 배열된 제2콘택플러그(322)와 콘택하도록 서브 비트라인(360)을 형성한다.
이때, 상기 서브 비트라인(360)은 상부전극(350)에 비해 저항이 낮은 물질을 사용하여 형성하며, 상기 상변화막(340)과 상부전극(350)의 적층패턴의 폭 보다 크 거나 작은 폭을 갖도록 형성한다.
이처럼, 상기 상부전극(350)에 비해 저항이 낮은 물질을 사용하여 제2콘택플러그(322)와 콘택되어 상부전극(350)과 연결하는 서브 비트라인(360)을 형성함에 따라, 후속의 메인 비트라인의 센싱 마진을 높일 수 있다.
또한, 상기 서브 비트라인(360)을 형성함으로써, 상부전극(350)을 종래 대비 얇은 두께로 형성할 수 있게 되어 상부전극과 상변화막의 패터닝 공정시 식각 시간을 감소시킬 수 있다.
이와 같이, 상부전극과 상변화막의 식각 시간의 감소를 통하여 상변화막의 식각 손실을 줄일 수 있게 되어 프로그래밍 전류의 편차를 줄일 수 있게 된다.
도 3e를 참조하면, 상기 상변화막(340)과 상부전극(350)의 적층패턴을 포함한 제4층간절연막(314) 상에 제5층간절연막(315)을 형성한 후, 상기 베이스 영역의 제1콘택플러그(321)가 노출되도록 제5, 제4, 제3 및 제2층간절연막(315,314,313,312)을 식각하여 제5홀을 형성한다.
그런다음, 상기 제5홀 내에 도전 물질을 매립하여 상기 베이스 영역의 제1콘택플러그(321) 상에 제3콘택플러그(323)를 형성한다.
이때, 상기 제3콘택플러그(323)는 상기 제1콘택플러그(321) 보다 작은 패턴을 갖도록 형성한다.
다음으로, 상기 액티브 영역(301)의 방향에 따라 배열된 제3콘택플러그(323)를 콘택하도록 워드라인(370)을 형성한다.
도 3f를 참조하면, 상기 워드라인(370)을 포함한 기판 전면 상에 상기 제2간 격으로 이격된 액티브 영역(301) 사이의 서브 비트라인(360)을 노출시키는 제6홀을 구비한 제6층간절연막(316)을 형성한 후, 상기 제6홀 내에 도전 물질을 매립하여 상기 서브 비트라인(360) 상에 제4콘택플러그(324)를 형성한다.
도 3g를 참조하면, 상기 액티브 영역(301)과 수직하는 방향에 따라 모든 액티브 영역 상에 배열된 제4콘택플러그(324)와 콘택하도록 메인 비트라인(380)을 형성하여 본 발명의 일실시예에 따른 상변화 기억 소자를 제조한다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도 및 단면도로서, 이를 참조하여 설명하도록 한다.
도 4a를 참조하면, 제1간격(S1)으로 이격된 한 쌍이 제2간격(S2)으로 배열되게 배치된 다수의 바(Bar) 타입의 액티브 영역(401)들을 갖는 반도체기판(400)에 이온주입을 진행하여 후속의 워드라인과 콘택하는 N-타입의 베이스 영역(B) 및 후속의 상변화막과 콘택하는 P-타입의 이미터 영역(E)을 형성한다.
여기서, 상기 액티브 영역(401)의 제1간격(S1)은 제2간격(S2) 보다 넓은 간격을 갖도록 하며, 상기 베이스 영역(B)은 이미터 영역(E)보다 깊게 형성한다.
그런다음, 콘택 저항을 감소시키기 위해 베이스 영역(B) 및 이미터 영역(E) 상에 실리사이드막(미도시)을 형성한다.
도 4b를 참조하면, 상기 N-타입의 베이스 영역 및 P-타입의 이미터 영역이 형성된 반도체기판(400) 상에 베이스 영역 및 이미터 영역을 노출시키는 제1홀을 구비한 제1층간절연막(411)을 형성한 후, 상기 제1홀 내에 도전 물질을 매립하여 제1콘택플러그(421)를 형성한다.
다음으로, 상기 제1콘택플러그(421)를 포함한 제1층간절연막(411) 상에 이미터 영역의 제1콘택플러그(421)를 노출시키는 제2홀을 구비한 제2층간절연막(412)을 형성한 후, 상기 제2홀 내에 도전 물질을 매립하여 상기 제1콘택플러그(421) 상에 히터(heater, 430)를 형성한다.
도 4c를 참조하면, 상기 히터(430)를 포함한 제2층간절연막 상에 히터(430)를 노출시키는 제3홀을 구비한 제3층간절연막(413)을 형성한 후, 상기 제3홀이 매립되도록 상변화막과 상부전극용 도전막을 증착한다.
이때, 상기 상부전극용 도전막은 종래 대비 얇은 두께로 증착하도록 한다.
그런다음, 상기 상부전극용 도전막과 상변화막을 식각하여 상기 히터(430)와 콘택하는 상변화막(440)과 상부전극(450)의 적층패턴을 형성한다.
도 3d를 참조하면, 상기 상변화막(440)과 상부전극(450)을 포함한 제3층간절연막(413) 상에 상기 상부전극(450)을 노출시키는 제4홀이 구비된 제4층간절연막(414)을 형성한 후, 상기 제4홀 내에 도전 물질을 매립하여 상기 상부전극(450) 상에 제2콘택플러그(422)를 형성한다.
그런다음, 상기 액티브 영역(401)과 수직하는 방향에 따라 한 쌍의 액티브 영역(401) 상에 배열된 제2콘택플러그(422)와 콘택하도록 서브 비트라인(460)을 형성한다.
이때, 상기 서브 비트라인(460)은 상부전극(450)에 비해 저항이 낮은 물질을 사용하여 형성하며, 상기 상변화막(440)과 상부전극(450)의 적층패턴의 폭 보다 크 거나 작은 폭을 갖도록 형성한다.
이처럼, 상기 상부전극(450)에 비해 저항이 낮은 물질을 사용하여 제2콘택플러그(422)와 콘택되어 상부전극(450)과 연결하는 서브 비트라인(460)을 형성함에 따라, 후속의 메인 비트라인의 센싱 마진을 높일 수 있다.
또한, 상기 서브 비트라인(460)을 형성함으로써, 상부전극(450)을 종래 대비 얇은 두께로 형성할 수 있게 되어 상부전극과 상변화막의 패터닝 공정시 식각 시간을 감소시킬 수 있다.
이와 같이, 상부전극과 상변화막의 식각 시간의 감소를 통하여 상변화막의 식각 손실을 줄일 수 있게 되어 프로그래밍 전류의 편차를 줄일 수 있게 된다.
도 4e를 참조하면, 상기 상변화막(440)과 상부전극(450)의 적층패턴을 포함한 제4층간절연막(414) 상에 제5층간절연막(415)을 형성한 후, 상기 베이스 영역의 제1콘택플러그(421)가 노출되도록 제5, 제4, 제3 및 제2층간절연막(415,414,413,412)을 식각하여 제5홀을 형성한다.
그런다음, 상기 제5홀 내에 도전 물질을 매립하여 상기 베이스 영역의 제1콘택플러그(421) 상에 제3콘택플러그(423)를 형성한다.
이때, 상기 제3콘택플러그(423)는 상기 제1콘택플러그(421) 보다 작은 패턴을 갖도록 형성한다.
다음으로, 상기 액티브 영역(401)의 방향에 따라 배열된 제3콘택플러그(423)를 콘택하도록 워드라인(470)을 형성한다.
도 4f를 참조하면, 상기 워드라인(470)을 포함한 기판 전면 상에 상기 제2간 격으로 이격된 액티브 영역(401) 사이의 서브 비트라인(460)을 노출시키는 제6홀을 구비한 제6층간절연막(416)을 형성한 후, 상기 제6홀 내에 도전 물질을 매립하여 상기 서브 비트라인(460) 상에 제4콘택플러그(424)를 형성한다.
도 4g를 참조하면, 상기 액티브 영역(401)과 수직하는 방향에 따라 모든 액티브 영역 상에 배열된 제4콘택플러그(424)와 콘택하도록 메인 비트라인(480)을 형성하여 본 발명의 다른 실시예에 따른 상변화 기억 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 상변화막과 상부전극의 적층패턴 상에 상부전극에 보다 저항이 낮은 물질로 서브 비트라인(Sub Bite Line)을 형성하는 것으로, 이를 통해, 메인 비트라인(Main Bite Line)의 센싱 마진(sensing margin)을 높일 수 있다.
또한, 본 발명은 상기 서브 비트라인의 형성으로 인해 상부전극을 얇은 두께로 형성할 수 있으므로, 이를 통해, 상부전극과 상변화막의 패터닝 공정 시간을 감소시킬 수 있어, 상변화막의 식각 손실을 감소시킬 수 있다.
따라서, 본 발명은 상기 상변화막의 식각 손실을 감소시킴에 따라 상변화 기억 소자의 프로그래밍 전류(programming current)의 편차를 줄일 수 있어 소자 특 성의 향상을 기대할 수 있다.

Claims (6)

  1. 베이스 영역 및 이미터 영역을 포함하며, 제1간격으로 이격된 한 쌍이 제2간격으로 배열되게 배치되며, 상기 베이스 영역 및 이미터 영역에 실리사이드막이 구비된 다수의 바(Bar) 타입의 액티브 영역들을 갖는 반도체기판;
    상기 액티브 영역의 베이스 영역과 이미터 영역 상에 형성된 제1콘택플러그;
    상기 이미터 영역의 제1콘택플러그 상에 형성된 히터;
    상기 히터와 콘택하는 상변화막과 상부전극의 적층패턴;
    상기 상부전극 상에 형성된 제2콘택플러그;
    상기 액티브 영역과 수직하는 방향에 따라 두 쌍의 액티브 영역 상에 배열된 제2콘택플러그와 콘택하도록 형성된 서브 비트라인;
    상기 베이스 영역의 제1콘택플러그 상에 형성된 제3콘택플러그;
    상기 액티브 영역의 방향에 따라 배열된 제3콘택플러그를 콘택하도록 형성된 워드라인;
    상기 제2간격으로 이격된 액티브 영역 사이의 서브 비트라인 상에 형성된 제4콘택플러그; 및
    상기 액티브 영역과 수직하는 방향에 따라 모든 액티브 영역 상에 배열된 제4콘택플러그와 콘택하도록 형성된 메인 비트라인;
    을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 베이스 영역은 n-타입으로 이루어지며, 상기 이미터 영역은 p-타입으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서,
    상기 액티브 영역의 제1간격은 제2간격 보다 좁은 간격을 갖는 것을 특징으로 하는 상변화 기억 소자.
  4. 베이스 영역 및 이미터 영역을 포함하며, 제1간격으로 이격된 한 쌍이 제2간격으로 배열되게 배치되며, 상기 베이스 영역 및 이미터 영역에 실리사이드막이 구비된 다수의 바(Bar) 타입의 액티브 영역들을 갖는 반도체기판;
    상기 액티브 영역의 베이스 영역과 이미터 영역 상에 형성된 제1콘택플러그;
    상기 이미터 영역의 제1콘택플러그 상에 형성된 히터;
    상기 히터와 콘택하는 상변화막과 상부전극의 적층패턴;
    상기 상부전극 상에 형성된 제2콘택플러그;
    상기 액티브 영역과 수직하는 방향에 따라 한 쌍의 액티브 영역 상에 배열된 제2콘택플러그와 콘택하도록 형성된 서브 비트라인;
    상기 베이스 영역의 제1콘택플러그 상에 형성된 제3콘택플러그;
    상기 액티브 영역의 방향에 따라 배열된 제3콘택플러그를 콘택하도록 형성된 워드라인;
    상기 제1간격으로 이격된 액티브 영역 사이의 서브 비트라인 상에 형성된 제4콘택플러그; 및
    상기 액티브 영역과 수직하는 방향에 따라 모든 액티브 영역 상에 배열된 제4콘택플러그와 콘택하도록 형성된 메인 비트라인;
    을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  5. 제 4 항에 있어서,
    상기 베이스 영역은 n-타입으로 이루어지며, 상기 이미터 영역은 p-타입으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  6. 제 4 항에 있어서,
    상기 액티브 영역의 제1간격은 제2간격 보다 넓은 간격을 갖는 것을 특징으로 하는 상변화 기억 소자.
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