KR100887058B1 - 상 변화 메모리 장치의 형성 방법 및 그 동작방법 - Google Patents

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Abstract

본 발명은 상 변화 메모리 장치의 형성 방법 및 그 동작 방법에 관한 것으로, 상 변화 저항 소자가 2개의 다이오드에 병렬로 연결되는 구조로 형성함으로써 상 변화 저항 소자에 흐르는 라이트 전류를 2배로 증가시켜 셀 구동능력을 향상시킬 수 있는 기술을 개시한다. 이를 위해, 본 발명은 실리콘 기판 내에 제 1 불순물 영역을 형성하는 단계와, 실리콘 기판 상부에 하부전극을 포함하는 제 1 절연층을 형성하는 단계와, 제 1 절연층 상부에 하부전극과 접속되는 위상 변화층 및 상부전극을 형성하는 단계와, 상부전극을 이온 주입 마스크로 하여 제 1 불순물 영역 내에 제 2 불순물 영역을 형성하는 단계를 포함한다.
상 변화 저항 소자, 다이오드

Description

상 변화 메모리 장치의 형성 방법 및 그 동작방법{MANUFACTURING METHOD OF PHASE CHANGE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 상 변화 메모리 장치의 형성 방법 및 그 동작방법에 관한 것으로, 특히 상 변화 저항 소자에 흐르는 라이트 전류를 2배로 증가시켜 셀 구동능력을 향상시킬 수 있는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(PCM; Phase Change Memory) 등의 불휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 상부 전극(1)과 하부 전극(3) 사이에 위상 변화층(PCM: Phase Change Material; 2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항의 변화에 따른 전기 전도 상태가 변하게 된다.
여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위 상 변화층(2)의 재료로 칼코겐(chalcogen) 원소(S, Se, Te)를 주성분으로 하는 화합물(Chalcogenide)을 이용할 수도 있는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이, 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline Phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태(Amorphous Phase)가 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이터를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이터 "1" 이라 하고, 고저항 상태일 경우를 데이터 "0"이라 하면 두 데이터의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 상부 전극(1)과 하부 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고열이 발생하게 된다. 이에 따라, 상부 전극(1)과 하부 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으 로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(SET) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(RESET) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 상 변화 저항 소자가 2개의 다이오드에 병렬로 연결되는 구조로 형성함으로써 상 변화 저항 소자에 흐르는 라이트 전류를 2배로 증가시켜 셀 구동능력을 향상시킬 수 있는데 그 목적이 있다.
둘째, 상 변화 저항 소자가 2개의 다이오드에 병렬로 연결되는 구조로 형성함으로써 셀 사이즈를 감소시킬 수 있는데 그 목적이 있다.
셋째, 라이트 동작 모드시 세트 전압을 계단형 파형으로 인가하여 상 변화 저항 소자를 확실하게 결정화 상태로 만들 수 있는데 그 목적이 있다.
넷째, SOI 형태의 기판 상부에 상 변화 저항 셀을 형성하여 기판과 실리콘층 간의 절연을 위한 추가적인 공정 없이 산화막 전체로 기판과 실리콘층을 절연시킬 수 있는데 그 목적이 있다.
본 발명에 따른 상 변화 메모리 장치의 형성 방법은, 실리콘 기판 내에 제 1 불순물 영역을 형성하는 단계; 실리콘 기판 상부에 하부전극을 포함하는 제 1 절연층을 형성하는 단계; 제 1 절연층 상부에 하부전극과 접속되는 위상 변화층 및 상부전극을 형성하는 단계; 및 상부전극을 이온 주입 마스크로 하여 제 1 불순물 영역 내에 제 2 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 소자와, 비트라인과 평행하게 배열되어 상 변화 저항 소자의 일측과 타측에 각각 연결된 제 1 및 제 2 다이오드로 이루어진 상 변화 저항 셀을 포함하는 셀 어레이부; 및 라이트 할 데이터에 대응하는 라이트 전압을 셀 어레이부에 공급하는 라이트 구동부를 포함하는 상 변화 메모리 장치의 동작 방법에 있어서, 라이트 동작 모드시 해당 워드라인이 활성화 상태가 되는 단계; 해당 비트라인에 라이트 전압을 인가하되, 라이트 할 데이터가 제 1 데이터인 경우 제 1 라이트 전압을 인가하고, 제 2 데이터인 경우 제 2 라이트 전압을 인가하는 단계; 및 제 1 및 제 2 다이오드를 통해 상 변화 저항 소자에 상기 제 1 라이트 전압 또는 상기 제 2 라이트 전압이 인가되는 단계를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 상 변화 저항 소자가 2개의 다이오드에 병렬로 연결되는 구조로 형성함으로써 상 변화 저항 소자에 흐르는 라이트 전류를 2배로 증가시켜 셀 구동능력을 향상시킬 수 있는 효과를 제공한다.
둘째, 상 변화 저항 소자가 2개의 다이오드에 병렬로 연결되는 구조로 형성함으로써 셀 사이즈를 감소시킬 수 있는 효과를 제공한다.
셋째, 라이트 동작 모드시 세트 전압을 계단형 파형으로 인가하여 상 변화 저항 소자를 확실하게 결정화 상태로 만들 수 있는 효과를 제공한다.
넷째, SOI 형태의 기판 상부에 상 변화 저항 셀을 형성하여 기판과 실리콘층 간의 절연을 위한 추가적인 공정 없이 산화막 전체로 기판과 실리콘층을 절연시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4a 내지 도 4h는 본 발명에 따른 상 변화 메모리 장치의 형성 방법을 도시한 공정 단면도이다.
먼저, 도 4a에 도시된 바와 같이 베어 웨이퍼(Bare Wafer)인 N형 기판(10)을 형성한다. 그 다음, N형 기판(10) 상부에 절연층(12)을 형성한다. 여기서, 절연층(12)은 산화막으로 형성하는 것이 바람직하다. 그 다음, 절연층(12) 상부에 실리콘층(14)을 형성한다. 이에 따라, SOI(Silicon-on-Insulator) 형태의 기판이 마련된다. 이러한 SOI 형태는 벌크(Bulk) 형태의 기판과 달리 N형 기판(10)과 실리콘층(14) 간에 절연을 위한 별도의 분리 공정이 필요 없고, 절연층(12) 전체로 N형 기판(10)과 실리콘층(14)을 절연시킬 수 있다.
도 4b에 도시된 바와 같이, 실리콘층(14) 내에 N+형 불순물을 이온 주입하여 N+ 영역(14a)을 형성한다. 여기서, N+ 영역(14a)은 후술하는 PN 다이오드 D 구조를 형성하기 위한 것으로, 비소(As) 및 인(P)과 같은 N형 불순물을 고농도로 이온 주 입하여 형성하는 것이 바람직하다.
도 4c에 도시된 바와 같이, N+ 영역(14a) 상부에 절연층(16)을 형성한다. 그 다음, 절연층(16)을 선택적으로 식각하여 N+ 영역(14a)을 노출시키는 복수개의 콘택홀(미도시)을 일정간격 이격시켜 형성한다. 이어서, 복수개의 콘택홀에 하부전극용 도전막을 매립하여 하부전극(18)을 형성한다.
도 4d에 도시된 바와 같이, 절연층(16) 및 하부전극(18) 상부에 위상 변화층(20)을 형성한다. 여기서, 위상 변화층(20)은 AglnSbTe, Ge2Sb2Te5 중 선택된 어느 하나의 물질로 형성하는 것이 바람직하다.
도 4e에 도시된 바와 같이, 위상 변화층(20) 상부에 상부전극용 도전막을 형성하고, 상부전극용 도전막을 선택적으로 식각하여 상부전극(22)을 형성한다. 그 다음, 상부전극(22)을 식각 마스크로 하여 위상 변화층(20)을 식각하여 하부전극(18)과 중첩되는 위상 변화층(20a)을 형성한다.
이에 따라, 하부전극(18), 위상 변화층(20a) 및 상부전극(22)으로 이루어진 상 변화 저항 소자 PCR가 형성된다.
도 4f를 참조하면, 상부전극(22)을 이온 주입 마스크로 하여 N+ 영역(14a) 내에 P+형 불순물을 이온 주입하여 P+ 영역(24)을 형성한다. 여기서, P+ 영역(24)은 후술하는 비트라인 콘택플러그와 접속되도록 비트라인 콘택 예정영역에 형성하는 것이 바람직하다.
이에 따라, P+ 영역(24) 및 N+ 영역(14a)으로 이루어진 PN 다이오드 D 구조가 형성된다. 여기서, PN 다이오드 D를 구성하는 P+ 영역(24)과 N+ 영역(14a)은 동 일한 레이어 상에서 서로 연결되는 구조로 형성된다. 즉, P+ 영역(24)과 N+ 영역(14a) 사이에 여유 공간이 없도록 함으로써 셀 사이즈를 감소시킬 수 있다.
도 4g를 참조하면, 전체 표면 상부에 절연층(26)을 형성한다. 그 다음, 절연층(26, 16)을 선택적으로 식각하여 P+ 영역(24)을 노출시키는 복수개의 콘택홀(미도시)을 형성한다. 이때, 상 변화 저항 소자 PCR이 형성된 영역을 제외한 영역의 절연층(26, 16)만 식각된다.
그 다음, 복수개의 콘택홀에 비트라인 콘택용 도전막을 매립하여 비트라인 콘택플러그(28)를 형성한다.
도 4h를 참조하면, 절연층(26) 및 비트라인 콘택플러그(28) 상부에 비트라인 콘택플러그(28)와 접속되는 비트라인(30)을 형성한다. 이에 따라, 상 변화 저항 소자 PCR와 PN 다이오드 D를 포함하는 단위 상 변화 저항 셀 C이 형성된다.
여기서, 복수개의 상 변화 저항 소자 PCR의 상부전극(22)은 복수개의 워드라인 WL0~WL3과 각각 연결되고, 하부전극(18)은 PN 다이오드 D의 N형 영역(14a)과 연결된다. 그리고, PN 다이오드 D의 P형 영역(24)은 비트라인 콘택플러그(28)를 통해 비트라인(30)과 연결된다.
즉, PN 다이오드 D1, D2의 N형 영역(14a)은 하부전극(18)과 공통 연결되는 구조를 갖는다. 이에 따라, PN 다이오드 D1, D2는 상 변화 저항 소자 PCR의 하부전극(18)과 비트라인(30) 사이에 병렬 연결되게 된다.
도 5는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이에 관한 구성도이다.
본 발명의 셀 어레이는 복수개의 비트라인 BL0~BL3이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 셀 어레이는 복수개의 비트라인 BL0~BL3과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 단위 상 변화 저항 셀 C을 포함한다. 여기서, 단위 상 변화 저항 셀 C은 상 변화 저항 소자 PCR와 PN 다이오드 D1, D2를 포함한다.
상 변화 저항 소자 PCR의 일측은 워드라인 WL에 연결되며, 타측은 PN 다이오드 D1, D2의 N형 영역에 연결된다. 그리고, PN 다이오드 D1, D2는 비트라인 BL과 평행하게 배열된다. PN 다이오드 D1, D2의 각 P형 영역은 비트라인 BL에 연결되고, N형 영역은 상 변화 저항 소자 PCR의 타측에 연결된다. 각 비트라인 BL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트 하게 된다.
즉, 하나의 상 변화 저항 소자 PCR는 두 개의 PN 다이오드 D1, D2에 병렬로 연결되는 구조를 이룬다. 따라서, 각 비트라인 BL에 흐르는 세트 전류 Iset 또는 리셋 전류 Ireset가 두 개의 PN 다이오드 D1, D2를 통해 상 변화 저항 소자 PCR에 인가된다. 이에 따라, 상 변화 저항 소자 PCR에 흐르는 전류가 2배로 증가되어 셀 구동능력을 2배로 향상시킬 수 있다.
센스앰프 S/A는 비트라인 BL을 통해 인가되는 셀 데이터를 감지하고 기준전압 ref과 비교하여 세트 데이터와 리셋 데이터를 구별한다. 기준전압 ref 인가단에는 기준 전류 Iref가 흐르게 된다. 그리고, 라이트 구동부 W/D는 단위 상 변화 저항 셀 C에 데이터를 라이트 할 때, 비트라인 BL에 데이터의 상태에 대응하는 라이 트 전압을 공급한다.
도 6은 본 발명의 제 1 실시예에 따른 상 변화 메모리 장치의 라이트 동작에 관한 타이밍도이다.
먼저, 라이트 동작 모드시 복수개의 워드라인 WL0~WL3 중 해당 워드라인 WL0이 선택된다. 이에 따라, 워드라인 WL0이 라이트 인에이블 구간(T1) 동안 하이 레벨에서 로우 레벨로 천이하여 활성화 상태가 된다. 여기서, 비선택된 나머지 워드라인 WL0~WL3은 하이 레벨로 비활성화 상태를 유지한다.
그 다음, 라이트 구동부 W/D는 복수개의 비트라인 BL0~BL3 중 해당 비트라인 BL에 라이트 전압을 인가한다.
이때, 라이트 할 데이터가 세트 데이터인 경우 해당 비트라인 BL에 세트 구간(T2) 동안 세트 라이트 전압 Vset이 인가된다. 그러면, 세트 라이트 전압 Vset이 선택 셀 C의 PN 다이오드 D1, D2를 통해 상 변화 저항 소자 PCR에 인가된다. 이에 따라, 선택 셀 C에 세트 데이터가 라이트 된다.
반면에, 라이트 할 데이터가 리셋 데이터인 경우 해당 비트라인 BL에 리셋 구간(T3) 동안 리셋 라이트 전압 Vreset이 인가된다. 그러면, 리셋 라이트 전압 Vreset이 선택 셀 C의 PN 다이오드 D1, D2를 통해 상 변화 저항 소자 PCR에 인가된다. 이에 따라, 선택 셀 C에 리셋 데이터가 라이트 된다.
여기서, 세트 라이트 전압 Vset과 리셋 라이트 전압 Vreset은 단일 펄스 형태로 인가된다. 그리고, 세트 라이트 전압 Vset은 리셋 라이트 전압 Vreset 보다 전압 레벨이 낮고, 세트 구간(T2)은 리셋 구간(T3) 보다 길게 설정하는 것이 바람 직하다.
도 7은 본 발명의 제 2 실시예에 따른 상 변화 메모리 장치의 라이트 동작에 관한 타이밍도이다.
먼저, 라이트 동작 모드시 복수개의 워드라인 WL0~WL3 중 해당 워드라인 WL0이 선택된다. 이에 따라, 워드라인 WL0이 라이트 인에이블 구간(T11) 동안 하이 레벨에서 로우 레벨로 천이하여 활성화 상태가 된다. 여기서, 비선택된 나머지 워드라인 WL1~WL3은 하이 레벨로 비활성화 상태를 유지한다.
그 다음, 라이트 구동부 W/D는 복수개의 비트라인 BL0~BL3 중 해당 비트라인 BL에 라이트 전압을 인가한다.
이때, 라이트 할 데이터가 세트 데이터인 경우 해당 비트라인 BL에 세트 구간(T12) 동안 세트 라이트 전압 Vset이 인가된다. 여기서, 세트 라이트 전압 Vset은 계단형 파형으로 감소하는 스텝 펄스 형태인 것이 바람직하다. 즉, 세트 구간(T12) 중 첫번째 라이트 시간(t1) 동안 제 1 세트 전압 Vset_1이 인가되고, 두번째 라이트 시간(t2) 동안 제 2 세트 전압 Vset_2이 인가된다. 그리고, 세번째 라이트 시간(t3) 동안 제 3 세트 전압 Vset_3이 인가된다.
여기서, 제 1 세트 전압 Vset_1은 리셋 라이트 전압 Vreset 레벨과 동일한 전압 레벨이고, 제 2 세트 전압 Vset_2는 제 1 세트 전압 Vset_1 보다 낮은 전압 레벨이다. 그리고, 제 3 세트 전압 Vset_3은 제 2 세트 전압 Vset_2 보다 낮은 전압 레벨이다.
반면에, 라이트 할 데이터가 리셋 데이터인 경우 해당 비트라인 BL에 리셋 구간(T13) 동안 리셋 라이트 전압 Vreset이 인가된다. 그러면, 리셋 라이트 전압 Vreset이 선택 셀 C의 PN 다이오드 D1, D2를 통해 상 변화 저항 소자 PCR에 인가된다. 이에 따라, 선택 셀 C에 리셋 데이터가 라이트 된다.
여기서, 리셋 라이트 전압 Vreset은 단일 펄스 형태로 인가되고, 세트 구간(T12)은 리셋 구간(T13) 보다 길게 설정하는 것이 바람직하다.
도 8은 본 발명에 따른 상 변화 메모리 장치의 리드 동작에 관한 타이밍도이다.
먼저, 리드 동작 모드시 복수개의 워드라인 WL0~WL3 중 해당 워드라인 WL0이 선택된다. 이에 따라, 워드라인 WL0이 리드 인에이블 구간(T21) 동안 하이 레벨에서 로우 레벨로 천이하여 활성화 상태가 된다. 여기서, 비선택된 나머지 워드라인 WL1~WL3은 하이 레벨로 비활성화 상태를 유지한다.
그 다음, 복수개의 비트라인 BL0~BL3 중 해당 비트라인 BL에 리드 전압 Vread이 센싱 구간(T22) 동안 인가된다. 그러면, 해당 비트라인 BL, 상 변화 저항 소자 PCR 및 PN 다이오드 D1, D2를 통해 세트 전류 Iset 또는 리셋 전류 Ireset가 워드라인 WL0 쪽으로 흐르게 된다.
그 다음, 센스앰프 S/A가 비트라인 BL을 통해 인가되는 셀 데이터를 감지하고 기준 전류 Iref와 세트 전류 Iset 또는 리셋 전류 Ireset와 비교하여 데이터 "1","0"을 구별한다.
도 9은 본 발명의 리드 동작 모드시 센싱 전류 간의 전류 레벨을 나타낸 도면이다.
리드 동작 모드시 센싱 전류의 전류 레벨을 보면, 세트 전류 Iset의 전류값을 가장 크게 설정하고, 리셋 전류 Ireset의 전류값을 가장 작게 설정한다. 그리고, 기준 전류 Iref는 세트 전류 Iset와 리셋 전류 Ireset 사이의 전류값을 갖도록 설정하는 것이 바람직하다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4a 내지 도 4h는 본 발명에 따른 상 변화 메모리 장치의 형성 방법을 도시한 공정 단면도.
도 5는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이에 관한 구성도.
도 6은 본 발명의 제 1 실시예에 따른 상 변화 메모리 장치의 라이트 동작에 관한 타이밍도.
도 7은 본 발명의 제 2 실시예에 따른 상 변화 메모리 장치의 라이트 동작에 관한 타이밍도.
도 8은 본 발명에 따른 상 변화 메모리 장치의 리드 동작에 관한 타이밍도.
도 9은 본 발명의 리드 동작 모드시 센싱 전류 간의 전류 레벨을 나타낸 도면.

Claims (21)

  1. 실리콘 기판 내에 제 1 불순물 영역을 형성하는 단계;
    상기 실리콘 기판 상부에 하부전극을 포함하는 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층 상부에 상기 하부전극과 접속되는 위상 변화층 및 상부전극을 형성하는 단계; 및
    상기 상부전극을 이온 주입 마스크로 하여 상기 제 1 불순물 영역 내에 제 2 불순물 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
  2. 제 1 항에 있어서, 상기 실리콘 기판은 제 1 실리콘층, 절연층 및 제 2 실리콘층으로 이루어진 SOI 구조인 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
  3. 제 2 항에 있어서, 상기 제 1 실리콘층은 N형인 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
  4. 제 1 항에 있어서, 상기 제 1 불순물 영역은 N+ 영역인 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
  5. 제 1 항에 있어서, 상기 하부전극은 상기 제 1 불순물 영역과 접속되는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
  6. 제 1 항에 있어서, 상기 하부전극 형성 단계는
    상기 실리콘 기판 상부에 상기 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층을 식각하여 상기 제 1 불순물 영역을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 하부전극용 도전막을 매립하는 단계
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
  7. 제 1 항에 있어서, 상기 상부전극은 워드라인과 연결되는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
  8. 제 1 항에 있어서, 상기 제 2 불순물 영역은 P+ 영역인 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
  9. 제 1 항에 있어서, 상기 제 1 불순물 영역과 상기 제 2 불순물 영역은 동일한 레이어 상에 교번적으로 형성되는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
  10. 제 1 항에 있어서, 상기 제 1 불순물 영역과 상기 제 2 불순물 영역은 PN 다이오드를 구성하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
  11. 제 1 항에 있어서, 상기 제 2 불순물 영역 형성 단계 이후에
    상기 제 2 불순물 영역과 접속되는 비트라인 콘택플러그를 형성하는 단계; 및
    상기 비트라인 콘택플러그와 접속되는 비트라인을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
  12. 제 11 항에 있어서, 상기 비트라인 콘택플러그 형성 단계는
    전체 표면 상부에 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층을 식각하여 상기 제 2 불순물 영역을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전막을 매립하는 단계
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
  13. 워드라인에 연결된 상 변화 저항 소자, 상기 상 변화 저항 소자와 비트라인 사이에 병렬 연결된 제 1 및 제 2 다이오드로 이루어진 상 변화 저항 셀을 포함하는 셀 어레이부; 및 라이트 할 데이터에 대응하는 라이트 전압을 상기 셀 어레이부 에 공급하는 라이트 구동부를 포함하는 상 변화 메모리 장치의 동작 방법에 있어서,
    라이트 동작 모드시 해당 워드라인이 활성화 상태가 되는 단계;
    해당 비트라인에 상기 라이트 전압을 인가하되, 상기 라이트 할 데이터가 제 1 데이터인 경우 제 1 라이트 전압을 인가하고, 제 2 데이터인 경우 제 2 라이트 전압을 인가하는 단계; 및
    상기 제 1 및 제 2 다이오드를 통해 상기 상 변화 저항 소자에 상기 제 1 라이트 전압 또는 상기 제 2 라이트 전압이 인가되는 단계
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서, 상기 제 1 데이터는 세트 데이터인 것을 특징으로 하는 상 변화 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서, 상기 제 1 라이트 전압은 상기 제 2 라이트 전압보다 낮은 전압 레벨의 단일 펄스 형태로 상기 해당 비트라인에 인가되는 것을 특징으로 하는 상 변화 메모리 장치의 동작 방법.
  16. 제 14 항에 있어서, 상기 제 1 라이트 전압은 계단형 파형으로 감소하는 스텝 펄스 형태로 상기 해당 비트라인에 인가되는 것을 특징으로 하는 상 변화 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서, 상기 제 1 라이트 전압은 상기 제 2 라이트 전압 레벨과 동일한 레벨에서 점차적으로 감소하는 것을 특징으로 하는 상 변화 메모리 장치의 동작 방법.
  18. 제 14 항에 있어서, 상기 제 1 라이트 전압의 인가 시간은 상기 제 2 라이트 전압의 인가 시간 보다 긴 것을 특징으로 하는 상 변화 메모리 장치의 동작 방법.
  19. 제 13 항에 있어서, 상기 제 2 데이터는 리셋 데이터인 것을 특징으로 하는 상 변화 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서, 상기 제 2 라이트 전압은 상기 제 1 라이트 전압보다 높은 전압 레벨의 단일 펄스 형태로 상기 해당 비트라인에 인가되는 것을 특징으로 하는 상 변화 메모리 장치의 동작 방법.
  21. 제 19 항에 있어서, 상기 제 2 라이트 전압의 인가 시간은 상기 제 1 라이트 전압의 인가 시간 보다 짧은 것을 특징으로 하는 상 변화 메모리 장치의 동작 방법.
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