JPWO2009008080A1 - 半導体装置 - Google Patents

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Abstract

シリコン基板１の記憶回路領域Ｚ２には、メモリセルトランジスタＱＭと抵抗素子ＲＭとからなるメモリセルが形成され、テスト領域Ｚ３には、テスト用抵抗素子ＲＭＴが形成されている。抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴは、相変化材料からなる記憶層３６を含む同一の構造を有し、テスト用抵抗素子ＲＭＴの上部電極３７および下部電極３３には、それぞれテスト用ボンディングパッドが電気的に接続されている。

Description

本発明は、半導体装置に関し、特に、相変化材料を含むメモリ素子を備えた半導体装置に適用して有効な技術に関するものである。
カルコゲナイド材料の物性を利用した記録技術として、ＤＶＤ(Digital Versatile Disk)や光ディスクなどの光学的情報記憶媒体が広く使用されている。これは、Ｔｅ（テルル）を含むカルコゲナイドのような金属化合物の光反射率が結晶状態と非晶質状態とで異なる原理を利用した情報記憶媒体である。
近年、上記カルコゲナイド材料の他の用途として、結晶状態と非晶質状態とにおける電気抵抗の差を利用した相変化メモリ(Phase Change Memory)（相変化型不揮発性メモリあるいはＯＵＭ(Ovonic Unified Memory)とも呼ばれる）の開発が進められている。これは、カルコゲナイド膜に加えたジュール熱と膜の冷却速度とに応じて膜の原子配列が変化し、低抵抗の結晶状態と高抵抗の非晶質状態との間で電気抵抗が変化する原理を利用した一種の半導体メモリである。
図４５に示すように、相変化メモリの基本的なメモリセル構造は、ＭＯＳトランジスタ（ＥＸＭＯＳ）と抵抗素子（ＥＸＲ）とが直列に接続されたものである。メモリセルの抵抗素子（ＥＸＲ）は、図４６に示すように、プラグ電極１００、界面層１０１、相変化材料（記憶層）１０２、上部電極１０３およびプラグ電極１０４によって構成されている。
相変化メモリは、上記ＭＯＳトランジスタ（ＥＸＭＯＳ）を選択し、抵抗素子（ＥＸＲ）に電流を加えた際に発生するジュール熱により、相変化材料を結晶状態若しくは非晶質状態にすることで情報を記憶、保持する。情報の書換えは、電気的に高抵抗の非晶質状態にする場合、大電圧を印加して相変化材料の温度が融点以上となるようにした後、急冷すればよく、電気的に低抵抗の結晶状態にする場合は、印加する電圧を制限し、一般に融点より低い結晶化温度になるようにすればよい。相変化材料の抵抗値は、結晶状態に応じて２桁から３桁も変化する。相変化メモリは、抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易であるという特長がある。
上記相変化メモリについては、特許文献１（特開２００３−１０００８５号公報）や、非特許文献１（アイ・イー・イー・イー、ブイエルエスアイ・テクノロジー・シンポジウム ２００３年で発表された、A Novel Cell Technology Using N-Doped GeSbTe Films for Phase Change RAM）などに開示されている。
また、非特許文献２（アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイシズ・ミーティング２００４、テクノロジー・ダイジェスト、９０７頁〜９１０頁、Highly Manufacturable High Density Phase Change Memory of 64Mb and Beyond）や、非特許文献３（アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイシズ・ミーティング２００３、テクノロジー・ダイジェスト、６９９頁〜７０２頁、Scaling Analysis of Phase-Change Memory Technology)には、相変化メモリの電気的特性が、抵抗素子を構成する材料の寸法や形状によって変化することが詳述されている。
また、非特許文献４（アイ・イー・イー・イー、インターナショナル・カンファレンス・オン・マイクロエレクトロニクス・テスト・ストラクチャ、２００６、４３頁〜４６頁、Measurement method for transient programming current of 1T1R phase-change memory)には、相変化メモリの書換えに必要な電流値を測定する技術が開示されている。
特開２００３−１０００８５号公報 アイ・イー・イー・イー、ブイエルエスアイ・テクノロジー・シンポジウム ２００３年、A Novel Cell Technology Using N-Doped GeSbTe Films for Phase Change RAM アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイシズ・ミーティング２００４、テクノロジー・ダイジェスト、９０７頁〜９１０頁、Highly Manufacturable High Density Phase Change Memory of 64Mb and Beyond アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイシズ・ミーティング２００３、テクノロジー・ダイジェスト、６９９頁〜７０２頁、Scaling Analysis of Phase-Change Memory Technology アイ・イー・イー・イー、インターナショナル・カンファレンス・オン・マイクロエレクトロニクス・テスト・ストラクチャ、２００６、４３頁〜４６頁、Measurement method for transient programming current of 1T1R phase-change memory
一般に、半導体装置には製造工程におけるばらつきがあり、それが原因で半導体素子の電気特性にもばらつきが生じる。従って、半導体製品に所望の動作をさせるためには、素子の電気特性を予めテストし、適切な電圧を印加できるように回路の出力電圧や電流を調整することが有効である。
前述したカルコゲナイドのような相変化材料は、複数の金属元素からなる多元系材料であることから、成膜源（スパッタ装置を使用する場合は、ターゲットがこれに該当する）が持つ組成の揺らぎや、半導体基板（ウエハ）上に成膜された薄膜自体の局所的な組成の揺らぎが相変化メモリの特性に大きく関わってくる。従って、例えば相変化メモリの書き換え条件がばらつく場合には、ＭＯＳトランジスタのゲート電圧（ワード線電圧）と抵抗素子の上部電極電圧（ビット線電圧）を製品に対して実測し、その結果に基づいてワード線およびビット線に印加する書き込み電圧を選定し、それを出力するように周辺回路を設定・調整する工程を設ければよい。その際、周辺回路は、後で出力電圧の調整が可能なように、予め設計しておく。
しかし、上記のようなテスト工程は、製品の動作を確実にするには有効であるが、その手順が簡単でなければテストに要する時間が膨大になり、半導体装置のコストの上昇を招いてしまう。また、テストに用いる素子の占有面積が大きい場合は、半導体基板（チップ）の面積増加につながり、これも製造コストの上昇を招く。
例えば、前記非特許文献４に記載された測定技術は、相変化メモリの詳細な電気特性を測定するのに適しているが、測定に要する制御端子の数が５つと多く、測定法も複雑である。また、測定パッドの多さに起因して、その占有面積も大きい。これらのことから、実際の製品において、個別の動作条件を求めるためのテストに供するには不適当である。
このように、相変化メモリを搭載した半導体装置の動作条件を決定するために用いることのできる簡便なテスト技術は、現在でも開示されていない。
本発明の目的は、相変化メモリを搭載した半導体装置の動作条件を簡便に求めることのできるテスト技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、半導体基板の第１の領域に、ＭＯＳトランジスタと相変化材料を含む抵抗素子とで構成されたメモリセルを備え、前記半導体基板の第２の領域に、前記抵抗素子と同一構造のテスト用抵抗素子を備え、前記テスト用抵抗素子の一方の電極に第１のテスト用ボンディングパッドが電気的に接続され、前記テスト用抵抗素子の他方の電極に第２のテスト用ボンディングパッドが電気的に接続されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
テスト用抵抗素子の特性を評価することによって、ＭＯＳトランジスタと抵抗素子とで構成されたメモリセル動作条件を簡便に求めることが可能となる。
本発明の実施の形態１である半導体装置の概略構成を示すシリコンチップのレイアウト図である。 本発明の実施の形態１である半導体装置のメモリアレイ構成を示す回路図である。 図２の回路図に対応するメモリアレイの平面レイアウト図である。 本発明の実施の形態１であるメモリセルの動作を説明するグラフである。 本発明の実施の形態１であるメモリセルの動作を説明するグラフである。 本発明の実施の形態１である抵抗素子の動作原理を模式的に説明するグラフである。 本発明の実施の形態１である半導体装置の構成を示す半導体基板の要部断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。 図８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図７の断面図に対応するシリコン基板の概略平面図である。 テスト用抵抗素子の下部電極に接続された第１層配線の寸法を説明する斜視図である。 本発明の実施の形態１である半導体装置の製造方法の別例を示す半導体基板の要部断面図である。 図１８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 本発明の実施の形態２である半導体装置の製造方法を示す半導体基板の要部断面図である。 図２０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図２１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図２２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。 図２４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図２５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図２６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。 図２８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図２９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図３０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 本発明の実施の形態５である半導体装置の構成を示す半導体基板の要部断面図である。 本発明の実施の形態６である半導体装置の構成を示す半導体基板の要部断面図である。 本発明の実施の形態７である半導体装置の構成を示す半導体基板の要部断面図である。 本発明の実施の形態７であるメモリセルの回路図である。 本発明の実施の形態８である半導体装置の概略構成を示すシリコンチップのレイアウト図である。 テスト用抵抗素子ＲＭＴとテスト用端子の接続関係の一例を示す平面図である。 テスト用抵抗素子のテスト用端子と測定端子の接続例を示す説明図である。 テスト用抵抗素子の上部電極に印加するパルスを示すグラフである。 テスト用抵抗素子の非晶質化特性を示すグラフである。 テスト用抵抗素子の結晶化特性の測定方法を説明するグラフである。 テスト用抵抗素子の結晶化特性を示すグラフである。 テスト用抵抗素子の非晶質化電圧とメモリセルでの非晶質化電圧との関係を示す対応表である。 テスト用抵抗素子の結晶化電圧とメモリセルでの結晶化電圧との関係を示す対応表である。 相変化メモリの基本的なメモリセル構造を示す回路図である。 相変化メモリの基本的なメモリセル構造を示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
図１は、本実施の形態の半導体装置であるＭＰＵ(Micro Processing Unit)の概略構成の一例を示すシリコンチップのレイアウト図である。図に示すように、シリコンチップ１Ａは、記憶回路領域Ｚ２およびテスト領域Ｚ３を有している。記憶回路領域Ｚ２は、プログラム格納などに用いる複数の相変化メモリが形成されたメモリ回路である。また、テスト領域Ｚ３は、記憶回路領域Ｚ２に形成された相変化メモリの動作条件を最適化するために用いるテスト用抵抗素子が形成された領域である。
記憶回路領域Ｚ２に形成された複数のメモリセルは、ｎチャネル型ＭＯＳトランジスタからなるメモリセルトランジスタと抵抗素子とで構成された不揮発性メモリである。特に限定はされないが、本実施の形態では、メモリセルトランジスタのドレインと抵抗素子とが直列に接続されたメモリセルについて説明する。
上記メモリセルは、抵抗素子の記録層（相変化材料）をアモルファス状態と結晶状態との間で相変化させることによりその抵抗率（抵抗値）を変化させ、アクセス時におけるメモリセルの通過電流が記憶情報に応じて変化するように構成されている。メモリセルは、この記録層の相状態（相変化材料が高抵抗の非晶質状態にあるか、または低抵抗の結晶状態にあるか）を記憶情報とし、アクセス対象である選択メモリセルの通過電流により、選択メモリセルの記憶情報を読み出す。
一方、テスト領域Ｚ３に形成されたテスト用抵抗素子は、上記メモリセルの抵抗素子と同一の構造および同一の寸法で構成されている。メモリセルおよびテスト用抵抗素子の詳細な構造については、後述する。
シリコンチップ１Ａは、さらにＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(Static Random Access Memory)などのＲＡＭ回路が形成された記憶回路領域Ｚ４、論理演算回路が形成された演算領域Ｚ５、アナログ回路が形成されたアナログ領域Ｚ６および入出力回路が形成されたＩ／Ｏ領域Ｚ７などを必要に応じて有している。記憶回路領域Ｚ４は、演算回路から出力されるデータなどを格納するキャッシュメモリに用いられる。また、演算領域Ｚ５は、加算、乗算といった四則演算のデータ処理などに用いられる。また、アナログ領域Ｚ６は、画像データを扱う際のアナログ−デジタル変換などに用いられる。そして、Ｉ／Ｏ領域Ｚ７は、外部との電気信号の入出力に用いられる。
上記シリコンチップ１Ａの外周部には、上記回路（Ｚ２、Ｚ４〜Ｚ７）のいずれかに接続された複数のボンディングパッド（外部接続端子）ＢＰが設けられている。また、テスト領域Ｚ３には、テスト用抵抗素子に接続された２個のボンディングパッド（テスト用端子）ＢＰＴ１、ＢＰＴ２が設けられている。後述するように、テスト用抵抗素子に接続された２個のボンディングパッド（テスト用端子）ＢＰＴ１、ＢＰＴ２は、それらの一方がテスト用抵抗素子の一方の電極に接続され、他方がもう一方の電極に接続されている。
次に、上記記憶回路領域Ｚ２のメモリアレイ構成の一例を、図２の回路図を参照しながら説明する。図に示したメモリアレイは、ＮＯＲ型として知られるものである。ＮＯＲ型メモリは、読出しが高速に行えることから、システムプログラムの格納に適しており、例えば単体のメモリデバイスとして、あるいはマイコンなどの論理ＬＳＩと混載して用いられる。なお、図２では、図面が煩雑になるのを防ぐために、メモリアレイの一部（４本のワード線ＷＬ１〜ＷＬ４および４本のビット線ＢＬ１〜ＢＬ４）を示すに留めている。
ワード線ＷＬ１には、４つのメモリセル（ＭＣ１１〜ＭＣ１４）が接続されている。同様に、ワード線ＷＬ２〜ＷＬ４のそれぞれには、メモリセルＭＣ２１〜ＭＣ２４、ＭＣ３１〜ＭＣ３４、ＭＣ４１〜ＭＣ４４が接続されている。ワード線ＷＬ１〜ＷＬ４を駆動するのは、ワードドライバＷＤ１〜ＷＤ４である。ワードドライバＷＤ１〜ＷＤ４のいずれを選択するかは、ロウデコーダ（Ｘアドレスデコーダ）ＸＤＥＣからの信号により決まる。一方、ビット線ＢＬ１には、４つのメモリセル（ＭＣ１１〜ＭＣ４１）が接続されている。同様に、ビット線ＢＬ２、ＢＬ３、ＢＬ４のそれぞれには、メモリセルＭＣ１２〜ＭＣ４２、ＭＣ１３〜ＭＣ４３、ＭＣ１４〜ＭＣ４４が接続されている。
上記メモリセル（ＭＣ１１〜ＭＣ４４）のそれぞれは、１個のｎチャネル型ＭＯＳトランジスタからなるメモリセルトランジスタと、このメモリセルトランジスタに直列に接続された１個の抵抗素子によって構成されている。メモリセルトランジスタのゲート電極にはワード線ＷＬが接続されており、抵抗素子にはビット線ＢＬが接続されている。
符号ＶＰＬは各ワードドライバＷＤへの電源供給線、Ｖｄｄは電源電圧である。ＶＧＬは各ワードドライバＷＤの電位引抜き線であり、ここでは接地電位に固定されている。ＳＬはソース線である。ＱＤ１はビット線ＢＬ１をプリチャージする選択トランジスタである。同様に、ＱＤ２〜ＱＤ４は、それぞれビット線ＢＬ２〜ＢＬ４をプリチャージする選択トランジスタである。選択トランジスタＱＤ１〜ＱＤ４のそれぞれは、各アドレス入力に従い、ビットデコーダ（ＹＤＥＣ１またはＹＤＥＣ２）を介して選択される。この例では、ビットデコーダＹＤＥＣ１とビットデコーダＹＤＥＣ２は、ビット線２本置きに、選択するビット線ＢＬを交互に受け持つ。読み出しによる出力は、センスアンプＳＡにより検出される。
図３は、図２の回路図に対応するメモリアレイの平面レイアウト図である。図中の符号ＦＬは半導体基板の活性領域、Ｍ１は第１層配線、Ｍ２は第２層配線である。ＦＧはＭＯＳトランジスタのゲート電極およびワード線（ＷＬ１〜ＷＬ４）として用いられる導電層であり、多結晶シリコン膜やポリサイド膜などからなる。ＦＣＴは活性領域ＦＬと第１層配線Ｍ１とを接続するコンタクトホール、ＬＡＭは後述する抵抗素子の界面層と相変化材料（記憶層）と上部電極とからなる積層膜、ＳＣＴは抵抗素子の界面層と第１層配線Ｍ１とを接続するコンタクトホールである。積層膜ＬＡＭの最上層（抵抗素子の上部電極）は、コンタクトホールＴＣＴを介して第２層配線Ｍ２（ビット線ＢＬ）に接続されている。メモリセルトランジスタＱＭ１とメモリセルトランジスタＱＭ２は、互いのソース領域を共有している。
ビット線ＢＬ１〜ＢＬ４それぞれは、メモリアレイの外周に配置された選択トランジスタＱＤ１〜ＱＤ４のソース側に接続される。選択トランジスタＱＤ１、ＱＤ２は、互いのドレイン領域を共有し、選択トランジスタＱＤ３、ＱＤ４は、互いのドレイン領域を共有している。これらの選択トランジスタ（ＱＤ１〜ＱＤ４）は、各ビット線ＢＬのプリチャージを行う機能を持つ。また、ビットデコーダＹＤＥＣ１あるいはビットデコーダＹＤＥＣ２からの信号を受けて所定のビット線ＢＬを選択する働きも持つ。
メモリアレイ以外の回路ブロックを構成する半導体素子は、特に限定されないが、典型的にはＣＭＯＳ(Complementary MOS、相補型ＭＯＳトランジスタ）トランジスタからなり、公知のＬＳＩ製造技術によって、半導体基板（チップ）上に形成される。メモリアレイに形成された複数のメモリセルのそれぞれは、半導体基板上に形成されたメモリセルトランジスタＱＭとその上部に形成された抵抗素子とからなる。これらの素子の製造工程については後に詳述する。
図４および図５は、上記メモリセル（相変化メモリ）の動作を説明するグラフである。図４のグラフの縦軸は、メモリセルに印加するリセットパルスＰ(res)、セットパルスＰ(set)およびリードパルスＰ(rea)の各電圧（任意単位：arbitrary unit)に対応し、横軸は時間（任意単位）に対応する。リセットパルスＰ(res)はセットパルスＰ(set)よりも電圧が高く、セットパルスＰ(set)はリードパルスＰ(rea)よりも電圧が高い。また、セットパルスＰ(set)の幅はリセットパルスＰ(res)の幅よりも短い。また、図５のグラフの縦軸は、相変化メモリにリセットパルスＰ(res)、セットパルスＰ(set)、リードパルスＰ(rea)を印加したときの相変化材料（記憶層）の温度（任意単位）に対応し、横軸は時間（任意単位）に対応する。
まず、メモリセルに記憶情報‘０’を書き込む場合、すなわちメモリセルのリセット動作（相変化材料の非晶質化）時には、図４に示されるようなリセットパルスＰ(res)をビット線を介して抵抗素子の記憶層（相変化材料）に印加する。また、メモリセルトランジスタのソース領域には、ソース配線を介して固定電位（例えば０Ｖ）を供給し、選択メモリセルのゲート電極には、ワード線を介して所定の電圧を印加する。このリセットパルスＰ(res)は、相変化材料を、その融点（Ｔａ）以上に加熱してから非晶質化温度（Ｔｃ）以下まで急冷するような電圧パルスであり、セットパルスＰ(set)よりも高い電圧（例えば１．５Ｖ程度）をセットパルスＰ(set)よりも短い時間（例えば５０ｎｓ程度）印加する。
リセットパルス印加時は、図５に示されるように、相変化材料の温度がその融点（Ｔａ）以上に上昇し、相変化材料が溶融する。リセットパルスＰ(res)の印加が終了すると、相変化材料の温度は結晶化温度（Ｔｃ）以下にまで急冷され、非晶質状態となる（リセット状態）。リセットパルスＰ(res)の冷却時間（ｔ１）を短く、例えば１ｎｓ程度に設定することにより、相変化材料は高抵抗の非晶質状態に戻る。
他方、メモリセルに記憶情報‘１’を書き込む場合、すなわちメモリセルのセット動作（相変化材料の結晶化）時には、図４に示されるようなセットパルスＰ(set)を、ビット線を介して相変化材料に印加する。また、メモリセルトランジスタのソース領域には、ソース線を介して固定電位（例えば０Ｖ）を供給し、選択メモリセルのゲート電極には、ワード線を介して所定の電圧を印加する。このセットパルスＰ(set)は、相変化材料の結晶化温度（Ｔｃ）よりも高い温度領域に保つような電圧パルスであり、リセットパルスＰ(res)よりも低い電圧（例えば０．８Ｖ程度）をリセットパルスＰ(res)よりも長い時間（例えば１００ｎｓ程度）印加する。セットパルス印加時は、図５に示されるように、相変化材料の温度がその結晶化温度（Ｔｃ）以上に上昇し、相変化材料が結晶化し始める。セットパルスＰ(set)の印加が終了すると、相変化材料は冷却され、結晶状態となる（セット状態）。結晶化に要する時間（ｔ２）は、相変化材料を構成するカルコゲナイド材料の組成によって異なるが、例えば１００ｎｓ程度である。図５に示した相変化材料の温度は、相変化材料自身が発するジュール熱や周囲への熱拡散などに依存する。
メモリセルの読み出し動作時には、図４に示されるようなリードパルスＰ(rea)を、ビット線を介して相変化材料に印加する。メモリセルトランジスタのソース領域には、ソース線を介して固定電位（例えば０Ｖ）を供給し、選択メモリセルのゲート電極には、ワード線を介して所定の電圧を印加する。リードパルスＰ(rea)は、セットパルスＰ(set)よりもさらに低い電圧（例えば０．３Ｖ程度）をセットパルスＰ(set)よりも短い時間印加する。リードパルス印加時には、図５に示されるように、相変化材料の温度がその結晶化温度（Ｔｃ）以上に上昇することはないので、相変化材料の相状態は変化しない。相変化材料は、結晶状態のときには相対的に低抵抗であり、非晶質状態のときには相対的に高抵抗である。このため、リードパルスＰ(rea)を印加したときにその相変化材料が接続されたメモリセルトランジスタに流れる電流は、相変化材料が結晶状態の場合には相対的に大きく、非晶質状態の場合には相対的に小さくなる。従って、流れる電流の大小により、データ（相変化材料が結晶状態であるか、非晶質状態であるか）を判別できる。
上述したように、リセット動作およびセット動作によって、相変化材料を非晶質状態か結晶状態かに相変化させられるため、メモリセルはデータを記録することができる。また、読み出し動作によって、相変化材料が非晶質状態かあるいは結晶状態かを判別できるため、記録されたデータを読み出すことができる。
図６は、抵抗素子の動作原理を模式的に説明するグラフであり、記憶層（相変化材料）のＩ−Ｖ特性を示している。グラフの横軸は記憶層への印加電圧に対応し、縦軸は記憶層を流れる電流に対応する。図６は、ＩＷ０〜ＩＷ１の範囲内のセット電流を印加する場合に記憶情報‘１’が書き込まれ、ＩＷ０以上のリセット電流を印加する場合に記憶情報‘０’が書き込まれることを示している。このＩ−Ｖ特性に示されるように、書き込み情報に応じた値の電流パルスを記憶層に印加することにより、記憶層の相状態が制御される。
図６を用いてメモリセルの書き込み動作をより詳細に説明する。まず、初期状態‘１’（セット状態）の相変化材料に‘１’書き込みを行う場合、セット電流（セットパルス）が印加されると、原点からセット（結晶）状態の低抵抗曲線を辿ってセット領域に達し、また、セット（結晶）状態の低抵抗曲線を辿って原点に戻る。つまり、初期状態‘１’と変わらずにセット状態‘１’が保持される。
初期状態‘１’の相変化材料に‘０’書き込みを行う場合、リセット電流（リセットパルス）が印加されると、セット状態の低抵抗曲線を辿って、セット電流領域を経てリセット電流領域に達する。リセット電流領域では、ジュール熱により相変化材料の融解が始まり、融解に伴って抵抗値は上がり、さらに融解が進むと相変化材料全体が融解して高抵抗の液相になる。この状態で相変化材料を急冷すると、相変化材料はリセット状態の高抵抗曲線を辿って非晶質状態となる。つまり、初期状態‘１’からリセット状態‘０’に相変化する。図６の点線で示した部分は、リセットパルスは既に切れているが、そのまま電圧をかけ続けた場合の電流値の変化を示す仮想的な線である。
初期状態‘０’の相変化材料に‘１’書き込みを行う場合、セット電流（セットパルス）を印加すると、電流値は、リセット（非晶質）状態の高抵抗曲線を辿り、相変化材料にかかる電圧がしきい電圧（Ｖ０）を超えた時に、低抵抗状態にスイッチする（スイッチング）。電流値がセット電流領域に達すると、結晶化領域が広がって相変化が進むことで、さらに抵抗値が下がり（セット時結晶化）、セット状態の低抵抗曲線を辿って原点に戻る。つまり、初期状態‘０’からセット状態‘１’に相変化する。
初期状態‘０’の相変化材料に‘０’書き込みを行う場合、前述したスイッチング後、セット電流領域を経てリセット電流領域に達し、相変化材料は融解、急冷、固化して再度非晶質状態となる。つまり、初期状態‘０’と変わらずにリセット状態‘０’が保持される。なお、ここでは、リセット状態（非晶質状態）を‘０’と定義し、セット状態（結晶状態）を‘１’と定義したが、セット状態を‘０’と定義し、リセット状態を‘１’と定義してもよい。
次に、本実施の形態の半導体装置の具体的な構成を図７を用いて説明する。同図の右側部分は図１に示した記憶回路領域Ｚ２の要部断面図、中央部分はテスト領域Ｚ３の要部断面図、左側部分は演算領域Ｚ５の要部断面図である。なお、演算領域Ｚ５は、ＣＭＯＳトランジスタで構成されているが、図が煩雑になるのを避けるためにｎチャネル型ＭＯＳトランジスタのみを示し、ｐチャネル型ＭＯＳトランジスタの図示は省略する。
シリコン基板１には、ｐ型ウエル２と素子分離溝３とが形成されている。記憶回路領域Ｚ２のｐ型ウエル２にはメモリセルトランジスタＱＭが形成されており、演算領域Ｚ５のｐ型ウエル２にはｎチャネル型ＭＯＳトランジスタＱＮが形成されている。
メモリセルトランジスタＱＭは、ｎチャネル型ＭＯＳトランジスタで構成されており、ゲート絶縁膜４とゲート電極５とＬＤＤ(Lightly Doped Drain)構造のｎ型半導体領域（ソース、ドレイン）７とを有している。また、ｎチャネル型ＭＯＳトランジスタＱＮは、ゲート絶縁膜４とゲート電極６とＬＤＤ構造のｎ型半導体領域（ソース、ドレイン）８とを有している。メモリセルトランジスタＱＭのゲート電極５は、ワード線ＷＬを構成しており、その側壁には、サイドウォールスペーサ９が形成されている。同様に、ｎチャネル型ＭＯＳトランジスタＱＮのゲート電極６の側壁には、サイドウォールスペーサ９が形成されている。
上記トランジスタ（ＱＭ、ＱＮ）の上部には、２層の層間絶縁膜１０、１１が形成されており、第２層目の層間絶縁膜１１の上面は、シリコン基板１の全面でその高さがほぼ一致するように平坦化されている。記憶回路領域Ｚ２の層間絶縁膜１０、１１には、メモリセルトランジスタＱＭのｎ型半導体領域（ソース、ドレイン）７を露出する接続孔１３、１４が形成されており、それらの内部には、ｎ型半導体領域７に接続されたプラグ１７が埋め込まれている。また、演算領域Ｚ５の層間絶縁膜１０、１１には、ｎチャネル型ＭＯＳトランジスタＱＮのｎ型半導体領域（ソース、ドレイン）８を露出する接続孔１５、１６が形成されており、それらの内部には、ｎ型半導体領域８に接続されたプラグ１７が埋め込まれている。
層間絶縁膜１１の上部には、層間絶縁膜１８が形成されている。記憶回路領域Ｚ２の層間絶縁膜１８には、配線溝２０、２１が形成されており、それらの内部には、第１層配線２５、２６が形成されている。配線溝２０内に形成された第１層配線２５は、接続孔１３内のプラグ１７を介してメモリセルトランジスタＱＭのｎ型半導体領域（ドレイン）７に接続されており、配線溝２１内に形成された第１層配線２６は、接続孔１４内のプラグ１７を介してメモリセルトランジスタＱＭのｎ型半導体領域（ソース）７に接続されている。この第１層配線２６は、前記図２に示したソース線ＳＬを構成している。
テスト領域Ｚ３の層間絶縁膜１８には、配線溝２２が形成されており、その内部には第１層配線２７が形成されている。また、演算領域Ｚ５の層間絶縁膜１８には、配線溝２３、２４が形成されており、それらの内部には、第１層配線２８、２９が形成されている。配線溝２３内に形成された第１層配線２８は、接続孔１５内のプラグ１７を介してｎチャネル型ＭＯＳトランジスタＱＮの一方のｎ型半導体領域８に接続されており、配線溝２４内に形成された第１層配線２９は、接続孔１６内のプラグ１７を介して他方のｎ型半導体領域８に接続されている。
層間絶縁膜１８の上部には、層間絶縁膜３０が形成されている。記憶回路領域Ｚ２の層間絶縁膜１８には、第１層配線２５を露出する接続孔３１が形成されており、その内部には、プラグ３３が埋め込まれている。このプラグ３３は、後述する抵抗素子ＲＭの下部電極を構成しており、第１層配線２５およびその下部のプラグ１７を介してメモリセルトランジスタＱＭのｎ型半導体領域（ドレイン）７に接続されている。また、テスト領域Ｚ３の層間絶縁膜３０には、第１層配線２７を露出する接続孔３２が形成されており、その内部には、プラグ３３が埋め込まれている。このプラグ３３は、後述するテスト用抵抗素子ＲＭＴの下部電極を構成している。
記憶回路領域Ｚ２の接続孔３１の上部には、メモリセルの抵抗素子ＲＭが形成されている。抵抗素子ＲＭは、接続孔３１の内部に形成された前記プラグ３３からなる下部電極と、その上部に積層された界面層３５、記憶層３６および上部電極３７によって構成されており、上部電極３７の上部には、キャップ絶縁膜３８が形成されている。メモリセルトランジスタＱＭと抵抗素子ＲＭは、１個のメモリセルを構成している。
テスト領域Ｚ３の接続孔３２の上部には、テスト用抵抗素子ＲＭＴが形成されている。テスト用抵抗素子ＲＭＴは、接続孔３２の内部に形成された前記プラグ３３からなる下部電極と、その上部に積層された界面層３５、記憶層３６および上部電極３７によって構成されており、上部電極３７の上部は、キャップ絶縁膜３８によって覆われている。
抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴのそれぞれの界面層３５は、例えばＴａ２Ｏ５（酸化タンタル）膜からなる。また、記憶層３６は、例えばＩｎＧｅＳｂＴｅ膜からなり、上部電極３７は、例えばＷ膜からなる。
界面層３５は、層間絶縁膜３０と記憶層３６との剥離を防止する接着層として機能している。また、界面層３５は、熱抵抗層でもあるため、記憶層３６とプラグ（下部電極）３３との間に界面層３５を設けた場合は、記憶層３６からプラグ３３にジュール熱が逃げ難くなり、記憶層３６を結晶化または非晶質化するのに必要な電力を低減することができる。なお、界面層３５を設けなくてもメモリセルは動作するので、界面層３５を省略することもできる。この場合は、製造工程数が減少するので、半導体装置の製造コストが抑制される利点がある。
抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴのそれぞれの上部には、層間絶縁膜４０が形成されており、その上面は、シリコン基板１の全面でその高さがほぼ一致するように平坦化されている。記憶回路領域Ｚ２の層間絶縁膜４０には、キャップ絶縁膜３８を貫通して抵抗素子ＲＭの上部電極３７に達する接続孔４１が形成されており、その内部にはプラグ４６が埋め込まれている。同様に、テスト領域Ｚ３の層間絶縁膜４０には、キャップ絶縁膜３８を貫通してテスト用抵抗素子ＲＭＴの上部電極３７に達する接続孔４２が形成されており、その内部にはプラグ４６が埋め込まれている。また、テスト領域Ｚ３の層間絶縁膜４０およびその下層の層間絶縁膜３０には、第１層配線２７を露出する接続孔４３が形成されており、その内部にはプラグ４６が埋め込まれている。さらに、演算領域Ｚ５の層間絶縁膜４０およびその下層の層間絶縁膜３０には、第１層配線２８を露出する接続孔４４および第１層配線２９を露出する接続孔４５が形成されており、それらの内部にはプラグ４６が埋め込まれている。
層間絶縁膜４０の上部には、第２層配線４７〜５１が形成されている。記憶回路領域Ｚ２の第２層配線４７は、前記図２に示したビット線ＢＬを構成しており、その下部のプラグ４６を介して抵抗素子ＲＭの上部電極３７に接続されている。また、テスト領域Ｚ３の第２層配線４８は、その下部のプラグ４６を介してテスト用抵抗素子ＲＭＴの上部電極３７に接続されており、第２層配線４９は、その下部のプラグ４６を介して第１層配線２７に接続されている。前述したように、第１層配線２７の上部の接続孔３２内には、テスト用抵抗素子ＲＭＴの下部電極を構成するプラグ３３が形成されているので、第２層配線４９は、その下部のプラグ４６およびを第１層配線２７を介してテスト用抵抗素子ＲＭＴの下部電極（プラグ３３）に接続されている。また、テスト領域Ｚ３の第２層配線４８、４９の一方は、図１に示した２個のボンディングパッド（テスト用端子）ＢＰＴの一方に接続されており、他方は、もう一方のボンディングパッド（テスト用端子）ＢＰＴに接続されている。
演算領域Ｚ５の第２層配線５０は、その下部のプラグ４６を介して第１層配線２８に接続されており、第２層配線５１は、その下部のプラグ４６を介して第１層配線２９に接続されている。なお、第２層配線４７〜５１の上部には、層間絶縁膜が形成されているが、その図示は省略する。また、この層間絶縁膜の上部には、必要に応じて第３層配線（図示せず）が形成されることもある。
次に、図７に示した半導体装置の製造方法の一例を図８〜図１５を用いて工程順に説明する。
まず、図８に示すように、例えばｐ型の単結晶シリコンからなるシリコン基板１を用意し、その主面に公知の方法を用いてｐ型ウエル２および素子分離溝３を形成する。次に、記憶回路領域Ｚ２のｐ型ウエル２にメモリセルトランジスタＱＭを形成し、演算領域Ｚ５のｐ型ウエル２にｎチャネル型ＭＯＳトランジスタＱＮを形成する。
メモリセルトランジスタＱＭおよびｎチャネル型ＭＯＳトランジスタＱＮを形成するには、まず、ｐ型ウエル２の表面を熱処理および窒化処理することにより、酸窒化シリコン膜からなる膜厚１．５〜１０ｎｍ程度のゲート絶縁膜４を形成する。続いて、シリコン基板１上にＣＶＤ法で膜厚１５０〜２００ｎｍ程度のｎ型多結晶シリコン膜を堆積した後、この多結晶シリコン膜をドライエッチングすることにより、記憶回路領域Ｚ２のゲート絶縁膜４上にゲート電極５（ワード線ＷＬ）を形成し、演算領域Ｚ５のゲート絶縁膜４上にゲート電極６を形成する。
次に、ｐ型ウエル２にＰ（リン）をイオン注入することによって、ゲート電極５、６のそれぞれの両側壁の下部にｎ−型半導体領域１２を形成する。続いて、シリコン基板１上にＣＶＤ法で絶縁膜を堆積した後、この絶縁膜をドライエッチングすることによって、ゲート電極５、６のそれぞれの両側壁にサイドウォールスペーサ９を形成する。サイドウォールスペーサ９を構成する絶縁膜は、例えば酸化シリコン膜と窒化シリコン膜との積層膜とする。
次に、ｐ型ウエル２にＰをイオン注入することによって、ゲート電極５の両側壁の下部にｎ型半導体領域（ソース、ドレイン領域）７を形成し、ゲート電極６の両側壁の下部にｎ型半導体領域（ソース、ドレイン領域）８を形成する。ｎ型半導体領域７、８の接合深さは、１００〜１５０ｎｍ程度とする。なお、図示はしないが、ｎ型半導体領域７、８を形成した後、それらの表面に公知の方法を用いてＣｏ（コバルト）シリサイド、Ｎｉ（ニッケル）シリサイド、Ｔｉ（チタン）シリサイド、Ｗ（タングステン）シリサイド、Ｐｔ（プラチナ）シリサイドなどからなる金属シリサイド層を形成してもよい。
次に、図９に示すように、シリコン基板１上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜１０を堆積し、続いて層間絶縁膜１０上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜１１を堆積した後、化学的機械研磨（ＣＭＰ）法を用いて層間絶縁膜１１の表面を平坦化する。次に、フォトレジスト膜をマスクにして層間絶縁膜１０、１１をドライエッチングすることにより、ｎ型半導体領域７を露出する接続孔１３、１４と、ｎ型半導体領域８を露出する接続孔１５、１６を形成する。続いて、公知の方法を用いて接続孔１３〜１６の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなるプラグ１７を形成する。
次に、図１０に示すように、層間絶縁膜１１上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜１８を堆積し、続いてフォトレジスト膜をマスクにして層間絶縁膜１８をドライエッチングすることにより、接続孔１３〜１６の上部に配線溝２０〜２４を形成する。次に、公知の方法を用いて配線溝２０〜２４の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなる第１層配線２５〜２９を形成する。
次に、図１１に示すように、層間絶縁膜１８上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁３０膜を堆積し、続いてフォトレジスト膜をマスクにして層間絶縁膜３０をドライエッチングすることにより、第１層配線２５を露出する接続孔３１および第１層配線２７を露出する接続孔３２を形成する。次に、公知の方法を用いて接続孔３１、３２の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなるプラグ３３を形成する。接続孔３１の内部のプラグ３３は、抵抗素子ＲＭの下部電極を構成し、接続孔３２の内部のプラグ３３は、テスト用抵抗素子ＲＭＴの下部電極を構成する。
次に、図１２に示すように、層間絶縁膜３０上にＣＶＤ法でＴａ２Ｏ５膜３５ａを堆積し、続いてＴａ２Ｏ５膜３５ａ上にスパッタリング法でＩｎＧｅＳｂＴｅ膜３６ａを堆積した後、ＩｎＧｅＳｂＴｅ膜３６ａ上にＣＶＤ法でＷ膜３７ａおよび酸化シリコン膜３８ａを堆積する。次に、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜３８ａをパターニングし、抵抗素子ＲＭを形成する領域およびテスト用抵抗素子ＲＭＴを形成する領域のそれぞれの上部に酸化シリコン膜３８ａからなるキャップ絶縁膜３８を形成する。
次に、図１３に示すように、キャップ絶縁膜３８をマスクにしたドライエッチングでＷ膜３７ａ、ＩｎＧｅＳｂＴｅ膜３６ａおよびＴａ２Ｏ５膜３５ａをパターニングすることにより、抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴを形成する。
次に、図１４に示すように、抵抗素子ＲＭ、ＲＭＴの上部にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜４０を堆積した後、ＣＭＰ法を用いて層間絶縁膜４０の表面を平坦化する。次に、フォトレジスト膜をマスクにして層間絶縁膜４０およびキャップ絶縁膜３８をドライエッチングすることにより、抵抗素子ＲＭ１、ＲＭ２の上部電極３７を露出する接続孔４１、４２を形成する。このとき、同時に層間絶縁膜４０およびその下層の層間絶縁膜３０をドライエッチングすることにより、第１層配線２７〜２９を露出する接続孔４３〜４５を形成する。
次に、図１５に示すように、公知の方法を用いて接続孔４１〜４５の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなるプラグ４６を形成する。その後、層間絶縁膜４０の上部にスパッタリング法などを用いてＡｌを主導体膜とする金属膜（図示せず）を堆積した後、フォトレジスト膜をマスクにしてこの金属膜をドライエッチングし、第２層配線４７〜５１を形成することにより、前記図７に示した半導体装置が完成する。
図１６は、図７の断面図に対応するシリコン基板１の概略平面図である。この平面図の記憶回路領域Ｚ２には、メモリセルトランジスタＱＭのゲート電極５（ワード線ＷＬ）およびｎ型半導体領域（ソース、ドレイン）７と、第１層配線２６（ソース線ＳＬ）と、抵抗素子ＲＭと、第２層配線４７（ビット線ＢＬ）と、接続孔１３、１４、３１、４１が示されており、他の導電層と層間絶縁膜の図示は省略されている。また、テスト領域Ｚ３には、第１層配線２７と、テスト用抵抗素子ＲＭＴと、第２層配線４８、４９と、接続孔３２、４２、４３が示されており、層間絶縁膜の図示は省略されている。また、演算領域Ｚ５には、ｎチャネル型ＭＯＳトランジスタＱＮのゲート電極６およびｎ型半導体領域（ソース、ドレイン）８と、第１層配線２８、２９と、第２層配線５０、５１と、接続孔１５、１６、４４、４５が示されており、層間絶縁膜の図示は省略されている。
図１７は、テスト用抵抗素子ＲＭＴの下部電極（プラグ３３）に接続された第１層配線２７の寸法を説明する斜視図である。第１層配線２７の寸法は、例えば０．１３μｍ技術を用いた場合、断面積（ＣＳ）＝０．０４μｍ２、厚さ（Ｔ）＝０．２μｍ、幅（Ｗ）＝０．２μｍ、長さ（Ｌ）＝１μｍである。第１層配線２７の材料としてＷを用いた場合、その抵抗率は１０μΩ・ｃｍであるから、第１層配線２７の抵抗値は２．５Ωとなる。一方、テスト用抵抗素子ＲＭＴの界面相３５（Ｔａ２Ｏ５膜３５ａ）と記憶層３６（ＩｎＧｅＳｂＴｅ膜３６ａ）とを合わせた抵抗値は、１０ｋΩ〜１０ＭΩ程度である。従って、界面相３５と記憶層３６とを合わせた抵抗値の測定および動作特性の評価に及ぼす第１層配線２７の影響は無視できるほど小さい。
本実施の形態によれば、ばらつきの小さい所望の抵抗値を持った第１層配線２７をテスト用抵抗素子ＲＭＴに直接接続することができる。例えば第１層配線２７の抵抗値を１ｋΩにしたいときは、その長さ（Ｔ）を４００μｍとすればよい。すなわち、第１層配線２７の寸法（厚さ（Ｔ）、幅（Ｗ）、長さ（Ｌ））を適宜変更することによって任意の抵抗値を得ることができる。
他方、メモリセルトランジスタＱＭに電気的に接続された抵抗素子ＲＭの場合は、メモリセルトランジスタＱＭの抵抗値のばらつきが大きい。従って、メモリセルトランジスタＱＭに電気的に接続されていないテスト用抵抗素子ＲＭＴの抵抗値を測定することにより、メモリセルの動作特性評価（例えば、書換え電圧の選定など）を正確、かつ簡単に行うことができる。そして、その結果から、周辺回路の電圧を調整することで、所望の動作をする相変化メモリを搭載した半導体製品の取得率を向上させることができる。また、テスト用抵抗素子ＲＭＴは、メモリセルに比べて測定端子の数が少ないため、テスト用抵抗素子ＲＭＴの占有面積を最小化することができる。
上記の説明では、上部電極３７を露出する接続孔４１、４２と、第１層配線２７〜２９を露出する接続孔４３〜４５とを同時に形成した（図１４参照）が、接続孔４１、４２と接続孔４３〜４５は、互いの深さが異なるので、別工程で形成してもよい。このようにした場合は、接続孔４１、４２と接続孔４３〜４５をそれぞれ最適な条件でエッチングすることができるので、すべての接続孔４１〜４５を確実に形成することができる。
また、深い接続孔４３〜４５は、浅い接続孔４１、４２に比べてアスペクト比（接続孔の径に対する高さの比）が大きいので、エッチングや、その後のプラグ４６の埋め込みが困難な場合がある。この場合は、以下のように、深い接続孔４３〜４５のそれぞれを上下方向に２分割し、別工程で形成してもよい。すなわち、まず、図１８に示すように、前記図１１に示した工程で層間絶縁膜３０に接続孔３１、３２を形成する際、テスト領域Ｚ３の第１層配線２７上に接続孔４３ａを同時形成し、演算領域Ｚ５の第１層配線２８、２９上に接続孔４４ａ、４５ａを同時形成する。また、接続孔３１、３２の内部にプラグ３３を形成する際、テスト領域Ｚ３の接続孔４３ａの内部および演算領域Ｚ５の接続孔４４ａ、４５ｂの内部にプラグ４６ａを同時形成する。
次に、図１９に示すように、前記図１４に示した工程で抵抗素子ＲＭ１、ＲＭ２の上部電極３７上に接続孔４１、４２を形成する際、第１層配線２７〜２９上に接続孔４３〜４５を形成し、前記図１５に示した工程で接続孔４１、４２、４３ｂ、４４ｂ、４５ｂの内部にプラグ４６ｂを同時形成する。このようにした場合は、接続孔４３ｂ、４４ｂ、４５ｂのアスペクト比が接続孔４１、４２のアスペクト比に近くなるので、接続孔４３ｂ、４４ｂ、４５ｂのエッチングや、プラグ４６ｂの埋め込みが容易になる。
（実施の形態２）
図２０〜図２３を用いて本実施の形態の製造方法を工程順に説明する。まず、図２０に示すように、前記実施の形態１と同じ方法で記憶回路領域Ｚ２のｐ型ウエル２にメモリセルトランジスタＱＭを形成し、演算領域Ｚ５のｐ型ウエル２にｎチャネル型ＭＯＳトランジスタＱＮを形成する。メモリセルトランジスタＱＭのゲート電極５（ワード線ＷＬ）およびｎ型半導体領域（ソース、ドレイン領域）７のそれぞれの表面と、ｎチャネル型ＭＯＳトランジスタＱＮのゲート電極６およびｎ型半導体領域（ソース、ドレイン領域）８のそれぞれの表面には、公知の方法を用いてシリサイド層１９を形成する。本実施の形態では、このとき、テスト領域Ｚ３の素子分離溝３の上にゲート電極５、６と同じ材料でゲート電極５Ｂを形成し、ゲート電極５Ｂの表面にシリサイド層１９を形成する。ただし、このゲート電極５Ｂは、トランジスタの一部として機能するものではない。
次に、図２１に示すように、前記実施の形態１と同じ方法でシリコン基板１上に層間絶縁膜１０、１１を堆積し、続いて、ＣＭＰ法を用いて層間絶縁膜１１の表面を平坦化した後、層間絶縁膜１０、１１をドライエッチングすることにより、ｎ型半導体領域７を露出する接続孔１３、１４と、ｎ型半導体領域８を露出する接続孔１５、１６と、テスト領域Ｚ３のゲート電極５Ｂを露出する接続孔５２、５３を形成する。続いて、接続孔１３〜１６、５２、５３の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなるプラグ１７を形成する。
次に、図２２に示すように、前記実施の形態１の図１２および図１３に示した工程に従って、記憶回路領域Ｚ２の層間絶縁膜１１上に抵抗素子ＲＭを形成し、テスト領域Ｚ３の層間絶縁膜１１上にテスト用抵抗素子ＲＭＴを形成する。本実施の形態では、接続孔１３の内部に形成されたプラグ１７が抵抗素子ＲＭの下部電極として機能し、接続孔５２の内部に形成されたプラグ１７がテスト用抵抗素子ＲＭＴの下部電極として機能する。
次に、図２３に示すように、抵抗素子ＲＭ、ＲＭＴの上部にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜６２を堆積した後、ＣＭＰ法を用いて層間絶縁膜６２の表面を平坦化する。次に、フォトレジスト膜をマスクにして層間絶縁膜６２およびキャップ絶縁膜３８をドライエッチングすることにより、抵抗素子ＲＭ１、ＲＭ２の上部電極３７を露出する接続孔６３、６４を形成する。このとき、同時にプラグ１７の上部の層間絶縁膜６２をドライエッチングすることにより、プラグ１７を露出する接続孔６５〜６８を形成する。
次に、前記実施の形態１と同様の方法で接続孔６３〜６８の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなるプラグ４９を形成する。その後、層間絶縁膜６２の上部にスパッタリング法などを用いてＷを主導体膜とする金属膜（図示せず）を堆積した後、フォトレジスト膜をマスクにしてこの金属膜をドライエッチングすることにより、第１層配線７０〜７５を形成する。その後、第１層配線７０〜７５の上層に公知の方法を用いて第２層配線を形成するが、その説明は省略する。
本実施の形態の製造方法は、記憶回路領域Ｚ２にメモリセルを形成する工程でテスト領域Ｚ３にゲート電極５Ｂおよびテスト用抵抗素子ＲＭＴを形成するので、ゲート電極５Ｂおよびテスト用抵抗素子ＲＭＴを形成するために追加する工程はない。
本実施の形態では、テスト用抵抗素子ＲＭＴの下部電極（プラグ１７）にゲート電極５Ｂのシリサイド層１９が接続されている。このシリサイド層１９の寸法は、例えば０．１３μｍ技術を用いた場合、断面積＝０．０１μｍ２、厚さ＝０．０２μｍ、幅＝０．５μｍ、長さ＝１μｍである。シリサイド層１９の材料としてＣｏシリサイドを用いた場合、その抵抗率は１５μΩ・ｃｍであるから、シリサイド層１９の抵抗値は１５Ωとなる。一方、テスト用抵抗素子ＲＭＴの界面相３５（Ｔａ２Ｏ５膜３５ａ）と記憶層３６（ＩｎＧｅＳｂＴｅ膜３６ａ）とを合わせた抵抗値は、１０ｋΩ〜１０ＭΩ程度である。従って、界面相３５と記憶層３６とを合わせた抵抗値の測定および動作特性の評価に及ぼすシリサイド層１９の影響は無視できるほど小さい。
本実施の形態によれば、ばらつきの小さい所望の抵抗値を持ったシリサイド層１９をテスト用抵抗素子ＲＭＴに直接接続することができる。例えばシリサイド層１９の抵抗値を１ｋΩにしたいときは、その長さを６７μｍとすればよい。すなわち、シリサイド層１９の寸法（厚さ、幅、長さ）を適宜変更することによって任意の抵抗値を得ることができる。
他方、メモリセルトランジスタＱＭに電気的に接続された抵抗素子ＲＭの場合は、メモリセルトランジスタＱＭの抵抗値のばらつきが大きい。従って、メモリセルトランジスタＱＭに電気的に接続されていないテスト用抵抗素子ＲＭＴの抵抗値を測定することにより、メモリセルの動作特性評価（例えば、書換え電圧の選定など）を正確、かつ簡単に行うことができる。そして、その結果から、周辺回路の電圧を調整することで、所望の動作をする相変化メモリを搭載した半導体製品の取得率を向上させることができる。また、テスト用抵抗素子ＲＭＴは、メモリセルに比べて測定端子の数が少ないため、テスト用抵抗素子ＲＭＴの占有面積を最小化することができる。
また、前記実施の形態１では、抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴを第１層配線よりも上層に配置するので、層間絶縁膜（３０）の膜厚が厚くなる。従って、配線容量の変化量も大きくなるので、新たに回路設計を行う必要が生じる。これに対して、本実施の形態では、抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴを第１層配線よりも下層に配置する。この場合、層間絶縁膜（１０、１１）の膜厚が十分に厚いため、抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴを配置することにより膜厚が厚くなるようなことはない。従って、配線容量の変化はなく、新たに回路設計を行う必要が生じないので、製造工程数の増加を抑えることができる。
（実施の形態３）
図２４〜図２７を用いて本実施の形態の製造方法を工程順に説明する。まず、図２４に示すように、前記実施の形態１と同じ方法で記憶回路領域Ｚ２のｐ型ウエル２にメモリセルトランジスタＱＭを形成し、演算領域Ｚ５のｐ型ウエル２にｎチャネル型ＭＯＳトランジスタＱＮを形成する。メモリセルトランジスタＱＭのゲート電極５（ワード線ＷＬ）およびｎ型半導体領域（ソース、ドレイン領域）７のそれぞれの表面と、ｎチャネル型ＭＯＳトランジスタＱＮのゲート電極６およびｎ型半導体領域（ソース、ドレイン領域）８のそれぞれの表面には、公知の方法を用いてシリサイド層１９を形成する。
本実施の形態では、テスト領域Ｚ３のシリコン基板１にもｐ型ウエル２を形成し、ｎ型半導体領域（ソース、ドレイン領域）７、８を形成する工程でこのｐ型ウエル２にｎ型半導体領域７Ｂを形成する。また、ゲート電極５、６およびｎ型半導体領域（ソース、ドレイン領域）７、８のそれぞれの表面にシリサイド層１９を形成する工程でこのｎ型半導体領域７Ｂの表面にシリサイド層１９を形成する。
次に、図２５に示すように、前記実施の形態２と同じ方法でシリコン基板１上に層間絶縁膜１０、１１を堆積し、続いて、ＣＭＰ法を用いて層間絶縁膜１１の表面を平坦化した後、層間絶縁膜１０、１１をドライエッチングすることにより、ｎ型半導体領域７を露出する接続孔１３、１４と、ｎ型半導体領域８を露出する接続孔１５、１６と、テスト領域Ｚ３のシリサイド層１９を露出する接続孔５８、５９を形成する。続いて、接続孔１３〜１６、５８、５９の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなるプラグ１７を形成する。
次に、図２６に示すように、前記実施の形態２の図２２に示す工程に従って、記憶回路領域Ｚ２の層間絶縁膜１１上に抵抗素子ＲＭを形成し、テスト領域Ｚ３の層間絶縁膜１１上にテスト用抵抗素子ＲＭＴを形成する。本実施の形態では、接続孔１３の内部に形成されたプラグ１７が抵抗素子ＲＭの下部電極として機能し、接続孔５８の内部に形成されたプラグ１７がテスト用抵抗素子ＲＭＴの下部電極として機能する。
次に、図２７に示すように、前記実施の形態２の図２３に示す工程に従って、抵抗素子ＲＭ、ＲＭＴの上部に堆積した層間絶縁膜６２に接続孔６５〜６８を形成し、続いて接続孔６３〜６８の内部にプラグ４９を形成した後、層間絶縁膜６２の上部に第１層配線７０〜７５を形成する。その後、第１層配線７０〜７５の上層に公知の方法を用いて第２層配線を形成するが、その説明は省略する。
本実施の形態の製造方法は、記憶回路領域Ｚ２にメモリセルを形成する工程でテスト領域Ｚ３にｎ型半導体領域７Ｂおよびテスト用抵抗素子ＲＭＴを形成するので、ｎ型半導体領域７Ｂおよびテスト用抵抗素子ＲＭＴを形成するために追加する工程はない。
本実施の形態では、テスト用抵抗素子ＲＭＴの下部電極（プラグ１７）にｎ型半導体領域７Ｂのシリサイド層１９が接続されている。このシリサイド層１９の寸法は、例えば０．１３μｍ技術を用いた場合、断面積＝０．０１μｍ２、厚さ＝０．０２μｍ、幅＝０．５μｍ、長さ＝１μｍである。シリサイド層１９の材料としてＣｏシリサイドを用いた場合、その抵抗率は１５μΩ・ｃｍであるから、シリサイド層１９の抵抗値は１５Ωとなる。一方、テスト用抵抗素子ＲＭＴの界面相３５（Ｔａ２Ｏ５膜３５ａ）と記憶層３６（ＩｎＧｅＳｂＴｅ膜３６ａ）とを合わせた抵抗値は、１０ｋΩ〜１０ＭΩ程度である。従って、界面相３５と記憶層３６とを合わせた抵抗値の測定および動作特性の評価に及ぼすシリサイド層１９の影響は無視できるほど小さい。
本実施の形態によれば、ばらつきの小さい所望の抵抗値を持ったシリサイド層１９をテスト用抵抗素子ＲＭＴに直接接続することができる。例えばシリサイド層１９の抵抗値を５ｋΩにしたいときは、その長さを３２５μｍとすればよい。すなわち、シリサイド層１９の寸法（厚さ、幅、長さ）を適宜変更することによって任意の抵抗値を得ることができる。
他方、メモリセルトランジスタＱＭに電気的に接続された抵抗素子ＲＭの場合は、メモリセルトランジスタＱＭの抵抗値のばらつきが大きい。従って、メモリセルトランジスタＱＭに電気的に接続されていないテスト用抵抗素子ＲＭＴの抵抗値を測定することにより、メモリセルの動作特性評価（例えば、書換え電圧の選定など）を正確、かつ簡単に行うことができる。そして、その結果から、周辺回路の電圧を調整することで、所望の動作をする相変化メモリを搭載した半導体製品の取得率を向上させることができる。また、テスト用抵抗素子ＲＭＴは、メモリセルに比べて測定端子の数が少ないため、テスト用抵抗素子ＲＭＴの占有面積を最小化することができる。
また、本実施の形態では、前記実施の形態２と同様、抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴを第１層配線よりも下層に配置するので、層間絶縁膜（１０、１１）の膜厚は変わらない。従って、配線容量の変化がなく、新たに回路設計を行う必要が生じないので、製造工程数の増加を抑えることができる。
さらに、前記実施の形態２では、テスト用抵抗素子ＲＭＴの下部電極（プラグ１７）にゲート電極５Ｂのシリサイド層１９が接続されているのに対し、本実施の形態では、ｎ型半導体領域７Ｂのシリサイド層１９がプラグ１７に接続されている。従って、電気特性の評価は、ｎ型半導体領域７Ｂの耐圧性を考慮する必要があるので、より実製品に近い評価ができる。
（実施の形態４）
図２８〜図３１を用いて本実施の形態の製造方法を工程順に説明する。まず、図２８に示すように、前記実施の形態２の図２０に示した方法と同じ方法で記憶回路領域Ｚ２にメモリセルトランジスタＱＭを形成し、テスト領域Ｚ３にゲート電極５Ｂを形成し、演算領域Ｚ５にｎチャネル型ＭＯＳトランジスタＱＮを形成する。メモリセルトランジスタＱＭのゲート電極５（ワード線ＷＬ）およびｎ型半導体領域（ソース、ドレイン領域）７のそれぞれの表面と、ｎチャネル型ＭＯＳトランジスタＱＮのゲート電極６およびｎ型半導体領域（ソース、ドレイン領域）８のそれぞれの表面と、ゲート電極５Ｂの表面には、シリサイド層１９を形成する。
次に、シリコン基板１上に層間絶縁膜１０、１１を堆積し、続いて、ＣＭＰ法を用いて層間絶縁膜１１の表面を平坦化した後、層間絶縁膜１０、１１をドライエッチングすることにより、ｎ型半導体領域７を露出する接続孔１３、１４と、ｎ型半導体領域８を露出する接続孔１５、１６と、テスト領域Ｚ３のゲート電極５Ｂを露出する接続孔５２、５３を形成する。続いて、接続孔１３〜１６、５２、５３の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなるプラグ１７を形成する。
次に、図２９に示すように、層間絶縁膜１１上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜１８を堆積し、続いてフォトレジスト膜をマスクにして層間絶縁膜１８をドライエッチングすることにより、接続孔１３〜１６の上部に配線溝２０、２１、２３、２４を形成し、接続孔５２、５３の上部に配線溝５４、５５を形成する。次に、公知の方法を用いて配線溝２０、２１、２３、２４、５４、５５のそれぞれの内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなる第１層配線２５、２６、２８、２９、５６、５７を形成する。
次に、図３０に示すように、前記実施の形態１の図１１〜図１３に示した方法と同じ方法で層間絶縁膜１８上に層間絶縁３０膜を堆積し、続いて層間絶縁膜３０をドライエッチングすることにより、第１層配線２５を露出する接続孔３１および第１層配線５６を露出する接続孔３２を形成した後、接続孔３１、３２の内部にプラグ３３を形成する。接続孔３１の内部のプラグ３３は、抵抗素子ＲＭの下部電極を構成し、接続孔３２の内部のプラグ３３は、テスト用抵抗素子ＲＭＴの下部電極を構成する。次に、層間絶縁膜３０上に抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴを形成する。
次に、図３１に示すように、前記実施の形態１の図１４、図１５に示した方法と同じ方法で抵抗素子ＲＭ、ＲＭＴの上部に層間絶縁膜４０を堆積してその表面を平坦化する。次に、層間絶縁膜４０およびキャップ絶縁膜３８をドライエッチングすることにより、抵抗素子ＲＭ１、ＲＭ２の上部電極３７を露出する接続孔４１、４２を形成し、第１層配線５７、２８、２９を露出する接続孔４３〜４５を形成した後、接続孔４１〜４５の内部にプラグ４６を形成する。その後、層間絶縁膜４０の上部に第２層配線４７〜５１を形成する。
本実施の形態の製造方法は、記憶回路領域Ｚ２にメモリセルを形成する工程でテスト領域Ｚ３にゲート電極５Ｂおよびテスト用抵抗素子ＲＭＴを形成するので、工程が増加することはない。また、前記実施の形態２と同様、界面相３５と記憶層３６とを合わせた抵抗値の測定および動作特性の評価に及ぼすゲート電極５Ｂの表面のシリサイド層１９の影響は無視できるほど小さい。
さらに、前記実施の形態１では、テスト用抵抗素子ＲＭＴの下部電極（プラグ３３）に第１層配線２７が接続されているのに対し、本実施の形態では、第１層配線５６およびプラグ１７が接続されている。すなわち、本実施の形態のテスト用抵抗素子ＲＭＴの配線接続構造は、実施の形態１に比べてメモリセルの配線接続構造に近いので、より実製品に近い評価ができる。
（実施の形態５）
図３２は、本実施の形態の半導体装置の要部断面図である。本実施の形態の特徴は、前記実施の形態３と同じく、テスト領域Ｚ３のｐ型ウエル２に形成したｎ型半導体領域７Ｂの表面にシリサイド層１９を形成し、このシリサイド層１９をテスト用抵抗素子ＲＭＴの下部電極（プラグ３３）に接続したことにある。ただし、前記実施の形態３では、テスト用抵抗素子ＲＭＴの下部電極（プラグ１７）にシリサイド層１９を直接接続したのに対し、本実施の形態では、テスト用抵抗素子ＲＭＴの下部電極（プラグ３３）とシリサイド層１９との間に第１層配線５６およびプラグ１７が介在している。
本実施の形態の半導体装置は、実施の形態３の図２４および図２５に示した製造方法と、実施の形態４の図２９〜図３１に示した製造方法を組み合わせることによって製造することができる。
本実施の形態の製造方法は、記憶回路領域Ｚ２にメモリセルを形成する工程でテスト領域Ｚ３にｎ型半導体領域７Ｂおよびテスト用抵抗素子ＲＭＴを形成するので、工程が増加することはない。また、前記実施の形態３と同様、界面相３５と記憶層３６とを合わせた抵抗値の測定および動作特性の評価に及ぼすｎ型半導体領域７Ｂの表面のシリサイド層１９の影響は無視できるほど小さい。
さらに、前記実施の形態１では、テスト用抵抗素子ＲＭＴの下部電極（プラグ３３）に第１層配線２７が接続されているのに対し、本実施の形態では、第１層配線５６およびプラグ１７が接続されている。すなわち、本実施の形態のテスト用抵抗素子ＲＭＴの配線接続構造は、実施の形態１に比べてメモリセルの配線接続構造に近いので、より実製品に近い評価ができる。さらに、ｎ型半導体領域７Ｂのシリサイド層１９がプラグ１７に接続されており、電気特性の評価は、ｎ型半導体領域７Ｂの耐圧性を考慮する必要があるので、より実製品に近い評価ができる。
（実施の形態６）
図３３は、本実施の形態の半導体装置の要部断面図である。本実施の形態の特徴は、前記実施の形態２の構造と前記実施の形態３の構造を組み合わせ、テスト領域Ｚ３に２個のテスト用抵抗素子（ＲＭＴ１、ＲＭＴ２）を形成したことにある。すなわち、テスト領域Ｚ３の素子分離溝３上に形成したゲート電極５Ｂの表面にシリサイド層１９を形成し、このシリサイド層１９をテスト用抵抗素子ＲＭＴ１の下部電極（プラグ１７）に接続する一方、テスト領域Ｚ３のｐ型ウエル２に形成したｎ型半導体領域７Ｂの表面にシリサイド層１９を形成し、このシリサイド層１９をテスト用抵抗素子ＲＭＴ２の下部電極（プラグ１７）に接続したことにある。
なお、演算領域Ｚ５の構造は、前記実施の形態２、３と同じであるため、図示は省略する。また、製造方法は、前記実施の形態２の製造方法と前記実施の形態３の製造方法を組み合わせればよいので、説明は省略するが、記憶回路領域Ｚ２にメモリセルを形成する工程でテスト領域Ｚ３にｎ型半導体領域７Ｂ、ゲート電極５Ｂおよびテスト用抵抗素子（ＲＭＴ１、ＲＭＴ２）を形成するので、工程が増加することはない。
本実施の形態は、テスト領域Ｚ３に２個のテスト用抵抗素子（ＲＭＴ１、ＲＭＴ２）を形成するので、他の実施の形態に比べてテスト領域Ｚ３の面積および測定パッドの数が多くなる。しかし、メモリセルの抵抗素子ＲＭの電気特性評価を行うに当たり、テスト用抵抗素子ＲＭＴ１を利用して抵抗素子ＲＭのみの評価を行ったり、テスト用抵抗素ＲＭＴ２を利用し、拡散層の耐圧を考慮した実製品に近い評価を行ったりすることができる。
（実施の形態７）
図３４は、本実施の形態の半導体装置の要部断面図である。前記実施の形態１〜６の半導体装置は、メモリセルトランジスタＱＭと抵抗素子ＲＭとでメモリセルを構成したが、本実施の形態は、ｎｐｎ型のバイポーラトランジスタＢＴと抵抗素子ＲＭとでメモリセルを構成している。
公知の技術によって記憶回路領域Ｚ２に形成されるバイポーラトランジスタＢＴは、ｐ型の単結晶シリコンからなるシリコン基板１に形成されたｎ型埋込み層８０と、シリコン基板１上のｐ型エピタキシャル層８１に形成されたｎ型コレクタ領域８２およびｎ型コレクタ引き上げ領域８３と、ｎ型コレクタ領域８２の内側に形成されたｐ型ベース領域８４と、ｐ型ベース領域８４の内側に形成されたｎ型エミッタ領域８５とで構成されている。ｎ型コレクタ引き上げ領域８３の表面のシリサイド層１９には、抵抗素子ＲＭの下部電極（プラグ１７）が接続されている。なお、符号８６はｐ型エピタキシャル層８１に形成された素子分離溝、８７はコレクタ配線、８８はエミッタ配線、８９はベース配線である。
テスト領域Ｚ３および演算領域Ｚ５は、前記実施の形態２と同一の構造を有している。すなわち、テスト領域Ｚ３に形成されたテスト用抵抗素子ＲＭＴの下部には、演算領域Ｚ５のゲート電極６と同一工程で形成されたゲート電極５Ｂが形成されており、テスト用抵抗素子ＲＭＴの下部電極（プラグ１７）は、ゲート電極５Ｂの表面のシリサイド層１９に接続されている。
図３５は、バイポーラトランジスタＢＴと抵抗素子ＲＭとで構成された本実施の形態のメモリセルの回路図である。ビット線ＢＢＬは、コレクタ配線８７およびプラグ６９を介して抵抗素子ＲＭの上部電極３７に接続されている。ワード線ＢＷＬは、ベース配線８９によって構成されており、プラグ６９、１７およびシリサイド層１９を介してｐ型ベース領域８４に接続されている。ソース線ＢＳＬは、エミッタ配線８８によって構成されており、プラグ６９、１７およびシリサイド層１９を介してｎ型エミッタ領域８５に接続されている。また、抵抗素子ＲＭに流れる電流の向きを前記実施の形態２と同じにするため、コレクタ配線８７と、抵抗素子ＲＭと、ｎ型コレクタ引き上げ領域８３の表面のシリサイド層１９とは直列に接続されている。
本実施の形態では、メモリセルのバイポーラトランジスタＢＴをｎｐｎ型バイポーラトランジスタで構成したが、ｐｎｐ型バイポーラトランジスタで構成することも可能である。この場合は、抵抗素子ＲＭに流れる電流の向きを、ｎｐｎ型バイポーラトランジスタを用いた場合と同じにするために、エミッタ配線８８と、抵抗素子ＲＭと、ｎ型エミッタ領域８５の表面のシリサイド層１９とを直列に接続する。
また、本実施の形態では、前記実施の形態２と同様、抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴを第１層配線よりも下層に配置したが、前記実施の形態１と同様、抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴを第１層配線よりも上層に配置することも可能である。さらに、前記実施の形態３と同様、テスト領域Ｚ３のｐ型ウエルにｎ型半導体領域７Ｂを形成してその表面にシリサイド層１９を形成し、テスト用抵抗素子ＲＭＴの下部電極（プラグ１７）をこのシリサイド層１９に接続することも可能である。
（実施の形態８）
図３６は、本実施の形態におけるシリコンチップのレイアウト図である。前記実施の形態１の半導体装置は、シリコンチップ１Ａのテスト領域Ｚ３にテスト用抵抗素子ＲＭＴを形成し、このテスト用抵抗素子ＲＭＴの上部にテスト用端子となる２個のボンディングパッドＢＰＴ１、ＢＰＴ２を配置した（図１参照）。これに対し、本実施の形態では、シリコンチップ１Ａの外周部に配置された複数のボンディングパッド（外部接続端子）ＢＰのうち、内部回路（Ｚ２、Ｚ４〜Ｚ７）のいずれにも接続されていない不使用のボンディングパッドをテスト用端子（ボンディングパッドＢＰＴ１、ＢＰＴ２）として利用する。
この場合、テスト用抵抗素子ＲＭＴをテスト用端子（ボンディングパッドＢＰＴ１、ＢＰＴ２）の下部に形成することにより、テスト領域Ｚ３が不要となり、内部回路（Ｚ２、Ｚ４〜Ｚ７）のレイアウトの自由度が向上する。また、ボンディングパッド（外部接続端子）ＢＰの一部をテスト用端子（ボンディングパッドＢＰＴ１、ＢＰＴ２）として利用するので、ボンディングパッド（外部接続端子）ＢＰを使った内部回路（Ｚ２、Ｚ４〜Ｚ７）のテストと、テスト用端子（ボンディングパッドＢＰＴ１、ＢＰＴ２）を使ったテスト用抵抗素子ＲＭＴの特性評価を同一の検査工程で行うことが可能となる。
図３７は、テスト用抵抗素子ＲＭＴとテスト用端子（ボンディングパッドＢＰＴ１、ＢＰＴ２）の接続関係の一例を示す平面図である。一方のテスト用端子（ボンディングパッドＢＰＴ１）は、前記図７に示す第２層配線４８および接続孔４２内のプラグ４６を介してテスト用抵抗素子ＲＭＴの上部電極３７に接続され、もう一方のテスト用端子（ボンディングパッドＢＰＴ２）は、第２層配線４８、接続孔４３内のプラグ４６および第１層配線２７を介してテスト用抵抗素子ＲＭＴの下部電極（プラグ３３）に接続される。
（実施の形態９）
次に、テスト用抵抗素子ＲＭＴの特性評価手順の一例を説明する。図３８は、テスト用抵抗素子ＲＭＴのテスト用端子と測定端子の接続例を示している。テスト用抵抗素子ＲＭＴの上部電極に接続されたテスト用端子（ボンディングパッドＢＰＴ１）には、電圧パルスを印加するための測定端子Ｔ１を接続し、下部電極に接続されたテスト用端子（ボンディングパッドＢＰＴ２）には接地電位に接続するための測定端子Ｔ２を接続する。抵抗素子ＲＭの記憶層を構成する相変化材料を結晶状態から非晶質状態にするために印加する適正な電圧は、テスト用抵抗素子ＲＭＴを測定することによって得られる。次に、その測定方法を説明する。
図３９は、テスト用抵抗素子ＲＭＴの上部電極に印加するパルスを示している。電圧ＶＲ１の非晶質化パルス１を印加した後、電圧Ｖｒの読み出しパルス１を印加してテスト用抵抗素子ＲＭＴの電気抵抗値を読み取る。さらに電圧ＶＳの結晶化パルスを印加して元通りの結晶状態に戻す。ＶＳは結晶化に必要な印加電圧であるが、抵抗が所望の基準値以下に低下するのであれば暫定値を用いてよい。以下、ＶＲ１よりも電圧の高い電圧ＶＲ２の非晶質化パルス２、電圧Ｖｒの抵抗値読み出しパルス２、電圧ＶＳの結晶化パルス２、と順次印加する。非晶質化パルスＮ−１と非晶質化パルスＮとの電圧差（ＶＲＮ−ＶＲ［Ｎ−１］）は一定値、例えば０．１Ｖとする。非晶質化パルス、抵抗値読み出しパルス、結晶化パルスの電圧パルス幅（電圧パルス印加時間）は、例えばそれぞれ１００ナノ秒、１マイクロ秒、１マイクロ秒、の固定値にしてよい。読出しパルスの固定電圧Ｖｒは、例えば０．５Ｖとする。結晶化パルスの固定電圧ＶＳは、例えば１．２Ｖとする。
上記の測定によって得られるテスト用抵抗素子ＲＭＴの非晶質化特性を図４０に示す。横軸は印加した非晶質化パルスＮの電圧ＶＲＮ、縦軸はＶＲＮを印加した後に読出しパルスＶｒを印加して読み取った抵抗値を示している。固定電圧Ｖｒ印加後は固定電圧ＶＳを印加して結晶状態に戻す処理を行うが、固定電圧ＶＳ後の抵抗値は非晶質化特性ではないので、図には記載していない。テスト用抵抗素子ＲＭＴの電気抵抗が所望の抵抗値ＲＲＥＳＥＴ以上になるパルス電圧Ｖｒｅｓｅｔを選定する。図では、ＶＲ５をＶｒｅｓｅｔとして選択する。
同様に、テスト用抵抗素子ＲＭＴの結晶化特性の測定方法を説明する。上部電極に印加するパルスは、図４１に示すように、電圧ＶＳ１の結晶化パルス１を印加した後に電圧Ｖｒの読み出しパルス１を印加してテスト用抵抗素子ＲＭＴの電気抵抗値を読み取る。さらに電圧ＶＲの非晶質化パルスを印加して元通りの非晶質状態に戻す。ＶＲは非晶質化に必要な印加電圧であるが、抵抗が所望の基準値以上に上昇するのであれば暫定値を用いてよい。
以下、ＶＳ１よりも電圧の高い電圧ＶＳ２の結晶化パルス２、電圧Ｖｒの抵抗値読み出しパルス２、電圧ＶＲの非晶質化パルス２、と順次印加する。結晶化パルスＮ−１と非晶質化パルスＮとの電圧差（ＶＳＮ−ＶＳ［Ｎ−１］）は一定値、例えば０．１Ｖとする。結晶化パルス、抵抗値読み出しパルス、非晶質化パルスの電圧パルス幅（電圧パルス印加時間）は、例えばそれぞれ１マイクロ秒、１マイクロ秒、１００ナノ秒の固定値にして良い。読出しパルスの固定電圧Ｖｒは、例えば０．５Ｖとする。非晶質化パルスの固定電圧ＶＲは、例えば１．５Ｖとする。
上記の測定によって得られるテスト用抵抗素子ＲＭＴの結晶化特性を図４２に示す。横軸は印加した結晶化パルスＮの電圧ＶＳＮ、縦軸はＶＳＮを印加した後に読出しパルスＶｒを印加して読み取った抵抗素子の電気抵抗値を示している。固定電圧Ｖｒ印加後は固定電圧ＶＲを印加して非晶質状態に戻す処理を行うが、固定電圧ＶＲ後の抵抗値は結晶化特性ではないので、図には記載していない。テスト用抵抗素子ＲＭＴの電気抵抗が所望の抵抗値ＲＳＥＴ以上になるパルス電圧Ｖｓｅｔを選定する。図では、ＶＳ５をＶｓｅｔとして選択する。
図４３は、テスト用抵抗素子の非晶質化電圧とメモリセルでの非晶質化電圧との関係を示す対応表の一例である。この表は、予め製造する相変化メモリに対して求めておくことが必要であるが、図３９および図４０で説明したのと同様の測定方法を、テスト用抵抗素子とメモリセルの両方に行って、それぞれの非晶質化特性を調べておくことで作成できる。
図４３の対応表を用いて、実際の製品に搭載したテスト用抵抗素子のＶｒｅｓｅｔに対応する、メモリセルに印加すべき非晶質化ビット線電圧を決定する。例えば、Ｖｒｅｓｅｔが０．８Ｖの時、メモリセルに印加すべき非晶質化ビット線電圧は１．１Ｖである。
図４４は、テスト用抵抗素子の結晶化電圧とメモリセルでの結晶化電圧との関係を示す対応表の一例である。この表は、図４３と同様に予め製造する相変化メモリに対して求めておくことが必要であるが、図４１および図４２で説明したのと同様の測定方法を、テスト用抵抗素子とメモリセルの両方に行って、それぞれの結晶化特性を調べておくことで作成できる。図４４の対応表を用いて、実際の製品に搭載したテスト用抵抗素子のＶｓｅｔに対応する、メモリセルに印加すべき結晶化ビット線電圧を決定する。例えば、Ｖｓｅｔが１．１Ｖの時、メモリセルに印加すべき非晶質化ビット線電圧は１．５Ｖである。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、相変化材料を含むメモリ素子を備えた半導体装置のテスト技術に適用することができる。

Claims (11)

  1. 半導体基板の第１の領域に、ＭＯＳトランジスタと相変化材料を含む抵抗素子とで構成されたメモリセルを備え、
    前記半導体基板の第２の領域に、前記抵抗素子と同一構造のテスト用抵抗素子を備え、
    前記テスト用抵抗素子の一方の電極に第１のテスト用ボンディングパッドが電気的に接続され、
    前記テスト用抵抗素子の他方の電極に第２のテスト用ボンディングパッドが電気的に接続されていることを特徴とする半導体装置。
  2. 前記テスト用抵抗素子の一方の電極と前記第１のテスト用ボンディングパッドは、前記ＭＯＳトランジスタのゲート電極と同層の導電層を介して電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  3. 前記テスト用抵抗素子の一方の電極と前記第１のテスト用ボンディングパッドは、前記ＭＯＳトランジスタのソース、ドレインを構成する拡散層と同層の拡散層を介して電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  4. 前記抵抗素子および前記テスト用抵抗素子は、前記ＭＯＳトランジスタの上部に形成された第１層配線よりも上部に形成され、
    前記抵抗素子は、前記第１層配線を介して前記ＭＯＳトランジスタに電気的に接続され、
    前記テスト用抵抗素子の一方の電極と前記第１のテスト用ボンディングパッドは、前記第１層配線と同層の配線を介して電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  5. 前記抵抗素子および前記テスト用抵抗素子は、前記ＭＯＳトランジスタの上部に形成された第１層配線よりも上部に形成され、
    前記抵抗素子は、前記第１層配線を介して前記ＭＯＳトランジスタに電気的に接続され、
    前記テスト用抵抗素子の一方の電極と前記第１のテスト用ボンディングパッドは、前記ＭＯＳトランジスタのゲート電極と同層の導電層および前記第１層配線と同層の配線を介して電気的に接続されていることを特徴とする請求項２記載の半導体装置。
  6. 前記抵抗素子および前記テスト用抵抗素子は、前記ＭＯＳトランジスタの上部に形成された第１層配線よりも上部に形成され、
    前記抵抗素子は、前記第１層配線を介して前記ＭＯＳトランジスタに電気的に接続され、
    前記テスト用抵抗素子の一方の電極と前記第１のテスト用ボンディングパッドは、前記ＭＯＳトランジスタのソース、ドレインを構成する拡散層と同層の拡散層および前記第１層配線と同層の配線を介して電気的に接続されていることを特徴とする請求項３記載の半導体装置。
  7. 前記半導体基板の第２の領域に、前記抵抗素子と同一構造の第１および第２テスト用抵抗素子を備え、
    前記第１テスト用抵抗素子の一方の電極に第１のテスト用ボンディングパッドが電気的に接続され、他方の電極に第２のテスト用ボンディングパッドが電気的に接続され、
    前記第２テスト用抵抗素子の一方の電極に第３のテスト用ボンディングパッドが電気的に接続され、他方の電極に第４のテスト用ボンディングパッドが電気的に接続され、
    前記第１テスト用抵抗素子の一方の電極と前記第１のテスト用ボンディングパッドは、前記ＭＯＳトランジスタのゲート電極と同層の導電層を介して電気的に接続され、
    前記第２テスト用抵抗素子の一方の電極と前記第３のテスト用ボンディングパッドは、前記ＭＯＳトランジスタのソース、ドレインを構成する拡散層と同層の拡散層を介して電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  8. 前記テスト用抵抗素子と、前記第１のテスト用ボンディングパッドと、前記第２のテスト用ボンディングパッドは、前記半導体基板を構成する半導体チップの内部回路領域に形成されていることを特徴とする請求項１記載の半導体装置。
  9. 前記テスト用抵抗素子と、前記第１のテスト用ボンディングパッドと、前記第２のテスト用ボンディングパッドは、前記半導体基板を構成する半導体チップの外周部のボンディングパッド領域に形成されていることを特徴とする請求項１記載の半導体装置。
  10. 半導体基板の第１の領域に、バイポーラトランジスタと相変化材料を含む抵抗素子とで構成されたメモリセルを備え、
    前記半導体基板の第２の領域に、前記抵抗素子と同一構造のテスト用抵抗素子を備え、
    前記テスト用抵抗素子の一方の電極に第１のテスト用ボンディングパッドが電気的に接続され、
    前記テスト用抵抗素子の他方の電極に第２のテスト用ボンディングパッドが電気的に接続されていることを特徴とする半導体装置。
  11. 前記半導体基板の第３の領域に、ＭＯＳトランジスタで構成された論理回路を備え、
    前記テスト用抵抗素子の一方の電極と前記第１のテスト用ボンディングパッドは、前記ＭＯＳトランジスタのゲート電極と同層の導電層、または前記ＭＯＳトランジスタのソース、ドレインを構成する拡散層と同層の拡散層を介して電気的に接続されていることを特徴とする請求項１０記載の半導体装置。
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