JP5103470B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、特に、相変化材料を含むメモリ素子を備えた半導体装置に適用して有効な技術に関するものである。
カルコゲナイド材料の物性を利用した記録技術として、相変化メモリおよび相変化光ディスクがあり、これらに用いられる相変化材料として、Ｔｅ（テルル）を含むカルコゲナイド(chalcogenide)材料が知られている。
米国特許第５２５４３８２号（特許文献１）には、記録層として［（ＧｅｙＴｅ１−ｙ）ａ（ＳｂｚＴｅ１−ｚ）１−ａ］１−ｂ（Ｉｎ１−ｘＴｅｘ）ｂ（ここで、０．４≦ｙ≦０．６、０．３≦ｚ≦０．６、０．４≦ｚ≦０．６、０．１≦ａ≦０．５、０．０１≦ｂ≦０．３）で表されるカルコゲナイド材料を用いた光ディスク媒体が開示されている。これは、高速で結晶化が可能であるという特性を維持しつつ、非晶質状態の安定性を高め、データの長期保存性を向上することを目的として、Ｇｅ（ゲルマニウム）−Ｓｂ（アンチモン）−ＴｅにＩｎ（インジウム）を添加したものである。
一方、米国特許第５８８３８２７号（特許文献２）には、カルコゲナイド材料膜を用いた不揮発性メモリに関する詳述がなされている。この不揮発性メモリは、相変化材料膜自体に流れる電流によるジュール熱と冷却速度とに応じて、相変化材料膜の原子配列が変化することによって、記憶情報が書き込まれる相変化メモリである。例えば、非晶質化（アモルファス化）する際には、ジュール熱で６００℃を越える温度を相変化材料膜に加え、一旦相変化材料膜を融解させるため、動作電流が大きくなり易いが、状態に応じて抵抗値が２桁から３桁も変化する。
上記した電気的な相変化メモリに関しては、カルコゲナイドとしてＧｅ２Ｓｂ２Ｔｅ５を用いたものを中心に研究が進められており、例えば、特開２００２−１０９７９７号公報（特許文献３）には、ＧｅＳｂＴｅを用いた記録素子が開示されている。また、特開２００３−１００９９１号公報（特許文献４）には、カルコゲナイド材料を用いたメモリに関する技術が開示されている。さらに、IEEE International Electron Devices meeting, TECHNICAL DIGEST, 2001年、p.803-806（非特許文献１）には、Ｇｅ２Ｓｂ２Ｔｅ５からなる相変化膜を用いた相変化メモリで１０１２回の書換えが可能であることが示されており、Nature Materials, Vol.4, 2005年、p.347-351（非特許文献２）には、結晶成長型材料を用いた相変化メモリに関する技術が開示されている。
米国特許第５２５４３８２号 米国特許第５８８３８２７号 特開２００２−１０９７９７号公報 特開２００３−１００９９１号公報 IEEE International Electron Devices meeting, TECHNICAL DIGEST, 2001年、p.803-806 Nature Materials, Vol.4, 2005年、p.347-351
前記特許文献２（米国特許第５８８３８２７号）に添付された図１２の記載によれば、この文献の不揮発性メモリは、メモリセルアレイ、ロウ（行）デコーダ（ＸＤＥＣ）、ビット（列）デコーダ（ＹＤＥＣ）、読み出し回路（ＲＣ）および書き込み回路（ＷＣ）によって構成されている。メモリセルアレイは、ワード線（ＷＬｐ）（ｐ＝１、…、ｎ）とデータ線（ＤＬｒ）（ｒ＝１、…、ｍ）との各交点にメモリセル（ＭＣｐｒ）が配置された構造になっている。各メモリセル（ＭＣｐｒ）は、直列に接続されたメモリトランジスタ（ＲＭ’）と選択トランジスタ（ＱＭ）とがビット線（ＤＬ）と接地電圧との間に挿入された構造になっている。ワード線（ＷＬ）は、選択トランジスタ（ＱＭ）のゲートに接続されており、ビット選択線（ＹＳｒ）（ｒ＝１、…、ｍ）は、対応するビット選択スイッチ（ＱＡｒ）に接続されている。
上記のような構成によれば、ロウデコーダ（ＸＤＥＣ）によって選択されたワード線（ＱＭ）上の選択トランジスタ（ＷＬ）が導通し、かつビットデコーダ（ＹＤＥＣ）によって選択されたビット選択線（ＹＳｒ）に対応するビット選択スイッチ（ＱＡｒ）が導通することにより、選択メモリセル内に電流経路が形成され、共通ビット線（Ｉ／Ｏ）に読み出し信号が発生する。選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通ビット線（Ｉ／Ｏ）に出力される電圧は記憶情報によって差が出る。従って、この差を読み出し回路（ＲＣ）で判別することにより、選択メモリセルの記憶情報が読み出される。
上記のような相変化メモリは、光ディスクにおいても使用されている相変化材料を記憶層として用いているが、光ディスクとは異なり、製造プロセスや使用環境において、より高温に耐えることが要求される。しかしながら、例えばＧｅ２Ｓｂ２Ｔｅ５などの標準的相変化材料を記憶層に用いてメモリを構成した場合、高温で使用するためには、次のような課題を克服する必要がある。
第１の課題は、非晶質状態における相変化材料の不安定性である。すなわち、非晶質状態は準安定相であるために、高温環境では結晶化が急速に進行してしまう。例えば、自動車制御用マイコンの場合は、１４０℃程度の高温環境での使用に耐えることが要求されるが、Ｇｅ２Ｓｂ２Ｔｅ５を記憶層に用いた場合、非晶質は数時間で結晶状態、すなわち低抵抗状態に変化するため、このような高温環境ではデータ保持特性が不十分となり、使用には適さない。
また、メモリを混載したマイコンでは、マイコンチップを配線基板などに実装する工程で半田付けや圧着が行われるため、チップに形成されたメモリ素子が高温環境に晒される。マイコンの場合は、メモリ部分にプログラムを記録した後にチップの実装を行なうのが一般的であるが、実装工程の高温環境でデータが消去されてしまうようなメモリでは、実装後にデータを書き込まなければならず、通常とは異なるプロセスを採用しなければならない。例えば、半田付け工程では２６０℃で数分、圧着工程では１８０℃で数時間という熱負荷がかかるため、短い時間ではあるが、動作温度よりも高い温度環境でのデータ保持特性を保証する必要がある。従って、マイコン向け不揮発メモリでは、このような製造プロセスでの熱負荷にも耐え得るデータ保持特性を備えなければならず、光ディスクよりも遙かに厳しい耐熱性が要求される。
第２の課題は、高温時における抵抗比の問題である。Ｔｅを主成分とするカルコゲナイドはバンドギャップが狭い半導体であるから、その抵抗は一般に、高温になるほど指数関数的に低くなる。抵抗変化の度合い（抵抗比）は、結晶状態よりも非晶質状態の方が大きいため、室温において大きな抵抗比がある場合でも、１００℃以上の高温になると抵抗比が小さくなってしまい、読み出しマージンが取れなくなるという問題がある。例えばＧｅ２Ｓｂ２Ｔｅ５の場合、室温におけるリセット抵抗／セット抵抗の比はおよそ１００倍であるが、１００℃以上になると、リセット抵抗が著しく低下し、抵抗比は３０倍程度にまで低下してしまう。そのため、相変化メモリの長所である大きな読み出しマージンが取れなくなり、場合によっては、環境温度に応じて読み出し方式を変更しなければならないこともある。
このように、相変化材料を用いた不揮発性メモリには克服すべき課題があり、特に、第２の課題である高温における抵抗値については、電気的なカルコゲナイド材料を用いたメモリに特有の課題であることから、光記録媒体向けのカルコゲナイド材料では考慮されていない。
そこで、上述したような高温状態でのデータ保持特性、すなわち耐熱性を向上させるために、本発明者らは、相変化メモリ用カルコゲナイド材料であるＧｅ−Ｓｂ−ＴｅにＩｎを添加することを検討した。
図１は、本発明者らが検討した相変化メモリ素子の抵抗素子を示す断面図である。例えばＷ（タングステン）などの主導体膜と、Ｔｉ（チタン）／ＴｉＮ（窒化チタン）などの導電性バリア膜とからなるプラグ４１は、抵抗素子４０の下部電極を構成している。プラグ４１（下部電極）上には、Ｔａ２Ｏ５（酸化タンタル）膜などからなる界面層４２を介して記憶層４３が形成されている。記憶層４３は、Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅをほぼ均一に含有したカルコゲナイド膜からなり、その上部には、Ｗ膜などからなる上部電極４４が形成されている。上部電極４４の上には、上記プラグ４１と同じ導電材料からなるプラグ４６が形成されている。図示は省略するが、抵抗素子４０の下方には、プラグ４１（下部電極）と電気的に接続されたメモリセルトランジスタが形成されている。また、抵抗素子４０の上方には、上部電極４４と電気的に接続されたビット線が形成されている。
上記のような相変化メモリ素子は、ほとんどの場合、下部電極（プラグ４１）の形状と上部電極４４の形状とが異なっている。通常は、Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅ膜（記憶層４３）との接触面積が小さい下部電極（プラグ４１）側が高温になり易いので、接触面積が大きい上部電極４４側の記憶層４３は、リセット時に融解せず、あるいは融解しても冷却中に再結晶化して結晶化するが、接触面積が小さい下部電極（プラグ４１）の近傍の記憶層４３には、非晶質化領域４５が形成される。下部電極が柱状または筒状の場合、面積が大きい上部電極の、下部電極の上より外側の部分から電流が流れ込むため、柱状または筒状の下部電極が記録層と接する領域の外縁部で電流密度が高くなる。
下部電極（プラグ４１）とそれに最も近い結晶化領域との最短距離は、リセット時にどれだけ大きな電流をどの程度の時間流したかによって異なる。素子のサイズを小さくすると電流が減少し、記憶層４３の膜厚方向に沿った下部電極（プラグ４１）と上部電極４４との距離Ｌ２（あるいは、非晶質化領域４５の上部の結晶化領域Ａ１と下部電極（プラグ４１との距離Ｌ３）よりも、非晶質化領域４５の底部に最も近接した結晶化領域と下部電極（プラグ４１）との距離Ｌ１の方が小さくなる。このため、セット時にはこの最近接経路（距離Ｌ１）に沿って電流が多く流れる可能性が高い。しかしながら、この最近接経路は、記憶層４３のプロセスばらつきやプロセス欠陥などにより不安定となり易いので、素子間の特性ばらつきや書き換え可能回数低下などの不具合が発生する恐れがある。
また、高温状態では、記憶層４３を構成するＩｎ−Ｇｅ−Ｓｂ−Ｔｅ膜の原子配列が変化する可能性があり、これに起因して記憶層４３のさらなる高抵抗化が起き、次のセット動作時に、より高い電圧が必要になる恐れがある。すなわち、非晶質化領域４５が非晶質状態の場合、高温時に結晶化領域全体で原子配列の変化が生じてさらなる高抵抗化が起きると、次のセット動作が困難となることも有り得る。
さらに、記憶層４３が下部電極（プラグ４１）と上部電極４４とに挟まれた構造の相変化メモリ素子には強い電場がかかるため、上下部電極間の膜中にイオン、あるいはイオン化し易い元素や成分が存在する場合、これらが電場によって移動する可能性がある。すなわち、図１において、初期からの結晶化領域は抵抗が低いので、Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅ膜の膜厚方向に沿った組成が均一である場合、セット時には下部電極（プラグ４１）の外縁部分と初期からの結晶化領域（Ａ１）との間の電位勾配が最大となり、インパクトイオン化を伴うセット動作が始まる。その際、＋イオンの移動も起こり易くなり、高温になると偏析や構造の乱れが発生し、抵抗が高抵抗側に変化する原因となる。なお、セット／リセット動作時には、通常、下部電極側を基準にして上部電極側に高い電圧が印加されるため、＋イオンが下部電極（プラグ４１）側に移動し易い。
一方、上部電極または下部電極を構成する元素、特に金属元素も、電流による高温で記録層中に拡散する可能性があり、さらには電位勾配によりイオン化して移動する可能性がある。特に柱状電極の記録層と接する側の外縁部や、筒状電極が記録層と接する近傍では電流集中のために高温となるため、電極を構成する元素が記録層中に拡散し易い。
このように、相変化メモリ素子の記憶層をＩｎ−Ｇｅ−Ｓｂ−Ｔｅ膜で構成し、その下層にＴａ２Ｏ５膜などからなる界面層を形成することにより、耐熱性が向上し、リセット（非晶質化）電流を低減することができる反面、高温状態では、原子配列の変化によると考えられるさらなる高抵抗化が起き、次のセット時に高電圧が必要になる。
本発明の目的は、記憶層をＩｎ−Ｇｅ−Ｓｂ−Ｔｅ膜で構成した相変化メモリにおいて、高耐熱性と安定なデータ保持特性とを両立させる技術を提供することにある。
本発明の他の目的は、同一の相変化メモリ素子で耐熱性の高いＲＯＭ的使い方と、多数回の書換えが可能なＲＡＭ的使い方とを可能にする技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、抵抗素子と、前記抵抗素子に直列に接続されたＭＩＳトランジスタとによって構成された相変化メモリを有する半導体装置であって、前記抵抗素子は、下部電極を構成する第１導電層と、記憶層を構成するカルコゲナイド膜と、上部電極を構成する第２導電層とを含んで構成され、前記抵抗素子の記憶層は、平均組成が下記の一般式（１）
ＩｎαＧｅＸＳｂＹＴｅＺＭβ （１）
（ここで、式中のα、Ｘ、Ｙ、Ｚおよびβは、それぞれ０．１≦α≦０．４、０．０４≦Ｘ≦０．３、０．０３≦Ｙ≦０．２、０．３≦Ｚ≦０．６、０．０１≦β≦０．０５であり、Ｍは、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｔａ、Ｐｂ、Ｓｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｅｕ、Ｐｄからなる群より選ばれた少なくとも１種類の元素である）で表されるカルコゲナイド膜で構成されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
高耐熱性と安定なデータ保持特性とが両立した相変化メモリを実現することができる。
本発明者らが検討した相変化メモリ素子の抵抗素子を示す断面図である。 本発明の一実施の形態である半導体装置のメモリセルアレイおよびその周辺回路を示す回路図である。 本発明の一実施の形態である半導体装置のメモリセルアレイおよびその周辺回路を示すレイアウト図である。 本発明の一実施の形態である相変化メモリ素子のＩ−Ｖ特性図である。 本発明の一実施の形態である相変化メモリ素子の読み出し動作を説明する波形図である。 本発明の一実施の形態である相変化メモリ素子の書き込み動作を説明する波形図である。 本発明の一実施の形態である半導体装置の要部断面図である。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜の好ましい組成範囲を示す図である。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜の好ましい組成範囲を示す図である。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜に窒素を添加した場合における結晶化の活性化エネルギー変化を示すグラフである。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜のＴｅ含有量と耐熱温度との関係を示すグラフである。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜のＧｅ含有量と剥離率との関係を示すグラフである。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜のＧｅ含有量と耐熱温度との関係を示すグラフである。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜のＳｂ含有量とリセット電流との関係を示すグラフである。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜のＳｂ含有量と書き換え可能回数との関係を示すグラフである。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜のＩｎ含有量と耐熱温度との関係を示すグラフである。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜のＩｎ含有量とセット動作ミス率との関係を示すグラフである。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜のＩｎ含有量とセットパルス幅との関係を示すグラフである。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜のＩｎ含有量とセット電圧との関係を示すグラフである。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜のＭ元素含有量とリセット電流との関係を示すグラフである。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜のＭ元素含有量とセット動作ミス率との関係を示すグラフである。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜のＭ元素含有量とリセット電流との関係を示すグラフである。 本発明の一実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜のＭ元素含有量とセット動作ミス率との関係を示すグラフである。 本発明の一実施の形態である半導体装置の製造方法を示す要部断面図である。 図２４に続く半導体装置の製造方法を示す要部断面図である。 図２５に続く半導体装置の製造方法を示す要部断面図である。 図２６に続く半導体装置の製造方法を示す要部断面図である。 図２７に続く半導体装置の製造方法を示す要部断面図である。 本発明の他の実施の形態である半導体装置の製造方法を示す要部断面図である。 図２９に続く半導体装置の製造方法を示す要部断面図である。 図３０に続く半導体装置の製造方法を示す要部断面図である。 図３１に続く半導体装置の製造方法を示す要部断面図である。 本発明の他の実施の形態である半導体装置の製造方法を示す要部断面図である。 本発明の他の実施の形態である半導体装置の製造方法を示す要部断面図である。 図３４に続く半導体装置の製造方法を示す要部断面図である。 本発明の他の実施の形態である半導体装置の製造方法を示す要部断面図である。 本発明の他の実施の形態である相変化メモリ素子の記憶層を構成するカルコゲナイド膜中の金属イオンが移動する様子を模式的に示す図である。 本発明の他の実施の形態である半導体装置の回路図である。 本発明の他の実施の形態である相変化メモリ素子の読み出し動作を説明する波形図である。 本発明の他の実施の形態である相変化メモリ素子の書き込み動作を説明する波形図である。 本発明の他の実施の形態である半導体装置の回路図である。 図４１に示す回路の一部の構成を詳細に示す回路図である。 図４２の書換え回路を用いた書換え動作の一例を示す波形図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、本明細書において導体層間の接触とは、直接接する場合だけでなく、電流が流れる程度に薄い絶縁体や半導体などの層または領域を挟んで接する場合も含むものとする。
（実施の形態１）
本実施の形態の半導体装置は、相変化材料を含む抵抗素子とＭＩＳトランジスタ(Metal Insulator Semiconductor)トランジスタとを直列に接続した構造を有する不揮発性メモリ素子を備えており、後述するように、その主要な特徴は、上記抵抗素子の記憶層を構成する相変化材料にある。以下においては、まず、このメモリ素子を含む半導体装置の主要部分の構成から説明する。
図２は、本実施の形態の半導体装置に含まれるメモリセルアレイおよびその周辺回路を示す回路図、図３は、図２の回路に対応するレイアウト図である。なお、図２および図３においては、説明が煩雑になるのを防ぐために、通常は多数含まれるワード線ＷＬおよびビット線ＢＬを簡略化し、４本のワード線ＷＬ１〜ＷＬ４と４本のビット線ＢＬ１〜ＢＬ４のみを示している。また、これらの図に示すメモリセルアレイは、ＮＯＲ型として知られるものであり、読出しが高速に行えることから、システムプログラムの格納用メモリなどに適している。従って、このメモリセルアレイは、主として単体メモリ用、あるいはマイコンなどの論理ＬＳＩ混載用として用いられる。
図２において、メモリセルＭＣ１１〜ＭＣ１４は、ワード線ＷＬ１に電気的に接続されている。同様に、メモリセルＭＣ２１〜ＭＣ２４、ＭＣ３１〜ＭＣ３４、ＭＣ４１〜ＭＣ４４は、それぞれワード線ＷＬ２、ＷＬ３、ＷＬ４に接続されている。また、メモリセルＭＣ１１、ＭＣ２１、ＭＣ３１、ＭＣ４１は、ビット線ＢＬ１に接続されている。同様に、メモリセルＭＣ１２〜ＭＣ４２、ＭＣ１３〜ＭＣ４３、ＭＣ１４〜ＭＣ４４は、それぞれビット線ＢＬ２、ＢＬ３、ＢＬ４に接続されている。
各メモリセルＭＣは、ＭＩＳトランジスタからなる１個のメモリセルトランジスタＱＭと、それに直列に接続された１個の抵抗素子ＲＭとで構成されている。各メモリセルトランジスタＱＭのゲート電極にはワード線ＷＬが接続されており、抵抗素子ＲＭにはビット線ＢＬが接続されている。また、各メモリセルトランジスタＱＭにおいて、抵抗素子ＲＭが接続された一端（ソース、ドレイン領域の一方）とは異なる他の一端（ソース、ドレイン領域の他方）にはソース線ＳＬが接続されている。後述するように、抵抗素子ＲＭは、下層から順に下部電極、界面層、記憶層および上部電極を積層した構成になっており、記憶層は、カルコゲナイド材料からなる。
ワード線ＷＬ１〜ＷＬ４は、それぞれワードドライバＷＤ１〜ＷＤ４によって駆動される。どのワードドライバＷＤを選択するかは、ＸアドレスデコーダＸＤＥＣからの信号によって決まる。ここで、図中の符号ＶＰＬは各ワードドライバＷＤへの電源供給線、Ｖｄｄは、例えば１．５Ｖの電源電圧、ＶＧＬは各ワードドライバＷＤの電位引抜き線である。なお、電位引き抜き線ＶＧＬは、接地電圧に固定されている。
ビット線ＢＬ１〜ＢＬ４のそれぞれの一端は、ｎチャネルＭＩＳトランジスタからなる選択トランジスタＱＤ１〜ＱＤ４を介してセンスアンプＳＡに接続されている。各選択トランジスタＱＤは、アドレス入力に従ってＹアドレスデコーダ（ＹＤＥＣ１またはＹＤＥＣ２）を介して選択される。本実施の形態では、選択トランジスタＱＤ１、ＱＤ２がＹアドレスデコーダＹＤＥＣ１によって選択され、選択トランジスタＱＤ３、ＱＤ４がＹアドレスデコーダＹＤＥＣ２によって選択される構成になっている。センスアンプＳＡは、メモリセルＭＣから選択トランジスタＱＤを介して読み出された信号を検出および増幅する。なお、図示はしないが、各選択トランジスタＱＤには、センスアンプＳＡに加えて、読み出し用や書き込み用の電圧または電流を供給する回路が接続されている。
図３において、符号ＦＬは活性領域、Ｍ１は第１層配線、Ｍ２は第２層配線、ＦＧはシリコン基板上に形成されたＭＩＳトランジスタのゲート電極である。符号ＦＣＴは、ＭＩＳトランジスタの半導体領域（ソース、ドレイン領域）と第１層配線Ｍ１とを結ぶ接続孔、ＳＣＴは第１層配線Ｍ１と抵抗素子とを結ぶ接続孔、ＴＣＴは第１層配線Ｍ１と第２層配線Ｍ２とを結ぶ接続孔、ＹＳはカラム選択線をそれぞれ示している。
メモリセルの抵抗素子は、同一のビット線ＢＬに接続された複数のメモリセル間で、接続孔ＴＣＴを介してビット線ＢＬ（第２層配線Ｍ２）に引き上げられる。ワード線ＷＬ１〜ＷＬ４は、多結晶シリコン膜とシリサイド（シリコンと高融点金属との合金）膜との積層膜などからなるゲート電極ＦＧにより構成されている。また、例えばメモリセルＭＣ１１のメモリセルトランジスタと、メモリセルＭＣ２１のメモリセルトランジスタとは、ソース領域が共有されている。このソース領域は、接続孔ＦＣＴを介してソース線ＳＬを構成する第１層配線Ｍ１に電気的に接続されている。
ビット線ＢＬ１〜ＢＬ４は、メモリセルアレイの周辺部に配置された選択トランジスタＱＤ１〜ＱＤ４のソース領域に接続されている。選択トランジスタＱＤ１、ＱＤ２のそれぞれのドレイン領域と選択トランジスタＱＤ３、ＱＤ４のそれぞれのドレイン領域とは共通である。これらの選択トランジスタＱＤ１〜ＱＤ４は、Ｙアドレスレコーダ（ＹＤＥＣ１またはＹＤＥＣ２）からの信号を受けて指定のビット線ＢＬを選択する機能も持つ。
抵抗素子をカルコゲナイド材料の融点以上の温度に加熱してから急冷するようなリセットパルスを印加する。その際、リセットパルスを短くして、与える全エネルギーを小さくし、冷却時間を短く（例えば約１ｎｓ）設定することにより、カルコゲナイド材料が高抵抗のアモルファス状態となる。逆に、記憶情報‘１’を書き込む場合、抵抗素子をカルコゲナイド材料の融点よりも低く、ガラス転移点と同じか、結晶化温度よりも高い温度領域に保つようなセットパルスを印加することにより、カルコゲナイド材料が低抵抗の多結晶状態となる。結晶化に要する時間はカルコゲナイド材料の組成によって異なるが、例えば約５０ｎｓである。抵抗素子ＲＭの温度は、素子自身が発するジュール熱および周囲への熱拡散に依存する。
従って、図４（Ｉ−Ｖ特性図）に示すように、書き込み情報に応じた値の電流パルスを抵抗素子に印加することにより、素子の結晶状態が制御される。同図は、カルコゲナイド材料を用いた抵抗素子ＲＭの動作原理を模式的に示したものであり、図に示す範囲内のセット電流を印加した場合には記憶情報‘１’が書き込まれ、それよりも大きいリセット電流を印加した場合には記憶情報‘０’が書き込まれることを示している。ただし、どちらの状態を‘０’または‘１’とするかは任意である。以下、図４を参照しながら、四通りの書き込み動作について説明する。

第一に、初期状態が‘１’の抵抗素子ＲＭに‘１’を書き込む場合は、セット電流が印加されると、セット（結晶）状態の低抵抗曲線を辿って初期状態とセット領域との間を往復するので、状態が保持される。
第二に、初期状態が‘１’の抵抗素子ＲＭに‘０’を書き込む場合は、リセット電流が印加されると、セット状態の低抵抗曲線を辿ってリセット電流に達する。次に、ジュール熱により部分的に融解が始まるので、導電率が徐々に下がる。パルスが切れて液相の抵抗素子ＲＭが急冷されると、アモルファス状態に相変化するので、リセット（非晶質）状態の高抵抗曲線を一部辿って初期状態に戻る。図４の破線で示した曲線は、リセットパルスは既に切れているが、そのまま電圧を印加し続けると、抵抗値の変化で電流はこのように変化するはず、という仮想的な線である。
第三に、初期状態が‘０’の抵抗素子ＲＭに‘１’を書き込む場合は、セット電流を印加すると、素子の端子電圧がしきい電圧を超えた時に低抵抗状態にスイッチされる。スイッチング後は、ジュール熱によって結晶化が進行する。電流値がセット電流に達すると、結晶化領域が広がって相変化することにより、さらに抵抗値が下がるので、低抵抗曲線を辿って初期状態に戻る。途中から電圧−電流曲線の傾斜が緩やかになるのは、低抵抗状態へスイッチングしていた領域がスイッチＯＦＦとなり、結晶化による抵抗低下のみが残留するためである。
第四に、初期状態が‘０’の抵抗素子ＲＭに‘０’を書き込む場合は、前述したスイッチング後にほとんど結晶化する時間はなく、スイッチングしたことによる低抵抗曲線を辿ってリセット領域に達し、融解、急冷、固化して初期状態に戻る。 このような抵抗素子の動作原理から、読み出し時に記憶情報を破壊しないようにするために、最高でもしきい電圧より低い電圧に抑制しながら動作させなければならない。実際には、しきい電圧は電圧印加時間にも依存し、時間が長いほど低下する傾向があるため、読出し時間内にしきい電圧を越えて低抵抗状態へのスイッチングが起こらない電圧にする必要がある。そこで、これらの原理に基づき、図１に示したアレイ構成を実現する動作を以下に説明する。
図５に従い、メモリセルＭＣの読み出し動作について説明する。なお、同図は、図２に示したメモリセルＭＣ１１を選択する場合の動作波形を示している。
まず、待機状態においては、プリチャージイネーブル信号ＰＣが電源電圧Ｖｄｄに保持されているので、選択トランジスタＱＤにより、ビット線ＢＬおよびソース線ＳＬがプリチャージ電圧ＶＢＬに維持される。ここで、プリチャージ電圧ＶＢＬは、電源電圧Ｖｄｄよりもトランジスタのしきい電圧（Ｖｔｈ）だけ降下した値（例えば１．０Ｖ）である。また、このときは、共通データ線Ｉ／Ｏも読み出し回路によりプリチャージ電圧ＶＢＬにプリチャージされている。
読み出し動作が始まると、電源電圧Ｖｄｄとなっているプリチャージイネーブル信号ＰＣが接地電圧Ｖｓｓに駆動され、接地電圧Ｖｓｓとなっているカラム選択線ＹＳ１が昇圧電位ＶＤＨ（例えば１．５Ｖ以上）に駆動されることにより、選択トランジスタＱＤ１、ＱＤ２が導通する。この時、ビット線ＢＬ１は、共通データ線Ｉ／Ｏと等電位にあるのでプリチャージ電圧ＶＢＬに保持されるが、ソース線ＳＬ１は、選択トランジスタＱＤ１によりソース電圧ＶＳＬ（例えば０．５Ｖ）に駆動される。このソース電圧ＶＳＬとプリチャージ電圧ＶＢＬは、プリチャージ電圧ＶＢＬがソース電圧ＶＳＬよりも高く、その差は、抵抗素子ＲＭの端子電圧が図４に示したような読み出し電圧領域の範囲内に収まるような関係に設定されている。
次に、接地電圧Ｖｓｓとなっているワード線ＷＬ１が昇圧電位ＶＤＨに駆動されると、ワード線ＷＬ１に接続された全てのメモリセルＭＣのメモリセルトランジスタＱＭが導通する。この時、抵抗素子ＲＭに電位差が生じたメモリセルＭＣ１１内には電流経路が発生し、ビット線ＢＬ１および共通データ線Ｉ／Ｏが抵抗素子ＲＭの抵抗値に応じた速さでソース電圧ＶＳＬに向かって放電される。同図では、記憶情報‘１’を保持している場合の方が、記憶情報‘０’を保持している場合よりも抵抗値が小さいものとしているので、放電が速い。従って、記憶情報に応じた信号電圧が発生する。
非選択メモリセルＭＣ１２〜ＭＣ１４は、抵抗素子の電位差が０なので、非選択ビット線ＢＬ２〜ＢＬ４はプリチャージ電圧ＶＢＬに保持される。すなわち、ワード線ＷＬ１とソース線ＳＬ１により選択されたメモリセルＭＣ１１のみが、ビット線ＢＬ１を通じて読み出し電流を流す。ここで、読み出し回路で読み出し情報が弁別された後ならば、ワード線ＷＬ１を立ち下げることができる。なお、この弁別が遅い場合にワード線ＷＬ１を立ち上げ続けると、記憶情報‘０’を読み出す場合においても、選択されたビット線ＢＬ１がソース電圧ＶＳＬ付近まで放電されてしまい、‘０’読み出しの信号電圧と‘１’読み出しの信号電圧との差が減少し、記憶情報を正しく読み出せなくなる場合がある。このような場合には、‘０’読み出しの場合のビット線電圧が参照電圧ＶＤＲを越える前のタイミングでワード線ＷＬ１を立ち下げることにより、誤動作を防止できる。ワード線ＷＬを立ち下げて電流経路を遮断することにより、共通データ線Ｉ／Ｏ上の信号電圧が保持されるので、読み出し回路は参照電圧ＶＤＲを基準として発生された正または負の信号を弁別することが可能である。以上の読み出し動作が終了すると、共通データ線Ｉ／Ｏはプリチャージ電圧ＶＢＬに駆動されて、待機状態に戻る。
なお、待機状態において、ビット線ＢＬやソース線ＳＬをフローティングにすると、読み出し動作開始時にビット線ＢＬと共通データ線Ｉ／Ｏとを接続した際に、電圧が不定であるビット線ＢＬの容量が共通データ線Ｉ／Ｏから充電されてしまう。このため、同図ではワード線ＷＬ１に応じてカラム選択線ＹＳ１も立ち下げ、さらに接地電圧Ｖｓｓとなっているプリチャージイネーブル信号ＰＣを電源電圧Ｖｄｄに駆動することにより、ビット線ＢＬ１およびソース線ＳＬ１をプリチャージ電圧ＶＢＬに駆動して待機状態としている。
また、昇圧電位ＶＤＨは、従来のＤＲＡＭにおいて広く用いられているような電圧であり、電源電圧ＶｄｄとＭＩＳトランジスタのしきい電圧Ｖｔｈとを用いて、ＶＤＨ＞（Ｖｄｄ＋Ｖｔｈ）の関係を満たすように設定されている。例えば相変化メモリの書き込み動作では、後述するように、読み出し動作よりも大きな電流を流す必要がある。このため、本発明では、ワード線ＷＬとカラム選択線ＹＳとを昇圧電位ＶＤＨに駆動してＭＩＳトランジスタの抵抗を下げることにより、正確な書き込み動作を行うことができる。また、プリチャージ電圧ＶＢＬをソース電圧ＶＳＬよりも高く設定することにより、選択ソース線ＳＬを選択メモリセルＭＣにおけるメモリセルトランジスタＱＭのソース領域とし、抵抗素子ＲＭの抵抗に依らず、ＭＩＳトランジスタのゲート−ソース間電圧を確保できる。なお、逆の電位関係であっても、その差が、図３に示したような読み出し電圧領域の範囲内に収まるように設定されているならば、同様の選択動作が可能である。
なお、図５は、ソース線ＳＬを駆動してからワード線ＷＬ１を駆動する例であるが、設計の都合によっては、ワード線ＷＬ１を駆動してからソース線ＳＬを駆動してもよい。この場合は、最初にワード線ＷＬ１が駆動されて選択トランジスタＱＤが導通するため、抵抗素子ＲＭの端子電圧は０Ｖに確保される。その後、ソース線ＳＬ１を駆動すると、抵抗素子ＲＭの端子電圧は０Ｖから大きくなるが、その値はソース線ＳＬ１の駆動速度により制御可能であり、前述した読み出し領域の範囲に収めることができる。同様に、ワード線ＷＬ１とソース線ＳＬ１を、ほぼ同時に駆動することもできる。また、ワード線ＷＬ１とソース線ＳＬ１のうち、駆動タイミングが遅い方のパルスに先行してカラム選択線ＹＳ１を駆動すれば、共通データ線Ｉ／Ｏへの出力待ち時間を減らせるので、アクセス時間が速くなる。この場合は、図２に示した選択トランジスタＱＤ１、ＱＤ２をそれぞれ独立に駆動できるように結線を変えればよい。
以上、メモリセルＭＣ１１を選択する例を示したが、同じビット線ＢＬ１に接続された他のメモリセル（ＭＣ２１、ＭＣ３１、ＭＣ４１）は、それらのワード線電圧が接地電圧Ｖｓｓに固定されているので、選択されることはない。また、他のビット線（ＢＬ２、ＢＬ３、ＢＬ４）とソース線ＳＬは同じ電位（ＶＢＬ）なので、残りのメモリセルＭＣも非選択状態に維持される。 上記の説明では、非選択のメモリセルＭＣを通じて流れる電流が動作に影響を及ぼさないよう、待機状態のワード線ＷＬを接地電圧Ｖｓｓとし、選択状態のソース線ＳＬを正のソース電圧ＶＳＬ（例えば０．５Ｖ）としている。すなわち、待機状態のワード線電圧を接地電圧Ｖｓｓとし、ソース電圧ＶＳＬを正の電圧とすることにより、メモリセルトランジスタＱＭのしきい値電圧を低くできる。
また、選択されたソース線ＳＬを接地電圧０Ｖとし、待機状態のワード線ＷＬを負の電圧にすることによっても、メモリセルトランジスタＱＭのしきい値電圧Ｖｔｈを低くできる。この場合は、待機時のワード線ＷＬ用に負電圧を発生させる必要があるが、選択時のソース線ＳＬの電圧が外部から印加される接地電圧Ｖｓｓとなるため、ソース線ＳＬの電圧が安定になる。また、メモリセルトランジスタＱＭのしきい値電圧Ｖｔｈを十分高くすれば、選択時のソース線ＳＬと待機状態のワード線ＷＬを接地電圧０Ｖとしてもよい。この場合は、ソース線ＳＬの電圧が外部から印加される接地電圧Ｖｓｓである上に、待機状態のワード線ＷＬの容量が安定化容量として働くために、ソース線ＳＬの電圧をさらに安定なものにできる。
また、ここでは共通データ線Ｉ／Ｏに読み出された信号の電圧を、読み出し回路により弁別する動作について説明したが、共通データ線Ｉ／Ｏに流れる信号の電流を弁別する動作も可能である。この場合は、読み出し回路として、例えば前述の特許文献２（米国特許第５８８３８２７号）に述べられているような入力インピーダンスの小さいセンス回路を用いる。電流をこのようなセンスする方式にすることにより、共通データ線Ｉ／Ｏの配線容量の影響が小さくなるので、読み出し時間を短縮できる。 次に、図６に従い、メモリセルＭＣの書き込み動作について説明する。なお、同図は、図２に示したメモリセルＭＣ１１を選択する場合の動作波形を示している。
まず、メモリセルＭＣ１１の選択動作は、前述した読み出し動作と同様に行う。メモリセルＭＣ１１が選択されると、書き込み回路が共通データ線Ｉ／Ｏを駆動することにより、書き込み電流ＩＷＣが発生する。‘０’書き込みの場合は、図４に示した範囲の値に設定されたリセット電流がメモリセルＭＣ１１に印加される。リセット電流のパルス幅は短く、駆動後は直ちに待機状態に戻って電流値が０となる。このようなリセット電流により、図３に示したようなリセットパルスと同じジュール熱が発生する。
他方、‘１’書き込みの場合は、図４に示した範囲の値に設定されたセット電流が印加される。このパルス幅は約５０ｎｓである。このようなセット電流により、セットパルスと同じジュール熱が発生する。このように、書き込みパルスの印加時間と電流値は、書き込み回路によって制御されるので、どちらの記憶情報を書き込む場合においても、メモリセルＭＣ１１は、セット電流のパルス幅だけ選択状態にある。
次に、図２に示したアレイ構成を有する本実施の形態の半導体装置の構成を図７を用いて説明する。同図の右側部分はメモリセル領域ｍｍｒｙを示し、左側部分は論理回路領域ｌｇｃを示している。
論理回路領域ｌｇｃのシリコン基板５１には、ｐ型ウエル５２ｐとｎ型ウエル５２ｎとが形成されている。ｐ型ウエル５２ｐにはｎチャネル型ＭＩＳトランジスタＱＮが形成され、ｎ型ウエル５２ｎにはｐチャネル型ＭＩＳトランジスタＱＰが形成されている。論理回路領域ｌｇｃには、これらのＭＩＳトランジスタ（ＱＮ、ＱＰ）を用いた論理回路やセンスアンプ回路などが形成されている。
ｎチャネル型ＭＩＳトランジスタＱＮは、ｐ型ウエル５２ｐの上部に互いに離間して形成されており、ＬＤＤ(Lightly Doped Drain)構造の半導体領域（ソース、ドレイン領域）５６ｎとゲート絶縁膜５４とゲート電極５５ｎとを有している。ｐチャネル型ＭＩＳトランジスタＱＰは、ｎ型ウエル５２ｎの上部に互いに離間して形成されており、ＬＤＤ構造の半導体領域（ソース、ドレイン領域）５６ｐとゲート絶縁膜５４とゲート電極５５ｐとを有している。ｎチャネル型ＭＩＳトランジスタＱＮとｐチャネル型ＭＩＳトランジスタＱＰとは、浅い溝掘り埋込形の素子分離領域５３によって互いに分離されており、ゲート電極５５ｎ、５５ｐのそれぞれの側壁には、サイドウォールスペーサ５８が形成されている。
メモリセル領域ｍｍｒｙのシリコン基板５１には、ｐ型ウエル５２ｐが形成されている。このｐ型ウエル５２ｐには、ｎチャネル型ＭＩＳトランジスタからなるメモリセルトランジスタＱＭ１、ＱＭ２が形成されている。メモリセルトランジスタＱＭ１、ＱＭ２のそれぞれは、ＬＤＤ構造の半導体領域（ソース、ドレイン領域）５７ｎ、５７ｎｃとゲート絶縁膜５４とゲート電極５５ｎとを有している。メモリセルトランジスタＱＭ１、ＱＭ２のそれぞれのゲート電極５５ｎは、ワード線ＷＬを構成しており、その側壁には、サイドウォールスペーサ５８が形成されている。互いに隣接する２個のメモリセルトランジスタＱＭ１、ＱＭ２は、それらのソース、ドレイン領域の一方（半導体領域５７ｎｃ）を共有している。
上記のように構成されたｎチャネル型ＭＩＳトランジスタＱＮ、ｐチャネル型ＭＩＳトランジスタＱＰおよびメモリセルトランジスタＱＭ１、ＱＭ２の上部には、２層の層間絶縁膜６１、６２が形成されており、第２層目の層間絶縁膜６２の上面は、論理回路領域ｌｇｃとメモリセル領域ｍｍｒｙとでその高さがほぼ一致するように平坦化されている。
メモリセル領域ｍｍｒｙの層間絶縁膜６１、６２には、メモリセルトランジスタＱＭ１、ＱＭ２の半導体領域５７ｎ、５７ｎｃを露出する接続孔６３が形成されており、その内部には、半導体領域５７ｎ、５７ｎｃに接続されたプラグ６４が埋め込まれている。また、論理回路領域ｌｇｃの層間絶縁膜６１、６２には、ｎチャネル型ＭＩＳトランジスタＱＮの半導体領域５６ｎを露出する接続孔６５と、ｐチャネル型ＭＩＳトランジスタＱＰの半導体領域５６ｐを露出する接続孔６６とが形成されており、それらの内部には、半導体領域５６ｎ、５６ｐに接続されたプラグ６４が埋め込まれている。
層間絶縁膜６２の上部には、層間絶縁膜６９が形成されている。メモリセル領域ｍｍｒｙの層間絶縁膜６９には、配線溝７０、７１、７２が形成されており、それらの内部には、第１層配線７６、７７、７８が形成されている。配線溝７０内に形成された第１層配線７６は、接続孔６３内のプラグ６４を介してメモリセルトランジスタＱＭ１の半導体領域５７ｎに接続されており、配線溝７２内に形成された第１層配線７８は、接続孔６３内のプラグ６４を介してメモリセルトランジスタＱＭ２の半導体領域５７ｎに接続されている。また、配線溝７１内に形成された第１層配線７７は、接続孔６３内のプラグ６４を介してメモリセルトランジスタＱＭ１、ＱＭ２に共通の半導体領域５７ｎｃに接続されている。第１層配線７７は、前記図２および図３に示したソース線ＳＬを構成している。
論理回路領域ｌｇｃの層間絶縁膜６９には、配線溝７３、７４、７５が形成されており、それらの内部には、第１層配線７９、８０、８１が形成されている。配線溝７３内に形成された第１層配線７９は、接続孔６５内のプラグ６４を介してｎチャネル型ＭＩＳトランジスタＱＮの一方の半導体領域５６ｎに接続されており、配線溝７５内に形成された第１層配線８１は、接続孔６６内のプラグ６４を介してｐチャネル型ＭＩＳトランジスタＱＰの一方の半導体領域５６ｐに接続されている。また、配線溝７４内に形成された第１層配線８０は、接続孔６５内のプラグ６４を介してｎチャネル型ＭＩＳトランジスタＱＮの他方の半導体領域５６ｎに接続されると共に、接続孔６６内のプラグ６４を介してｐチャネル型ＭＩＳトランジスタＱＰの他方の半導体領域５６ｐに接続されている。
層間絶縁膜６９の上部には、層間絶縁膜８２が形成されている。メモリセル領域ｍｍｒｙの層間絶縁膜８２には、第１層配線７６、７８を露出する接続孔８３、８４が形成されており、それらの内部には、プラグ８５が埋め込まれている。接続孔８３内のプラグ８５は、抵抗素子ＲＭ１の下部電極を構成し、第１層配線７６およびプラグ６４を介してメモリセルトランジスタＱＭ１の半導体領域５７ｎに接続されている。また、接続孔８４内のプラグ８５は、抵抗素子ＲＭ２の下部電極を構成しており、第１層配線７８およびプラグ６４を介してメモリセルトランジスタＱＭ２の半導体領域５７ｎに接続されている。
接続孔８３の上部には、抵抗素子ＲＭ１の界面層８６、記憶層８７および上部電極８８が形成されており、接続孔８４の上部には、抵抗素子ＲＭ２の界面層８６、記憶層８７および上部電極８８が形成されている。抵抗素子ＲＭ１、ＲＭ２の界面層８６は、例えばＴａ２Ｏ５（酸化タンタル）膜からなり、層間絶縁膜８２と記憶層８７との剥離を防止する接着層として機能している。抵抗素子ＲＭ１、ＲＭ２の上部電極８８は、例えばＷ膜からなる。
抵抗素子ＲＭ１、ＲＭ２の記憶層８７は、平均組成が下記の一般式（１）で表されるカルコゲナイド膜からなる。
ＩｎαＧｅＸＳｂＹＴｅＺＭβ （１）
（ここで、式中のα、Ｘ、Ｙ、Ｚおよびβは、それぞれ０．１≦α≦０．４、０．０４≦Ｘ≦０．３、０．０３≦Ｙ≦０．２、０．３≦Ｚ≦０．６、０．０１≦β≦０．０５である。また、Ｍは、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｐｂ、Ｓｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｅｕ、Ｐｄからなる群より選ばれた少なくとも１種類の元素である）
上記した元素Ｍは、いずれも単独で結晶化した時に体心立方格子の結晶になり易い遷移金属である。体心立方格子は、剛体球を密に積み上げたような構造であるから、金属元素が、その位置や間隔に自己主張無く詰まる性質を持っていることを示す。このことが、結晶核の形成を助けることと関連しているものと考えられる。
また、元素Ｍは、カルコゲナイド膜中にＩｎが添加されていない場合には、Ｉｎと同様な効果が期待できないものである。この第５の元素Ｍの役割は、Ｇｅ−Ｓｂ−Ｔｅ系へのＩｎの大量添加によって派生する問題点であるセットエラーの発生、セットパルス幅の増大、およびセット電圧の上昇を緩和することにある。
また、元素Ｍは、電場中で拡散するが熱拡散速度は遅いものがより好ましい。特に、プラスの価数が３以上のイオンになり易いが、中性では半径が大きい原子番号４０以上の遷移金属が好ましい。これは、セット・リセット時の熱によって過剰な拡散が起きるのを防げるからである。
また、上記カルコゲナイド膜に少量の窒素または酸素を添加しても差し支えない。添加量は、５原子％以下とすることが好ましい。
図８および図９は、Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅ−Ｍ５元系における好ましい組成範囲を示している。組成範囲は、メモリの書換え動作が直ちに可能な状態に初期化処理した記録層の平均組成の好ましい範囲であり、電極や界面層からの拡散（厳密には相互拡散）や電位勾配による拡散による不均質を含み、それらを平均したものである。特に、Ｍで表される元素は記録層との接触面積が小さい方の電極の外縁部に近い部分に局在しているのが好ましい。これにより、上部電極側からこれらの元素が電位勾配により不均一に押し込まれることによる記録層の微細な分解現象などを抑制することができ、耐熱性も保つことができる。Ｉｎ，Ｇｅ，Ｓｂ，Ｔｅのうちの少なくとも１元素も、場所による含有量の変化が有ってよい。場所による含有量の変化は長時間ＥＤＸ測定などで知ることができる。また、図１０は、窒素を少量添加した場合における結晶化の活性化エネルギー変化を示している。
図１１〜図２３は、記憶層８７を上記一般式（１）で表されるカルコゲナイド膜で構成した場合における特性（耐熱温度、剥離率、リセット電流、書き換え可能回数、セット動作ミスの発生率、セットパルス幅、セット電圧）を示すグラフである。
抵抗素子ＲＭ１、ＲＭ２の上部には、エッチングストッパ膜９０および層間絶縁膜９１が形成されており、層間絶縁膜９１の上面は、論理回路領域ｌｇｃとメモリセル領域ｍｍｒｙとでその高さがほぼ一致するように平坦化されている。メモリセル領域ｍｍｒｙの層間絶縁膜９１およびエッチングストッパ膜９０には、抵抗素子ＲＭ１、ＲＭ２の上部電極８８を露出する接続孔９２が形成されており、その内部にはプラグ９４が埋め込まれている。エッチングストッパ膜９０は、層間絶縁膜９１をエッチングして接続孔９２を形成する際に、抵抗素子ＲＭ１、ＲＭ２を構成する材料がエッチングされて特性が劣化するのを防ぐ保護膜である。また、論理回路領域ｌｇｃの層間絶縁膜９１、エッチングストッパ膜９０および層間絶縁膜８２には、第１層配線８０を露出する接続孔９３が形成されており、その内部にはプラグ９４が埋め込まれている。
層間絶縁膜９１の上部には、第２層配線９５、９６が形成されている。メモリセル領域ｍｍｒｙの第２層配線９５は、前記図２および図３に示したビット線ＢＬを構成し、プラグ９４を介して抵抗素子ＲＭ１、ＲＭ２の上部電極８８に接続されている。また、論理回路領域ｌｇｃの第２層配線９６は、プラグ９４を介して第１層配線７４に接続されている。なお、第２層配線９５、９６の上部にも層間絶縁膜が形成されているが、その図示は省略する。
次に、図７に示した本実施の形態の半導体装置の製造方法を図２４〜図２８を用いて工程順に説明する。
まず、図２４に示すように、例えばｐ型の単結晶シリコン基板５１を用意し、その主面に公知の方法を用いてｐ型ウエル５２ｐ、ｎ型ウエル５２ｎおよび素子分離領域５３を形成する。素子分離領域５３によって区画されたｐ型ウエル５２ｐおよびｎ型ウエル５２ｎは、ｎチャネル型ＭＩＳトランジスタＱＮ、ｐチャネル型ＭＩＳトランジスタＱＰ、メモリセルトランジスタＱＭなどの素子が形成される活性領域（ＦＬ）となる。
次に、メモリセル領域ｍｍｒｙのｐ型ウエル５２ｐにメモリセルトランジスタＱＭ１、ＱＭ２を形成する。また、論理回路領域ｌｇｃのｐ型ウエル５２ｐにｎチャネル型ＭＩＳトランジスタＱＮを形成し、ｎ型ウエル５２ｎにｐチャネル型ＭＩＳトランジスタＱＰを形成する。
メモリセルトランジスタＱＭ１、ＱＭ２、ｎチャネル型ＭＩＳトランジスタＱＮおよびｐチャネル型ＭＩＳトランジスタＱＰを形成するには、まず、ｐ型ウエル５２ｐおよびｎ型ウエル５２ｎのそれぞれの表面を熱処理および窒化処理することにより、酸窒化シリコン膜からなる膜厚１．５〜１０ｎｍ程度のゲート絶縁膜５４を形成する。続いて、シリコン基板５１上にＣＶＤ法で多結晶シリコン膜を堆積した後、多結晶シリコン膜に不純物をイオン注入することにより、ｐ型ウエル５２ｐ上の多結晶シリコン膜の導電型をｎ型とし、ｎ型ウエル５２ｎ上の多結晶シリコン膜の導電型をｐ型とする。次に、多結晶シリコン膜をドライエッチングすることにより、メモリセル領域ｍｍｒｙのゲート絶縁膜５４上にゲート電極５５ｎ（ワード線ＷＬ）を形成し、論理回路領域ｌｇｃのゲート絶縁膜５４上にゲート電極５５ｎ、５５ｐを形成する。
次に、ｐ型ウエル５２ｐにＰ（リン）をイオン注入することによって、ゲート電極５５ｎの両側壁の下部にｎ−型半導体領域５０ｎを形成し、ｎ型ウエル５２ｎにＢ（ホウ素）をイオン注入することによって、ゲート電極５５ｐの両側壁の下部にｐ−型半導体領域５０ｐを形成する。続いて、シリコン基板５１上にＣＶＤ法で絶縁膜を堆積した後、この絶縁膜をドライエッチングすることによって、ゲート電極５５ｎ、５５ｐの側壁にサイドウォールスペーサ５８を形成する。サイドウォールスペーサ５８を構成する絶縁膜は、例えば酸化シリコン膜と窒化シリコン膜との積層膜とする。次に、ｐ型ウエル５２ｐにＰをイオン注入することによって、ゲート電極５５ｎの両側壁の下部にｎ型半導体領域５６ｎ、５７ｎ、５７ｎｃ（ソース、ドレイン領域）を形成し、ｎ型ウエル５２ｎにＢをイオン注入することによって、ゲート電極５５ｐの両側壁の下部にｐ型半導体領域５６ｐ（ソース、ドレイン領域）を形成する。なお、図示はしないが、この後、ゲート電極５５ｎ、５５ｐおよび半導体領域５６ｎ、５６ｐ、５７ｎ、５７ｎｃのそれぞれの表面に公知の方法を用いて金属シリサイド層を形成してもよい。
次に、図２５に示すように、シリコン基板５１上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜６１を堆積し、続いて層間絶縁膜６１上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜６２を堆積した後、化学的機械研磨（ＣＭＰ）法を用いて層間絶縁膜６２の表面を平坦化する。
次に、フォトレジスト膜をマスクにして層間絶縁膜６１、６２をドライエッチングすることにより、半導体領域５７ｎ、５７ｎｃを露出する接続孔６３、半導体領域５６ｎを露出する接続孔６５および半導体領域５６ｐを露出する接続孔６６を形成する。続いて、公知の方法を用いて接続孔６３、６５、６６の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなるプラグ６４を形成する。
次に、層間絶縁膜６２上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜６９を堆積し、続いてフォトレジスト膜をマスクにして層間絶縁膜６９をドライエッチングすることにより、プラグ６４を露出する配線溝７０〜７５を形成した後、公知の方法を用いて接続孔６３、６５、６６の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなる第１層配線７６〜８１を形成する。
次に、図２６に示すように、層間絶縁膜６９上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜８２を堆積し、続いてフォトレジスト膜をマスクにして層間絶縁膜８２をドライエッチングすることにより、第１層配線７６、７８を露出する接続孔８３、８４を形成した後、公知の方法を用いて接続孔８３、８４の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなるプラグ８５（下部電極）を形成する。
抵抗素子ＲＭ１、ＲＭ２の下部電極を構成するプラグ８５は、Ｗ以外にも、その表面が平坦になり易い金属、例えば結晶粒径の小さいＭｏ（モリブデン）などを用いることができる。平坦性のよい金属には、プラグ８５の表面の凹凸部分で起こる電界集中による局所的な相変化を抑える効果があるので、メモリセルＭＣの電気特性の均一性、書き換え回数および耐高温動作特性を向上させることができる。
次に、層間絶縁膜８２上にＣＶＤ法で膜厚０．５〜５ｎｍのＴａ２Ｏ５膜８６ａを堆積し、続いてＴａ２Ｏ５膜８６ａ上にスパッタリング法でカルコゲナイド膜８７ａを堆積した後、カルコゲナイド膜８７ａ上にＣＶＤ法で膜厚５０〜２００ｎｍのＷ膜８８ａを堆積する。カルコゲナイド膜８７ａの好ましい膜厚は３０〜２００ｎｍ、より好ましくは５０〜１５０ｎｍである。
次に、フォトレジスト膜をマスクにしてＷ膜８８ａ、カルコゲナイド膜８７ａおよびＴａ２Ｏ５膜８６ａをドライエッチングすることにより、図２７に示すように、プラグ８５（下部電極）、界面層８６、記憶層８７および上部電極８８からなる抵抗素子ＲＭ１、ＲＭ２を形成する。次に、抵抗素子ＲＭ１、ＲＭ２の上部にＣＶＤ法で窒化シリコン膜からなるエッチングストッパ膜９０と、酸化シリコン膜からなる層間絶縁膜９１を堆積した後、ＣＭＰ法を用いて層間絶縁膜９１の表面を平坦化する。窒化シリコン膜（エッチングストッパ膜９０）は、抵抗素子ＲＭ１、ＲＭ２の側壁に露出した記憶層８７（カルコゲナイド膜８７ａ）の昇華を防ぐため、４００度以下の温度で堆積することが望ましい。
次に、図２８に示すように、フォトレジスト膜をマスクにして層間絶縁膜９１およびエッチングストッパ膜９０をドライエッチングすることにより、抵抗素子ＲＭ１、ＲＭ２の上部電極８８を露出する接続孔９２を形成し、層間絶縁膜９１、エッチングストッパ膜９０および層間絶縁膜８２をドライエッチングすることにより、第１層配線８０を露出する接続孔９３を形成する。このとき、窒化シリコン膜からなるエッチングストッパ膜９０は、酸化シリコン膜からなる層間絶縁膜９１をエッチングする際に、抵抗素子ＲＭ１、ＲＭ２の上部電極８８がエッチングされるのを防ぐ保護膜として機能する。続いて、公知の方法を用いて接続孔９２、９３の内部にＡｌ（アルミニウム）などの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなるプラグ９４を形成する。
その後、層間絶縁膜９１の上部にスパッタリング法などを用いてＡｌを主導体膜とする金属膜を堆積した後、フォトレジスト膜をマスクにしてこの金属膜をドライエッチングし、第２層配線９５（ビット線ＢＬ）および第２層配線９６を形成することにより、前記図７に示した半導体装置がほぼ完成する。
なお、上述した製造方法では、メモリセル領域ｍｍｒｙの接続孔９２と論理回路領域ｌｇｃの接続孔９３とを同一工程で形成したが、以下のように、接続孔９２、９３を別工程で形成することもできる。
まず、図２９に示すように、Ｗ膜８８ａ上にＣＶＤ法で酸化シリコン膜６７を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜６７をパターニングし、抵抗素子ＲＭ１、ＲＭ２を形成する領域の上部に酸化シリコン膜６７を残す。続いて、図３０に示すように、酸化シリコン膜６７をマスクにしたドライエッチングでＷ膜８８ａ、カルコゲナイド膜８７ａおよびＴａ２Ｏ５膜８６ａをパターニングすることにより、抵抗素子ＲＭ１、ＲＭ２を形成する。
次に、図３１に示すように、抵抗素子ＲＭ１、ＲＭ２の上部にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜９１を堆積し、ＣＭＰ法を用いて層間絶縁膜９１の表面を平坦化した後、第１のフォトレジスト膜をマスクにしてメモリセル領域ｍｍｒｙの層間絶縁膜９１をドライエッチングすることにより、抵抗素子ＲＭ１、ＲＭ２の上部電極８８を露出する接続孔９２を形成する。次に、上記第１のフォトレジスト膜を除去した後、図３２に示すように、第２のフォトレジスト膜をマスクにして論理回路領域ｌｇｃの層間絶縁膜９１および層間絶縁膜８２をドライエッチングすることにより、第１層配線８０を露出する接続孔９３を形成する。その後、前述した方法で接続孔９２、９３の内部にプラグ９４を形成する。なお、接続孔９２、９３を形成する順序は、上記と逆であってもよい。
上記のように、深さの異なる接続孔９２、９３を別工程で形成することにより、深い接続孔９３を形成する際に、浅い接続孔９２の底部の上部電極８８がエッチングされるのを確実に防ぐことができ、エッチングストッパ膜９０も不要となる。
また、抵抗素子ＲＭは、メモリセル毎に分離・独立していなくともよく、図３３に示すように、Ｗ膜８８ａ、カルコゲナイド膜８７ａおよびＴａ２Ｏ５膜８６ａを帯状にパターニングすることにより、１本のビット線ＢＬに接続される複数のメモリセルで共有させることもできる。
また、層間絶縁膜９１の下層にエッチングストッパ膜９０を形成する場合は、図３４に示すように、エッチングストッパ膜９０を堆積した後、論理回路領域ｌｇｃのエッチングストッパ膜９０を選択的に除去してもよい。このようにすると、図３５に示すように、メモリセル領域ｍｍｒｙの接続孔９２と論理回路領域ｌｇｃの接続孔９３とを同一工程で形成する場合でも、深い接続孔９３をエッチングする時間が短縮されるので、浅い接続孔９２の底部の上部電極８８がエッチングされる不具合を抑制することができる。
また、図３６に示すように、抵抗素子ＲＭ１、ＲＭ２と第２層配線９５（ビット線ＢＬ）とを接続する接続孔９２を、抵抗素子ＲＭ１、ＲＭ２の上面と側面とを跨ぐように形成してもよい。
（実施の形態２）
本実施の形態の半導体装置は、抵抗素子ＲＭの記憶層を構成するカルコゲナイド膜の組成に特徴があり、前記一般式（１）のＭで表される元素の濃度が、下部電極側で高く、上部電極側で低くなっている。
その一例として、ここでは、例えば記憶層を２層構造とし、下部電極側の層をＴａ（タンタル）濃度が高いカルコゲナイド膜で構成し、上部電極側の層をＴａ濃度が低いカルコゲナイド膜で構成する。図３７は、カルコゲナイド膜中に熱拡散したＴａイオンが電場によって下部電極側に移動する様子を模式的に示している。上記のように、成膜時に組成の異なるスパッタリングターゲットを用いて濃度勾配をつけてもよいし、デバイス完成後の電圧印加によって濃度勾配を付けてもよい。電圧印加による場合、カルコゲナイド膜との接触面積が小さい下部電極の電流が集中する外縁部に近い領域で、下部電極から熱拡散したＭで表される元素であるＷの濃度が相対的に高くなる。
なお、記憶層８７は２層構造に限定されず、それ以上のｎ（≧２）層構造であってもよい。この場合、下部電極（プラグ８５）側から上部電極（８８）側に向けて、第１層、…、第（ｎ−１）層、第ｎ層を順に堆積するものとし、第（ｎ−１）層の方が第ｎ層よりもＭで表される元素の濃度が高い関係とする。また、下部電極（プラグ８５）側から上部電極（８８）側に向けてＭで表される元素の濃度が連続的に高くなるようにしてもよい。これは、前述したｎをかなり大きくした場合と等価である。いずれの場合も、下部電極側の半分の平均Ｍ濃度と上部電極側の半分の平均Ｍ濃度の差は、５原子％以上とするのがよい。
このように、記憶層を構成するカルコゲナイド膜中のＭ濃度を下部電極側で高く、上部電極側で低くすることにより、耐熱性およびデータ保持特性を向上させることができる。
（実施の形態３）
本実施の形態は、前述した実施の形態１または実施の形態２の半導体装置が形成された半導体チップに対して温度処理を行うものである。
抵抗素子ＲＭを有するメモリを混載したマイコンなどの半導体装置をチップに個片化して配線基板などに実装する際には、高温の半田リフローが行われる。例えば鉛フリー半田を用いた場合、リフロー温度は最高で２６０℃程度になるので、前記一般式（１）で表されるカルコゲナイド膜を含んだ抵抗素子ＲＭは、通常の動作環境をはるかに越える高温の環境に晒されることになる。
しかしながら、カルコゲナイド材料（相変化材料）をその結晶化温度を超えない範囲の比較的高い温度で一定時間保持すると、高抵抗状態がさらに安定化する。これは、結晶核生成サイトが不活性になり、結晶化が進行し難くなるためであると考えられ、データ保持特性がより向上するという特徴を持っている。
そこで、鉛フリー半田リフローを行う実装工程において、半導体チップを一旦１８０℃で９０秒間保持してから２６０℃まで昇温した場合と、このような予備加熱を行わずに２６０℃まで昇温した場合の２つの試料について、リセット状態の抵抗が初期値から低下していく様子を観察したところ、予備加熱を行った試料の方が低抵抗化し難いという結果が得られた。
すなわち、記憶層の結晶化温度よりも低いと考えられる相対的に低い温度で一定時間保持した後、結晶化温度以上のピーク温度まで昇温する温度プロファイルの環境に置かれた半導体装置は、実装後におけるデータ保持特性の信頼性が向上するので、自動車エンジン制御用マイコンなど、高温環境で使用する半導体装置に用いて好適である。
（実施の形態４）
図３８は、本実施の形態の半導体装置を示す回路図である。本実施の形態の半導体装置は、前記実施の形態１または実施の形態２の抵抗素子ＲＭの上部電極（８８）に下部電極（８５）よりも高い電圧を印加して動作させることを特徴としている。
図３８に示す本実施の形態の半導体装置は、メモリセルアレイ、マルチプレクサＭＵＸ、ＸアドレスデコーダＸＤＥＣ、ＹアドレスデコーダＹＤＥＣ、プリチャージ回路ＰＣＣ、センスアンプＳＡおよび書換え回路ＰＲＧＭで構成されている。メモリセルアレイは、ワード線ＷＬ１〜ＷＬｍとビット線ＢＬ１〜ＢＬｎとの各交点にメモリセルＭＣ１１〜ＭＣｍｎが配置された構成になっている。互いに直列接続された抵抗素子ＲＭとメモリセルトランジスタＱＭとからなる各メモリセルＭＣは、ビット線ＢＬと接地電圧Ｖｓｓ端子との間に挿入され、抵抗素子ＲＭの一端は、ビット線ＢＬに接続されている。
ＸアドレスデコーダＸＤＥＣの出力信号であるワード線ＷＬは、メモリセルトランジスタＱＭのゲート電極に接続されている。また、プリチャージ回路ＰＣＣ、センスアンプＳＡ、書換え回路ＰＲＧＭは、共通データ線ＣＤにそれぞれ接続されている。プリチャージ回路ＰＣＣは、ハイレベル（ここでは、電源電圧Ｖｄｄ）のプリチャージ起動信号ＰＣＥにより活性化され、共通データ線ＣＤを読出し電圧ＶＲＤ（電圧レベルは後述）に駆動する。マルチプレクサＭＵＸは、カラム選択スイッチ列ＣＳＷＡと放電回路ＤＣＣＫＴとで構成されている。
カラム選択スイッチ列ＣＳＷＡは、ビット線ＢＬ１〜ＢＬｎと共通データ線ＣＤとの間にそれぞれ挿入された複数のＣＭＯＳ伝達ゲート（カラム選択スイッチ）ＣＳＷ１〜ＣＳＷｎで構成されている。ＣＭＯＳ伝達ゲートＣＳＷ１〜ＣＳＷｎのゲート電極には、ＹアドレスデコーダＹＤＥＣの出力信号であるカラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）がそれぞれ接続されている。カラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）のうちの一つが活性化されることにより、対応するＣＭＯＳ伝達ゲートＣＳＷが活性化されて、ビット線ＢＬ１〜ＢＬｎのうちの一つが共通データ線ＣＤに接続される。
放電回路ＤＣＣＫＴは、ビット線ＢＬ１〜ＢＬｎと接地電圧Ｖｓｓ端子との間にそれぞれ挿入されたｎチャネル型ＭＩＳトランジスタＭＮ１〜ＭＮｎで構成されている。ｎチャネル型ＭＩＳトランジスタＭＮ１〜ＭＮｎのゲート電極には、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢがそれぞれ接続されている。待機時において、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢが電源電圧Ｖｄｄに保持されることにより、ｎチャネル型ＭＩＳトランジスタＭＮ１〜ＭＮｎが導通し、ビット線ＢＬ１〜ＢＬｎが接地電圧Ｖｓｓに駆動される。
上記のような構成により、図３９に示すような読出し動作が行われる。以下では、メモリセルＭＣ１１が選択されるものと仮定して説明する。まず、ＹアドレスデコーダＹＤＥＣにより選択されたカラム選択線対ＹＳ１Ｔ、ＹＳ１Ｂに対応するカラム選択スイッチＣＳＷ１が導通することにより、ビット線ＢＬ１と共通データ線ＣＤとが接続される。この時、活性化されているプリチャージ回路ＰＣＣによって、共通データ線ＣＤを介してビット線ＢＬ１が読出し電圧ＶＲＤにプリチャージされる。この読出し電圧ＶＲＤは、記憶情報の破壊が起こらないように、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間の電圧レベルに設計される。
次に、電源電圧Ｖｄｄとなっているプリチャージ起動信号ＰＣＥを接地電圧Ｖｓｓに駆動し、プリチャージ回路ＰＣＣを非活性状態とする。さらに、ＸアドレスデコーダＸＤＥＣにより選択されたワード線ＷＬ１上のメモリセルトランジスタＱＭが導通することにより、メモリセルＭＣ１１内に電流経路が形成され、ビット線ＢＬ１および共通データ線ＣＤに読み出し信号が発生する。選択メモリセルＭＣ内の抵抗値は、記憶情報によって差があるので、共通データ線ＣＤに出力される電圧は、記憶情報によって差が出る。ここでは、記憶情報が‘１’の場合にメモリセルＭＣ内の抵抗値が低く、ビット線ＢＬ１および共通データ線ＣＤが接地電圧Ｖｓｓに向かって放電され、参照電圧ＶＲＥＦよりも低い電圧になるものとしている。一方、記憶情報が‘０’の場合に、メモリセルＭＣ内の抵抗値が高く、ビット線ＢＬ１および共通データ線ＣＤがプリチャージ状態、すなわち読出し電圧ＶＲＤに保持されるものとしている。この差をセンスアンプＳＡで判別することにより、選択メモリセルＭＣの記憶情報が読み出される。最後に、カラム選択線対ＹＳ１Ｔ、ＹＳ１Ｂを非活性状態としてｎチャネル型ＭＩＳトランジスタＭＮ１を導通させることにより、ビット線ＢＬ１を接地電圧Ｖｓｓに駆動すると共に、接地電圧Ｖｓｓとなっているプリチャージ起動信号ＰＣＥを電源電圧Ｖｄｄに駆動してプリチャージ回路ＰＣＣを活性化することにより、待機状態に戻る。
図４０は、図３８に示したメモリアレイの書込み動作を示している。この場合も、図３９の読出し動作と同様、メモリセルＭＣ１１が選択されるものと仮定して説明する。まず、電源電圧Ｖｄｄとなっているプリチャージ起動信号ＰＣＥを接地電圧Ｖｓｓに駆動し、プリチャージ回路ＰＣＣを非活性状態とする。続いて、ＹアドレスデコーダＹＤＥＣにより選択されたカラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）に対応するカラム選択スイッチＣＳＷ１が導通することにより、共通データ線ＣＤを介してビット線ＢＬ１と書込み回路ＰＲＧＭとが接続される。次に、ＸアドレスデコーダＸＤＥＣにより選択されたワード線ＷＬ１上のメモリセルトランジスタＱＭが導通することにより、メモリセルＭＣ１１内に電流経路が形成され、ビット線ＢＬ１に書込み電流が流れる。
書込み回路ＰＲＧＭは、書込み電流とその印加時間が記憶情報に応じた値となるように設計されている。ここでは、記憶情報が‘０’の場合に、大きなリセット電流ＩＲを短時間印加するものとしている。一方、記憶情報が‘１’の場合に、リセット電流ＩＲよりも小さなセット電流ＩＳを、リセット電流ＩＲよりも長い時間印加するものとしている。最後に、カラム選択線対ＹＳ１Ｔ、ＹＳ１Ｂを非活性状態としてｎチャネル型ＭＩＳトランジスタＭＮ１を導通させることにより、ビット線ＢＬ１を接地電圧Ｖｓｓに駆動すると共に、接地電圧Ｖｓｓとなっているプリチャージ起動信号ＰＣＥを電源電圧Ｖｄｄに駆動してプリチャージ回路ＰＣＣを活性化することにより、待機状態に戻る。
以上、本実施の形態では、前記実施の形態１、２で述べたような抵抗素子ＲＭを用いて半導体装置を構成することにより、耐熱性が高く、安定したデータ保持特性を備えた半導体装置を実現できる。また、抵抗素子ＲＭに対しては、前述した構成および動作のように、上部電極（８８）から下部電極（８５）の向きに電界を印加して書換えを行うのが好ましい。その理由は、プラスイオン（例えばＴａイオン）を下部の層（第１層配線）に留めることが可能となるからである。これによって、記憶層（８７）における膜厚方向組成分布が安定に保持されるので、書換え回数を向上させることができ、より安定したデータ保持特性が実現できる。
（実施の形態５）
本実施の形態では、前述した実施の形態４とは異なる回路構成とその動作の一例について説明する。図４１は、本実施の形態の半導体装置の回路構成を示す図である。この半導体装置は、ｎ×ｍビットのメモリセルＭＣを有するメモリセルアレイを備えている。メモリセルＭＣは、前記実施の形態１と同じく、メモリセルトランジスタＱＭと、前記一般式（１）で表されるカルコゲナイド材料を用いた記憶層（８７）を有する抵抗素子ＲＭとで構成されている。回路構成の特徴は、前記実施の形態４（図３８）ではメモリセル当たり一本だったビット線ＢＬをもう一本追加し、ビット線対（ＢＬＬ、ＢＬＲ）とワード線ＷＬとの各交点にメモリセルＭＣを配置することによって、抵抗素子ＲＭに対して逆方向の電圧を印加できるようにしたことにある。
本実施の形態の半導体装置は、メモリセルアレイ、マルチプレクサＭＵＸ、ＸアドレスデコーダＸＤＥＣ、ＹアドレスデコーダＹＤＥＣ、読み出し回路ＲＣおよび書換え回路ＰＲＧＭに加えて、共通放電回路ＣＤＣＣＫＴを備えている。メモリセルＭＣは、ワード線ＷＬ１〜ＷＬｍとビット線対（ＢＬ１Ｌ、ＢＬ１Ｒ）〜（ＢＬｎＬ、ＢＬｎＲ）との各交点にそれぞれ配置されており、互いに直列接続された抵抗素子ＲＭとメモリセルトランジスタＱＭとが、ビット線ＢＬ１Ｌ〜ＬＢｎＬとビット線ＢＬ１Ｒ〜ＢＬｎＲとの間に挿入された構成になっている。
読出し回路ＲＣ、書換え回路ＰＲＧＭ、共通放電回路ＣＤＣＣＫＴは、共通データ線対（ＣＤＬ、ＣＤＲ）にそれぞれ接続されている。マルチプレクサＭＵＸ内のカラム選択スイッチ列ＣＳＷＡと放電回路ＤＣＣＫＴには、ビット線ＢＬ１Ｒ〜ＢＬｎＲに対応する部分が追加されている。すなわち、カラム選択スイッチ列ＣＳＷＡには、ビット線ＢＬ１Ｒ〜ＢＬｎＲと共通データ線ＣＤＲとの間に各々挿入されたＣＭＯＳ伝達ゲート（カラム選択スイッチ）ＣＳＷ１Ｒ〜ＣＳＷｎＲが追加されている。ＣＭＯＳ伝達ゲートＣＳＷ１〜ＣＳＷｎ、ＣＳＷ１Ｒ〜ＣＳＷｎＲのゲート電極には、ＹアドレスデコーダＹＤＥＣの出力信号であるカラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）がそれぞれ接続されている。カラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）のうちの一つが活性化されることにより、対応する一組のＣＭＯＳ伝達ゲートが活性化され、ビット線対（ＢＬ１Ｌ、ＢＬ１Ｒ）〜（ＢＬｎＬ、ＢＬｎＲ）のうちの一組が共通データ線対（ＣＤＬ、ＣＤＲ）に接続される。
放電回路ＤＣＣＫＴは、ビット線ＢＬ１Ｒ〜ＢＬｎＲと接地電圧Ｖｓｓとの間にそれぞれ挿入されたｎチャネル型ＭＩＳトランジスタＭＮ１Ｒ〜ＭＮｎＲを備えており、ｎチャネル型ＭＩＳトランジスタＭＮ１Ｒ〜ＭＮｎＲのゲート電極には、カラム選択線対の一方（ＹＳ１Ｂ〜ＹＳｎＢ）がそれぞれ接続されている。待機時において、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢが電源電圧Ｖｄｄに保持されることにより、ｎチャネル型ＭＩＳトランジスタＭＮ１Ｌ〜ＭＮｎＬ、ＭＮ１Ｒ〜ＭＮｎＲが導通し、ビット線対（ＢＬ１Ｌ、ＢＬ１Ｒ）〜（ＢＬｎＬ、ＢＬｎＲ）が接地電圧Ｖｓｓに駆動される。例えば図中に四角の破線で示したように、メモリセルアレイをＲＯＭ的領域とＲＡＭ的領域に分けて、駆動方法を変える。実際には、それぞれの領域は、もっと多くのメモリセルＭＣを含んでいる。
図４２は、図４１に示した共通放電回路ＣＤＣＣＫＴ、読出し回路ＲＣおよび書換え回路ＰＲＧＭの詳細な構成を示す回路図である。共通放電回路ＣＤＣＣＫＴは、ｎチャネル型ＭＩＳトランジスタＭＮ１０１、ＭＮ１０２とＮＯＲ回路ＮＲ１０１とで構成されている。ｎチャネル型ＭＩＳトランジスタＭＮ１０１は、共通データ線対の一方（ＣＤＬ）と接地電圧Ｖｓｓとの間に挿入されており、ｎチャネル型ＭＩＳトランジスタＭＮ１０２は、共通データ線対の他方（ＣＤＲ）と接地電圧Ｖｓｓとの間に挿入されている。また、ｎチャネル型ＭＩＳトランジスタＭＮ１０１、ＭＮ１０２のそれぞれのゲート電極には、ＮＯＲ回路ＮＲ１０１の出力端子が接続されている。このＮＯＲ回路ＮＲ１０１の入力端子には、後述する読出し起動信号ＲＤと書換え起動信号ＷＴとがそれぞれ入力される。これらの信号（ＲＤ、ＷＴ）は、待機状態において、接地電圧Ｖｓｓに保持されているので、ｎチャネル型ＭＩＳトランジスタＭＮ１０１、ＭＮ１０２が導通することにより、共通データ線対（ＣＤＬ、ＣＤＲ）は接地電圧Ｖｓｓに駆動される。一方、読出し動作の時は、読出し起動信号ＲＤが電源電圧Ｖｄｄに駆動され、書換え動作の時は書換え起動信号ＷＴが電源電圧Ｖｄｄに駆動されるので、これらの動作の際にはｎチャネル型ＭＩＳトランジスタＭＮ１０１、ＭＮ１０２がカットオフされる。
読出し回路ＲＣは、ｎチャネル型ＭＩＳトランジスタＭＮ１１１、ＭＮ１１２、プリチャージ回路ＰＣおよびセンスアンプＳＡにより構成されている。プリチャージ回路ＰＣは、ノードＳＮＤにてセンスアンプＳＡと接続される。プリチャージ回路ＰＣは、ハイレベル（ここでは、電源電圧Ｖｄｄ）のプリチャージ起動信号ＰＣＥにより活性化され、ノードＳＮＤなどを読出し電圧ＶＲＤに駆動する。ｎチャネル型ＭＩＳトランジスタＭＮ１１１は、共通データ線対の一方（ＣＤＬ）とセンスアンプＳＡとの間に挿入されており、ｎチャネル型ＭＩＳトランジスタＭＮ１１２は、共通データ線対の他方（ＣＤＲ）と接地電圧Ｖｓｓとの間に挿入されている。ｎチャネル型ＭＩＳトランジスタＭＮ１１１、ＭＮ１１２のそれぞれのゲート電極には、読出し起動信号ＲＤが入力される。
読出し起動信号ＲＤは、前述したように、待機状態において接地電圧Ｖｓｓに保持されているので、この場合、ｎチャネル型ＭＩＳトランジスタＭＮ１１１、ＭＮ１１２はカットオフされる。一方、読出し動作において、接地電圧Ｖｓｓとなっている読出し起動信号ＲＤは、電源電圧Ｖｄｄに駆動されるので、ｎチャネル型ＭＩＳトランジスタＭＮ１１１、ＭＮ１１２が導通することにより、共通データ線対の一方（ＣＤＬ）がプリチャージ回路ＰＣＣおよびセンスアンプＳＡに接続され、共通データ線ＣＤＲが接地電圧Ｖｓｓに接続される。以上の構成により、読出し動作では、共通データ線対の他方（ＣＤＲ）からビット線ＢＬ１Ｒ〜ＢＬｎＲを介して、選択されたメモリセルＭＣにおけるメモリセルトランジスタＱＭのソース領域が接地電圧Ｖｓｓに駆動される。また、ビット線ＢＬ１Ｌ〜ＢＬｎＬから共通データ線対の一方（ＣＤＬ）を介して、記憶情報に応じた読出し信号がセンスアンプＳＡに入力されることにより、前述した読出し動作と同様の読出し動作が可能となる。
書換え回路ＰＲＧＭは、共通データ線駆動回路ＣＤＤＬ、ＣＤＤＲ、ＣＭＯＳ伝達ゲートＣＳＷ１５１、ＣＳＷ１５２、ＮＡＮＤ回路ＮＤ１５１、インバータ回路ＩＶ１５１により構成されている。ＣＭＯＳ伝達ゲートＣＳＷ１５１は、共通データ線対の一方（ＣＤＬ）と共通データ線駆動回路ＣＤＤＬとの間に挿入されており、ＣＭＯＳ伝達ゲートＣＳＷ１５２は、共通データ線対の他方（ＣＤＲ）と共通データ線駆動回路ＣＤＤＲとの間に挿入されている。これらのゲート（ＣＳＷ１５１、ＣＳＷ１５２）には、セット起動信号ＳＥＴＢとリセット起動信号ＲＳＴＢをＮＡＮＤ回路ＮＤ１５１とインバータ回路ＩＶ１５１とを用いてＡＮＤ演算した結果得られる書換え起動信号ＷＴ、ＷＴＢがそれぞれ接続されている。
ここで、セット起動信号ＳＥＴＢとリセット起動信号ＲＳＴＢは、待機状態において電源電圧Ｖｄｄに保持されるので、書換え起動信号ＷＴが接地電圧Ｖｓｓ、書換え起動信号ＷＴＢが電源電圧Ｖｄｄに保持されることにより、共通データ線対（ＣＤＬ、ＣＤＲ）と共通データ線駆動回路ＣＤＤＬ、ＣＤＤＲが遮断される。一方、書換え動作においては、セット起動信号ＳＥＴＢまたはリセット起動信号ＲＳＴＢが接地電圧Ｖｓｓに駆動されるので、書換え起動信号ＷＴが電源電圧Ｖｄｄに、書換え起動信号ＷＴＢが接地電圧Ｖｓｓにそれぞれ駆動され、ＣＭＯＳ伝達ゲートＣＳＷ１５１、ＣＳＷ１５２がそれぞれ導通することにより、共通データ線対（ＣＤＬ、ＣＤＲ）と共通データ線駆動回路ＣＤＤＬ、ＣＤＤＲが接続される。
共通データ線駆動回路ＣＤＤＬは、ｐチャネル型ＭＩＳトランジスタＭＰ１３１、ｎチャネル型ＭＩＳトランジスタＭＮ１３１、ＭＮ１３２、インバータ回路ＩＶ１３１により構成されている。セット電圧ＶＳと接地電圧Ｖｓｓとの間にｐチャネル型ＭＩＳトランジスタＭＰ１３１とｎチャネル型ＭＩＳトランジスタＭＮ１３１とを挿入し、それらのドレイン領域をノードＮ１とする。このノードＮ１とＣＭＯＳ伝達ゲートＣＳＷ１５１とを接続すると共に、ノードＮ１と接地電圧Ｖｓｓとの間に、ｎチャネル型ＭＩＳトランジスタＭＮ１３２を挿入する。
ｐチャネル型ＭＩＳトランジスタＭＰ１３１のゲート電極には、セット起動信号ＳＥＴＢが接続されている。セット動作において、電源電圧Ｖｄｄとなっているセット起動信号ＳＥＴＢが接地電圧Ｖｓｓに駆動されると、ｐチャネル型ＭＩＳトランジスタＭＰ１３１が導通することにより、伝達ゲートＣＳＷ１５１を介して共通データ線対の一方（ＣＤＬ）にセット電圧ＶＳが印加される。一方、ｎチャネル型ＭＩＳトランジスタＭＮ１３１のゲート電極には、リセット起動信号ＲＳＴＢをインバータ回路ＩＶ１３１で反転した信号が接続されている。リセット動作において、電源電圧Ｖｄｄとなっているリセット起動信号ＲＳＴＢが接地電圧Ｖｓｓに駆動されると、ｎチャネル型ＭＩＳトランジスタＭＮ１３１が導通することにより、伝達ゲートＣＳＷ１５１を介して共通データ線対の他方（ＣＤＬ）に接地電圧Ｖｓｓが印加される。また、ｎチャネル型ＭＩＳトランジスタＭＮ１３２のゲート電極には、書換え起動信号ＷＴＢが接続される。この書換え起動信号ＷＴＢは、待機状態において、電源電圧Ｖｄｄに保持されるので、ｎチャネル型ＭＩＳトランジスタＭＮ１３２が導通することにより、ノードＮ１に接地電圧Ｖｓｓが印加される。
共通データ線駆動回路ＣＤＤＲは、ｐチャネル型ＭＩＳトランジスタＭＰ１４１、ｎチャネル型ＭＩＳトランジスタＭＮ１４１、ＭＮ１４２、インバータ回路ＩＶ１４１で構成される。リセット電圧ＶＲと接地電圧Ｖｓｓとの間に、ｐチャネル型ＭＩＳトランジスタＭＰ１４１とｎチャネル型ＭＩＳトランジスタＭＮ１４１を挿入し、そのドレイン電極をノードＮ２とする。このノードＮ２と伝達ゲートＣＳＷ１５２とを接続すると共に、ノードＮ２と接地電圧Ｖｓｓとの間にｎチャネル型ＭＩＳトランジスタＭＮ１４２を挿入する。
ｐチャネル型ＭＩＳトランジスタＭＰ１４１のゲート電極には、リセット起動信号ＲＳＴＢが接続される。リセット動作において、電源電圧Ｖｄｄとなっているリセット起動信号ＲＳＴＢが接地電圧Ｖｓｓに駆動されると、ｐチャネル型ＭＩＳトランジスタＭＰ１４１が導通することにより、伝達ゲートＣＳＷ１５２を介して共通データ線ＣＤＲにリセット電圧ＶＲが印加される。ｎチャネル型ＭＩＳトランジスタＭＮ１４１のゲート電極には、セット起動信号ＳＥＴＢをインバータ回路ＩＶ１４１で反転した信号が接続される。セット動作において、電源電圧Ｖｄｄとなっているセット起動信号ＳＥＴＢが接地電圧Ｖｓｓに駆動されると、ｎチャネル型ＭＩＳトランジスタＭＮ１４１が導通することにより、伝達ゲートＣＳＷ１５２を介して共通データ線ＣＤＲに接地電圧Ｖｓｓが印加される。ｎチャネル型ＭＩＳトランジスタＭＮ１４２のゲート電極には、書換え起動信号ＷＴＢが接続される。この書換え起動信号ＷＴＢは、待機状態において電源電圧Ｖｄｄに保持されるので、ｎチャネル型ＭＩＳトランジスタＭＮ１４２が導通することにより、ノードＮ２に接地電圧Ｖｓｓが印加される。
図４３は、図４２の書換え回路ＰＲＧＭを用いた書換え動作の一例を示す波形図である。図４３に示すように、書換え動作では、記憶情報に応じた向きの電流を選択したメモリセルＭＣに流すことができる。すなわち、記憶情報‘１’を書込むセット動作の場合、電源電圧Ｖｄｄとなっているセット起動信号ＳＥＴＢが接地電圧Ｖｓｓに駆動されることにより、ｐチャネル型ＭＩＳトランジスタＭＰ１３１およびｎチャネル型ＭＩＳトランジスタＭＮ１４１が導通状態となるので、選択されたメモリセルＭＣでは抵抗素子ＲＭからメモリセルトランジスタＱＭの向きに電流を流すことができる。これとは逆に、記憶情報‘０’を書込むリセット動作の場合、電源電圧Ｖｄｄとなっているリセット起動信号ＲＳＴＢが接地電圧Ｖｓｓに駆動されることにより、ｐチャネル型ＭＩＳトランジスタＭＰ１４１およびｎチャネル型ＭＩＳトランジスタＭＮ１３１が導通状態となるので、選択されたメモリセルＭＣではメモリセルトランジスタＱＭから抵抗素子ＲＭの向きに電流を流すことができる。
ここで、リセット動作時には、セット動作時よりも大きなジュール熱を発生する必要がある。また、抵抗素子ＲＭ側がソース電極となるので、メモリセルトランジスタＱＭの基板バイアス降下を考慮する必要がある。このため、リセット電圧ＶＲは電源電圧Ｖｄｄと同じかあるいは低いが、リセット電流の絶対値がセット電流よりも大きくなるように、セット電圧ＶＳよりも高く設計されている。このようなリセット動作では、短期間ではあるが、セット電流（ＩＳ）とは逆向きのリセット電流（−ＩＲ）を選択メモリセルＭＣ１１に流す。リセット電流の絶対値（｜−ＩＲ｜）は、セット電流（ＩＳ）よりも大きい。
このように、本実施の形態５では、実施の形態１および実施の形態２で述べたような抵抗素子ＲＭを用い、耐熱性が高く、安定したデータ保持特性を備えた半導体装置を実現できる。さらに、書換え動作において、記憶情報に応じた向きに電圧を印加して電流を流すことにより、イオンの偏析を抑制でき、より安定したデータ保持特性を実現することが可能となる。
すなわち、セット動作においては、例えばビット線ＢＬ１Ｌを高電圧、ビット線ＢＬ１Ｒを低電圧に印加するので、抵抗素子ＲＭの上部電極（８８）から下部電極（プラグ８５）の向きに電界が発生する。従って、インパクトイオン化されたＩｎ、Ｇｅ、Ｓｂ、電極から拡散したＷ、界面層から拡散したＴａなどの＋イオンは、下部電極付近に引き寄せられる。これとは逆に、リセット動作においては、例えばビット線ＢＬ１Ｒを高電圧、ビット線ＢＬ１Ｌを低電圧に印加するので、下部電極から上部電極の方向に電界が発生する。従って、Ｉｎなどの元素は、正にイオン化した元素については、電気力線に沿って、上部電極の方向に引き寄せられる。一方、融解による熱拡散で＋イオンが陽極方向に拡散するものもある。これらによって、書換え動作による元素の局在が過度に進行するのを回避することができ、書換え回数を向上させることが可能となる。
これらの効果により、本発明の膜厚方向組成分布は、多数回書換えを繰り返しても安定に保持される。なお、熱拡散が少なく、相対的にイオンが膜厚方向の一方に寄り易いセット時に上部電極をプラスにし、リセット時に上部電極をマイナスとする電圧極性を選ぶことにより、Ｉｎなどの金属元素が上部電極側よりも下部電極側に多い組成分布を安定に保つことができる。また、これにより、同一のメモリセルに対して、耐熱性の高いＲＯＭ的使い方と、多数回の書換えが可能なＲＡＭ的使い方とをさせることが可能になる。
また、上記のように、セット状態からリセットする場合に逆電圧とすると（すなわち、リセット時に下部電極側をプラスとすると）、電子は上部の原子配列が整った領域で加速されて下部に入るので、下部の温度を上げるのに有利となり、リセット電流が低減できる効果も考えられる。リセット状態の高温保持では、膜厚方向の上部は結晶化するが、全面結晶化や、さらなる高抵抗化は下部電極に近い領域で妨げられるので、耐熱性は保たれる。
なお、これまでの説明では、メモリセルトランジスタＱＭの仕様について特に限定しなかった。しかし、ゲート酸化膜が厚いトランジスタをメモリセルトランジスタＱＭに用いて、ゲート電圧を昇圧することも可能である。このような構成と動作により、抵抗素子ＲＭによって生じる基板バイアス効果によるメモリセルトランジスタＱＭの駆動能力低下を抑制することが可能となり、従来とは逆方向にも十分な大きさのリセット電流を流すことができる。
正電圧印加後の特性と負電圧印加後の特性を比較すると、書換え可能回数は、正電圧印加の場合が１０６回、負電圧印加の場合が１０１０回であり、耐熱温度は、正電圧印加の場合が１６０℃、負電圧印加の場合が２７０℃であった。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態１で述べた記憶層８７の非晶質状態と結晶状態は、メモリ動作をしている領域全体が一様にそれらの状態である必要はなく、非晶質状態にある領域の中に結晶粒が存在したり、結晶状態にある領域の中に非晶質の部分が存在して良い。すなわち、相対的に非晶質部分が多い状態と、非晶質部分が少ない状態との間で変化し、抵抗値が変化すればよい。
また、前記実施の形態１で述べた組成のカルコゲナイド膜（記憶層）が非晶質領域からの結晶成長でなく、結晶核生成を伴う結晶化が起きる材料であることは、膜の構造から知ることができる。走査電子顕微鏡（ＳＥＭ）または透過電子顕微鏡（ＴＥＭ）でカルコゲナイド膜が、膜厚方向に最大３個以上、より好ましくは最大６個以上の粒状に見える場合、結晶核生成を伴う結晶化が起きる材料と判断できる。また、この材料は、本発明の組成範囲であっても、組成によっては相変化だけでなく、金属または半金属の原子、あるいはそれらを含む原子団が電場によって移動し、それらの高濃度領域からなる導電パスが形成されたり、消滅したりすることに起因する抵抗変化が生じることもある。すなわち、Ｉｎの添加によって困難になる外側から内側への結晶成長をセットのメカニズムとするのでなければ、必ずしも結晶核形成と核からの成長による相変化だけをセットのメカニズムとする必要はない。
本発明の半導体装置は、相変化材料を用いた不揮発性メモリ、あるいは同一半導体チップに不揮発性メモリ回路と論理回路とを形成したメモリ混載ロジックなどに広く適用可能であり、このような製品が高温条件下で用いられる場合にさらに有益なものとなる。

Claims (10)

  1. 抵抗素子と、前記抵抗素子に直列に接続されたＭＩＳトランジスタとによって構成された相変化メモリを有する半導体装置であって、
    前記抵抗素子は、下部電極を構成する第１導電層と、記憶層を構成するカルコゲナイド膜と、上部電極を構成する第２導電層とを含んで構成され、
    前記抵抗素子の記憶層は、平均組成が下記の一般式（１）
    ＩｎαＧｅＸＳｂＹＴｅＺＭβ （１）
    （ここで、式中のα、Ｘ、Ｙ、Ｚおよびβは、それぞれ０．１≦α≦０．４、０．０４≦Ｘ≦０．３、０．０３≦Ｙ≦０．２、０．３≦Ｚ≦０．６、０．０１≦β≦０．０５であり、Ｍは、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｔａ、Ｐｂ、Ｓｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｅｕ、Ｐｄからなる群より選ばれた少なくとも１種類の元素である）で表されるカルコゲナイド膜からなることを特徴とする半導体装置。
  2. 前記記憶層は、前記一般式（１）中のＭで表される元素の濃度が異なる複数層のカルコゲナイド膜からなり、複数層のカルコゲナイド膜中のＭ濃度は、前記下部電極側で高く、前記上部電極側で低いことを特徴とする請求項１記載の半導体装置。
  3. 前記下部電極側のＭ濃度と、前記上部電極側のＭ濃度との差は、５原子％以上であることを特徴とする請求項２記載の半導体装置。
  4. 前記一般式（１）中のＭは、原子番号４０以上の遷移金属元素であることを特徴とする請求項１記載の半導体装置。
  5. 前記下部電極を構成する第１導電層は、層間絶縁膜に設けられた接続孔の内部に形成され、
    前記記憶層を構成するカルコゲナイド膜と、前記上部電極を構成する第２導電層とは、前記層間絶縁膜上に形成され、
    前記第１導電層と前記カルコゲナイド膜との間には、両者の剥離を防止する接着層が設けられていることを特徴とする請求項１記載の半導体装置。
  6. 前記記憶層を構成するカルコゲナイド膜は、５重量％以下の窒素または酸素を含んでいることを特徴とする請求項１記載の半導体装置。
  7. 前記相変化メモリに情報を書き込む際には、前記上部電極側に前記下部電極側よりも高い正電圧を印加することを特徴とする請求項１記載の半導体装置。
  8. 前記相変化メモリに情報を書き込む際には、セット時とリセット時で前記上部電極と前記下部電極との間の電圧極性を逆に設定することを特徴とする請求項１記載の半導体装置。
  9. 前記セット時には前記上部電極側をプラスとし、前記リセット時に前記下部電極側をプラスとすることを特徴とする請求項８記載の半導体装置。
  10. 抵抗素子と、前記抵抗素子に直列に接続されたＭＩＳトランジスタとによって構成された相変化メモリを有する半導体装置の製造方法であって、
    前記抵抗素子は、下部電極を構成する第１導電層と、記憶層を構成するカルコゲナイド膜と、上部電極を構成する第２導電層とを含んで構成され、
    前記抵抗素子の記憶層は、平均組成が下記の一般式（１）
    ＩｎαＧｅＸＳｂＹＴｅＺＭβ （１）
    （ここで、式中のα、Ｘ、Ｙ、Ｚおよびβは、それぞれ０．１≦α≦０．４、０．０４≦Ｘ≦０．３、０．０３≦Ｙ≦０．２、０．３≦Ｚ≦０．６、０．０１≦β≦０．０５であり、Ｍは、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｔａ、Ｐｂ、Ｓｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｅｕ、Ｐｄからなる群より選ばれた少なくとも１種類の元素である）で表されるカルコゲナイド膜からなり、
    前記半導体装置が形成された半導体基板を前記カルコゲナイド膜の結晶化温度以上の温度でリフロー実装する工程に先立って、前記半導体基板を前記結晶化温度未満の高温雰囲気に曝す工程を含むことを特徴とする半導体装置の製造方法。
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