KR101095741B1 - 반도체 장치 - Google Patents

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모또야스 데라오
요시히사 후지사끼
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

하부 전극으로서의 플러그(43)가 매립된 절연막(41) 상에, 산화 탄탈로 이루어지는 절연막(51)과 인듐을 도입한 Ge-Sb-Te계 칼코게나이드로 이루어지는 기록층(52)과 텅스텐 또는 텅스텐 합금으로 이루어지는 상부 전극막(53)의 적층 패턴이 형성되어, 상 변화 메모리가 형성되어 있다. 기록층(52)과 플러그(43) 사이에 절연막(51)을 개재시킴으로써, 상 변화 메모리의 프로그래밍 전류의 저감 효과나 기록층(52)의 박리 방지 효과를 얻을 수 있다. 그리고, 기록층(52)으로서 인듐을 도입한 Ge-Sb-Te계 칼코게나이드를 이용함으로써, 절연막(51)과 기록층(52)의 일함수차를 크게 하고, 상 변화 메모리의 프로그래밍 전압을 저감할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히 상 변화 메모리를 포함하는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
데이터 기억을 실행하기 위한 불휘발성 반도체 기억 장치에서는, 메모리 셀에서의 데이터의 기억 형식은 다양한 형태가 취해진다. 이 중, 상 변화막을 이용한 불휘발성 메모리인 상 변화 메모리가 있다.
상 변화 메모리는, 기억 소자 자체에 흐르는 전류에 의한 줄열에 따라서, 기억 소자의 결정 상태가 변화함으로써 기억 정보가 기입되는 불휘발성 메모리이다. 비정질(아몰퍼스)화할 때에 줄열로 600℃를 초과하는 온도로 하여 일단 기록층을 융해시키기 때문에 기입 전류가 커지기 쉽지만, 결정 상태에 따라서 저항값이 2자릿수로부터 3자릿수나 변화한다. 이 메모리는 저항값을 신호로서 이용하므로, 판독 신호가 크고, 센스 동작이 용이하다.
상 변화 메모리에 대해서는, 예를 들면 미국 특허 제5,883,827호 명세서(특허 문헌 1) 등에 기재되어 있다.
상기 미국 특허 제5,883,827호 명세서(특허 문헌 1)의 도 12의 상 변화 메모리의 구성에 따르면, 그 상 변화 메모리는 메모리 어레이와 로우(행) 디코더 XDEC, 비트(열) 디코더 YDEC, 판독 회로 RC, 기입 회로 WC로 구성된다. 메모리 어레이는, 워드선 WLp(p=1, …, n)와 데이터선 DLr(r=1, …, m)의 각 교점에 메모리 셀 MCpr이 배치되어 이루어진다. 각 메모리 셀은, 직렬 접속된 기억 소자 R과 선택 트랜지스터 QM이, 비트선 DL과 접지 전위 사이에 삽입된 구성이다. 워드선 WL이 선택 트랜지스터의 게이트에, 비트 선택선 YSr(r=1, …, m)이 대응하는 비트 선택 스위치 QAr에 각각 접속된다.
이와 같은 구성에 의해, 로우 디코더 XDEC에서 선택된 워드선 상의 선택 트랜지스터가 도통하고, 또한 비트 디코더 YDEC에서 선택된 비트 선택선에 대응하는 비트 선택 스위치가 도통함으로써, 선택 메모리 셀 내에 전류 경로가 형성되어, 공통 비트선 I/O에 판독 신호가 발생된다. 선택 메모리 셀 내의 저항값은 기억 정보에 따라 차가 있으므로, 공통 비트선 I/O에 출력되는 전압은 기억 정보에 따라 차가 생긴다. 이 차를 판독 회로 RC에서 판별함으로써, 선택 메모리 셀의 기억 정보가 판독된다.
상 변화 메모리는, 적어도 안티몬(Sb)과 게르마늄(Ge)과 텔루륨(Te)을 함유하는 Ge-Sb-Te계 등의 칼코게나이드 재료를 기록층(상 변화막)의 재료로서 이용하고 있다. 칼코게나이드 재료를 이용한 상 변화 메모리의 특성에 대해서도, 보고가 행해져 있다(예를 들면 비특허 문헌 1 참조).
[특허 문헌 1] 미국 특허 제5,883,827호 명세서
[비특허 문헌 1] 「아이ㆍ트리플ㆍ이 인터내셔널 일렉트론 디바이스 미팅, 테크니컬, 다이제스트(IEEE International Electron Devices meeting, TECHNICAL DIGEST)」, (미국), 2001년, p.803-806
본 발명자의 검토에 따르면, 다음의 것을 알 수 있었다.
상 변화 메모리는, 금속 플러그로 이루어지는 하부 전극 상에 칼코게나이드로 이루어지는 기록층과 상부 전극막이 아래에서부터 순서대로 형성되어 있다. 그러나, 하부 전극 상에 직접적으로 칼코게나이드의 기록층을 형성한 경우, 열 전도성이 높은 하부 전극에 칼코게나이드의 기록층이 접촉하고 있으므로, 칼코게나이드의 기록층에서 발생한 줄열이 하부 전극측에 전도하여 방열되기 쉬워진다. 이 때문에, 칼코게나이드의 상 변화가 일어나기 어려워져, 상 변화 메모리의 프로그래밍 전류가 커지게 된다. 또한, 하부 전극으로서의 금속 플러그를 매립한 층간 절연막 상에 직접적으로 칼코게나이드의 기록층을 형성한 경우, 칼코게나이드는, 산화 실리콘막과 같은 층간 절연막과의 접착성이 나쁘기 때문에, 칼코게나이드의 기록층이 박리되기 쉬워지고, 이것은 프로그래밍 전류 또는 프로그래밍 전압의 증대나, 상 변화 메모리의 재기입 가능 횟수의 저하 등을 발생시킬 가능성이 있다. 따라서, 하부 전극 상에 직접적으로 칼코게나이드의 기록층을 형성한 경우, 상 변화 메모리를 갖는 반도체 장치의 성능이나 신뢰성이 저하될 가능성이 있다.
따라서, 금속 플러그로 이루어지는 하부 전극 상에 칼코게나이드로 이루어지는 기록층을 직접적으로 형성하지 않고, 하부 전극과 칼코게나이드의 기록층의 사이에 얇은 산화 탄탈막을 개재시키는 것을 검토하였다. 이 경우, 상 변화 메모리는 하부 전극으로서의 금속 플러그를 매립한 층간 절연막 상에 얇은 산화 탄탈막을 형성하고, 그 산화 탄탈막 상에 칼코게나이드의 기록층과 상부 전극막이 차례로 형성되어 구성된다. 산화 탄탈은 열 전도율이 하부 전극을 구성하는 금속 플러그보다도 작다. 이 때문에, 칼코게나이드의 기록층으로부터 하부 전극측으로의 열 전도가 산화 탄탈막에 의해 저해되어, 칼코게나이드의 기록층에서 발생한 줄열이 하부 전극측에 전도되기 어려워진다. 따라서, 칼코게나이드의 상 변화가 일어나기 쉬워져, 상 변화 메모리의 프로그래밍 전류를 저감할 수 있다. 또한, 산화 탄탈막은 칼코게나이드와의 접착성이 좋고, 또한 산화 실리콘막 등의 층간 절연막과의 접착성도 양호하기 때문에, 산화 탄탈막을 개재시킴으로써, 칼코게나이드의 기록층의 박리를 방지할 수 있다.
그러나, 산화 탄탈막을 개재시킴으로써, 상 변화 메모리의 프로그래밍 전류의 저감 효과와 칼코게나이드의 기록층의 박리 방지 효과를 얻을 수는 있지만, 칼코게나이드의 기록층과 하부 전극의 사이에 산화 탄탈막을 개재시킨 경우, 상 변화 메모리의 프로그래밍 특성에 영향이 생기게 되는 것은, 본 발명자의 검토에 의해 알 수 있었다.
즉, 하부 전극과 칼코게나이드 기록층의 사이에 산화 탄탈막을 개재시킴으로써, 칼코게나이드 기록층은 하부 전극이 아니라 산화 탄탈층과 인접하여 접합되게 되어, 칼코게나이드의 기록층과 그에 인접하는 층 사이의 일함수차가 감소하고, 그에 의해 접합 계면에서의 칼코게나이드층의 밴드 만곡량이 감소하게 되고, 상 변화를 여기하기 위해 필요한 밴드 만곡을 위해 필요한 프로그래밍 전압이 증대하게 된다.
이 때문에, 하부 전극과 칼코게나이드 기록층의 사이에 산화 탄탈막을 개재시킴으로써, 산화 탄탈의 방열 효과에 기인한 상 변화 메모리의 프로그래밍 전류의 저감 효과나 산화 탄탈막에 의한 칼코게나이드 기록층의 박리 방지 효과를 얻을 수는 있지만, 산화 탄탈층과의 접합에 기인한 칼코게나이드 기록층의 밴드 만곡의 저감에 기인하여 상 변화 메모리의 프로그래밍 전압이 증대하게 된다. 프로그래밍 전압의 증대는, 상 변화 메모리를 갖는 반도체 장치의 성능을 저하시키게 된다.
따라서, 상 변화 메모리를 갖는 반도체 장치의 성능이나 신뢰성을 향상시키기 위해서는, 상 변화 메모리의 프로그래밍 전류의 저감이나 칼코게나이드 기록층의 박리 방지를 도모함과 함께, 상 변화 메모리의 프로그래밍 전압을 저감하는 것이 요망된다.
본 발명의 목적은, 반도체 장치의 성능을 향상시킬 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 장치는, 하부 전극과, 상기 하부 전극 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성되고 인듐을 도입한 Ge-Sb-Te계 칼코게나이드로 이루어지는 기록층을 갖는 것이다.
또한, 본 발명의 반도체 장치는, 하부 전극과, 상기 하부 전극 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성되고 산소를 도입한 Ge-Sb-Te계 칼코게나이드로 이루어지는 기록층을 갖는 것이다.
또한, 본 발명의 반도체 장치는, 하부 전극과, 상기 하부 전극 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성되고 결함 밀도를 높인 Ge-Sb-Te계 칼코게나이드로 이루어지는 기록층을 갖는 것이다.
또한, 본 발명의 반도체 장치는, 하부 전극과, 상기 하부 전극 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 Ge-Sb-Te계 칼코게나이드로 이루어지는 기록층을 갖고, 일함수를 크게 하는(즉 페르미 준위를 낮게 하는) 처리를 실시한 Ge-Sb-Te계 칼코게나이드를 상기 기록층으로서 이용한 것이다.
또한, 본 발명의 반도체 장치는, 탄탈로 이루어지는 하부 전극과, 상기 하부 전극 상에 형성된 산화 탄탈막과, 상기 산화 탄탈막 상에 형성된 칼코게나이드로 이루어지는 기록층을 갖는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
반도체 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시 형태 1의 반도체 장치의 개략 구성을 도시하는 평면도.
도 2는 본 발명의 실시 형태 1의 반도체 장치의 상 변화 메모리 영역의 메모리 어레이의 구조의 예를 도시하는 회로도.
도 3은 도 2의 어레이 구성에 대응하는 평면 레이아웃을 도시하는 평면도.
도 4는 본 발명의 실시 형태 1의 반도체 장치의 주요부 단면도.
도 5는 상 변화 메모리의 상 변화막의 상태와 상 변화막의 저항의 상관을 나타내는 설명도.
도 6은 상 변화 메모리의 동작을 설명하기 위한 그래프.
도 7은 상 변화 메모리의 동작을 설명하기 위한 그래프.
도 8은 칼코게나이드 재료를 이용한 기억 소자의 동작 원리를 모식적으로 도시하는 설명도.
도 9는 메모리 어레이의 판독 동작 타이밍을 나타내는 설명도.
도 10은 메모리 어레이의 기입 동작 타이밍을 나타내는 설명도.
도 11은 본 발명의 실시 형태 1의 반도체 장치의 저항 소자의 근방을 도시하는 주요부 단면도.
도 12는 제1 비교예의 반도체 장치의 저항 소자의 근방을 도시하는 주요부 단면도.
도 13은 제2 비교예의 반도체 장치의 저항 소자의 근방을 도시하는 주요부 단면도.
도 14는 산화 탄탈층과 인듐을 첨가하고 있지 않은 통상의 GST층의 플랫 밴드 상태의 밴드 구조도.
도 15는 인듐을 도입하고 있지 않은 통상의 GST의 밴드 구조도.
도 16은 인듐 첨가 GST의 밴드 구조도.
도 17은 산화 탄탈층과 인듐 첨가 GST층의 플랫 밴드 상태의 밴드 구조도.
도 18은 산화 탄탈층과 인듐 첨가 GST층을 접합한 경우의 밴드 구조도.
도 19는 인듐 첨가 GST 상에 성막하는 산화 실리콘막의 성막 온도가 프로그래밍 전압에 미치는 영향을 나타내는 그래프.
도 20은 본 발명의 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도.
도 21은 도 20에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 22는 도 21에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 23은 도 22에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 24는 도 23에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 25는 도 24에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 26은 도 25에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 27은 도 26에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 28은 도 27에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 29는 도 28에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 30은 본 발명의 실시 형태 2의 반도체 장치의 주요부 단면도.
도 31은 본 발명의 실시 형태 3의 반도체 장치의 주요부 단면도.
도 32는 산소 첨가 GST의 밴드 구조도.
도 33은 본 발명의 실시 형태 4의 반도체 장치의 주요부 단면도.
도 34는 고결함 밀도 GST의 밴드 구조도.
도 35는 본 발명의 실시 형태 5의 반도체 장치의 주요부 단면도.
<발명을 실시하기 위한 최량의 형태>
이하의 실시 형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니며, 특정한 수 이상이어도 이하이어도 된다. 또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수가 아니여도 무방하다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이 점은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복된 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특히 필요한 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에서는, 단면도이어도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도이어도 도면을 보기 쉽게 하기 위해 해칭을 가하는 경우도 있다.
<실시 형태 1>
본 실시 형태의 반도체 장치 및 그 제조 방법을 도면을 참조하여 설명한다.
도 1은, 본 실시 형태의 반도체 장치(불휘발성 반도체 기억 장치, 반도체 칩)의 개략 구성을 도시하는 평면도(평면 레이아웃도, 칩 레이아웃도)이다.
본 실시 형태의 반도체 장치(반도체 칩)(1)는, 상 변화형의 불휘발성 메모리(불휘발성 기억 소자)인 상 변화 메모리(상 변화형 불휘발성 메모리, PCM(Phase Change Memory), OUM(Ovonic Unified Memory))를 포함하는 반도체 장치(반도체 기억 장치)이다.
도 1에 도시된 바와 같이, 본 실시 형태의 반도체 장치(1)는 상 변화 메모리의 메모리 셀 어레이가 형성된 상 변화 메모리 영역(2)을 갖고 있다. 또한, 반도체 장치(1)는, DRAM(Dynamic RAM) 또는 SRAM(Static RAM) 등과 같은 RAM(Random Access Memory) 회로가 형성된 RAM 영역(3), CPU 또는 MPU 등과 같은 논리 회로가 형성된 CPU 영역(4), 아날로그 회로가 형성된 아날로그 회로 영역(5), 입출력 회로가 형성된 I/O 영역(6) 등을 필요에 따라서 갖고 있다.
상 변화 메모리 영역(2)에는 반도체 장치(1)의 주회로 중 1개로서, 비교적 대용량의 정보를 기억하는 불휘발성 메모리가, 상 변화형의 불휘발성 메모리인 상 변화 메모리에 의해 형성되어 있다. 상 변화 메모리는, 각 메모리 셀의 기록층(후술하는 기록층(52)에 대응)을 아몰퍼스 상태와 결정 상태 사이에서 상 변화시킴으로써 그 저항률(저항값)을 변화시키고, 액세스 시에서의 각 메모리 셀의 통과 전류가 기억 정보에 따라서 변화하도록 구성된 불휘발성 메모리이다. 상 변화 메모리에서는, 이 기록층(상 변화막)의 상 상태(상 변화막이 아몰퍼스 상태에 있는지, 혹은 결정 상태에 있는지)를 기억 정보로 하고, 액세스 시에 액세스 대상인 선택 메모리 셀의 통과 전류에 의해, 선택 메모리 셀의 기억 정보를 판독할 수 있다.
다음으로, 상 변화 메모리 영역(2)의 메모리 어레이의 구조의 예를, 도 2의 회로도를 참조하여 설명한다.
도 2에 도시되는 메모리 어레이의 구조는, NOR형으로서 알려져 있는 것이며, 판독을 고속으로 행할 수 있으므로, 시스템 프로그램의 저장에 적합하며, 예를 들면 단체 메모리 칩, 혹은 마이크로컴퓨터 등의 논리 LSI 혼재용으로서 이용된다. 도 2에서는, 도면이 번잡하게 되는 것을 방지하기 위해, WL1 내지 WL4의 워드선 4개, BL1 내지 BL4의 비트선 4개의, 어레이의 일부를 나타내는 데에 그치고 있다. MC11 내지 MC14는, WL1에 접속된 4개의 메모리 셀을 나타낸다. 마찬가지로, MC21 내지 MC24, MC31 내지 MC34, MC41 내지 MC44는, 각각 WL2 내지 WL4에 접속된 메모리 셀을 나타낸다. BL1은, MC11 내지 MC41의 메모리 셀이 접속된 비트선이다. 마찬가지로, MC12 내지 MC42, MC13 내지 MC43, MC14 내지 MC44의 메모리 셀은, 각각 비트선 BL2, BL3 및 BL4에 접속된다.
각 메모리 셀은, 1개의 MISFET(후술하는 MISFET QM1, QM2 중 한쪽에 대응)와, 그것에 직렬로 접속된 기억 소자 또는 메모리 재료 MR(후술하는 기록층(52) 또는 기록층(52)을 포함하는 저항 소자(54)에 대응)로 이루어진다. 각각의 워드선(WL1∼WL4)은, 각 메모리 셀을 구성하는 MISFET의 게이트 전극에 접속되어 있다. 각각의 비트선(BL1∼BL4)은, 각 메모리 셀을 구성하는 메모리 재료 MR에 접속되어 있다. 워드선 WL1∼WL4를 구동하는 것은, 각각 워드 드라이버 WD1∼WD4이다. 어느 워드 드라이버 WD1∼WD4를 선택할지는, 로우 디코더(X 어드레스 디코더) XDEC로부터의 신호에 의해 결정된다.
VPL은 각 워드 드라이버에의 전원 공급선이고, 전원 전압은 Vdd이다. VGL은 각 워드 드라이버의 전위 인발선이고, 여기서는 접지 전위에 고정되어 있다. QD1은 비트선 BL1을 프리차지하는 선택 트랜지스터이다. 마찬가지로, QD2 내지 QD4는, 각각 BL2 내지 BL4를 프리차지하는 선택 트랜지스터이다. 각 선택 트랜지스터(QD1∼QD4)는 어드레스 입력에 따라서, 비트 디코더 YDEC1 또는 비트 디코더 YDEC2를 통해서 선택된다. 이 예에서는, 비트 디코더 YDEC1과 비트 디코더 YDEC2는 비트선 2개 걸러, 선택하는 비트선을 교대로 담당한다. 판독에 의한 출력은 센스 앰프 SA에서 검출된다.
도 3에, 도 2의 어레이 구성에 대응하는 평면 레이아웃(평면도)을 도시한다.
도 3에서, FL은 활성 영역, M1은 제1 금속층(후술하는 배선(37)에 대응), M2는 제2 금속층(후술하는 배선(72)에 대응), 게이트 전극 패턴 FG는 실리콘 기판 상에 형성된 트랜지스터의 게이트 전극으로서 이용되는 층(후술하는 게이트 전극(16a, 16b, 16c) 등을 구성하는 도체막 패턴에 대응), FCT는 FL 상면과 M1 하면을 연결하는 콘택트 홀(후술하는 콘택트 홀(32)에 대응), R(후술하는 저항 소자(54)에 대응)은 기억 소자(후술하는 기록층(52)에 대응)와 그 상부 전극층(후술하는 상부 전극막(53)에 대응)의 적층막, SCT는 M1 상면과 R의 하면을 연결하는 콘택트 홀(후술하는 쓰루홀(42)에 대응), TCT는 M1 상면과 M2 하면을 연결하는 콘택트 홀(후술하는 쓰루홀(65)에 대응)이다.
R은 동일 비트선에 접속되는 메모리 셀의 사이에서, TCT를 통해서 M2에 끌어올려진다. 이 M2가 각각의 비트선으로서 이용된다. 워드선 WL1 내지 WL4는 FG에서 형성되어 있다. FG에는, 폴리실리콘과 실리사이드(실리콘과 고융점 금속의 합금)의 적층 등을 이용한다. 메모리 셀 MC11을 구성하는 1개의 MISFET가, QM1이다. MC21을 구성하는 MISFET QM2는, QM1과 소스 영역을 공유하고 있다. 도 3에 도시된 바와 같이, 다른 셀을 구성하는 MISFET도, 이에 따른다. 비트선 BL1 내지 BL4는, 메모리 어레이 외주에 배치된 트랜지스터(MISFET) QD1 내지 QD4의 소스측에 접속된다. QD1과 QD2의 드레인 영역 및 QD3과 QD4의 드레인 영역은 공통이다. 이들 트랜지스터는, 각 비트선의 프리차지를 행하는 기능을 갖는다. 동시에, YDEC1 혹은 YDEC2로부터의 신호를 받아, 지정된 비트선을 선택하는 기능도 갖는다. 도 3에서는 n채널형이다. 각 블록을 구성하는 회로 소자는, 특별히 한정되지 않지만, 전형적으로는 CMIFET(Complementary MISFET : 상보형 MIS 트랜지스터) 등의 반도체 집적 회로 기술에 의해, 단결정 실리콘과 같은 1개의 반도체 기판 상에 형성된다. 또한, 상 변화를 나타내는 칼코게나이드 재료 등이 집적 회로의 작성 기술에 하이브리드하여 작성된다. 이들 패턴의 패터닝에는, 주지의 광 리소그래피와 드라이 에칭을 이용할 수 있다. 이들 제조 공정에 대해서는 후에 보다 상세하게 설명한다.
다음으로, 본 실시 형태의 반도체 장치의 구조에 대해서, 보다 상세하게 설명한다.
도 4는, 본 실시 형태의 반도체 장치(1)의 주요부 단면도이다. 도 4에서는, 상 변화 메모리 영역(10A)의 단면(주요부 단면)과 주변 회로 영역(논리 회로 영역)(10B)의 단면(주요부 단면)이 도시되어 있다. 상 변화 메모리 영역(10A)은 반도체 장치(1)의 상 변화 메모리 영역(2)의 일부에 대응한다. 주변 회로 영역(10B)은 반도체 장치(1)의 주변 회로 영역의 일부(n채널형 MISFET 및 p채널형 MISFET가 형성되는 영역)에 대응하고, 주변 회로를 구성하는 MISFET(주변 회로 영역(10B)에 형성되는 MISFET) 등에 의해, X 디코더 회로, Y 디코더 회로, 센스 앰프 회로, 입출력 회로(I/O 영역(6)의 입출력 회로), 논리 회로(CPU 영역(4)의 논리 회로) 등이 형성된다. 또한, 도 4에서는, 이해를 간단히 하기 위해, 상 변화 메모리 영역(10A)의 단면과 주변 회로 영역(10B)을 인접하여 나타내고 있지만, 상 변화 메모리 영역(10A)의 단면과 주변 회로 영역(10B)의 위치 관계는 필요에 따라서 변경할 수 있다.
도 4에 도시된 바와 같이, 예를 들면 p형의 단결정 실리콘 등으로 이루어지는 반도체 기판(반도체 웨이퍼)(11)의 주면에 소자 분리 영역(12)이 형성되어 있고, 이 소자 분리 영역(12)으로 분리된 활성 영역에는 p형 월(13a, 13b) 및 n형 월(14)이 형성되어 있다. 이 중, p형 월(13a)은 상 변화 메모리 영역(10A)에 형성되고, p형 월(13b) 및 n형 월(14)은 주변 회로 영역(10B)에 형성되어 있다.
상 변화 메모리 영역(10A)의 p형 월(13a) 상에는 n채널형의 MISFET(Metal Insulator Semiconductor Field Effect Transistor) QM1, QM2가 형성되어 있다. 주변 회로 영역(10B)의 p형 월(13b) 상에는 n채널형의 MISFET(Metal Insulator Semiconductor Field Effect Transistor) QN이 형성되고, 주변 회로 영역(10B)의 n형 월(14) 상에는 p채널형의 MISFET(Metal Insulator Semiconductor Field Effect Transistor) QP가 형성되어 있다.
상 변화 메모리 영역(10A)의 MISFET QM1, QM2는, 상 변화 메모리 영역(10A)(2)의 메모리 셀 선택용의 MISFET이다. MISFET QM1, QM2는, p형 월(13a)의 상부에 서로 이격하여 형성되어 있고, 각각 p형 월(13a)의 표면의 게이트 절연막(15a)과, 게이트 절연막(15a) 상의 게이트 전극(16a)을 갖고 있다. 게이트 전극(16a)의 측벽 상에는 산화 실리콘, 질화 실리콘막 혹은 그들 적층막 등으로 이루어지는 사이드 월(측벽 스페이서)(18a)이 형성되어 있다. p형 월(13a) 내에는, MISFET QM1의 드레인 영역으로서의 반도체 영역(n형 불순물 확산층)(20)과 MISFET QM2의 드레인 영역으로서의 반도체 영역(n형 불순물 확산층)(21)과, MISFET QM1, QM2의 소스 영역으로서의 반도체 영역(n형 불순물 확산층)(22)이 형성되어 있다. 각 반도체 영역(20, 21, 22)은 LDD(Lightly Doped Drain) 구조를 갖고 있고, n-형 반도체 영역(17a)과, 반도체 영역(17a)보다도 불순물 농도가 높은 n+형 반도체 영역(19a)에 의해 형성되어 있다. n-형 반도체 영역(17a)은 사이드 월(18a) 하의 p형 월(13a)에 형성되고, n+형 반도체 영역(19a)은 게이트 전극(16a) 및 사이드 월(18a)의 외측의 p형 월(13a)에 형성되어 있고, n+형 반도체 영역(19a)은 n-형 반도체 영역(17a)의 분만큼 채널 영역으로부터 이격하는 위치의 p형 월(13a)에 형성되어 있다. 반도체 영역(22)은 동일한 소자 활성 영역에 형성된 인접하는 MISFET QM1, QM2에 공유되어 공통의 소스 영역으로 되어 있다. 또한, 본 실시 형태에서는, MISFET QM1, QM2의 소스 영역을 공통으로 한 경우에 대해 설명하지만, 다른 형태로서 드레인 영역을 공통으로 할 수 있으며, 이 경우 반도체 영역(22)이 드레인 영역으로 되고, 반도체 영역(20, 21)이 소스 영역으로 된다.
주변 회로 영역(10B)에 형성된 MISFET QN도 MISFET QM1, QM2와 거의 마찬가지의 구성을 갖고 있다. 즉, MISFET QN은, p형 월(13b)의 표면의 게이트 절연막(15b)과, 게이트 절연막(15b) 상의 게이트 전극(16b)을 갖고 있고, 게이트 전극(16b)의 측벽 상에는 산화 실리콘 등으로 이루어지는 사이드 월(측벽 스페이서)(18b)이 형성되어 있다. 사이드 월(18b) 하의 p형 월(13b) 내에는 n-형 반도체 영역(17b)이 형성되고, n-형 반도체 영역(17b)의 외측에는 n-형 반도체 영역(17b)보다도 불순물 농도가 높은 n+형 반도체 영역(19b)이 형성되어 있다. n-형 반도체 영역(17b) 및 n+형 반도체 영역(19b)에 의해, MISFET QN의 LDD 구조를 갖는 소스ㆍ드레인 영역이 형성된다.
주변 회로 영역(10B)에 형성된 MISFET QP는, n형 월(14)의 표면의 게이트 절연막(15c)과, 게이트 절연막(15c) 상의 게이트 전극(16c)을 갖고 있고, 게이트 전극(16c)의 측벽 상에는 산화 실리콘 등으로 이루어지는 사이드 월(측벽 스페이서)(18c)이 형성되어 있다. 사이드 월(18c) 하의 n형 월(14) 내에는 p-형 반도체 영역(17c)이 형성되고, p-형 반도체 영역(17c)의 외측에는 p-형 반도체 영역(17c)보다도 불순물 농도가 높은 p+형 반도체 영역(19c)이 형성되어 있다. p-형 반도체 영역(17c) 및 p+형 반도체 영역(19c)에 의해, MISFET QP의 LDD 구조를 갖는 소스ㆍ드레인 영역이 형성된다.
게이트 전극(16a, 16b, 16c), n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c)의 표면에는, 각각 금속 실리사이드층(예를 들면 코발트 실리사이드(CoSi2)층)(25)이 형성되어 있다. 이에 의해, n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c) 등의 확산 저항과, 콘택트 저항을 저저항화할 수 있다.
반도체 기판(11) 상에는, 게이트 전극(16a, 16b, 16c)을 덮도록 절연막(층간 절연막)(31)이 형성되어 있다. 절연막(31)은, 예를 들면 산화 실리콘막 등으로 이루어지고, 절연막(31)의 상면은 상 변화 메모리 영역(10A)과 주변 회로 영역(10B)에서 그 높이가 거의 일치하도록, 평탄하게 형성되어 있다.
절연막(31)에는 콘택트 홀(개구부, 접속 구멍)(32)이 형성되어 있고, 콘택트 홀(32) 내에는 플러그(콘택트 전극)(33)가 형성되어 있다. 플러그(33)는 콘택트 홀(32)의 저부 및 측벽 상에 형성된 티탄막, 질화 티탄막 혹은 그들 적층막 등으로 이루어지는 도전성 배리어막(33a)과, 도전성 배리어막(33a) 상에 콘택트 홀(32) 내를 매립하도록 형성된 텅스텐(W)막(주 도체막)(33b)으로 이루어진다. 콘택트 홀(32) 및 플러그(33)는 n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c) 상이나 게이트 전극(16a, 16b, 16c) 상에 형성되어 있다.
플러그(33)가 매립된 절연막(31) 상에는, 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(34)이 형성되어 있고, 절연막(34)에 형성된 배선 홈(개구부) 내에 제1층 배선으로서의 배선(제1 배선층)(37)이 형성되어 있다. 배선(37)은, 배선 홈의 저부 및 측벽 상에 형성된 티탄막, 질화 티탄막 혹은 그들 적층막 등으로 이루어지는 도전성 배리어막(36a)과, 도전성 배리어막(36a) 상에 배선 홈 내를 매립하도록 형성된 텅스텐막 등으로 이루어지는 주 도체막(36b)에 의해 형성되어 있다. 배선(37)은 플러그(33)를 통해서, n+형 반도체 영역(19a, 19b), p+형 반도체 영역(19c) 또는 게이트 전극(16a, 16b, 16c) 등과 전기적으로 접속되어 있다. 상 변화 메모리 영역(10A)에서, MISFET QM1, QM2의 소스용의 반도체 영역(22)(n+형 반도체 영역(19a))에 플러그(33)를 통해서 접속된 배선(37)에 의해, 소스 배선(37b)이 형성되어 있다.
배선(37)이 매립된 절연막(34) 상에는, 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(층간 절연막)(41)이 형성되어 있다. 상 변화 메모리 영역(10A)에서, 절연막(41)에 쓰루홀(개구부, 접속 구멍)(42)이 형성되어 있고, 쓰루홀(42) 내에는 플러그(콘택트 전극, 하부 전극)(43)가 형성되어 있다. 플러그(43)는, 쓰루홀(42)의 저부 및 측벽 상에 형성된 티탄막, 질화 티탄막 혹은 그들의 적층막 등으로 이루어지는 도전성 배리어막(43a)과, 도전성 배리어막(43a) 상에 쓰루홀(42) 내를 매립하도록 형성된 텅스텐(W)막(주 도체막)(43b)으로 이루어진다. 따라서, 플러그(43)는 층간 절연막인 절연막(41)의 개구부(쓰루홀(42)) 내에 형성된(매립된) 도전체부이다. 쓰루홀(42) 및 플러그(43)는, 배선(37) 중, 상 변화 메모리 영역(10A)의 MISFET QM1, QM2의 드레인용의 반도체 영역(20, 21)(n+형 반도체 영역(19a))에 플러그(33)를 통해서 접속된 배선(37a) 상에 형성되고, 이 배선(37a)과 전기적으로 접속되어 있다.
상 변화 메모리 영역(10A)에서, 플러그(43)가 매립된 절연막(41) 상에, 얇은 절연막(51)과, 절연막(51) 상의 기록층(기억층, 기록 재료막, 상 변화막, 상 변화 기록 재료막)(52)과, 기록층(52) 상의 상부 전극막(상부 전극, 금속막)(53)으로 이루어지는 저항 소자(54)가 형성되어 있다. 즉, 저항 소자(54)는 절연막(51), 기록층(52) 및 상부 전극막(53)으로 이루어지는 적층 패턴에 의해 형성되어 있다.
절연막(51)은, 플러그(43)가 매립된 절연막(41)과 기록층(52) 사이에 개재되어 양자의 밀착성(접착성)을 향상시키고, 기록층(52)이 박리되는 것을 방지하도록 기능할 수 있다. 즉, 절연막(51)은 박리 방지막 또는 상 변화 재료 박리 방지막으로서 기능할 수 있다. 또한, 절연막(51)은 기록층(52)의 열이 플러그(43)측으로 빠지는(전도하는) 것을 방지하도록 기능할 수 있고, 그에 의해 상 변화 메모리의 열 효율이 향상되어, 상 변화 메모리의 저전류 재기입이 가능하게 된다. 또한, 절연막(51)은 기록층(52)을 가열하는 발열용의 저항층으로서 기능할 수도 있다. 절연막(51)은 금속 산화물(천이 금속의 산화물)인 것이 바람직하고, 산화 탄탈(예를 들면 Ta2O5 또는 Ta2O5에 가까운 조성의 재료)로 구성되어 있으면, 보다 바람직하며, 이에 의해 절연막(51)의 상기 기능을 적확하게 발휘시킬 수 있다. 또한, 절연막(51)의 막 두께는, 예를 들면 0.5∼5㎚ 정도로 할 수 있다.
기록층(52)은 상 변화 재료(상 변화 물질)로 이루어지는 상 변화막이며, 결정 상태와 아몰퍼스(비정질) 상태의 2 상태간의 천이(상 변화)가 가능한 재료막(반도체막)이다. 기록층(52)은 결정 상태와 아몰퍼스 상태(비정질 상태, 비결정 상태)의 2 상태간의 천이(상 변화)가 가능하며, 이 기록층(52)이 기억 소자로서 기능할 수 있다. 즉, 기록층(52)은 상 변화 메모리의 정보의 기록층이다.
기록층(52)은, 예를 들면 칼코겐 원소(S, Se, Te)를 함유하는 재료(반도체), 즉 칼코게나이드(칼코게나이드 반도체, 칼코게나이드 재료)에 의해 형성되어 있고, 본 실시 형태에서는 적어도 게르마늄(Ge)과 안티몬(Sb)과 텔루륨(Te)을 함유하는 Ge-Sb-Te계의 칼코게나이드 재료를 기록층(52)의 재료로서 이용하고 있다. 또한, 본 실시 형태에서는 기록층(52)에 인듐(In)을 도입하고 있다. 즉, 인듐(In)을 도입한 Ge-Sb-Te계의 칼코게나이드 재료를 기록층(52)의 재료로서 이용하고 있다. 따라서, 기록층(52)은 게르마늄(Ge)과 안티몬(Sb)과 텔루륨(Te)과 인듐(In)을 구성 원소로서 함유하고 있다. 기록층(52)의 막 두께는, 예를 들면 10∼200㎚ 정도로 할 수 있다. 여기서, 칼코게나이드란, 황(S), 셀레늄(Se), 텔루륨(Te) 중의 적어도 1 원소를 함유하는 재료를 말한다.
도 5는, 기록층(52)의 상태(상 상태)와 기록층(52)의 저항(저항률)의 상관을 나타내는 설명도(표)이다. 도 5에도 도시된 바와 같이, 기록층(52)은 아몰퍼스 상태와 결정 상태에서 저항률이 상이하며, 아몰퍼스 상태에서는 고저항(고저항률)으로 되고, 결정 상태에서는 저저항(저저항률)으로 된다. 예를 들면, 아몰퍼스 상태에서의 기록층(52)의 저항률은 결정 상태에서의 기록층(52)의 저항률보다도, 10∼10000배 정도 커진다. 이 때문에, 기록층(52)은 결정 상태와 아몰퍼스 상태의 2 상태간의 천이(상 변화)가 가능하며, 이 2 상태간의 천이에 의해 저항값이 변화하는 저항 소자로서 기능할 수 있다. 기록층(52)은, 후술하는 바와 같이, 가열 처리(줄열에 의한 가열 처리)에 의해 결정 상태와 아몰퍼스 상태의 2 상태간을 천이(상 변화)시키는 것이 가능하다. 따라서, 기록층(52)은 가열 처리에 의해 저항값이 변화하는 상 변화 재료로 이루어지고, 가열 처리에 의해 저항값이 변화하는 저항 소자로서 기능할 수 있다. 또한, 후술하는 바와 같이, 기록층(52)은 상 변화 메모리의 정보의 기록층(기억층, 기억 소자)이다.
상부 전극막(53)은, 금속막과 같은 도전체막으로 이루어지고, 예를 들면 텅스텐(W)막 또는 텅스텐 합금막 등에 의해 형성할 수 있고, 그 막 두께는, 예를 들면 10∼200㎚ 정도로 할 수 있다. 상부 전극막(53)은, 후술하는 플러그(64)와 저항 소자(54)의 콘택트 저항의 저감이나, 쓰루홀(63) 형성 후에 도전성 배리어막(67a)을 형성할 때에, 기록층(52)이 승화하는 것을 방지하도록 기능할 수 있다.
또한, 본 실시 형태에서는, 텅스텐(W)을 이용하여 상부 전극막(53)을 형성하였지만, 텅스텐(W) 대신에 상부 전극막(53)의 응력이 작아지는 금속 재료를 상부 전극막(53)용의 재료에 이용하여도 된다. 예를 들면, 결정 입경이 작은 몰리브덴(Mo), 혹은 Mo-W(몰리브덴-텅스텐) 합금, 혹은 Ti-W(티탄-텅스텐) 합금 등을 상부 전극막(53)에 이용할 수도 있다. 이들 응력이 작은 금속에는, 메모리 셀 소자(저항 소자(54))의 박리를 억제하는 효과가 있다. 그 결과, 메모리 셀 소자(저항 소자(54))의 전기적 특성의 균일성, 재기입 횟수 신뢰성 및 내고온 동작 특성을 보다 향상시킬 수 있다.
플러그(43)는, 상 변화 메모리의 하부 전극으로서 기능하고, 저항 소자(54)의 하부(절연막(51)의 하면)는 플러그(43)와 접촉하여 전기적으로 접속되어 있다. 따라서, 저항 소자(54)의 하부(절연막(51)의 하면)는 플러그(43), 배선(37a) 및 플러그(33)를 통해서, 상 변화 메모리 영역(10A)의 MISFET QM1, QM2의 드레인 영역(20, 21)(n+형 반도체 영역(19a))에 전기적으로 접속되어 있다.
도 4에 도시된 바와 같이, 절연막(41) 상에, 저항 소자(54)를 덮도록, 절연막(61)과, 절연막(61) 상의 절연막(층간 절연막)(62)이 형성되어 있다. 즉, 상부 전극막(53)의 상면 상 및 저항 소자(54)(기록층(52))의 측벽 상을 포함하는 절연막(41) 상에 절연막(61)이 형성되고, 그 절연막(61) 상에 층간 절연막으로서 절연막(62)이 형성되어 있다. 절연막(61)의 막 두께는, 절연막(62)의 막 두께(예를 들면 수백㎚)보다도 얇고, 예를 들면 5∼20㎚ 정도로 할 수 있다. 절연막(61)은, 예를 들면 질화 실리콘막으로 이루어지고, 절연막(62)은, 예를 들면 산화 실리콘막으로 이루어진다.
상세한 것은 후술하겠지만, 절연막(61)은 절연막(62)과 에칭 속도(에칭 선택비)를 서로 다르게 할 수 있는 재료막에 의해 형성되어 있고, 절연막(61)과 절연막(62)이 서로 다른 재료에 의해 형성되어 있으면, 보다 바람직하다. 또한, 절연막(61)의 막 두께는 저항 소자(54)의 상부 전극막(53)의 막 두께보다도 얇은 것이 바람직하다. 절연막(62)의 상면은 상 변화 메모리 영역(10A)과 주변 회로 영역(10B)에서 그 높이가 거의 일치하도록, 평탄하게 형성되어 있다.
상 변화 메모리 영역(10A)에서, 절연막(61, 62)에 쓰루홀(개구부, 접속 구멍)(63)이 형성되고, 쓰루홀(63)의 저부에서 저항 소자(54)의 상부 전극막(53)의 적어도 일부가 노출되어 있다. 쓰루홀(63) 내에는 플러그(콘택트 전극)(64)가 형성되어 있다. 플러그(64)는 쓰루홀(63)의 저부 및 측벽 상에 형성된 티탄막, 질화 티탄막 혹은 그들의 적층막 등으로 이루어지는 도전성 배리어막(67a)과, 도전성 배리어막(67a) 상에 쓰루홀(63) 내를 매립하도록 형성된 텅스텐(W)막(주 도체막)(67b)으로 이루어진다. 텅스텐막(67b) 대신에 알루미늄막 등을 이용할 수도 있다. 쓰루홀(63) 및 플러그(64)는 저항 소자(54)의 상부에 형성되어 있고, 플러그(64)는 저항 소자(54)의 상부 전극막(53)과 전기적으로 접속되어 있다. 따라서, 플러그(64)는 층간 절연막인 절연막(62)의 개구부(쓰루홀(63)) 내에 형성되고(매립되고), 상부 전극막(53)과 전기적으로 접속된 도전체부이다.
또한, 절연막(61)은, 후술하는 바와 같이, 쓰루홀(63)을 형성할 때의 에칭 스토퍼막으로서 기능하는 막, 즉 쓰루홀(63)을 형성하기 위해 절연막(62)을 드라이 에칭할 때의 에칭 스토퍼로서 기능하는 막이며, 쓰루홀(63)을 형성할 때에 저항 소자(54)(특히 상부 전극막(53))가 에칭되는 것을 방지하도록 기능하는 막이다.
또한, 후술하는 바와 같이, 쓰루홀(63) 형성 전의 단계에서는, 상부 전극막(53)의 상면의 전체면 상에 절연막(61)이 형성된 상태이지만, 쓰루홀(63) 형성 시에, 쓰루홀(63)의 저부에서 상부 전극막(53) 상의 절연막(61)이 제거되므로, 제조된 반도체 장치에서는 쓰루홀(63)로부터 노출된 부분 이외의 상부 전극막(53)의 상면 상에서, 절연막(62) 하에, 절연막(61)이 형성된 상태로 되어 있다.
주변 회로 영역(10B)에서, 절연막(41, 61, 62)에 쓰루홀(개구부, 접속 구멍)(65)이 형성되고, 쓰루홀(65)의 저부에서 배선(37)의 상면이 노출되어 있다. 쓰루홀(65) 내에는 플러그(콘택트 전극)(66)가 형성되어 있다. 플러그(66)는 쓰루홀(65)의 저부 및 측벽 상에 형성된 티탄막, 질화 티탄막 혹은 그들의 적층막 등으로 이루어지는 도전성 배리어막(67a)과, 도전성 배리어막(67a) 상에 쓰루홀(65) 내를 매립하도록 형성된 텅스텐막(주 도체막)(67b)으로 이루어진다. 쓰루홀(65) 및 플러그(66)는 배선(37)과 전기적으로 접속되어 있다.
플러그(64, 66)가 매립된 절연막(62) 상에는, 제2층 배선으로서의 배선(제2 배선층)(72)이 형성되어 있다. 배선(72)은, 예를 들면 티탄막, 질화 티탄막 혹은 그들의 적층막 등으로 이루어지는 도전성 배리어막(71a)과, 도전성 배리어막(71a) 상의 알루미늄(Al)막 또는 알루미늄 합금막(주 도체막)(71b)으로 이루어진다. 알루미늄 합금막(71b) 상에 도전성 배리어막(71a)과 마찬가지의 도전성 배리어막을 더 형성하여 배선(72)을 구성할 수도 있다.
상 변화 메모리 영역(10A)에서, 배선(72) 중의 배선(비트선)(72a)은 플러그(64)를 통해서 저항 소자(54)의 상부 전극막(53)에 전기적으로 접속되어 있다. 따라서, 상 변화 메모리 영역(10A)의 비트선을 구성하는 배선(72a)은 플러그(64), 저항 소자(54), 플러그(43), 배선(37a) 및 플러그(33)를 통해서, 상 변화 메모리 영역(10A)의 MISFET QM1, QM2의 드레인 영역(20, 21)(n+형 반도체 영역(19a))에 전기적으로 접속되어 있다.
주변 회로 영역(10B)에서, 배선(72)은 플러그(66)를 통해서 배선(37)과 전기적으로 접속되고, 또한 플러그(33)를 통해서 MISFET QN의 n+형 반도체 영역(19b)이나 MISFET QP의 p+형 반도체 영역(19c)과 전기적으로 접속되어 있다.
절연막(62) 상에, 배선(72)을 덮도록, 층간 절연막으로서의 절연막(도시 생략)이 형성되고, 또한 상층의 배선층(제3층 배선 이후의 배선) 등이 형성되지만, 여기서는 도시 및 그 설명은 생략한다.
이와 같이, 반도체 기판(11)에, 상 변화 메모리 영역(10A)의 상 변화 메모리(상 변화형의 불휘발성 메모리)와 주변 회로 영역(10B)의 MISFET를 포함하는 반도체 집적 회로가 형성되고, 본 실시 형태의 반도체 장치가 구성되어 있다.
상기한 바와 같이, 기록층(52)(또는 기록층(52)을 포함하는 저항 소자(54))과, 기록층(52)(저항 소자(54))에 접속된 메모리 셀 트랜지스터(메모리 셀 선택용 트랜지스터)로서의 MISFET QM1, QM2에 의해, 상 변화 메모리의 메모리 셀이 구성되어 있다. MISFET QM1, QM2의 게이트 전극(16a)은 워드선(상기 워드선 WL1∼WL4에 대응)에 전기적으로 접속되어 있다. 저항 소자(54)의 상면측(상부 전극막(53))은, 플러그(64)를 통해서 상기 배선(72a)으로 이루어지는 비트선(상기 비트선 BL1∼BL4에 대응)에 전기적으로 접속되어 있다. 저항 소자(54)의 하면측(기록층(52)의 하면측, 즉 절연막(51))은 플러그(43), 배선(37a) 및 플러그(33)를 통해서, MISFET QM1, QM2의 드레인용의 반도체 영역(20, 21)에 전기적으로 접속되어 있다. MISFET QM1, QM2의 소스용의 반도체 영역(22)은 플러그(33)를 통해서, 소스 배선(37b)(소스선)에 전기적으로 접속되어 있다.
또한, 본 실시 형태에서는, 상 변화 메모리의 메모리 셀 트랜지스터(메모리 셀 선택용 트랜지스터)로서 n채널형의 MISFET QM1, QM2를 이용한 경우에 대해서 나타내고 있지만, 다른 형태로서, n채널형의 MISFET QM1, QM2 대신에, 다른 전계 효과형 트랜지스터, 예를 들면 p채널형의 MISFET 등을 이용할 수도 있다. 단, 상 변화 메모리의 메모리 셀 트랜지스터로서는 고집적화의 관점으로부터 MISFET를 이용하는 것이 바람직하고, p채널형의 MISFET에 비해, 온 상태에서의 채널 저항이 작은 n채널형의 MISFET QM1, QM2가 보다 바람직하다.
또한, 본 실시 형태에서는 저항 소자(54)를, 플러그(43), 배선(37(37a)) 및 플러그(33)를 통해서 메모리 영역(10A)의 MISFET QM1, QM2의 드레인(반도체 영역(10, 11))에 전기적으로 접속하고 있지만, 다른 형태로서, 저항 소자(54)를, 플러그(43), 배선(37(37a)) 및 플러그(33)를 통해서 메모리 영역(10A)의 MISFET QM1, QM2의 소스에 전기적으로 접속할 수도 있다. 즉, 저항 소자(54)를, 플러그(43), 배선(37(37a)) 및 플러그(33)를 통해서 메모리 영역(10A)의 MISFET QM1, QM2의 소스 또는 드레인 중 한쪽에 전기적으로 접속하면 된다. 단, 메모리 영역(10A)의 MISFET QM1, QM2의 소스보다도 드레인을 플러그(33), 배선(37(37a)) 및 플러그(43)를 통해서 저항 소자(54)에 전기적으로 접속한 쪽이, 불휘발성 메모리로서의 기능을 고려하면, 보다 바람직하다.
다음으로, 상 변화 메모리(상 변화 메모리 영역(2, 10A)에 형성된 상 변화 메모리)의 동작에 대해서 설명한다.
도 6 및 도 7은, 상 변화 메모리의 동작을 설명하기 위한 그래프이다. 도 6의 그래프의 종축은, 상 변화 메모리에 인가하는 리셋 펄스, 세트 펄스 및 리드 펄스의 전압(임의 단위 : arbitrary unit)에 대응하고, 횡축은 시간(임의 단위 : arbitrary unit)에 대응한다. 도 7의 그래프의 종축은, 상 변화 메모리에 리셋 펄스, 세트 펄스 또는 리드 펄스를 인가하였을 때의 기록층(52)의 온도(임의 단위 : arbitrary unit)에 대응하고, 횡축은 시간(임의 단위 : arbitrary unit)에 대응한다.
기억 소자(상 변화 메모리의 메모리 셀)에 기억 정보 '0'을 기입하는 경우, 즉 상 변화 메모리의 리셋 동작(기록층(52)의 아몰퍼스화) 시에는, 도 6에 도시되는 바와 같은 리셋 펄스를 비트선(배선(72a)) 및 플러그(64)를 통해서 저항 소자(54)(기록층(52))에 인가한다. MISFET QM1, QM2의 소스(반도체 영역(22))에는, 소스 배선(37b) 및 플러그(33)를 통해서 고정 전위(예를 들면 0V)를 공급하고, 선택된 MISFET의 게이트 전극(16a)에는 워드선을 통해서 소정의 전압을 인가한다. 이 리셋 펄스는 기록층(52)을, 그 융점(아몰퍼스화 온도) Ta 이상으로 가열하고 나서 급냉하는 전압 펄스이며, 비교적 높은 전압(예를 들면 3V 정도)을 비교적 짧은 시간 인가한다. 리셋 펄스 인가 시에는, 비교적 큰 전류가 흐르고, 도 7에 도시된 바와 같이, 기록층(52)의 온도가 기록층(52)의 융점(아몰퍼스화 온도) Ta 이상으로 상승하여 기록층(52)이 용융 또는 아몰퍼스화하고, 리셋 펄스의 인가가 종료되면, 기록층(52)은 급냉하고, 기록층(52)은 아몰퍼스 상태로 된다. 리셋 펄스의 인가 시간을 짧게 하여, 공급하는 전체 에너지를 작게 하고, 냉각 시간 t1을 짧게, 예를 들면 약 1㎱로 설정함으로써, 기록층(52)은 고저항의 아몰퍼스 상태로 된다.
반대로, 기억 정보 '1'을 기입하는 경우, 즉 상 변화 메모리의 세트 동작(기록층(52)의 결정화) 시에는, 도 6에 도시되는 바와 같은 세트 펄스를, 비트선(배선(72a)) 및 플러그(64)를 통해서 저항 소자(54)(기록층(52))에 인가한다. MISFET QM1, QM2의 소스(반도체 영역(22))에는 소스 배선(37b) 및 플러그(33)를 통해서 고정 전위(예를 들면, 0V)를 공급하고, 선택된 MISFET의 게이트 전극(16a)에는 워드선을 통해서 소정의 전압을 인가한다. 이 세트 펄스는, 기록층(52)을 융점보다도 낮고, 글래스 전이점과 동등하거나 그것보다도 높은 결정화 온도 Tc보다 높은 온도 영역으로 유지한 전압 펄스이며, 리셋 펄스보다도 낮은 전압(예를 들면 1V 정도)을 리셋 펄스보다도 긴 시간(결정화 시간 이상) 인가한다. 세트 퍼스 인가 시는, 리셋 시보다도 낮은 전류가 비교적 장시간 흐르고, 도 7에 도시된 바와 같이, 기록층(52)의 온도가 기록층(52)의 결정화 온도 Tc 이상이고 또한 융점(아몰퍼스화 온도) Ta 미만의 온도로 상승하여 기록층(52)이 결정화하고, 세트 펄스의 인가가 종료되면, 기록층(52)은 냉각하여, 결정 상태(다결정 상태)로 된다. 결정화에 요하는 시간 t2는 기록층(52)을 구성하는 칼코게나이드 재료의 조성에 따라 상이하지만, 예를 들면 약 50㎱이다. 도 7에 도시한 기록층(52)(저항 소자(54))의 온도는, 기록층(52) 자신이 발하는 줄열이나 주위에의 열 확산 등에 의존한다.
상 변화 메모리의 리드 동작 시에는, 도 6에 도시된 바와 같은 리드 펄스를, 비트선(배선(72a)) 및 플러그(64)를 통해서 저항 소자(54)(기록층(52))에 인가한다. MISFET QM1, QM2의 소스(반도체 영역(22))에는, 소스 배선(37b) 및 플러그(33)를 통해서 고정 전위(예를 들면 0V)를 공급하고, 선택된 MISFET의 게이트 전극(16a)에는 워드선을 통해서 소정의 전압을 인가한다. 리드 펄스는, 세트 펄스보다도 더욱 낮은 전압(예를 들면 0.3V 정도)을 세트 펄스보다도 짧은 시간 인가한다. 리드 펄스의 전압은 비교적 낮고, 리드 펄스를 인가하여도, 도 7에 도시된 바와 같이 기록층(52)의 온도가 기록층(52)의 결정화 온도 Tc 이상으로 상승하는 일은 없으므로, 기록층(52)의 상 상태는 변화하지 않는다. 기록층(52)이 결정 상태일 때에는, 기록층(52)(저항 소자(54))은 상대적으로 저저항이며, 기록층(52)이 아몰퍼스 상태일 때에는, 기록층(52)(저항 소자(54))은 상대적으로 고저항이다. 이 때문에, 리드 펄스를 인가하였을 때에 그 기록층(52)(저항 소자(54))이 접속된 MISFET(QM1 또는 QM2)에 흐르는 전류는, 기록층(52)이 결정 상태인 경우는 상대적으로 크고, 기록층(52)이 아몰퍼스 상태인 경우에는, 상대적으로 작아진다. 따라서, 흐르는 전류의 대소에 의해, 데이터(기록층(52)이 결정 상태와 아몰퍼스 상태 중 어느 쪽인지)를 판별할 수 있다.
이와 같이, 리셋 동작 및 세트 동작에 의해 기록층(52)이 아몰퍼스 상태인지 혹은 결정 상태인지를 이행시킴으로써, 상 변화 메모리에 데이터를 기록(기억, 저장, 기입)할 수 있고, 기록층(52)이 아몰퍼스 상태인지 혹은 결정 상태인지를 상 변화 메모리의 기억 정보로 하여, 상 변화 메모리에 기록한 데이터(기억 정보)를 리드 동작에 의해 판독할 수 있다. 따라서, 상기 기록층(52)은 상 변화 메모리의 정보의 기록층이다.
도 8은, 칼코게나이드 재료를 이용한 기억 소자(기록층(52))의 동작 원리를 모식적으로 도시하는 설명도(그래프)이며, 기억 소자의 I-V 특성이 도시되어 있다. 도 8의 그래프의 횡축은 기억 소자(기록층(52))에의 인가 전압에 대응하고, 종축은 기억 소자(기록층(52))를 흐르는 전류에 대응한다. 도 8에서는, Iw1로부터 Iw0의 범위 내의 세트 전류를 인가하는 경우에 기억 정보 '1'이 기입되고, Iw0 이상의 리셋 전류를 인가하는 경우에 기억 정보 '0'이 기입되는 것을 나타내고 있다. 도 8의 I-V 특성에 도시된 바와 같이, 기입 정보에 따른 값의 전류 펄스를 기억 소자(기록층(52))에 인가함으로써, 기억 소자의 결정 상태가 제어된다. 단, 어느 쪽의 상태를 '0', 어느 쪽의 상태를 '1'로 하여도 된다. 이하에서는, 도 8에 따라, 4가지의 기입 동작을 보다 상세하게 설명한다.
도 8로부터도 알 수 있는 바와 같이, 첫째로, 초기 상태 1의 기억 소자(기록층(52))에 '1' 기입을 행하는 경우, 세트 전류(세트 펄스)가 인가되면, 세트(결정) 상태의 저저항 곡선을 찾아가 초기 상태와 세트 영역 사이를 왕복하므로, 상태가 유지된다. 둘째로, 초기 상태 '1'의 기억 소자(기록층(52))에 '0' 기입을 행하는 경우, 리셋 전류(리셋 펄스)가 인가되면, 세트 상태의 저저항 곡선을 찾아가 리셋 전류에 도달한다. 다음으로, 줄열에 의해 부분적으로 융해가 시작되므로, 도전율이 서서히 내려간다. 또한, 융해가 진행되면 고저항 상태로 된다. 액상의 기억 소자를 급냉하면, 아몰퍼스 상태로 상 변화하므로, 액상 시의 저항보다도 약간 낮은 리셋(비정질) 상태의 고저항 곡선을 찾아가 초기 상태로 되돌아간다. 도 8에서 점선으로 나타낸 부분은, 리셋 펄스는 이미 끊겨져 있지만, 그대로 전압을 계속해서 가하면 저항값의 변화에 의해 전류는 이와 같이 변화할 것이라고 하는 가상적인 선이다. 셋째로, 초기 상태 '0'의 기억 소자(기록층(52))에 '1' 기입을 행하는 경우, 세트 전류(세트 펄스)를 인가하면, 기억 소자의 단자 전압이 임계 전압 Vth를 초과하였을 때에, 저저항 상태로 스위치한다. 스위칭 후에는, 줄열에 의해 결정화가 진행된다. 전류값이 세트 전류에 도달하면, 결정화 영역이 넓어져서 상 변화함으로써, 저항값이 더 내려가므로, 저저항 곡선을 찾아가 초기 상태로 되돌아간다. 도중부터 전압-전류 곡선의 경사가 완만해지는 것은, 저저항 상태로 스위칭하고 있었던 영역이 스위치 OFF로 되고, 결정화에 의한 저항 저하만이 잔류되기 때문이다. 넷째로, 초기 상태 '0'의 기억 소자(기록층(52))에 '0' 기입을 행하는 경우, 전술한 스위칭 후에 거의 결정화하는 시간은 없으며, 스위칭한 것에 의한 저저항 곡선을 찾아가 리셋 영역에 도달하여, 융해, 급냉, 고화하여 초기 상태로 되돌아간다.
다음으로, 도 9 및 상기 도 2를 참조하여, 도 2에 도시한 어레이 구성을 이용한 메모리 셀의 판독 동작에 대해서 설명한다. 여기서, 도 9는 메모리 셀 MC11을 선택하는 경우의 동작 파형(전압 인가 파형)의 일례를 나타내고 있다.
우선, 대기 상태에서, 프리차지 인에이블 신호 PC가 전원 전압 Vdd(예를 들면 1.5V)로 유지되어 있으므로, n형 채널형 MIS 트랜지스터(MISFET) QC1 내지 QC4에 의해 비트선 BL1이 프리차지 전압 VDL로 유지된다. 여기서 프리차지 전압 VDL은, Vdd보다도 트랜지스터의 임계 전압만큼 강하한 값으로, 예를 들면 1.0V이다. 또한, 공통 비트선 I/O도, 프리차지 전압 VDL에 프리차지되어 있다.
판독 동작이 시작되면, 전원 전압 Vdd로 되어 있는 프리차지 인에이블 신호 PC가 접지 전위 GND에 구동되고, 접지 전위 GND(VSS에 대응)로 되어 있는 비트 선택선 YS1이 승압 전위 VDH(예를 들면 1.5V 이상)에 구동됨으로써, 트랜지스터(MISFET) QD1이 도통한다. 이 때, 비트선 BL1은 프리차지 전압 VDL로 유지되지만, 소스선 CSL은 소스 전압 VSL(예를 들면 0V)에 구동된다. 이 소스 전압 VSL과 프리차지 전압 VDL은, 프리차지 전압 VDL이 소스 전압 VSL보다도 높고, 그 차는 저항 R의 단자 전압이 도 8에 도시한 바와 같은 판독 전압 영역의 범위 내에 들어가는 관계로 설정되어 있다.
다음으로, 접지 전위 GND로 되어 있는 워드선 WL1이 승압 전위 VDH에 구동되면, 워드선 WL1 상의 모든 메모리 셀에서의 트랜지스터(MISFET) QMp(p=1, 2, …, m)가 도통한다. 이 때, 기억 소자 R에 전위차가 생긴 메모리 셀 MC11 내에 전류 경로가 발생하고, 비트선 BL1이, 기억 소자 R의 저항값에 따른 속도로 소스 전압 VSL을 향하여 방전된다. 도 9에서는, 기억 정보 '1'을 유지하고 있는 경우의 쪽이, 기억 정보 '0'의 경우보다도 저항값이 작은 것으로 되어 있으므로, 방전이 빠르다. 따라서, 기억 정보에 따른 신호 전압이 발생된다. 비선택 메모리 셀 MC12∼MC1m에서는 기억 소자 R의 전위차가 0이므로, 비선택 비트선 BL2 내지 BL4는 프리차지 전압 VDL로 유지된다. 즉, 워드선 WL1과 비트선 BL1에 의해 선택된 메모리 셀 MC11만이, 비트선 BL1을 통해서 판독 전류를 흘린다.
또한, 대기 상태에서, 메모리 어레이의 비트선이나 소스선을 플로우팅으로 하면, 판독 동작 개시 시에 비트선과 공통 비트선을 접속하였을 때에, 전압이 일정하지 않은 비트선의 용량이 공통 비트선으로부터 충전되게 된다. 이 때문에, 도 9에서는 워드선 WL1에 따라서 비트 선택선 YS1도 하강하고, 또한 접지 전위 GND로 되어 있는 프라차지 인에이블 신호 PC를 전원 전압 Vdd에 구동함으로써, 비트선 및 소스선을 프리차지 전위 VDL에 구동하여 대기 상태로 하고 있다. 또한, 승압 전위 VDH는 전원 전압 Vdd와 n채널형 MIS 트랜지스터의 임계 전압 VTN을 이용하여, VDH>Vdd+VTN의 관계를 충족시키도록 설정되어 있다. 예를 들면 상 변화 메모리의 기입 동작에서는, 후술하는 바와 같이, 판독 동작보다도 큰 전류를 흘릴 필요가 있다. 이 때문에, 본 실시 형태에서는 워드선과 비트 선택선을 승압 전위 VDH에 구동하여 n채널형 MIS 트랜지스터의 저항을 내림으로써, 정확한 기입 동작을 행할 수 있다. 또한, 프리차지 전압 VDL을 소스 전압 VSL보다 높게 설정함으로써, 선택 소스선을 선택 메모리 셀 중의 트랜지스터(MISFET) QMm의 소스로 하고, 기억 소자 R의 저항에 상관없이, 트랜지스터의 게이트-소스간 전압을 확보할 수 있다. 또한, 반대의 전위 관계이어도, 그 차가, 도 8에 도시한 바와 같은 판독 전압 영역의 범위 내에 수습되도록 설정되어 있으면, 마찬가지의 선택 동작이 가능하다.
또한, 도 9는 소스선 CSL을 구동하고 나서 워드선 WL1을 구동하는 예이지만, 설계의 정도에 따라서는, 워드선 WL1을 구동하고 나서 소스선 CSL을 구동하여도 된다. 이 경우에는, 처음에는 워드선 WL1이 구동되어 선택 트랜지스터 QM1이 도통하기 때문에, 기억 소자 R의 단자 전압은 0V로 확보된다. 그 후, 소스선 CSL을 구동하면, 기억 소자 R의 단자 전압은 0V로부터 커지지만, 그 값은 소스선 CSL의 구동 속도에 의해 제어 가능하여, 전술한 판독 영역의 범위에 넣을 수 있다.
이상, 메모리 셀 MC11을 선택하는 예를 나타냈지만, 동일한 비트선 상의 메모리 셀은, 그들의 워드선 전압이 접지 전위 GND에 고정되어 있으므로 선택되는 일은 없다. 또한, 다른 비트선과 소스선은 동일한 전위 VDL이므로, 남은 메모리 셀도 비선택 셀의 상태로 유지된다.
이상의 설명에서는, 대기 상태의 워드선을 접지 전위 GND로 하고, 선택 상태의 소스선을 소스 전압 VSL로 하고 있다. 이들의 전압 관계는, 비선택 메모리 셀을 통해서 흐르는 전류가 동작에 영향을 미치지 않도록 설정한다. 즉, 소스선이 선택되고, 워드선이 비선택의 메모리 셀, 예를 들면 메모리 셀 MC11을 선택할 때의 비선택 메모리 셀 MC21∼MCn1의 트랜지스터(MISFET) QM이 충분히 오프로 되도록 설정하면 된다. 여기서 도시한 바와 같이, 대기 상태의 워드선 전압을 접지 전위 GND로 하고, 소스 전압 VSL을 플러스의 전압으로 함으로써, 트랜지스터 QM의 임계값 전압을 낮게 할 수 있다. 경우에 따라서는, 선택된 소스선을 접지 전위 0V로 하고, 대기 상태의 워드선을 마이너스의 전압으로 하는 것도 가능하다. 그 경우에도, 트랜지스터 QM의 임계값 전압을 낮게 할 수 있다. 대기 시의 워드선용에 부전압을 발생시킬 필요가 있지만, 선택 시의 소스선의 전압이, 외부로부터 인가되는 접지 전위 GND이기 때문에 안정시키기 쉽다. 트랜지스터 QM의 임계값 전압을 충분히 높게 하면, 선택 시의 소스선과 대기 상태의 워드선을 접지 전위 0V로 하여도 된다. 그 경우, 외부로부터 인가되는 접지 전위 GND인 데다가, 대기 상태의 워드선의 용량이 안정화 용량으로서 기능하기 때문에, 선택 시의 소스선의 전압을 더욱 안정된 것으로 할 수 있다.
또한, 도 10에 따라서, 상기 도 2에 도시한 어레이 구성을 이용한 메모리 셀의 기입 동작에 대해 설명한다. 단, 도 10은 메모리 셀 MC11을 선택하는 경우의 동작 파형이다. 우선, 메모리 셀 MC11의 선택 동작은 판독 동작과 동일하게 행해진다. 메모리 셀 MC11이 선택되면, 기입 전류가 발생된다. '0' 기입의 경우, 도 8에 도시한 범위의 값으로 설정된 리셋 전류가 메모리 셀 MC11에 인가된다. 리셋 전류의 펄스 폭은 짧고, 구동 후에는 즉시 대기 상태로 되돌아가, 전류값이 0으로 된다. 이와 같은 리셋 전류에 의해, 도 6 및 도 7에 도시한 바와 같은 리셋 펄스와 동일한 줄열이 발생된다. 반대로, '1' 기입의 경우, 도 8에 도시한 범위의 값으로 설정된 세트 전류가 인가된다. 이 펄스 폭은 약 50㎱이다. 이와 같은 세트 전류에 의해, 도 6 및 도 7에 도시한 바와 같은 세트 펄스와 동일한 줄열이 발생된다. 이와 같이, 기입 펄스의 인가 시간과 전류값은 기입 회로에 의해 제어되므로, 어느 기억 정보를 기입하는 경우라도, 메모리 셀은 세트 전류의 펄스 폭만 선택 상태에 있다.
다음으로, 본 실시 형태의 반도체 장치의 기억 소자(메모리 소자)인 상기 저항 소자(54)에 대해서, 보다 상세하게 설명한다.
도 11은, 도 4의 본 실시 형태의 반도체 장치의 저항 소자(54)(기억 소자)의 근방을 도시하는 주요부 단면도이다. 도 12는, 제1 비교예의 반도체 장치의 저항 소자(154)(본 실시 형태의 저항 소자(54)에 대응하는 것)의 근방을 도시하는 주요부 단면도이며, 도 13은, 제2 비교예의 반도체 장치의 저항 소자(254)(본 실시 형태의 저항 소자(54)에 대응하는 것)의 근방을 도시하는 주요부 단면도이며, 각각 도 11에 대응하는 영역이 도시되어 있다.
본 실시 형태에서는, 도 4 및 도 11에 도시된 바와 같이, 저항 소자(54)는 플러그(43)에 가까운 측부터 순서대로, 절연막(51), 기록층(52) 및 상부 전극막(53)으로 이루어지는 적층 구조를 갖고 있다.
도 12에 도시되는 제1 비교예에서는, 플러그(143)가 매립된 절연막(41) 상에, 기록층(152)과, 기록층(152) 상의 상부 전극막(153)에 의해, 상 변화 메모리의 기억 소자인 저항 소자(154)가 형성되어 있다. 즉, 제1 비교예에서는, 저항 소자(154)는 기록층(152) 및 상부 전극막(153)으로 이루어지는 적층 패턴에 의해 형성되어 있고, 기록층(152)의 하면이 플러그(143) 직접적으로 접촉하여 전기적으로 접속되어 있다.
제1 비교예에서는, 기록층(152)은 상 변화 재료로 이루어지는 상 변화막이며, 게르마늄(Ge)과 안티몬(Sb)과 텔루륨(Te)으로 이루어지는 Ge-Sb-Te계의 칼코게나이드 재료에 의해 구성되어 있다. 상부 전극막(153)은 텅스텐(W)막 또는 텅스텐 합금막 등, 상부 전극막(53)과 마찬가지의 재료에 의해 구성되어 있다. 플러그(143)는 텅스텐(W)막 또는 텅스텐 합금막 등, 상기 플러그(43)와 마찬가지의 재료에 의해 구성되어 있다. 재기입 동작은, 줄열이 발생하기 쉬운 플러그(143) 근방 영역, 즉 플러그(143)와 기록층(152)의 계면에서 일어난다. 기록층(152)에서의 리셋 상태의 비정질 영역(기록층(152) 중 리셋 시에 비정질로 되는 영역)(175)의 형상은, 예를 들면 도 12에 모식적으로 도시된 바와 같이, 반구 형상과 같이 된다.
제1 비교예의 문제점은, 프로그래밍 전류 및 전압이 큰 것과, 기록층(152)의 박리가 발생하기 쉬운 것이다. 프로그래밍 전류가 커지는 이유는, 프로그래밍 동작에서 발생한 줄열이, 플러그(143)에 전도되기 때문이다. 또한, 상 변화 메모리의 기록층 재료(여기서는 기록층(152)의 재료)로서 이용되는 Ge-Sb-Te 칼코게나이드는, 예를 들면 산화 실리콘막과 같은 반도체 장치(LSI)에 이용되는 층간 절연막(여기서는 절연막(41))과의 접착성이 나빠, 칼코게나이드층(여기서는 기록층(152)) 상에 성막되는 금속막(여기서는 상부 전극막(153))에 기인하는 응력에 의해 박리되기 쉬워진다.
따라서, 도 13에 도시되는 제2 비교예에서는, 플러그(243)가 매립된 절연막(41) 상에, 절연막(251)과, 절연막(251) 상의 기록층(252)과, 기록층(252) 상의 상부 전극막(253)에 의해, 상 변화 메모리의 기억 소자인 저항 소자(254)가 형성되어 있다. 즉, 제2 비교예에서는, 저항 소자(254)는 절연막(251), 기록층(252) 및 상부 전극막(253)으로 이루어지는 적층 패턴에 의해 형성되어 있고, 기록층(252)과 플러그(243) 사이에 절연막(251)이 개재되어 있다.
제2 비교예에서는, 기록층(252)은, 상기 기록층(152)과 마찬가지로 상 변화 재료로 이루어지는 상 변화막이며, 게르마늄(Ge)과 안티몬(Sb)과 텔루륨(Te)으로 이루어지는 Ge-Sb-Te계의 칼코게나이드 재료에 의해 구성되어 있다. 상부 전극막(253)은 텅스텐(W)막 또는 텅스텐 합금막 등, 상부 전극막(53, 153)과 마찬가지의 재료에 의해 구성되어 있다. 절연막(251)은, 상기 절연막(51)과 마찬가지로, 산화 탄탈 등에 의해 구성되어 있다. 플러그(243)는 텅스텐(W)막 또는 텅스텐 합금막 등, 상기 플러그(43)와 마찬가지의 재료에 의해 구성되어 있다.
산화 탄탈(절연막(251))은 열 전도율이 플러그(243)보다도 작아, 프로그래밍 전류를 저감시키는 효과를 갖는다. 또한, 산화 탄탈(절연막(251))은 Ge-Sb-Te 칼코게나이드와의 접착성이 좋아, 칼코게나이드층(기록층(252))의 박리 방지 효과를 갖는다. 이 때문에, 제2 비교예와 같이, 기록층(252)과 하부 전극으로서의 플러그(243) 사이(계면)에 얇은 절연막(251)을 (계면층으로서) 개재시키는 것이 바람직하다. 박리 방지를 위해, 예를 들면 막 두께 2㎚ 정도의 절연막(251)을 이용하면 바람직하다. 또한, 기록층(252)에서의 리셋 상태의 비정질 영역(기록층(252) 중 리셋 시에 비정질로 되는 영역)(275)의 형상은, 예를 들면 도 13에 모식적으로 도시된 바와 같이, 반구 형상과 같이 된다.
그러나, 산화 탄탈 계면층(절연막(251))은, 상 변화 메모리의 프로그래밍 특성에 영향을 미친다. 즉, 제2 비교예와 같이, 기록층(252)과 하부 전극으로서의 플러그(243) 사이(계면)에 절연막(251)을 개재시킨 경우, 상 변화 메모리의 프로그래밍 특성에 영향이 생긴다.
구체적인 영향의 일례는, 칼코게나이드 재료인 Ge2Sb2Te5(기록층(252))와 절연막 계면층(산화 탄탈 계면층, 절연막(251))의 일함수차의 감소에 기인한 프로그래밍 특성의 변화이다. 칼코게나이드 재료(기록층(252))와 그에 접촉하는 재료의 일함수차가 감소하는 경우, 접합 계면(칼코게나이드의 기록층(252)과 그것에 접촉하는 재료의 접합 계면)에서의 칼코게나이드의 밴드 만곡이 감소하고, 상 변화를 여기하기 위해 필요한 밴드 만곡을 위해 필요한 프로그래밍 전압이 증대한다.
상 변화 메모리의 기록층(252)에 이용되는 칼코게나이드 재료는, 예를 들면 Ge2Sb2Te5와 같은 Ge-Sb-Te계의 칼코게나이드이다. Ge-Sb-Te 결정("Ge-Sb-Te계 칼코게나이드"를 간단히 "Ge-Sb-Te" 또는 "GST"라고도 칭함)은 p형 반도체이며, 그 일함수는 가전자대와 밴드 갭 사이에 위치한다.
한편, Ge-Sb-Te(기록층(252))와 접촉하는 재료(절연막(251))에는, 열 전도율이 작은 절연막(산화 탄탈 등)이 이용되지만, 도 14의 밴드 구조도에 모식적으로 도시된 바와 같이, 그 일함수가 Ge-Sb-Te와 거의 동일한 경우(즉 절연막(251)과 기록층(252)의 일함수가 거의 동일한 경우)에는, Ge-Sb-Te(기록층(252))와 그 접촉 재료(절연막(251))의 접합에 의한 Ge-Sb-Te(기록층(252))의 밴드 만곡은 일어나지 않는다. 이 때문에, Ge-Sb-Te의 밴드 만곡에 기인한 임팩트 이온화에 기인한 상 변화(기록층(252)의 상 변화)가 일어나기 어려워진다.
절연막 계면층(절연막(251))과 칼코게나이드 재료(기록층(252))의 접합에 기인한 프로그래밍 특성의 열화는, 상 변화 메모리의 과제 중 하나이다. 칼코게나이드(기록층(252))의 밴드 만곡의 저감에 의해, 상 변화 메모리의 스위칭 전압의 증대, 신뢰성 열화 및 수율 열화가 일어날 가능성이 있다. 이 때문에, 제2 비교예와 같이, 기록층(252)과 하부 전극으로서의 플러그(243) 사이(계면)에 절연막(251)을 개재시킨 경우, 절연막(251)에 의한 칼코게나이드층(기록층(252))의 박리 방지 효과와, 절연막(251)에 의한 방열 전도에 의한 프로그래밍 전류의 저감 효과를 얻을 수 있지만, 상기한 바와 같이 프로그래밍 특성이 열화(프로그래밍 전압이 증대)할 가능성이 있다.
그에 대해, 본 실시 형태에서는, 도 4 및 도 11에 도시된 바와 같이, 하부 전극(금속 하부 전극)으로서의 플러그(43)가 매립된 절연막(41) 상에, 플러그(43)에 가까운 측부터 순서대로, 절연막(51), 기록층(52) 및 상부 전극막(53)이 형성(적층)되어 있다. 즉, 하부 전극(금속 하부 전극)으로서의 플러그(43) 상에, 절연막(51), 기록층(52) 및 상부 전극막(53)이 순서대로 형성되고, 그에 의해 상 변화 메모리의 기억 소자인 저항 소자(54)가 형성되어 있다. 이와 같이, 본 실시 형태의 반도체 장치는 반도체 기판(11) 상에 형성된 하부 전극으로서의 플러그(43)와, 플러그(43)(하부 전극) 상에 형성된 절연막(51)(제1 절연막)과, 절연막(51) 상에 형성된 기록층(52)과, 기록층(52) 상에 형성된 상부 전극막(53)을 갖고 있다. 이 때문에, 상 변화 메모리의 기억 소자를 구성하는 저항 소자(54)는 절연막(51), 기록층(52) 및 상부 전극막(53)으로 이루어지는 적층 패턴에 의해 형성되어 있고, 상 변화 메모리의 하부 전극으로서의 플러그(43)와 기록층(52) 사이에 절연막(51)이 개재되어 있다. 그리고, 기록층(52)은 가열 처리에 의해 저항값이 변화하는 상 변화 재료로 이루어지는 상 변화막이지만, 본 실시 형태에서는 기록층(52)을 구성하는 재료로서, 인듐(In)을 도입(첨가)한 Ge-Sb-Te계 칼코게나이드 재료를 이용하고 있다. 즉, 기록층(52)은 인듐을 도입한 Ge-Sb-Te계 칼코게나이드로 이루어진다.
여기서, 인듐(In)을 도입(첨가)한 Ge-Sb-Te계 칼코게나이드 재료(즉 기록층(52)을 구성하는 재료)는, 적어도 게르마늄(Ge)과 안티몬(Sb)과 텔루륨(Te)을 함유하는 칼코게나이드(즉 Ge-Sb-Te계 칼코게나이드)에 인듐(In)을 도입(첨가)한 것이다. 이 때문에, 기록층(52)을 구성하는 재료(인듐(In)을 도입(첨가)한 Ge-Sb-Te계 칼코게나이드 재료)는, 적어도 게르마늄(Ge)과 안티몬(Sb)과 텔루륨(Te)과 인듐(In)을 구성 원소로서 함유하고 있다. 따라서, 기록층(52)은 Ge(게르마늄)과 Sb(안티몬)과 Te(텔루륨)과 In(인듐)을 구성 원소로 하는 상 변화 재료로 이루어진다. 이하에서는, 간략화를 위해, "인듐(In)을 도입(첨가)한 Ge-Sb-Te계 칼코게나이드"를 "인듐 첨가 GST"라고 칭한다.
기록층(52)을 구성하는 인듐 첨가 GST의 조성예의 일례를 들면, 예를 들면 In(인듐)이 20원자％ 정도, Ge(게르마늄)이 15 원자％ 정도, Sb(안티몬)이 10원자％ 정도, Te(텔루륨)이 55 원자％ 정도이다.
절연막(51)을 구성하는 재료로서는, 바람직하게는 금속 산화물(천이 금속의 산화물), 보다 바람직하게는 산화 탄탈(예를 들면 Ta2O5 또는 Ta2O5에 가까운 조성의 재료)을 이용하고 있다. 따라서, 절연막(51)은, 바람직하게는 금속 산화물로 이루어지고, 보다 바람직하게는 산화 탄탈로 이루어진다.
플러그(43)는, 상 변화 메모리의 하부 전극으로서 기능하고, 저항 소자(54)의 하부(절연막(51)의 하면)가 플러그(43)와 접촉하여 전기적으로 접속되어 있다. 본 실시 형태에서는, 하부 전극(플러그(43))은, 상기한 바와 같이 텅스텐(텅스텐 플러그)으로 이루어진다. 하부 전극(플러그(43))은, 반도체 기판(11) 상에 형성된 절연막(41)(제2 절연막)에 형성된 개구부(쓰루홀(42)) 내에 매립되어 있고, 절연막(51)(제1 절연막)은 하부 전극(플러그(43))이 매립된 절연막(41) 상에 형성되어 있다.
재기입 동작에 필요한 줄열은, 플러그(43) 근방에서 발생한다. 기록층(52)에서의 리셋 상태의 비정질 영역(기록층(52) 중 리셋 시에 비정질로 되는 영역)(75)의 형상은, 예를 들면 도 13에 모식적으로 도시된 바와 같이, 반구 형상과 같이 된다.
산화 탄탈(절연막(51))은, 열 전도율이 플러그(43)(텅스텐 등)와 비교하여 작아, 프로그래밍 전류를 저감시키는 효과를 갖는다. 이것은, 플러그(43)보다도 열 전도율이 낮은 절연막(51)(산화 탄탈)이, 프로그래밍 동작(리셋 동작 또는 세트 동작)에서 발생한 줄열이 플러그(43)에 전도되는 것을 방지할 수 있기 때문이다. 또한, 산화 탄탈(절연막(51))은 칼코게나이드(기록층(52))와의 접착성이 좋아, 기록층(52)의 박리 방지 효과를 갖는다.
상 변화 메모리의 프로그래밍은, 칼코게나이드(본 실시 형태에서는 기록층(52)에 대응)의 밴드 만곡에 의해, 칼코게나이드 내부에 전계가 발생함으로써, 임팩트 이온화가 일어나고, 전하가 증배되어 줄열이 발생함으로써 일어난다. 프로그래밍 전압을 저감하기 위해서는, 칼코게나이드층(기록층(52))과 계면층(절연막(51))의 일함수차를 크게 하여, 프로그래밍 전압을 인가하기 전에 미리 칼코게나이드(기록층(52))를 밴드 만곡시켜 두는 것이 유효하다.
또한, 프로그래밍 전압은 저항 소자(54)의 프로그래밍(즉 리셋 동작 또는 세트 동작) 시에, 상기 배선(비트선)(72a) 및 플러그(64) 등을 통해서 상 변화 메모리를 구성하는 저항 소자(54)의 상부 전극막(53)측에 인가되는 전압과, 그 저항 소자(54)가 접속된 MISFET QM1, QM2 등을 통해서 상 변화 메모리의 하부 전극(여기서는 플러그(43))측에 인가되는 전압의 차에 대응한다. 또한, 프로그래밍 전류는 저항 소자(54)의 프로그래밍(즉 리셋 동작 또는 세트 동작) 시에, 저항 소자(54)를 흐르는 전류(상부 전극막(53)과 플러그(43) 사이를 흐르는 전류)에 대응한다.
칼코게나이드층(기록층(52))과 계면층(절연막(51))의 일함수차를 증대시키기 위해서는, 칼코게나이드층(기록층(52))의 일함수를 크게 하는 것이 유효하고, 또한 계면층(절연막(51))의 일함수를 작게 하는 것이 유효하다. 본 실시 형태에서는, 인듐 첨가 GST를 이용함으로써, 칼코게나이드층(기록층(52))의 일함수를 크게 하고 있다.
인듐을 도입하고 있지 않은 통상의 Ge-Sb-Te계 칼코게나이드(이하 GST라고 칭함)의 밴드 구조를 도 15에 도시한다. 도 15의 밴드 구조의 횡축은 상태수(상태 밀도)에 대응하고, 종축은 에너지에 대응한다. 도 15의 GST의 밴드 구조도에는, 전도대의 상태 밀도 Nc0, 가전자대의 상태 밀도 Nv0, 일함수 Φ0(일함수 Φ0은 페르미 준위에 거의 대응함) 및 결함 등에 기인한 준위에 의한 상태 밀도 Nt0이 나타내어져 있다. 또한, Ev0은 가전자대단(가전자대 상단)의 에너지에 대응하고, EcO은 전도대단(전도대 하단)의 에너지에 대응한다.
GST 결정은, p형 반도체이다. 도 15에 모식적으로 도시된 바와 같이, GST의 일함수 Φ0은 가전자대단의 에너지 Ev0의 상부에 위치한다. 인듐 첨가 GST의 밴드갭 내에는, 결함 등에 기인한 준위에 의한 상태 밀도 Nt0이 형성될 수 있는데, 이 상태 밀도 Nt0은, 후술하는 상태 밀도 Nt2, Nt3, Nt4보다도 작다. 상태 밀도 Nt0이 작으므로, GST의 일함수 Φ0(페르미 준위)은, 가전자대 상단 Ev0으로부터 어느 정도 떨어진 위치에 있다.
인듐 첨가 GST의 밴드 구조를 도 16에 도시한다. 도 16의 밴드 구조의 횡축은 상태수(상태 밀도)에 대응하고, 종축은 에너지에 대응한다. 도 16의 인듐 첨가 GST의 밴드 구조도에는, 전도대의 상태 밀도 Nc2, 가전자대의 상태 밀도 Nv2, 일함수 Φ2(일함수 Φ2는 페르미 준위에 거의 대응함) 및 후술하는 상태 밀도 Nt2가 나타내어져 있다. 또한, Ev는 가전자대단(가전자대 상단)의 에너지에 대응하고, Ec는 전도대단(전도대 하단)의 에너지에 대응한다.
인듐 첨가 GST는 p형 반도체이다. 인듐 첨가 GST의 일함수 Φ2는, 통상의 GST의 일함수 Φ0보다도 크고, 보다 가전자대단의 에너지 Ev에 가깝다. 즉, 통상의 GST의 일함수 Φ0보다도 인듐 첨가 GST의 일함수 Φ2의 쪽이, 보다 가전자대단의 에너지(Ev0, Ev)에 가까운 위치에 있다.
인듐 첨가 GST의 밴드 구조의 특징은, 도 16에 도시된 바와 같이, 가전자대(가전자대 상단 Ev) 근방에 인듐(In)에 기인한, 인듐 첨가 GST의 밴드갭 내의 상태 밀도 Nt2가 존재하는 것이다. 이 상태 밀도 Nt2는, 인듐(In)의 원자 준위에 대응한다. GST에 인듐(In)을 도입(첨가)함으로써, 가전자대(가전자대 상단 Ev) 근방에 인듐(In)의 원자 준위에 대응(기인)하는 상태 밀도 Nt2가 형성되고, 그에 의해 페르미 준위가 가전자대(가전자대 상단 Ev)측으로 이동하고(즉 페르미 준위가 내려가고), 일함수 Φ2가 커진다. 즉, 인듐 첨가 GST의 일함수 Φ2는, 인듐(In)을 도입(첨가)하고 있지 않은 통상의 GST의 일함수 Φ0보다도 커진다. 기록층(52)의 재료로서 일함수가 큰 인듐 첨가 GST를 이용함으로써, 이하에 상세히 설명한 바와 같이 프로그래밍 전압의 저감 효과를 얻을 수 있다.
산화 탄탈 계면층(절연막(51))과 인듐 첨가 GST층(기록층(52))의 밴드 구조를 도 17에 도시한다. 이해를 간단히 하기 위해, 도 17에는 플랫 밴드 상태(산화 탄탈 계면층(절연막(51))과 인듐 첨가 GST층(기록층(52))을 접합하고 있지 않은 상태)의 밴드도가 도시되어 있다. 또한, 상기 도 14도, 플랫 밴드 상태(산화 탄탈층(절연막(251))과 GST층(기록층(252))을 접합하고 있지 않은 상태)의 밴드도이다.
도 17에서는, 산화 탄탈의 일함수 Φ1은 인듐 첨가 GST의 밴드갭 내에 위치하고 있다. 즉, 인듐 첨가 GST(기록층(52))의 페르미 준위는 산화 탄탈 계면층(절연막(51))의 페르미 준위보다도 낮고, 산화 탄탈 계면층(절연막(51))의 일함수 Φ1은 인듐 첨가 GST(기록층(52))의 일함수 Φ2보다도 작다. 도 17에는, 인듐 첨가 GST(기록층(52))의 일함수 Φ2와 산화 탄탈 계면층(절연막(51))의 일함수 Φ1의 차(일함수차) ΔΦ(여기서 ΔΦ=|Φ2-Φ1|)가 모식적으로 도시되어 있다. 이 경우, 인듐 첨가 GST를 이용함으로써 기록층(52)의 일함수 Φ2를 크게 하는 것은 물론, 산화 탄탈(절연막(51))의 일함수 Φ1을 작게 하는 것도, 프로그래밍 전압의 저감에 유효하다. 즉, 기록층(52)의 일함수 Φ2를 보다 크게 하는 것은 물론, 절연막(51)의 일함수를 보다 작게 함으로써, 상 변화 메모리의 프로그래밍 전압을 작게 하는 것이 가능하다.
산화 탄탈 계면층(절연막(51))과 인듐 첨가 GST의 일함수차 ΔΦ에 의해 만곡된 밴드 구조를 도 18에 도시한다. 즉, 도 18은 산화 탄탈 계면층(절연막(51))과 인듐 첨가 GST층(기록층(52))을 접합한 경우의 밴드 구조도이며, 산화 탄탈 계면층(절연막(51))과 인듐 첨가 GST(기록층(52))의 일함수차 ΔΦ에 의해, 접합 계면 근방에서 인듐 첨가 GST의 밴드 구조가 만곡되어 있는 모습이 도시되어 있다. 본 실시 형태에서는, 산화 탄탈로 이루어지는 절연막(51) 상에 인듐 첨가 GST로 이루어지는 기록층(52)을 배치하여 상 변화 메모리를 형성하고 있으므로, 상 변화 메모리를 구성하는 산화 탄탈층(절연막(51))과 인듐 첨가 GST층(기록층(52))이 접합되어, 절연막(51)과 기록층(52)의 접합 계면 근방에서, 도 18과 같은 밴드 구조가 형성된다. 따라서, 도 18은, 본 실시 형태의 상 변화 메모리의 절연막(51)과 기록층(52)의 접합 계면 근방의 밴드 구조(저항 소자(54)에 전압을 인가하고 있지 않은 상태의 밴드 구조)에 거의 대응하는 것이며, 도 18의 횡축이 절연막(51) 및 기록층(52)의 두께 방향의 위치에 대응하고, 종축이 에너지에 대응한다.
도 18에 도시된 바와 같이, 산화 탄탈 계면층(절연막(51))과 인듐 첨가 GST(기록층(52))의 접합 계면 근방에서, 인듐 첨가 GST의 밴드가 ΔV만큼 만곡되어 있다. 이것은, 접합 계면에서 산화 탄탈 계면층(절연막(51))의 페르미 준위와 인듐 첨가 GST(기록층(52))의 페르미 준위가 일치하도록, 접합 계면 근방의 밴드가 만곡되었기 때문이다. 이 밴드 만곡 ΔV의 크기는, 도 17에 도시된 바와 같은, 절연막(51)(산화 탄탈 계면층)과 기록층(52)(인듐 첨가 GST)의 일함수차 ΔΦ가 클수록 커진다. 이 때문에, 산화 탄탈(절연막(51))과 인듐 첨가 GST(기록층(52))의 일함수의 차(ΔΦ)에 의해 발생하는 밴드 만곡 ΔV에 상당하는 프로그래밍 전압의 저감이 달성된다.
즉, 제2 비교예와 같이 산화 탄탈로 이루어지는 절연막(251)과 GST로 이루어지는 기록층(252)을 적층한 경우에 비해, 본 실시 형태와 같이 산화 탄탈로 이루어지는 절연막(51)과 인듐 첨가 GST로 이루어지는 기록층(52)을 적층한 경우의 쪽이, 인듐을 도입(첨가)함으로써 기록층(52)의 일함수(Φ2)가 커지고, 그에 의해 절연막(51)과 기록층(52)의 일함수의 차(ΔΦ)가 커지므로, 밴드 만곡 ΔV가 커진다. 이 때문에, 제2 비교예보다도 본 실시 형태의 쪽이, 절연막(51)과 기록층(52)의 접합 계면 근방에서의 기록층(52)의 밴드 만곡(밴드 만곡량) ΔV가 증대하는 분만큼, 프로그래밍 전압을 저감할 수 있다.
상기한 바와 같이, 상 변화 메모리의 프로그래밍은 칼코게나이드층(본 실시 형태에서는 기록층(52)에 대응)의 밴드 만곡에 의해, 칼코게나이드층 내부에 전계가 발생함으로써, 임팩트 이온화가 일어나고, 전하가 증배되어 줄열이 발생함으로써 일어난다. 본 실시 형태에서는, 기록층(52)을 인듐 첨가 GST에 의해 형성함으로써, 기록층(52)의 일함수(Φ2)를 크게 하고 절연막(51)과 기록층(52)의 일함수의 차(ΔΦ)를 크게 하고, 그에 의해 절연막(51)과 기록층(52)의 접합 계면 근방에서의 기록층(52)의 밴드 만곡 ΔV를 크게 하고 있다. 이 때문에, 저항 소자(54)에 전압을 인가하고 있지 않은 상태에서도, 기록층(52)의 밴드가, 도 18과 같이 이미 ΔV만큼 만곡되어 있으므로, 프로그래밍 시에는 밴드 만곡이 제로(ΔV=0)인 경우에 인가해야만 하는 전압에 비해, 거의 ΔV에 상당하는 전압만큼 낮은 전압을 저항 소자(54)의 상부 전극막(53)측에 인가하면 되고, 거의 ΔV에 상당하는 전압만큼 프로그래밍 전압을 저감할 수 있다. 즉, 본 실시 형태에서는 기록층(52)을 인듐 첨가 GST에 의해 형성함으로써, 저항 소자(54)의 상하간에 전압을 인가하고 있지 않은 상태의 밴드 만곡 ΔV를 크게 한만큼, 프로그래밍 시에 저항 소자(54)의 상하간에 실제로 인가하는 전압인 프로그래밍 전압을 저감할 수 있다.
이와 같이, 본 실시 형태에서는 플러그(43)(하부 전극)와 기록층(52) 사이에 절연막(51)을 개재시킴으로써, 절연막(51)에 의한 방열에 기인한 상 변화 메모리의 프로그래밍 전류의 저감 효과나 절연막(51)에 의한 기록층(52)의 박리 방지 효과를 얻음과 함께, 절연막(산화 탄탈층)과의 접촉에 기인한 칼코게나이드 기록층의 밴드 만곡의 저감에 의한 프로그래밍 전압의 증대의 문제(상기 제2 비교예에서 설명한 문제)에 대해서는, 기록층(52)을 인듐 첨가 GST로 함으로써 대처하고, 그에 의해 상 변화 메모리의 프로그래밍 전압을 저감할 수 있다. 따라서, 상 변화 메모리의 프로그래밍 전류의 저감이나 칼코게나이드 기록층의 박리 방지를 도모함과 함께, 상 변화 메모리의 프로그래밍 전압을 저감할 수 있어, 상 변화 메모리를 갖는 반도체 장치의 성능이나 신뢰성을 향상시킬 수 있다. 또한, 상 변화 메모리의 구동 전압의 변동 저감, 재기입 가능 횟수의 향상, 고집적화, 로직 CMOS(CMISFET)에 의한 구동, 혹은 제조 수율 향상 등의 효과를 얻을 수도 있다.
인듐 첨가 GST로 이루어지는 기록층(52)에서의 인듐(In)의 비율, 즉 기록층(52)을 구성하는 인듐 첨가 GST에서의 인듐(In)의 도입(첨가)량은, 10원자％ 이상이면, 상기 상태 밀도 Nt2를 상기 상태 밀도 Nt0보다도 충분히 크게 하여, 기록층(52)의 일함수 Φ2를 통상의 GST의 일함수 Φ0보다도 낮게 하는 것이 가능하게 되고, 프로그래밍 전압의 저감 효과를 적확하게 얻어지게 되므로, 보다 바람직하다. 또한, 기록층(52)의 상 변화막으로서의 기능을 적확하게 유지하기 위해서는, 인듐 첨가 GST로 이루어지는 기록층(52)에서의 인듐(In)의 비율은 30원자％ 이하이면, 보다 바람직하다.
또한, 계면층(절연막(51))에 금속을 도프(도입, 첨가)함으로써 계면층(절연막(51))의 일함수를, 보다 작게 할 수 있다. 예를 들면, 프로세스 어닐링 조건을 제어함으로써, 플러그(43)를 구성하는 텅스텐(W)을 미량으로 절연막(51) 내에 확산시킴으로써, 산화 탄탈(절연막(51))의 일함수(Φ1)를 작게 할 수 있다.
도 19에, 인듐 첨가 GST 상에 성막하는 산화 실리콘막의 성막 온도가 프로그래밍 전압에 미치는 영향을 도시한다. 즉, 인듐 첨가 GST에 의해 상 변화 메모리의 기록층을 형성하고, 그 위에 성막 온도 300℃와 성막 온도 400℃에서 층간 절연막으로서의 산화 실리콘막을 형성한 경우의, 형성된 상 변화 메모리의 프로그래밍 전압이 도 19에 도시되어 있고, 도 19의 그래프의 횡축이 산화 실리콘막의 성막 온도(어닐링 온도)에 대응하고, 도 19의 종축이 상 변화 메모리의 프로그래밍 전압에 대응한다.
도 19의 그래프로부터도 알 수 있는 바와 같이, 산화 실리콘막의 성막 온도가 400℃인 경우의 프로그래밍 전압(예를 들면 1.5V 정도)은, 산화 실리콘막의 성막 온도가 300℃인 경우의 프로그래밍 전압(예를 들면 2.2V 정도)보다도 작다. 이 원인은, 산화 실리콘막의 성막 시의 가열에 의해, 플러그(43)를 구성하는 텅스텐을 절연막(51) 내에 미량으로 확산시킴으로써, 산화 탄탈(절연막(51))의 일함수가 작아졌기 때문이다. 즉, 성막 온도가 300℃인 경우보다도 400℃인 경우의 쪽이, 산화 실리콘막의 성막 시의 가열에 의해 플러그(43)를 구성하는 텅스텐이 절연막(51) 내에 확산하고, 이 확산에 의해 절연막(51)의 일함수가 작아져 절연막(51)과 기록층(52)의 일함수의 차(ΔΦ)가 커지고, 프로그래밍 전압이 저감한 것이라고 생각된다. 본 실시 형태에서는, 계면층(절연막(51))의 일함수를 작게 하는 프로세스 공정(절연막(51) 성막 후의 가열 또는 고온 공정)이 존재하고, 텅스텐 하부 전극(텅스텐으로 이루어지는 하부 전극, 여기서는 플러그(43))과 산화 탄탈(절연막(51))의 조합에 의해, 프로그래밍 전압을, 보다 저감시키는 것이 가능하게 된다.
따라서, 본 실시 형태에서는 하부 전극(여기서는 플러그(43))을 구성하는 금속 원소(여기서는 텅스텐)가, 절연막(51) 내에 확산되어 있는 것이 바람직하고, 이에 의해 상 변화 메모리의 프로그래밍 전압을, 보다 저감할 수 있다. 단, 하부 전극(플러그(43))으로부터 절연막(51)에의 금속(여기서는 텅스텐)의 확산은 극미량인 것이 바람직하다. 왜냐하면, 플러그(43)로부터 절연막(51)에의 금속의 확산량이 큰 경우, 절연막(51)이 금속적으로 되어, 절연막(51)에 의한 방열 효과가 작아지기 때문이다.
이와 같이, 인듐 첨가 GST(기록층(52))는, 가전자대의 밴드단(Ev) 부근에 일함수(페르미 준위)를 갖는, 즉 일함수(Φ2)가 큰 특성이 있다. 텅스텐 하부 전극(플러그(43))에는 프로세스 공정 중의 어닐링 조건을 제어함으로써, 산화 탄탈(절연막(51)) 내에 적량의 텅스텐이 확산하여, 산화 탄탈(절연막(51))의 일함수를 작게 하는 효과가 있다. 또한, 산화 탄탈(절연막(51))에는 칼코게나이드층(기록층(52))의 박리를 방지하고, 게다가 프로그래밍 전류를 방지(저감)하는 특성이 있다. 이들 3개의 재료의 조합에 의해, 최적의 칼코게나이드(기록층(52))의 밴드 만곡이 얻어진다. 이상을 통합하면, 텅스텐 하부 전극(플러그(43))과 산화 탄탈(절연막(51))과 인듐 첨가 GST(기록층(52))을 조합한 (상 변화 메모리의) 셀 구조에서, 칼코게나이드(기록층(52))의 박리 방지와 프로그래밍 전류의 저감과 동시에, 프로그래밍 전압의 저감을 도모하는 것이 가능하게 된다. 상기 조합에 의해, (상 변화 메모리에서도) 로직 CMOS(CMISFET) 동작에 요구되는, 예를 들면 전압 1.5V 동작을 실현할 수 있다.
다음으로, 본 실시 형태의 반도체 장치(1)의 제조 공정에 대해서, 도면을 참조하여 설명한다. 도 20 내지 도 29는, 본 실시 형태의 반도체 장치(1)의 제조 공정 중의 주요부 단면도이며, 상기 도 4에 대응하는 영역이 도시되어 있다. 또한, 이해를 간단히 하기 위해, 도 24 내지 도 29에서는, 도 23의 절연막(31) 및 그것보다 아래의 구조에 대응하는 부분은 도시를 생략하고 있다.
우선, 도 20에 도시된 바와 같이, 예를 들면 p형의 단결정 실리콘 등으로 이루어지는 반도체 기판(반도체 웨이퍼)(11)을 준비한다. 그리고 나서, 반도체 기판(11)의 주면에, 예를 들면 STI(Shallow Trench Isolation)법 또는 LOCOS(Local Oxidization of Silicon)법 등에 의해, 절연체로 이루어지는 소자 분리 영역(12)을 형성한다. 소자 분리 영역(12)을 형성함으로써, 반도체 기판(11)의 주면에는 소자 분리 영역(12)에 의해 주위가 규정된 활성 영역이 형성된다.
다음으로, 반도체 기판(11)의 주면에 p형 월(13a, 13b)과 n형 월(14)을 형성한다. 이 중, p형 월(13a)은 상 변화 메모리 영역(10A)에 형성되고, p형 월(13b) 및 n형 월(14)은 주변 회로 영역(10B)에 형성된다. 예를 들면 반도체 기판(11)의 일부에 p형의 불순물(예를 들면 붕소(B))을 이온 주입하는 것 등에 의해 p형 월(13a, 13b)을 형성하고, 반도체 기판(11)의 다른 일부에 n형의 불순물(예를 들면 인(P) 또는 비소(As))을 이온 주입하는 것 등에 의해 n형 월(14)을 형성할 수 있다.
다음으로, 예를 들면 열 산화법 등을 이용하여, 반도체 기판(11)의 p형 월(13a, 13b) 및 n형 월(14)의 표면에 얇은 산화 실리콘막 등으로 이루어지는 게이트 절연막용의 절연막(15)을 형성한다. 절연막(15)으로서 산질화 실리콘막 등을 이용할 수도 있다. 절연막(15)의 막 두께는, 예를 들면 1.5∼10㎚ 정도로 할 수 있다.
다음으로, p형 월(13a, 13b) 및 n형 월(14)의 절연막(15) 상에 게이트 전극(16a, 16b, 16c)을 형성한다. 예를 들면, 절연막(15) 상을 포함하는 반도체 기판(11)의 주면의 전체면 상에 도전체막으로서 저저항의 다결정 실리콘막을 형성하고, 포토레지스트법 및 드라이 에칭법 등을 이용하여 그 다결정 실리콘막을 패턴화함으로써, 패터닝된 다결정 실리콘막(도전체막)으로 이루어지는 게이트 전극(16a, 16b, 16c)을 형성할 수 있다. 게이트 전극(16a) 하에 잔존하는 절연막(15)이 게이트 절연막(15a)으로 되고, 게이트 전극(16b) 하에 잔존하는 절연막(15)이 게이트 절연막(15b)으로 되고, 게이트 전극(16c) 하에 잔존하는 절연막(15)이 게이트 절연막(15c)으로 된다. 또한, 성막 시 또는 성막 후에 불순물을 도핑함으로써, 게이트 전극(16a, 16b)은 n형 불순물이 도입된 다결정 실리콘막(도프된 폴리실리콘막)에 의해 형성되고, 게이트 전극(16c)은 p형 불순물이 도입된 다결정 실리콘막(도프된 폴리실리콘막)에 의해 형성된다.
다음으로, 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입하는 것 등에 의해, p형 월(13a)의 게이트 전극(16a)의 양측의 영역에 n-형 반도체 영역(17a)을 형성하고, p형 월(13b)의 게이트 전극(16b)의 양측의 영역에 n-형 반도체 영역(17b)을 형성한다. 또한, 붕소(B) 등의 p형의 불순물을 이온 주입하는 것 등에 의해, n형 월(14)의 게이트 전극(16c)의 양측의 영역에 p-형 반도체 영역(17c)을 형성한다.
다음으로, 게이트 전극(16a, 16b, 16c)의 측벽 상에, 사이드 월(18a, 18b, 18c)을 형성한다. 사이드 월(18a, 18b, 18c)은, 예를 들면 반도체 기판(11) 상에 산화 실리콘막, 질화 실리콘막 또는 그들의 적층막으로 이루어지는 절연막을 퇴적하고, 이 절연막을 이방성 에칭함으로써 형성할 수 있다.
다음으로, 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입하는 것 등에 의해, p형 월(13a)의 게이트 전극(16a) 및 사이드 월(18a)의 양측의 영역에 n+형 반도체 영역(19a)을 형성하고, p형 월(13b)의 게이트 전극(16b) 및 사이드 월(18b)의 양측의 영역에 n+형 반도체 영역(19b)을 형성한다. 또한, 붕소(B) 등의 p형의 불순물을 이온 주입하는 것 등에 의해, n형 월(14)의 게이트 전극(16c) 및 사이드 월(18c)의 양측의 영역에 p+형 반도체 영역(19c)을 형성한다. 이온 주입 후, 도입한 불순물의 활성화를 위한 어닐링 처리(열 처리)를 행할 수도 있다.
이에 의해, 상 변화 메모리 영역(10A)의 MISFET QM1, QM2의 드레인 영역으로서 기능하는 n형의 반도체 영역(20, 21)과, 공통의 소스 영역으로서 기능하는 n형의 반도체 영역(22)이, 각각 n+형 반도체 영역(19a) 및 n-형 반도체 영역(17a)에 의해 형성된다. 그리고, 주변 회로 영역(10B)의 MISFET QN의 드레인 영역으로서 기능하는 n형의 반도체 영역과 소스 영역으로서 기능하는 n형의 반도체 영역이, 각각 n+형 반도체 영역(19b) 및 n-형 반도체 영역(17b)에 의해 형성되고, MISFET QP의 드레인 영역으로서 기능하는 p형의 반도체 영역과 소스 영역으로서 기능하는 p형의 반도체 영역이, 각각 p+형 반도체 영역(19c) 및 p-형 반도체 영역(17c)에 의해 형성된다.
다음으로, 게이트 전극(16a, 16b, 16c), n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c)의 표면을 노출시키고, 예를 들면 코발트(Co)막과 같은 금속막을 퇴적하여 열 처리함으로써, 게이트 전극(16a, 16b, 16c), n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c)의 표면에, 각각 금속 실리사이드층(25)을 형성한다. 그 후, 미반응의 코발트막(금속막)은 제거한다.
이와 같이 하여, 도 20의 구조가 얻어진다. 여기까지의 공정에 의해, 상 변화 메모리 영역(10A)에, n채널형의 MISFET QM1, QM2가 형성되고, 주변 회로 영역(10B)에, n채널형의 MISFET QN과 p채널형의 MISFET QP가 형성된다. 따라서, 상 변화 메모리 영역(10A)의 MISFET QM1, QM2와 주변 회로 영역(10B)의 MISFET QN, QP는, 동일한 제조 공정으로 형성할 수 있다.
다음으로, 도 21에 도시된 바와 같이, 반도체 기판(11) 상에 게이트 전극(16a, 16b, 16c)을 덮도록 절연막(층간 절연막)(31)을 형성한다. 절연막(31)은, 예를 들면 산화 실리콘막 등으로 이루어진다. 절연막(31)을 복수의 절연막의 적층막에 의해 형성할 수도 있다. 절연막(31)의 형성 후, 필요에 따라서 CMP 처리 등을 행하여 절연막(31)의 상면을 평탄화한다. 이에 의해, 상 변화 메모리 영역(10A)과 주변 회로 영역(10B)에서, 절연막(31)의 상면의 높이가 거의 일치한다.
다음으로, 포토리소그래피법을 이용하여 절연막(31) 상에 형성한 포토레지스트 패턴(도시 생략)을 에칭 마스크로 하여, 절연막(31)을 드라이 에칭함으로써, 절연막(31)에 콘택트 홀(32)을 형성한다. 콘택트 홀(32)의 저부에서는 반도체 기판(11)의 주면의 일부, 예를 들면 n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c)(의 표면 상의 금속 실리사이드층(25))의 일부나 게이트 전극(16a, 16b, 16c)(의 표면 상의 금속 실리사이드층(25))의 일부 등이 노출된다.
다음으로, 콘택트 홀(32) 내에, 플러그(33)를 형성한다. 이 때, 예를 들면 콘택트 홀(32)의 내부를 포함하는 절연막(31) 상에 도전성 배리어막(33a)을 스퍼터링법 등에 의해 형성한 후, 텅스텐막(33b)을 CVD법 등에 의해 도전성 배리어막(33a) 상에 콘택트 홀(32)을 매립하도록 형성하고, 절연막(31) 상의 불필요한 텅스텐막(33b) 및 도전성 배리어막(33a)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 콘택트 홀(32) 내에 잔존하여 매립된 텅스텐막(33b) 및 도전성 배리어막(33a)으로 이루어지는 플러그(33)를 형성할 수 있다.
다음으로, 도 22에 도시된 바와 같이, 플러그(33)가 매립된 절연막(31) 상에, 절연막(34)을 형성한다. 그리고 나서, 포토리소그래피법을 이용하여 절연막(34) 상에 형성한 포토레지스트 패턴(도시 생략)을 에칭 마스크로 하여, 절연막(34)을 드라이 에칭함으로써, 절연막(34)에 배선 홈(개구부)(35)을 형성한다. 배선 홈(35)의 저부에서는, 플러그(33)의 상면이 노출된다. 또한, 배선 홈(35) 중, 상 변화 메모리 영역(10A)의 MISFET QM1, QM2의 드레인 영역(반도체 영역(20, 21)) 상에 형성된 플러그(33)를 노출하는 배선 홈(35), 즉 개구부(35a)는 홈 형상의 패턴이 아니라, 거기서부터 노출되는 플러그(33)의 평면 치수보다도 큰 치수의 구멍(접속 구멍) 형상의 패턴으로서 형성할 수 있다. 또한, 본 실시 형태에서는 개구부(35a)를 다른 배선 홈(35)과 동시에 형성하고 있지만, 개구부(35a) 형성용의 포토레지스트 패턴과 다른 배선 홈(35) 형성용의 포토레지스트 패턴을 별도로 이용함으로써, 개구부(35a)와 다른 배선 홈(35)을 상이한 공정으로 형성할 수도 있다.
다음으로, 배선 홈(35) 내에 배선(37)을 형성한다. 이 때, 예를 들면 배선 홈(35)의 내부(저부 및 측벽 상)를 포함하는 절연막(34) 상에 도전성 배리어막(36a)을 스퍼터링법 등에 의해 형성한 후, 텅스텐막 등으로 이루어지는 주 도체막(36b)을 CVD법 등에 의해 도전성 배리어막(36a) 상에 배선 홈(35)을 매립하도록 형성하고, 절연막(34) 상의 불필요한 주 도체막(36b) 및 도전성 배리어막(36a)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 배선 홈(35) 내에 잔존하여 매립된 주 도체막(36b) 및 도전성 배리어막(36a)으로 이루어지는 배선(37)을 형성할 수 있다.
배선(37) 중, 상 변화 메모리 영역(10A)의 개구부(35a) 내에 형성된 배선(37a)은 플러그(33)를 통해서 상 변화 메모리 영역(10A)의 MISFET QM1, QM2의 드레인 영역(반도체 영역(20, 21))에 전기적으로 접속된다. 배선(37a)은 반도체 기판(11) 상에 형성된 반도체 소자간을 접속하도록 절연막(31) 상에 연장되어 있는 것이 아니라, 플러그(43)와 플러그(33)를 전기적으로 접속하기 위해 절연막(31) 상에 국소적으로 존재하여 플러그(43)와 플러그(33) 사이에 개재되어 있다. 이 때문에, 배선(37a)은 배선이 아니라, 접속용 도체부(콘택트 전극)라고 간주할 수도 있다. 또한, 상 변화 메모리 영역(10A)에서, MISFET QM1, QM2의 소스용의 반도체 영역(22)(n+형 반도체 영역(19a))에 플러그(33)를 통해서 접속된 소스 배선(37b)이, 배선(37)에 의해 형성된다.
배선(37)은, 상기한 바와 같은 매립 텅스텐 배선에 한정되지 않고 다양하게 변경 가능하며, 예를 들면 매립 이외의 텅스텐 배선이나, 알루미늄 배선 등으로 할 수도 있다.
다음으로, 도 23에 도시된 바와 같이, 배선(37)이 매립된 절연막(34) 상에, 절연막(층간 절연막)(41)을 형성한다.
다음으로, 포토리소그래피법을 이용하여 절연막(41) 상에 형성한 포토레지스트 패턴(도시 생략)을 에칭 마스크로 하여, 절연막(41)을 드라이 에칭함으로써, 절연막(41)에 쓰루홀(개구부, 접속 구멍)(42)을 형성한다. 쓰루홀(42)은, 상 변화 메모리 영역(10A)에 형성되고, 쓰루홀(42)의 저부에서는, 상기 배선(37a)의 상면이 노출된다.
다음으로, 쓰루홀(42) 내에, 플러그(43)를 형성한다. 이 때, 예를 들면 쓰루홀(42)의 내부를 포함하는 절연막(41) 상에 도전성 배리어막(43a)을 스퍼터링법 등에 의해 형성한 후, 텅스텐막(43b)을 CVD법 등에 의해 도전성 배리어막(43a) 상에 쓰루홀(42)을 매립하도록 형성하고, 절연막(41) 상의 불필요한 텅스텐막(43b) 및 도전성 배리어막(43a)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 콘택트 홀(42) 내에 잔존하여 매립된 텅스텐막(43b) 및 도전성 배리어막(43a)으로 이루어지는 플러그(43)를 형성할 수 있다. 이와 같이, 플러그(43)는 절연막(41)에 형성된 개구부(쓰루홀(42))에 도전체 재료를 충전하여 형성된다.
다음으로, 도 24에 도시된 바와 같이, 플러그(43)가 매립된 절연막(41) 상에, 절연막(51), 기록층(52) 및 상부 전극막(53)을 순서대로 형성(퇴적)한다. 또한, 상기한 바와 같이, 도 24 내지 도 29에서는, 도 23의 절연막(31) 및 그것보다 아래의 구조에 대응하는 부분은 도시를 생략하고 있다. 절연막(51)의 막 두께(퇴적막 두께)는, 예를 들면 0.5∼5㎚ 정도, 기록층(52)의 막 두께(퇴적막 두께)는, 예를 들면 10∼200㎚ 정도, 상부 전극막(53)의 막 두께(퇴적막 두께)는, 예를 들면 10∼200㎚ 정도이다.
다음으로, 도 25에 도시된 바와 같이, 포토리소그래피법 및 드라이 에칭법을 이용하여, 절연막(51), 기록층(52) 및 상부 전극막(53)으로 이루어지는 적층막을 패터닝한다. 이에 의해, 상부 전극막(53), 기록층(52) 및 절연막(51)의 적층 패턴으로 이루어지는 저항 소자(54)가, 플러그(43)가 매립된 절연막(41) 상에 형성된다. 절연막(51)을, 상부 전극막(53) 및 기록층(52)을 드라이 에칭할 때의 에칭 스토퍼막으로서 이용할 수도 있다.
다음으로, 도 26에 도시된 바와 같이, 절연막(41) 상에, 저항 소자(54)를 덮도록, 절연막(에칭 스토퍼막)(61)을 형성한다. 절연막(61)의 막 두께(퇴적막 두께)는, 예를 들면 5∼20㎚ 정도로 할 수 있다.
절연막(61)으로서는, 기록층(52)이 승화하지 않는 온도(예를 들면 400℃ 이하)에서 성막할 수 있는 재료막을 이용하는 것이 바람직하다. 절연막(61)으로서 질화 실리콘막을 이용하면, 예를 들면 플라즈마 CVD법 등을 이용하여 기록층(52)이 승화하지 않는 온도(예를 들면 400℃ 이하)에서 성막할 수 있으므로, 보다 바람직하고, 이에 의해 절연막(61)의 성막 시의 기록층(52)의 승화를 방지할 수 있다.
다음으로, 절연막(61) 상에 절연막(층간 절연막)(62)을 형성한다. 절연막(62)은 절연막(61)보다도 두꺼워, 층간 절연막으로서 기능할 수 있다. 절연막(62)의 형성 후, 필요에 따라서 CMP 처리 등을 행하여 절연막(62)의 상면을 평탄화할 수도 있다.
다음으로, 포토리소그래피법을 이용하여 절연막(62) 상에 포토레지스트 패턴 RP1을 형성한다. 포토레지스트 패턴 RP1은, 쓰루홀(63)을 형성할 영역에 개구부를 갖고 있다.
다음으로, 도 27에 도시된 바와 같이, 포토레지스트 패턴 RP1을 에칭 마스크로 하여, 절연막(62)을 드라이 에칭함으로써, 절연막(61, 62)에 쓰루홀(개구부, 접속 구멍, 관통 구멍)(63)을 형성한다. 이 때, 우선 절연막(61)보다도 절연막(62)의 쪽이 에칭되기 쉬운 조건에서 절연막(61)이 노출될 때까지 절연막(62)을 드라이 에칭하여 절연막(61)을 에칭 스토퍼막으로서 기능시키고, 그리고 나서 절연막(62)보다도 절연막(61)의 쪽이 에칭되기 쉬운 조건에서 쓰루홀(63)의 저부의 절연막(61)을 드라이 에칭함으로써, 절연막(61, 62)에 쓰루홀(63)을 형성할 수 있다. 그 후, 포토레지스트 패턴 RP1은 제거한다. 쓰루홀(63)의 저부에서는 저항 소자(54)의 상부 전극막(53)의 적어도 일부가 노출된다. 에칭 스토퍼막으로서의 절연막(61)을 이용하고 있기 때문에, 상부 전극막(53)의 오버 에칭을 방지하고, 쓰루홀(63) 형성을 위한 드라이 에칭 시의 에칭 데미지나, 후술하는 플러그(64)용의 도전체막 성막 시의 열 부하 데미지를 억제하여, 플러그(64)의 바로 아래의 영역의 기록층(52)의 특성의 변화를 억제 또는 방지하고, 상 변화 메모리의 전기 특성의 신뢰성을 양호한 것으로 할 수 있다. 또한, 기록층(52)의 측벽은 절연막(61)으로 덮여져 있기 때문에, 쓰루홀(63)에 어긋남이 생겼다고 하여도, 쓰루홀(63)로부터 기록층(52)이 노출되는 것을 방지할 수 있고, 후술하는 플러그(64)용의 도전체막 성막 시에 기록층(52)이 승화하는 것을 방지할 수 있다. 또한, 절연막(61)에 의해 기록층(52)의 승화를 방지할 수 있으므로, 쓰루홀(63) 형성 시에, 쓰루홀(63)의 하부 근방에 이물이 형성되지 않고, 또한 예를 들면 이물이 형성되었다고 하여도 세정에 의해 용이하게 제거할 수 있다.
다음으로, 도 28에 도시된 바와 같이, 포토리소그래피법을 이용하여 절연막(62) 상에 형성한 다른 포토레지스트 패턴(도시 생략)을 에칭 마스크로 하여, 절연막(62, 61, 41)을 드라이 에칭함으로써, 절연막(62, 61, 41)에 쓰루홀(개구부, 접속 구멍)(65)을 형성한다. 쓰루홀(65)은 주변 회로 영역(10B)에 형성되고, 그 저부에서 배선(37)의 상면이 노출된다. 그 후, 포토레지스트 패턴은 제거한다. 또한, 먼저 쓰루홀(65)을 형성하고 나서, 상기 쓰루홀(63)을 형성할 수도 있다. 또한, 쓰루홀(63)과 쓰루홀(65)은, 서로 다른 공정에서 형성하는 것이 바람직하지만, 동일한 공정에서 형성하는 것도 가능하다.
다음으로, 쓰루홀(63, 65) 내에, 플러그(64, 66)를 형성한다. 이 때, 예를 들면 쓰루홀(63, 65)의 내부를 포함하는 절연막(62) 상에 도전성 배리어막(67a)을 스퍼터링법 등에 의해 형성한 후, 텅스텐막(67b)을 CVD법 등에 의해 도전성 배리어막(67a) 상에 쓰루홀(63, 65)을 매립하도록 형성하고, 절연막(62) 상의 불필요한 텅스텐막(67b) 및 도전성 배리어막(67a)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 쓰루홀(63) 내에 잔존하여 매립된 텅스텐막(67b) 및 도전성 배리어막(67a)으로 이루어지는 플러그(64)와, 쓰루홀(65) 내에 잔존하여 매립된 텅스텐막(67b) 및 도전성 배리어막(67a)으로 이루어지는 플러그(66)를 형성할 수 있다. 텅스텐막(67b) 대신에, 알루미늄(Al)막 또는 알루미늄 합금막(주 도체막) 등을 이용할 수도 있다.
또한, 쓰루홀(63, 65)을 형성한 후, 동일한 공정에서 플러그(64, 66)를 형성함으로써 제조 공정수를 저감할 수 있지만, 다른 형태로서, 쓰루홀(63) 또는 쓰루홀(65) 중 한쪽을 형성하고 나서 그 쓰루홀을 매립하는 플러그(플러그(64) 또는 플러그(66) 중 한쪽)를 형성하고, 그 후 쓰루홀(63) 또는 쓰루홀(65) 중 다른 쪽을 형성하고 그 쓰루홀을 매립하는 플러그(플러그(64) 또는 플러그(66) 중 다른 쪽)를 형성할 수도 있다.
다음으로, 도 29에 도시된 바와 같이, 플러그(64, 66)가 매립된 절연막(62) 상에, 제2층 배선으로서 배선(72)을 형성한다. 예를 들면, 플러그(64, 66)가 매립된 절연막(62) 상에, 도전성 배리어막(71a)과 알루미늄막 또는 알루미늄 합금막(71b)을 스퍼터링법 등에 의해 순서대로 형성하고, 포토리소그래피법 및 드라이 에칭법 등을 이용하여 패터닝함으로써, 배선(72)을 형성할 수 있다. 배선(72)은, 상기한 바와 같은 알루미늄 배선에 한정되지 않고 다양하게 변경 가능하며, 예를 들면 텅스텐 배선 또는 구리 배선(매립 구리 배선) 등으로 할 수도 있다.
그 후, 절연막(62) 상에, 배선(72)을 덮도록, 층간 절연막으로서의 절연막(도시 생략)이 형성되고, 또한 상층의 배선층(제3층 배선 이후의 배선) 등이 형성되지만, 여기서는 도시 및 그 설명은 생략한다. 그리고, 400℃∼450℃ 정도의 수소 어닐링이 행해진 후에, 반도체 장치(반도체 메모리 장치)가 완성된다.
<실시 형태 2>
도 30은, 본 실시 형태의 반도체 장치의 주요부 단면도이며, 상기 실시 형태 1의 도 11에 대응하는 것이다.
본 실시 형태의 반도체 장치는, 상기 실시 형태 1의 절연막(51) 대신에 절연막(51a)을 이용하고 있는 것 이외에는, 상기 실시 형태 1의 반도체 장치(1)와 거의 마찬가지이므로, 여기서는 절연막(51a) 이외의 구성에 대해서는, 그 설명은 생략한다.
본 실시 형태에서는, 도 30에 도시된 바와 같이, 절연막(51a)은 플러그(43)가 매립된 절연막(41) 상에, 산화 탄탈로 이루어지는 하부층(제1층, 제1 산화 탄탈층)(81)과, 금속 탄탈로 이루어지는 중간층(제2층, 탄탈층)(82)과, 산화 탄탈로 이루어지는 상부층(제3층, 제2 산화 탄탈층)(83)을 순서대로 퇴적하여 형성한 적층막에 의해 구성되어 있다. 따라서, 절연막(51a)은 하부층(81)과, 하부층(81) 상의 중간층(82)과, 중간층(82) 상의 상부층(83)을 갖고 있다.
이와 같이, 본 실시 형태에서는, 절연막(51a)은 산화 탄탈층과 탄탈층의 적층막으로 이루어지고, 바람직하게는 제1 산화 탄탈층(하부층(81))과, 상기 제1 산화 탄탈층 상의 탄탈층(중간층(82))과, 상기 탄탈층 상의 제2 산화 탄탈층(상부층(83))의 적층막으로 이루어진다. 그리고, 절연막(51a)의 상부층(83) 상에 기록층(52)이 형성되어 있다. 단, 절연막(51a)의 성막 시에는, 하부층(81) 및 상부층(83)은 산화 탄탈로 이루어지고, 중간층(82)은 금속 탄탈로 이루어지는데, 절연막(51a) 성막 후의 다양한 열 처리 공정에서, 중간층(82)을 구성하는 금속 탄탈이, 산화 탄탈로 이루어지는 하부층(81) 및 상부층(83) 내에 확산된다.
절연막(51a)에서의 중간층(82)은 프로세스 공정 중의 어닐링에 의해 하부층(81) 및 상부층(83)에 확산되어, 산화 탄탈(하부층(81) 및 상부층(83))의 일함수를 작게 하도록 작용한다. 이 때문에, 하부층(81)과 중간층(82)과 상부층(83)의 적층막으로 구성된 절연막(51a)은 산화 탄탈의 단층으로 구성한 경우에 비해, 일함수를 작게 할 수 있고, 그에 의해 절연막(51a)과 기록층(52)의 일함수의 차(상기 ΔΦ에 대응하는 것)를 보다 크게 할 수 있으므로, 절연막(51a)과 기록층(52)의 접합 계면 근방에서의 기록층(52)의 밴드 만곡(상기 ΔV에 대응하는 것)이 보다 증대하여, 프로그래밍 전압을 보다 저감할 수 있다.
하부층(81)의 막 두께(퇴적막 두께)는, 예를 들면 1㎚ 정도, 중간층(82)의 막 두께(퇴적막 두께)는, 예를 들면 0.1㎚ 정도, 상부층(83)의 막 두께(퇴적막 두께)는, 예를 들면 1㎚ 정도로 할 수 있다. 금속 탄탈로 이루어지는 중간층(82)의 막 두께는, 산화 탄탈로 이루어지는 하부층(81) 및 상부층(83)의 막 두께보다도 얇은 것이 바람직하고, 그 이유는 중간층(82)의 금속 탄탈이 하부층(81) 및 상부층(83)에 확산함으로써 산화 탄탈(하부층(81) 및 상부층(83))의 일함수를 작게 하지만, 확산량이 지나치게 커서 산화 탄탈(하부층(81) 및 상부층(83))의 열 전도율을 낮추지 않도록 하기 위해서이다. 이에 의해, 절연막(51a)에 의한 방열 효과를 확보할 수 있어, 프로그래밍 전류의 저감 효과를 확보할 수 있다.
또한, 본 실시 형태에서는 금속 탄탈로 이루어지는 중간층(82)이 동일한 막 두께의 하부층(81) 및 상부층(83) 사이에 끼워지는 경우에 대해서 설명하였지만, 산화 탄탈로 이루어지는 하부층(81)과 상부층(83)의 막 두께가 상이하여도 된다. 또한, 본 실시 형태에서는 산화 탄탈로 이루어지는 하부층(81)과, 금속 탄탈로 이루어지는 중간층(82)과, 산화 탄탈로 이루어지는 상부층(83)의 적층막에 의해 절연막(51a)이 형성되어 있지만, 하부층(81)과 상부층(83) 중 한쪽을 생략할 수도 있다.
본 실시 형태에서는, 프로그래밍 전압을 더욱 저감하는 것이 가능해져, (상 변화 메모리에서도) 로직 CMOS(CMISFET) 동작에 요구되는, 예를 들면 전압 1.5V 동작을 실현할 수 있다.
<실시 형태 3>
도 31은, 본 실시 형태의 반도체 장치의 주요부 단면도이며, 상기 실시 형태 1의 도 11에 대응하는 것이다.
상기 실시 형태 1에서는, 인듐(In)을 도입(첨가)한 Ge-Sb-Te계 칼코게나이드(즉 인듐 첨가 GST)에 의해 상 변화 메모리의 기록층(52)을 구성(형성)하고 있었지만, 본 실시 형태에서는 산소(O)를 도입(첨가)한 Ge-Sb-Te계 칼코게나이드(이하 산소 첨가 GST라고 칭함)에 의해 상 변화 메모리의 기록층(52a)(상기 실시 형태 1의 기록층(52)에 대응하는 것)을 구성(형성)하고 있다. 따라서, 본 실시 형태에서는, 기록층(52a)은 게르마늄(Ge)과 안티몬(Sb)과 텔루륨(Te)과 산소(O)를 구성 원소로서 함유하고 있다. 기록층(52a)의 막 두께는, 예를 들면 100㎚ 정도로 할 수 있다.
본 실시 형태의 반도체 장치의 구성은, 인듐 첨가 GST로 이루어지는 기록층(52) 대신에, 산소 첨가 GST로 이루어지는 기록층(52a)을 이용한 것 이외에는, 상기 실시 형태 1의 반도체 장치(1)와 거의 마찬가지이므로, 기록층(52a) 이외의 구성에 대해서는, 여기서는 그 설명을 생략한다.
이와 같이, 본 실시 형태의 반도체 장치는 반도체 기판(11) 상에 형성된 하부 전극으로서의 플러그(43)와, 플러그(43)(하부 전극) 상에 형성된 절연막(51)(제1 절연막)과, 절연막(51) 상에 형성된 산소 첨가 GST(산소를 도입한 Ge-Sb-Te계 칼코게나이드)로 이루어지는 기록층(52a)과, 기록층(52a) 상에 형성된 상부 전극막(53)을 갖고 있다. 상기 기록층(52)과 마찬가지로, 기록층(52a)은 가열 처리에 의해 저항값이 변화하는 상 변화 재료로 이루어지는 상 변화막이며, 상 변화 메모리의 정보의 기록층이다.
본 실시 형태의 기록층(52a)에 이용하는 산소 첨가 GST의 밴드 구조를 도 32에 도시한다. 도 32는, 상기 실시 형태 1의 도 16에 대응하는 것이다. 도 32의 밴드 구조의 횡축은 상태수(상태 밀도)에 대응하고, 종축은 에너지에 대응한다. 도 32의 산소 첨가 GST의 밴드 구조도에는, 전도대의 상태 밀도 Nc3, 가전자대의 상태 밀도 Nv3, 일함수 Φ3(일함수 Φ3은 페르미 준위에 거의 대응함) 및 후술하는 상태 밀도 Nt3이 나타내어져 있다. 또한, Ev3은 가전자대단(가전자대 상단)의 에너지에 대응하고, Ec3은 전도대단(전도대 하단)의 에너지에 대응한다.
산소 첨가 GST는 p형 반도체이며, 그 일함수 Φ3은 가전자대단의 에너지 Ev3의 약간 상부에 위치한다. 산소 첨가 GST의 밴드 구조의 특징은, 도 32에 도시된 바와 같이, 가전자대(가전자대 상단 Ev3) 근방에 산화 게르마늄에 기인한, 산소 첨가 GST의 밴드갭 내의 상태 밀도 Nt3이 존재하는 것이다. 이 상태 밀도 Nt3은, 산화 게르마늄에 기인한 준위에 대응하고, 산화 게르마늄은 GST로부터 보면 이물이므로, 상기 산화 게르마늄에 기인한 준위는 결함 준위라고 간주할 수도 있다. GST에 산소(O)를 도입(첨가)함으로써, 가전자대(가전자대 상단 Ev3) 근방에 산화 게르마늄 인듐에 기인한 준위에 대응(기인)하는 상태 밀도 Nt3이 형성되고, 그에 의해 페르미 준위가 가전자대(가전자대 상단 Ev3)측으로 이동하고(즉 페르미 준위가 내려가고), 일함수 Φ3이 커진다. 즉, 산소 첨가 GST의 일함수 Φ3은, 통상의 GST의 일함수 Φ0보다도 크다. 이 때문에, 통상의 GST를 기록층에 이용한 경우에 비해, 본 실시 형태와 같이 산소 첨가 GST에 의해 기록층(52a)을 형성함으로써, 프로그래밍 전압의 저감 효과를 얻을 수 있다. 이것은, 산소 첨가 GST에 의해 기록층(52a)을 형성함으로써, 기록층(52a)의 일함수(Φ3)를 크게 할 수 있고, 그에 의해 절연막(51)과 기록층(52a)의 일함수의 차(상기 ΔV에 대응하는 것)를 크게 할 수 있으므로, 절연막(51)과 기록층(52a)의 접합 계면 근방에서의 기록층(52a)의 밴드 만곡(상기 ΔV에 대응하는 것)을 크게 하여, 프로그래밍 전압을 저감할 수 있기 때문이다.
이와 같이, 본 실시 형태에서는 플러그(43)(하부 전극)와 기록층(52a) 사이에 절연막(51)을 개재시킴으로써, 절연막(51)에 의한 방열에 기인한 상 변화 메모리의 프로그래밍 전류의 저감 효과나 절연막(51)에 의한 기록층(52a)의 박리 방지 효과를 얻음과 함께, 절연막(산화 탄탈층)과의 접촉에 기인한 칼코게나이드 기록층의 밴드 만곡의 저감에 의한 프로그래밍 전압의 증대의 문제에 대해서는, 기록층(52a)을 산소 첨가 GST로 함으로써 대처하고, 그에 의해 상 변화 메모리의 프로그래밍 전압을 저감할 수 있다. 따라서, 상 변화 메모리의 프로그래밍 전류의 저감이나 칼코게나이드 기록층의 박리 방지를 도모함과 함께, 상 변화 메모리의 프로그래밍 전압을 저감할 수 있어, 상 변화 메모리를 갖는 반도체 장치의 성능이나 신뢰성을 향상시킬 수 있다.
본 발명자의 검토에 따르면, 산소 첨가 GST로 이루어지는 기록층(52a)에서의 산소(O)의 비율, 즉 기록층(52a)을 구성하는 산소 첨가 GST에서의 산소(O)의 도입(첨가)량을, 1원자％ 이상 10원자％ 이하로 함으로써, 프로그래밍 전압의 저감 효과를 적확하게 얻을 수 있다. 산소 첨가 GST에서의 산소의 비율이 10원자％보다도 커지면, Ge-Sb-Te의 상 분리가 심하게 일어나기 때문에, 산소 첨가 GST에서의 산소의 비율은, 10원자％ 이하인 것이 바람직하다.
본 실시 형태에서는, 프로그래밍 전압을 저감하는 것이 가능해져, (상 변화 메모리에서도) 로직 CMOS(CMISFET) 동작에 요구되는, 예를 들면 전압 1.5V 동작을 실현할 수 있다.
단, 산소 첨가 GST보다도 인듐 첨가 GST의 쪽이 내열성이 우수하므로, 본 실시 형태와 같이 산소 첨가 GST를 상 변화 메모리의 기록층(52a)으로서 이용한 경우보다도, 상기 실시 형태 1과 같이 인듐 첨가 GST를 상 변화 메모리의 기록층(52)으로서 이용한 쪽이, 상 변화 메모리의 내열성을 향상시킬 수 있어, 재기입을 다수 반복하였을 때의 기록층의 안정성을 높이고, 재기입 특성의 열화가 일어나기 어려워, 신뢰성을 보다 향상시킬 수 있다.
또한, 본 실시 형태와 같이 Ge-Sb-Te계 칼코게나이드에 산소(O)를 도입(첨가)하는 경우에는, 산소의 도입(첨가)량의 상한은 10원자％인 것에 대해서, 상기 실시 형태 1과 같이 Ge-Sb-Te계 칼코게나이드에 인듐(In)을 도입(첨가)하는 경우에는, 도입 가능량이 많아, 예를 들면 30원자％ 정도까지 인듐(In)의 도입(첨가)이 가능하다. 이 때문에, 본 실시 형태보다도, 상기 실시 형태 1의 쪽이, 칼코게나이드 기록층의 밴드갭 내의 상기 상태 밀도 Nt2를 크게 하여 기록층(52)의 일함수(Φ2)를 보다 적확하게 크게 하는 것이 가능하며, 프로그래밍 전압의 저감량을 보다 크게 할 수 있다.
<실시 형태 4>
도 33은, 본 실시 형태의 반도체 장치의 주요부 단면도이며, 상기 실시 형태 1의 도 11에 대응하는 것이다.
상기 실시 형태 1에서는, 인듐(In)을 도입(첨가)한 Ge-Sb-Te계 칼코게나이드(즉 인듐 첨가 GST)에 의해 상 변화 메모리의 기록층(52)을 구성(형성)하고 있었지만, 본 실시 형태에서는, 도 33에 도시된 바와 같이, 결함 밀도가 높은 Ge-Sb-Te계 칼코게나이드(이하, 고결함 밀도 GST라고 칭함)에 의해 상 변화 메모리의 기록층(52b)을 구성(형성)하고 있다. 따라서, 본 실시 형태에서는, 기록층(52b)은 게르마늄(Ge)과 안티몬(Sb)과 텔루륨(Te)을 구성 원소로서 함유하고 있다. 기록층(52b)의 막 두께는, 예를 들면 100㎚ 정도로 할 수 있다.
본 실시 형태의 반도체 장치의 구성은, 인듐 첨가 GST로 이루어지는 기록층(52) 대신에, 고결함 밀도 GST로 이루어지는 기록층(52b)을 이용한 것 이외에는, 상기 실시 형태 1의 반도체 장치(1)와 거의 마찬가지이므로, 기록층(52b) 이외의 구성에 대해서는, 여기서는 그 설명을 생략한다.
이와 같이, 본 실시 형태의 반도체 장치는 반도체 기판(11) 상에 형성된 하부 전극으로서의 플러그(43)와, 플러그(43)(하부 전극) 상에 형성된 절연막(51)(제1 절연막)과, 절연막(51) 상에 형성된 고결함 밀도 GST(결함 밀도를 높인 Ge-Sb-Te계 칼코게나이드)로 이루어지는 기록층(52b)과, 기록층(52b) 상에 형성된 상부 전극막(53)을 갖고 있다. 상기 기록층(52, 52a)과 마찬가지로, 기록층(52b)은 가열 처리에 의해 저항값이 변화하는 상 변화 재료로 이루어지는 상 변화막이며, 상 변화 메모리의 정보의 기록층이다.
본 실시 형태의 기록층(52b)에 이용하는 고결함 밀도 GST의 밴드 구조를 도 34에 도시한다. 도 34는, 상기 실시 형태 1의 도 16에 대응하는 것이다. 도 34의 밴드 구조의 횡축은 상태수(상태 밀도)에 대응하고, 종축은 에너지에 대응한다. 도 34의 고결함 밀도 GST의 밴드 구조도에는, 전도대의 상태 밀도 Nc4, 가전자대의 상태 밀도 Nv4, 일함수 Φ4(일함수 Φ4는 페르미 준위에 거의 대응함) 및 후술하는 상태 밀도 Nt4가 나타내어져 있다. 또한, Ev4는 가전자대단(가전자대 상단)의 에너지에 대응하고, Ec4는 전도대단(전도대 하단)의 에너지에 대응한다.
고결함 밀도 GST는 p형 반도체이며, 그 일함수 Φ4는 가전자대단의 에너지 Ev4의 약간 상부에 위치한다. 고결함 밀도 GST의 밴드 구조의 특징은, 가전자대(가전자대 상단 Ev3) 근방에 결함 밀도(고결함 밀도)에 기인한 준위가 존재하는 것이다. 이 결함 밀도에 기인한 준위에 의해, 도 34에 도시된 바와 같이, 고결함 밀도 GST의 밴드갭 내에 상태 밀도 Nt4가 존재한다. GST(고결함 밀도 GST)의 결함 밀도는, 주로 텔루륨 결합이 절단된 댕글링 본드에 의한 것이다. GST의 결함 밀도를 높임으로써, 고결함 밀도 GST에서는 가전자대(가전자대 상단 Ev3) 근방에 결함 밀도에 기인한 준위에 대응(기인)하는 상태 밀도 Nt4가 형성되고, 그에 의해 페르미 준위가 가전자대(가전자대 상단 Ev4)측으로 이동하고(즉 페르미 준위가 내려가고), 일함수 Φ4가 커진다. 즉, 고결함 밀도 GST의 일함수 Φ4는, 결함 밀도가 낮은 통상의 GST의 일함수 Φ0보다도 크다. 이 때문에, 통상의 GST를 기록층에 이용한 경우에 비해, 본 실시 형태와 같이 고결함 밀도 GST에 의해 기록층(52b)을 형성함으로써, 프로그래밍 전압의 저감 효과를 얻을 수 있다. 이것은, 고결함 밀도 GST에 의해 기록층(52b)을 형성함으로써, 기록층(52b)의 일함수(Φ4)를 크게 할 수 있고, 그에 의해 절연막(51)과 기록층(52b)의 일함수의 차(상기 ΔΦ 대응하는 것)를 크게 할 수 있으므로, 절연막(51)과 기록층(52b)의 접합 계면 근방에서의 기록층(52b)의 밴드 만곡(상기 ΔV에 대응하는 것)을 크게 하여, 프로그래밍 전압을 저감할 수 있기 때문이다.
이와 같이, 본 실시 형태에서는 플러그(43)(하부 전극)와 기록층(52b) 사이에 절연막(51)을 개재시킴으로써, 절연막(51)에 의한 방열에 기인한 상 변화 메모리의 프로그래밍 전류의 저감 효과나 절연막(51)에 의한 기록층(52b)의 박리 방지 효과를 얻음과 함께, 절연막(산화 탄탈층)과의 접촉에 기인한 칼코게나이드 기록층의 밴드 만곡의 저감에 의한 프로그래밍 전압의 증대의 문제에 대해서는, 기록층(52b)을 고결함 밀도 GST로 함으로써 대처하고, 그에 의해 상 변화 메모리의 프로그래밍 전압을 저감할 수 있다. 따라서, 상 변화 메모리의 프로그래밍 전류의 저감이나 칼코게나이드 기록층의 박리 방지를 도모함과 함께, 상 변화 메모리의 프로그래밍 전압을 저감할 수 있어, 상 변화 메모리를 갖는 반도체 장치의 성능이나 신뢰성을 향상시킬 수 있다.
본 발명자의 검토에 따르면, 기록층(52b)의 성막 공정(상기 실시 형태 1의 도 24의 기록층(52)의 성막 공정에 대응하는 공정)에서 스퍼터링(아르곤을 이용한 스퍼터링)에 의해 기록층(52b)을 성막할 때의 아르곤 가스의 압력(스퍼터링 장치의 챔버(반도체 기판(11)을 배치한 챔버) 내의 아르곤 가스의 압력)을, 예를 들면 4 파스칼 이상으로 함으로써, 성막되는 GST막(기록층(52b)) 내에 Ar(아르곤)이 취득되어, GST막(기록층(52b))의 결함 밀도를 높일 수 있고, 그에 의해 고결함 밀도 GST로 이루어지는 기록층(52b)을 형성할 수 있다.
이 때문에, 기록층(52b)의 성막 공정에서의 아르곤 가스의 압력을, 4 파스칼 이상으로 함으로써, 성막된 Ge-Sb-Te계 칼코게나이드막(즉 기록층(52b))의 결함 밀도를 높여서 일함수를 크게 할 수 있고, 그에 의해 프로그래밍 전압의 저감 효과를 얻을 수 있다. 따라서, 기록층(52b)은 아르곤 가스 압력이 4 파스칼 이상인 스퍼터링에 의해 성막한 Ge-Sb-Te계 칼코게나이드막으로 이루어지는 것이 바람직하다.
본 실시 형태에서는, 프로그래밍 전압을 저감하는 것이 가능해져, (상 변화 메모리에서도) 로직 CMOS(CMISFET) 동작에 요구되는, 예를 들면 전압 1.5V 동작을 실현할 수 있다.
단, 상기 실시 형태 1에서는 인듐 첨가 GST 내의 인듐량을 조절함으로써, 인듐 첨가 GST의 일함수 Φ2를 제어할 수 있으므로, 기록층(52)의 일함수의 제어가 용이한 것에 대해, 본 실시 형태에서는 GST 내의 결함 밀도를 조절함으로써 고결함 밀도 GST의 일함수를 제어하므로, 상기 실시 형태 1에 비해, 기록층(52b)의 일함수를 제어하기 어렵다. 이 때문에, 고결함 밀도 GST를 기록층(52b)에 이용하는 본 실시 형태보다도, 인듐 첨가 GST를 기록층(52)에 이용하는 상기 실시 형태 1의 쪽이, 상 변화 메모리의 안정성을 높일 수 있어, 상 변화 메모리의 특성(구동 전압 등)의 변동을 저감할 수 있다.
또한, 본 실시 형태와 같이 Ge-Sb-Te계 칼코게나이드의 결함 밀도를 높이는 경우에는, 형성 가능한 결함 밀도가 한정되어 있으므로, 인듐 첨가 GST를 이용하는 상기 실시 형태 1(의 상기 상태 밀도 Nt2)이나 산소 첨가 GST를 이용하는 상기 실시 형태 3(의 상기 상태 밀도 Nt3)에 비해, 칼코게나이드 기록층의 밴드갭 내의 상기 상태 밀도 Nt4가 작다. 즉, Nt2>Nt3>Nt4>Nt0이다. 이 때문에, 기록층(52, 52a, 52b, 252)을 비교한 경우, 상기 실시 형태 1의 기록층(52)(인듐 첨가 GST)의 페르미 레벨이 가장 낮고(즉 가장 가전자대단에 가깝고), 상기 실시 형태 3의 기록층(52a)(산소 첨가 GST)의 페르미 레벨이 다음으로 낮고, 본 실시 형태의 기록층(52b)(고결함 밀도 GST)의 페르미 레벨이 그 다음으로 낮고, 상기 제2 비교예의 기록층(252)(통상의 GST)의 페르미 레벨이 가장 높다. 즉, 기록층(52, 52a, 52b, 252)을 비교한 경우, 상기 실시 형태 1의 기록층(52)(인듐 첨가 GST)의 일함수 Φ2가 가장 크고, 상기 실시 형태 3의 기록층(52a)(산소 첨가 GST)의 일함수 Φ3이 다음으로 크고, 본 실시 형태의 기록층(52b)(고결함 밀도 GST)의 일함수 Φ4가 그 다음으로 크고, 상기 제2 비교예의 기록층(252)(통상의 GST)의 일함수 Φ0이 가장 작다(Φ2>Φ3>Φ4>Φ0). 따라서, 실시 형태 1, 3, 4 및 제2 비교예의 상 변화 메모리를 비교한 경우, 프로그래밍 전압은, 상기 실시 형태 1을 가장 작게 할 수 있고, 상기 실시 형태 3을 다음으로 작게 할 수 있고, 실시 형태 4를 그 다음으로 작게 할 수 있고, 제2 비교예가 가장 커진다.
<실시 형태 5>
도 35는, 본 실시 형태의 반도체 장치의 주요부 단면도이며, 상기 실시 형태 1의 도 11에 대응하는 것이다.
상기 실시 형태 1에서는, 주로 텅스텐(W)막(43b)에 의해 플러그(43)를 구성(형성)하고 있었지만, 본 실시 형태에서는, 도 35에 도시된 바와 같이, 주로 탄탈(Ta)막(탄탈 금속막)(43c)에 의해 플러그(43d)를 구성(형성)하고 있다.
즉, 상기 상 변화 메모리 영역(10A)에서, 도 35에 도시된 바와 같이, 절연막(41)에 형성된 쓰루홀(42) 내에, 상기 플러그(43) 대신에 플러그(콘택트 전극, 하부 전극)(43d)가 형성되어 있다. 플러그(43d)는 쓰루홀(42)의 저부 및 측벽 상에 형성된 티탄막, 질화 티탄막 혹은 그들의 적층막 등으로 이루어지는 도전성 배리어막(43a)과, 도전성 배리어막(43a) 상에 쓰루홀(42) 내를 매립하도록 형성된 탄탈(Ta)막(주 도체막)(43c)으로 이루어진다. 따라서, 플러그(43d)는 층간 절연막인 절연막(41)의 개구부(쓰루홀(42)) 내에 형성된(매립된) 도전체부이며, 주로 탄탈막(43c)으로 구성되어 있다. 상기 플러그(43)와 마찬가지로, 플러그(43d)는, 상 변화 메모리의 하부 전극으로서 기능하고, 그 상부가 저항 소자(54)의 하부(절연막(51)의 하면)와 접하여 전기적으로 접속되어 있다. 또한, 상기 플러그(43)와 마찬가지로, 플러그(43d)는, 그 하부가 상기 배선(37a) 및 상기 플러그(33)를 통해서 상기 MISFET QM1, QM2의 드레인용의 반도체 영역(20, 21)(n+형 반도체 영역(19a))에 전기적으로 접속되어 있다.
이와 같이, 상기 실시 형태 1에서는 상 변화 메모리의 하부 전극(플러그(43))은 텅스텐(텅스텐 플러그)으로 이루어지지만, 본 실시 형태에서는 하부 전극(플러그(43d))은 탄탈(탄탈 플러그)로 이루어진다.
본 실시 형태의 플러그(43d)는, 상기 텅스텐막(43b) 대신에 탄탈막(43c)을 성막하는 것 이외에는, 상기 실시 형태 1의 플러그(43)와 거의 마찬가지로 하여 형성할 수 있다. 즉, 절연막(41)에 쓰루홀(42)을 형성한 후, 쓰루홀(42)의 내부를 포함하는 절연막(41) 상에 도전성 배리어막(43a)을 스퍼터링법 등에 의해 형성하고, 그리고 나서 텅스텐막(43c)을 CVD법 등에 의해 도전성 배리어막(43a) 상에 쓰루홀(42)을 매립하도록 형성하고, 절연막(41) 상의 불필요한 탄탈막(43c) 및 도전성 배리어막(43a)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 콘택트 홀(42) 내에 잔존하여 매립된 탄탈막(43c) 및 도전성 배리어막(43a)으로 이루어지는 플러그(43d)를 형성할 수 있다. 이와 같이, 플러그(43d)는 절연막(41)에 형성된 개구부(쓰루홀(42))에 도전체 재료(주로 탄탈막(43c))를 충전하여 형성된다.
본 실시 형태의 반도체 장치의 구성은, 주 도체막으로서 텅스텐막(43a)을 이용한 플러그(43) 대신에, 주 도체막으로서 탄탈막(43c)을 이용한 플러그(43d)를 사용한 것 이외에는, 상기 실시 형태 1의 반도체 장치(1)와 거의 마찬가지이므로, 플러그(43d) 이외의 구성에 대해서는, 여기서는 그 설명을 생략한다.
본 실시 형태에서는, 주 도체막으로서 탄탈막(43c)을 이용한 플러그(43d)를 하부 전극으로 하고, 플러그(43d) 상에 절연막(51), 기록층(52) 및 상부 전극막(53)으로 이루어지는 저항 소자(54)를 형성하여, 상 변화 메모리를 형성하고 있다.
반도체 장치의 제조 공정 중의 어닐링(열 처리, 고온 공정)에 의해(예를 들면 절연막(51)의 성막 공정에서 플러그(43d)의 상면이 고온으로 됨으로써), 플러그(43d)의 상면이 산화될 가능성이 있다. 그러나, 본 실시 형태에서는 절연막(51)을 산화 탄탈에 의해 형성하고, 플러그(43d)를 주로 탄탈막(43c)에 의해 형성하고 있다. 이 때문에, 본 실시 형태에서는, 예를 들면 플러그(43d)의 상면이 산화되었다고 하여도, 플러그(43d)의 상면에는 탄탈막(43c)의 상면(상층부)이 산화되어 산화 탄탈막이 형성된다. 따라서, 플러그(43d)의 상면에 산화에 의해 형성되는 산화 탄탈막은 절연막(51)과 동일한 재료(산화 탄탈)에 의해 구성되므로, 예를 들면 플러그(43d)의 상면이 산화되었다고 하여도, 산화 탄탈로 이루어지는 절연막(51)의 두께가 두꺼워진 것과 동일하게 되고, 이종 산화물막은 형성되지 않으므로, 하부 전극을 구성하는 플러그(여기서는 플러그(43d))의 산화에 의해 상 변화 메모리의 전기 특성이 변동하는 것을 억제 또는 방지할 수 있다. 이에 의해, 상 변화 메모리의 전기 특성의 안정성을, 보다 높일 수 있다.
또한, 플러그(43d)의 주 도체막으로서의 탄탈막(43c) 대신에, 절연막(51) 성막 공정(의 온도)에서 산화되기 어려운, 루테늄(Ru) 금속막 또는 이리듐(Ir) 금속막을 이용할 수도 있다. 이에 의해, 절연막(51) 성막 공정(의 온도)에서의 플러그(43d)의 상면의 산화를 방지하여, 상 변화 메모리의 전기 특성의 변동을 억제 또는 방지할 수 있다. 단, 상기한 바와 같이 절연막(51)의 구성 원소인 탄탈(Ta)을 주 도체막에 이용하여 플러그(43c)를 형성한 쪽이(즉 탄탈막(43c)을 이용한 쪽이), 플러그(43d)의 상면이 산화되었을 때의 상 변화 메모리의 전기 특성에 미치는 영향을 저감할 수 있으므로, 보다 바람직하다.
또한, 기록층(52)에 인듐 첨가 GST를 이용한 경우뿐만 아니라, 그 밖의 상 변화 재료(칼코게나이드 재료)를 기록층(52)에 이용한 경우라도, 플러그(43d)와 기록층(52) 사이의 절연막(51)이 산화 탄탈막이면, 본 실시 형태와 같은 플러그(43d)(주로 탄탈로 이루어지는 플러그(43d))를 절연막(51)에 접속하는 하부 전극으로서 이용함으로써, 하부 전극(플러그(43d))의 산화에 의해 상 변화 메모리의 전기 특성이 변동하는 것을 억제 또는 방지할 수 있어, 상 변화 메모리의 전기 특성의 안정성을 향상시킬 수 있는 효과를 얻을 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시 형태 1∼5는, 칼코게나이드 결정(기록층(52, 52a, 52b))이 p형 반도체인 경우에 대해서 설명하였지만, 칼코게나이드 결정이 n형 반도체인 경우, 칼코게나이드(기록층(52, 52a, 52b)에 대응하는 것)의 일함수를 작게 하고, 계면층(절연막(51, 51a)에 대응하는 것)의 일함수를 증대시키는 것이, 프로그래밍 전압의 저감에 유효하게 되는 것은 물론이다.
또한, 상기 실시 형태에서는 기록층(52)(인듐 첨가 GST), 기록층(52a)(산소 첨가 GST), 기록층(52b)(고결함 밀도 GST), 기록층(252)(GST) 및 절연막(51, 51a, 251)(산화 탄탈)의 일함수에 대해서 설명하고 있는데, 여기서 말하는 일함수는, 각 층(막)이 다른 층(막)과 접촉(접합)하지 않고 떨어져 있던 상태(플랫 밴드 상태)에서의 일함수이다. 즉, 여기서 말하는 일함수란, 기록층(52, 52a, 52b, 252)과 절연막(51, 51a, 251)이 접합(접촉)하지 않고 떨어진 상태(플랫 밴드 상태)에 있을 때의 일함수이다. 기록층(52, 52a, 52b, 252)과 절연막(51, 51a, 251)을 접합(접촉)시키면, 피닝 효과 등에 의해 일함수가, 양자를 접합하지 않는 경우로부터 다소 어긋나는 경우도 있지만, 크게는 변하지 않는다.
또한, 본 발명은 반도체 기판 상에 형성된 하부 전극(플러그(43, 43d)에 대응)과, 상기 하부 전극 상에 형성된 제1 절연막(절연막(51, 51a)에 대응)과, 상기 제1 절연막 상에 형성된 Ge-Sb-Te계 칼코게나이드로 이루어지는 기록층(기록층(52, 52a, 52b)에 대응)을 갖는 반도체 장치로서, 일함수를 크게 하는(즉 페르미 준위를 낮게 하는) 처리를 실시한 Ge-Sb-Te계 칼코게나이드를 상기 기록층으로서 이용하는 것을 특징으로 하고 있다. 일함수를 크게 하는(즉 페르미 준위를 낮게 하는) 처리를 실시한 Ge-Sb-Te계 칼코게나이드를 상기 기록층으로서 이용함으로써, 상기 제1 절연막과 상기 기록층의 일함수의 차(상기 ΔΦ에 대응하는 것)를 크게 할 수 있고, 상기 제1 절연막과 상기 기록층의 접합 계면 근방에서의 상기 기록층의 밴드 만곡(상기 ΔV에 대응하는 것)을 크게 할 수 있으므로, 프로그래밍 전압을 저감할 수 있다. 이 일함수를 크게 하는(즉 페르미 준위를 낮게 하는) 처리의 구체적인 수단이, 상기 실시 형태 1에서는 Ge-Sb-Te계 칼코게나이드에 인듐(In)을 도입(첨가)하는 것이며, 상기 실시 형태 3에서는 Ge-Sb-Te계 칼코게나이드에 산소(O)를 도입(첨가)하는 것이며, 상기 실시 형태 4에서는 Ge-Sb-Te계 칼코게나이드의 결함 밀도를 높이는 것이다.
본 발명은, 예를 들면 상 변화 메모리를 포함하는 반도체 장치에 적용하기에 바람직한 것이다.

Claims (14)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 하부 전극과,
    상기 하부 전극 상에 형성되고, 산화 탄탈을 포함하는 제1 절연막과,
    상기 제1 절연막 상에 형성되고, 인듐을 도입한 Ge-Sb-Te계 칼코게나이드로 이루어지는 기록층과,
    상기 기록층 상에 형성된 상부 전극막
    을 갖고,
    상기 제1 절연막의 일함수가, 상기 칼코게나이드의 일함수보다도 작고,
    상기 상부 전극막과 상기 하부 전극 사이의 전압이 1.5V 이하로 재기입 동작을 행하고,
    상기 제1 절연막에 텅스텐을 확산시키는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 기록층은, 가열 처리에 의해 저항값이 변화하는 상 변화 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 기록층은, Ge와 Sb와 Te와 In을 구성 원소로 하는 상 변화 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 절연막은, 산화 탄탈층과 탄탈층의 적층막을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 절연막은, 제1 산화 탄탈층과, 상기 제1 산화 탄탈층 상의 탄탈층과, 상기 탄탈층 상의 제2 산화 탄탈층의 적층막을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 절연막 내에, 상기 하부 전극을 구성하는 금속 원소가 확산되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 절연막의 막 두께는, 0.5∼5㎚인 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 하부 전극은, 텅스텐으로 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 하부 전극은, 탄탈로 이루어지는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 하부 전극은, 상기 반도체 기판 상에 형성된 제2 절연막에 형성된 개구부 내에 매립되고,
    상기 제1 절연막은, 상기 하부 전극이 매립된 상기 제2 절연막 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 상부 전극막은, 텅스텐막 또는 텅스텐 합금막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 기록층은, 상 변화 메모리의 정보의 기록층인 것을 특징으로 하는 반도체 장치.
  14. 반도체 기판과,
    상기 반도체 기판 상에 형성된 하부 전극과,
    상기 하부 전극 상에 형성되고, 산화 탄탈로 이루어지는 제1 절연막과,
    상기 제1 절연막 상에 형성되고, 산소를 도입한 Ge-Sb-Te계 칼코게나이드로 이루어지는 기록층과,
    상기 기록층 상에 형성된 상부 전극막
    을 갖고,
    상기 제1 절연막의 일함수가, 상기 칼코게나이드의 일함수보다도 작고,
    상기 상부 전극막과 상기 하부 전극 사이의 전압이 1.5V 이하로 재기입 동작을 행하고,
    상기 제1 절연막에 텅스텐을 확산시키는 것을 특징으로 하는 반도체 장치.
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