WO2007138703A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2007138703A1
WO2007138703A1 PCT/JP2006/310929 JP2006310929W WO2007138703A1 WO 2007138703 A1 WO2007138703 A1 WO 2007138703A1 JP 2006310929 W JP2006310929 W JP 2006310929W WO 2007138703 A1 WO2007138703 A1 WO 2007138703A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
recording layer
film
semiconductor device
phase change
Prior art date
Application number
PCT/JP2006/310929
Other languages
English (en)
French (fr)
Inventor
Norikatsu Takaura
Yuichi Matsui
Motoyasu Terao
Yoshihisa Fujisaki
Nozomu Matsuzaki
Kenzo Kurotsuchi
Takahiro Morikawa
Original Assignee
Renesas Technology Corp.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp. filed Critical Renesas Technology Corp.
Priority to EP06756849.3A priority Critical patent/EP2023393B1/en
Priority to KR1020117004619A priority patent/KR101095741B1/ko
Priority to PCT/JP2006/310929 priority patent/WO2007138703A1/ja
Priority to KR1020087029071A priority patent/KR101038611B1/ko
Priority to US12/302,740 priority patent/US8618523B2/en
Priority to JP2008517762A priority patent/JP5145217B2/ja
Priority to TW096115797A priority patent/TW200818485A/zh
Publication of WO2007138703A1 publication Critical patent/WO2007138703A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device including a phase change memory.
  • phase change memory which is a nonvolatile memory using a phase change film.
  • Phase change memory is a non-volatile memory in which stored information is written when the crystal state of the storage element changes according to Joule heat caused by current flowing in the storage element itself.
  • the temperature exceeds 600 ° C with Joule heat and the recording current tends to increase because the recording layer is melted, but the resistance value varies from 2 digits to 3 depending on the crystalline state. Digits also change. Since this memory uses a resistance value as a signal, a sense operation with a large read signal is easy.
  • phase change memory is described in, for example, US Pat. No. 5,883,827 (Patent Document 1).
  • the phase change memory includes a memory array and a row (row) decoder XDEC, It consists of bit (column) decoder YDEC, read circuit RC, and write circuit WC.
  • the selection transistor on the word line selected by the row decoder XDEC is turned on, and the bit corresponding to the bit selection line selected by the bit decoder YDEC is turned on.
  • the first switch is turned on, a current path is formed in the selected memory cell, and a read signal is generated on the common bit line iZo. Since the resistance value in the selected memory cell varies depending on the stored information, the voltage output to the common bit line iZo varies depending on the stored information. By discriminating this difference by the read circuit RC, the memory information of the selected memory cell is read.
  • Phase change memory uses a chalcogenide material such as Ge-Sb-Te containing at least antimony (Sb), germanium (Ge), and tellurium (Te) as the material of the recording layer (phase change film). .
  • chalcogenide material such as Ge-Sb-Te containing at least antimony (Sb), germanium (Ge), and tellurium (Te) as the material of the recording layer (phase change film).
  • Sb antimony
  • Ge germanium
  • Te tellurium
  • Patent Document 1 U.S. Pat.No. 5,883,827
  • Non-Patent Document 1 "IEEE International Electron Devices meeting, T ECHNICAL DIGEST", (USA), 2001, p. 803—806
  • phase change memory a recording layer made of chalcogenide and an upper electrode film are formed in order from the bottom on a lower electrode having a metal plug force.
  • a force rucogenide recording layer is formed directly on the lower electrode, the chalcogenide recording layer is in contact with the lower electrode because of its high thermal conductivity. The generated Joule heat is conducted to the lower electrode side and is easily dissipated. As a result, chalcogenide phase changes are less likely to occur, and the programming current of the phase change memory increases.
  • the chalcogenide when a chalcogenide recording layer is formed directly on an interlayer insulating film embedded with a metal plug as a lower electrode, the chalcogenide has poor adhesion to an interlayer insulating film such as an oxide silicon film. Therefore, the chalcogenide recording layer is easily peeled off, which may cause an increase in programming current or programming voltage or a decrease in the number of times the phase change memory can be rewritten. Therefore, when a chalcogenide recording layer is formed directly on the lower electrode, the performance and reliability of a semiconductor device having a phase change memory may be reduced. There is.
  • a thin oxide tantalum film between the lower electrode and the chalcogenide recording layer.
  • a thin acid-tantalum film is formed on an interlayer insulating film in which a metal plug as a lower electrode is embedded, and a chalcogenide recording layer and an upper electrode film are formed on the acid-tantalum film. It is formed and configured in order. Tantalum oxide has a lower thermal conductivity than the metal plug constituting the lower electrode.
  • the heat conduction from the chalcogenide recording layer to the lower electrode side is inhibited by the tantalum oxide tantalum film, and the Joule heat generated in the chalcogenide recording layer is conducted to the lower electrode side. Therefore, the phase change of chalcogenide is likely to occur, and the programming current of the phase change memory can be reduced.
  • the oxide tantalum film has good adhesion to the chalcogenide and also has good adhesion to the interlayer insulating film such as the oxide silicon film. The recording layer can be prevented from peeling off.
  • the chalcogenide recording layer is bonded adjacent to the oxide tantalum layer, not the lower electrode, the work function difference between the chalcogenide recording layer and the adjacent layer is reduced, thereby reducing the amount of band bending of the chalcogenide layer at the bonding interface, which is required to excite the phase change. This increases the programming voltage required.
  • the tantalum film can prevent peeling of the chalcogenide recording layer, it reduces the band curvature of the chalcogenide recording layer due to bonding with the acid-tantalum layer. As a result, the programming voltage of the phase change memory increases. An increase in programming voltage degrades the performance of a semiconductor device having a phase change memory.
  • the programming current of the phase change memory is reduced while the programming current of the phase change memory is reduced and the chalcogenide recording layer is prevented from peeling. It is desirable to reduce the voltage.
  • An object of the present invention is to provide a technique capable of improving the performance of a semiconductor device.
  • a semiconductor device of the present invention includes a lower electrode and a first insulating film formed on the lower electrode.
  • the semiconductor device of the present invention includes a lower electrode, a first insulating film formed on the lower electrode, and a Ge—Sb—Te system in which oxygen is formed on the first insulating film. And a recording layer made of chalcogenide.
  • the semiconductor device of the present invention includes a lower electrode, a first insulating film formed on the lower electrode, and a Ge-Sb-Te film formed on the first insulating film and having a high defect density. And a recording layer made of a chalcogenide.
  • the semiconductor device of the present invention includes a lower electrode, a first insulating film formed on the lower electrode, and a Ge—Sb—Te chalcogenide formed on the first insulating film. And a recording layer, and a Ge-Sb-Te-based chalcogenide that has been subjected to a treatment for increasing the work function (that is, lowering the Fermi level) is used as the recording layer.
  • the semiconductor device of the present invention includes a recording comprising a lower electrode having tantalum force, an acid-tantalum film formed on the lower electrode, and a chalcogenide formed on the acid-tantalum film. And a layer.
  • the performance of the semiconductor device can be improved.
  • FIG. 1 is a plan view showing a schematic configuration of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an example of a structure of a memory array in a phase change memory region of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a plan view showing a planar layout corresponding to the array configuration of FIG. 2.
  • FIG. 4 is a fragmentary cross-sectional view of the semiconductor device of First Embodiment of the present invention.
  • FIG. 5 is an explanatory diagram showing the correlation between the state of the phase change film of the phase change memory and the resistance of the phase change film.
  • FIG. 6 is a graph for explaining the operation of the phase change memory.
  • FIG. 7 is a graph for explaining the operation of the phase change memory.
  • FIG. 8 is an explanatory view schematically showing the operation principle of a memory element using a chalcogenide material.
  • FIG. 9 is an explanatory diagram showing the read operation timing of the memory array.
  • FIG. 10 is an explanatory diagram showing the write operation timing of the memory array.
  • FIG. 11 is a fragmentary cross-sectional view showing the vicinity of the resistance element of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 12 is a fragmentary cross-sectional view showing the vicinity of the resistance element of the semiconductor device of the first comparative example.
  • FIG. 13 is a fragmentary cross-sectional view showing the vicinity of a resistance element of a semiconductor device of a second comparative example.
  • FIG. 14 is a band structure diagram of a flat band state of a tantalum oxide layer and a normal GST layer not added with indium.
  • FIG. 15 is a band structure diagram of normal GST into which indium is not introduced.
  • FIG. 16 is a band structure diagram of indium-doped GST.
  • FIG. 17 is a band structure diagram of a flat band state of an oxide-tantalum layer and an indium-added GST layer.
  • FIG. 18 is a band structure diagram when an oxide tantalum layer and an indium-doped GST layer are joined.
  • FIG. 19 is a graph showing the influence of the film formation temperature of an oxide silicon film formed on indium-doped GST on the programming voltage.
  • FIG. 20 is a fragmentary cross-sectional view of the semiconductor device of First Embodiment of the present invention during the manufacturing process thereof.
  • FIG. 21 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 20;
  • FIG. 22 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing step following that of FIG. 21;
  • FIG. 23 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing step following that of FIG. 22;
  • FIG. 24 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing step following that of FIG. 23;
  • FIG. 25 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 24;
  • FIG. 26 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 25;
  • FIG. 27 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing step following that of FIG. 26;
  • FIG. 28 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing step following that of FIG. 27;
  • FIG. 29 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing step following that of FIG. 28;
  • FIG. 30 is a fragmentary cross-sectional view of the semiconductor device of Second Embodiment of the present invention.
  • FIG. 31 is a fragmentary cross-sectional view of the semiconductor device of Third Embodiment of the present invention.
  • FIG. 32 is a band structure diagram of oxygen-added GST.
  • FIG. 33 is a fragmentary cross-sectional view of the semiconductor device of the fourth embodiment of the present invention.
  • FIG. 34 is a band structure diagram of high defect density GST.
  • FIG. 35 is a fragmentary cross-sectional view of the semiconductor device according to the fifth embodiment of the present invention.
  • hatching may be omitted even in a cross-sectional view in order to make the drawings easy to see. Even a plan view may be hatched to make the drawing easier to see.
  • FIG. 1 is a plan view (planar layout diagram, chip layout diagram) showing a schematic configuration of the semiconductor device (nonvolatile semiconductor memory device, semiconductor chip) of the present embodiment.
  • a semiconductor device (semiconductor chip) 1 of the present embodiment is a phase change memory (phase change nonvolatile memory, PCM (Phase Change Memory)) that is a phase change nonvolatile memory (nonvolatile memory element). ), OUM (Ovonic Unified Memory)).
  • phase change memory phase change nonvolatile memory, PCM (Phase Change Memory)
  • PCM Phase Change Memory
  • OUM Oleonic Unified Memory
  • the semiconductor device 1 of the present embodiment has a phase change memory region 2 in which a memory cell array of a phase change memory is formed. Furthermore, the semiconductor device 1 includes a RAM area 3 in which a RAM (Random Access Memory) circuit such as DRAM (Dynamic RAM) or SRAM (Static RAM) is formed, and a logic circuit such as a CPU or MPU. As necessary, it has a CPU area 4, an analog circuit area 5 in which analog circuits are formed, and an IZO area 6 in which input / output circuits are formed.
  • RAM Random Access Memory
  • the phase change memory area 2 has a relatively large capacity as one of the main circuits of the semiconductor device 1.
  • a non-volatile memory for storing information is formed by a phase change memory which is a phase change non-volatile memory.
  • Phase change memory changes the resistivity (resistance value) by changing the phase of the recording layer of each memory cell (corresponding to a recording layer of 52 ⁇ ⁇ described later) between an amorphous state and a crystalline state, and accesses
  • This is a non-volatile memory configured so that the passing current of each memory cell changes depending on the stored information.
  • phase state of the recording layer (change layer) is in the amorphous state or the force in the crystalline state) is stored information, and the memory of the selected memory cell to be accessed at the time of access is used.
  • the stored information of the selected memory cell can be read by the passing current.
  • the structure of the memory array shown in FIG. 2 is known as a NOR type, and can be read at high speed, so it is suitable for storing system programs.
  • a single memory chip or a microcomputer It is used for mixed logic LSIs.
  • FIG. 2 only a part of the array of four word lines WL1 to WL4 and four bit lines BL1 to BL4 is shown to prevent the drawing from becoming complicated.
  • MC11 through MC14 represent four memory cells connected to WL1.
  • MC21 to MC24, MC31 to MC34, and MC41 to MC44 represent memory cells connected to WL2 to WL4, respectively.
  • BL 1 is a bit line to which memory cells MC11 to MC41 are connected.
  • the memory cells MC12 to MC42, MC13 to MC43, MC14 to MC44 are connected to bit lines BL2, BL3 and BL4, respectively.
  • Each memory cell includes one MISFET (corresponding to one of MISFETQM1 and QM2 described later) and a memory element or memory material MR (recording layer 52 or recording layer 52 described later) connected in series thereto. Corresponding to the resistance element 54).
  • Each word line (WL1 to WL4) is connected to the gate electrode of the MISFET constituting each memory cell.
  • Each bit line (BL1 to BL4) is connected to a memory material MR constituting each memory cell.
  • the word drivers WL1 to WL4 are driven by word drivers WD1 to WD4, respectively. Which word driver WD1 to WD4 is selected is determined by the signal from the row decoder (X address decoder) XDEC.
  • VPL is a power supply line to each word driver, and the power supply voltage is Vdd.
  • VGL is a potential extraction line for each word driver, and here it is fixed at ground potential.
  • QD1 is a selection transistor for precharging the bit line BL1.
  • QD2 through QD4 are select transistors that precharge BL2 through BL4, respectively.
  • Each selection transistor (QD1 to QD4) is selected via the bit decoder YDEC1 or the bit decoder YDEC2 according to the address input. In this example, the bit decoder YDEC1 and the bit decoder YDEC2 alternately handle the selected bit line every two bit lines. Output by reading is detected by the sense amplifier SA.
  • FIG. 3 shows a planar layout (plan view) corresponding to the array configuration of FIG.
  • FL is an active region
  • Ml is a first metal layer (corresponding to wiring 37 described later)
  • M2 is a second metal layer (corresponding to wiring 72 described later)
  • a gate electrode pattern FG is silicon.
  • Layer used as the gate electrode of the transistor formed on the substrate (corresponding to the conductor film pattern constituting the gate electrodes 16a, 16b, 16c, etc. described later)
  • FCT is a contact hole that connects the FL upper surface and the Ml lower surface (Corresponding to contact hole 32 to be described later)
  • R (corresponding to resistance element 54 to be described later) is a stack of a storage element (corresponding to recording layer 52 to be described later) and its upper electrode layer (corresponding to upper electrode film 53 to be described later).
  • SCT is a contact hole (corresponding to through-hole 42 described later) connecting the upper surface of Ml and the lower surface of R
  • TCT is a contact hole (corresponding to through-hole 65 described later) connecting the upper surface of Ml and the lower surface of M2.
  • R is pulled up to M2 via TCT between memory cells connected to the same bit line.
  • This M2 is used as each bit line.
  • Word lines WL1 to WL4 are formed of FG.
  • FG a laminate of polysilicon and silicide (alloy of silicon and refractory metal) is used.
  • MISFETQM2 that composes MC21 shares the source area with QM1. As shown in Fig. 3, the MISFETs composing other cells follow this.
  • Bit lines BL1 to BL4 are connected to the source side of transistors (MISFETs) QD1 and QD4 arranged on the outer periphery of the memory array.
  • the drain region of QD1 and QD2 and the drain region of QD3 and QD4 are common. These transistors have a function of precharging each bit line. At the same time, it receives signals from YDEC1 or YDEC2 and selects the specified bit line. I also have kimono.
  • Figure 3 shows the n-channel type.
  • the circuit elements constituting each block are not particularly limited, but typically, on a single semiconductor substrate such as single crystal silicon by a semiconductor integrated circuit technology such as CMIFET (Complementary MISFET). It is formed.
  • chalcogenide materials that exhibit phase changes are hybridized with integrated circuit fabrication technology. For patterning of these patterns, well-known optical lithography and dry etching can be used. These manufacturing processes will be described in detail later.
  • FIG. 4 is a fragmentary cross-sectional view of the semiconductor device 1 of the present embodiment.
  • FIG. 4 shows a cross section (essential section) of the phase change memory area 10A and a cross section (essential section) of the peripheral circuit area (logic circuit area) 10B.
  • Phase change memory region 10A corresponds to part of phase change memory region 2 of semiconductor device 1.
  • Peripheral circuit region 10B corresponds to a part of the peripheral circuit region of semiconductor device 1 (region where n-channel MISFETs and p-channel MISFETs are formed), and forms MISFETs (formed in peripheral circuit region 10B) X decoder circuit, Y decoder circuit, sense amplifier circuit, input / output circuit (IZO area 6 input / output circuit), logic circuit (CPU area 4 logic circuit), and the like are formed.
  • FIG. 4 for easy understanding, the cross section of the phase change memory area 10A and the peripheral circuit area 10B are shown adjacent to each other, but the cross section of the phase change memory area 10A and the peripheral circuit area are shown. The positional relationship with 10B can be changed as necessary.
  • an element isolation region 12 is formed on the main surface of a powerful semiconductor substrate (semiconductor Ueno) 11 such as p-type single crystal silicon.
  • the p-wells 13a and 13b and the n-well 14 are formed in the active region separated by.
  • the p-type well 13a is formed in the phase change memory region 10A
  • the p-type well 13b and the n- type well 14 are formed in the peripheral circuit region 10B.
  • n-channel MISFETs Metal Insulator Semiconductor Field Effect Transistors
  • QM1 n-channel MISFETs
  • QM2 n-channel MISFETs
  • An n-channel MISFET (Metal Insulator Semiconductor Field Effect Transistor) QN is formed on the p-type well 13b in the peripheral circuit region 10B, and the n-type well in the peripheral circuit region 10B.
  • a p-channel MISFET (Metal Insulator Semiconductor Field Effect Transistor) QP is formed on channel 14.
  • MISFETs QM1 and QM2 in the phase change memory area 10A are MISFETs for memory cell selection in the phase change memory area 10A (2).
  • the MISFETs QM1 and QM2 are formed on the p-type well 13a so as to be separated from each other, and each has a gate insulating film 15a on the surface of the p-type well 13a and a gate electrode 16a on the gate insulating film 15a. ing.
  • a side wall (side wall spacer) 18a having a force such as silicon oxide, silicon nitride film or a laminated film thereof is formed.
  • n-type impurity diffusion layer 20 As a drain region of MISFETQ Ml, a semiconductor region (n-type impurity diffusion layer) 21 as a drain region of MISFETQM2, and the sources of MISFETQM1 and QM2
  • a semiconductor region (n-type impurity diffusion layer) 22 as a region is formed.
  • Each semiconductor region 20, 21, 22 has an LDD (Lightly Doped Drain) structure, and is formed by an n_ type semiconductor region 17a and an n + type semiconductor region 19a having a higher impurity concentration than the semiconductor region 17a. Has been.
  • the n_ type semiconductor region 17a is formed in the p-type well 13a below the sidewall 18a, and the n + type semiconductor region 19a is formed in the gate electrode 16a and the P-type well 13a outside the sidewall 18a.
  • the n + type semiconductor region 19a is formed in the p-type well 13a at a position separated from the channel region force by the amount of the n_ type semiconductor region 17a.
  • the semiconductor region 22 is shared by adjacent MISFETs QM1 and QM2 formed in the same element active region and serves as a common source region. In the present embodiment, the force for explaining the case where the source regions of MISFETQ Ml and QM2 are made common is also possible.
  • the drain region can be made common as another form, and in this case, the semiconductor region 22 becomes the drain region,
  • the semiconductor regions 20 and 21 are the source regions.
  • the MISFETQN formed in the peripheral circuit region 10B has a configuration substantially similar to that of the MISFETQM1 and QM2.
  • the MISFETQN has a gate insulating film 15b on the surface of the p-type well 13b and a gate electrode 16b on the gate insulating film 15b.
  • a wall (side wall spacer) 18b is formed.
  • An n_-type semiconductor region 17b is formed in the p-type well 13b under the sidewall 18b, and the impurity concentration outside the ⁇ -type semiconductor region 17b is higher than that of the ⁇ -type semiconductor region 17b.
  • a high n + type semiconductor region 19b is formed.
  • a source / drain region having an LDD structure of MISFETQN is formed by the n_ type semiconductor region 17b and the n + type semiconductor region 19b.
  • the MISFET QP formed in the peripheral circuit region 10B has a gate insulating film 15c on the surface of the n-type well 14 and a gate electrode 16c on the gate insulating film 15c, on the side wall of the gate electrode 16c.
  • a side wall (side wall spacer) 18c which has a strong force such as silicon oxide, is formed.
  • a p-type semiconductor region 17c is formed in the n-type well 14 below the sidewall 18c, and a p + type semiconductor region having an impurity concentration higher than that of the p-type semiconductor region 17c outside the p-type semiconductor region 17c. 19c is formed.
  • the p ⁇ type semiconductor region 17c and the p + type semiconductor region 19c form a source / drain region having the LDD structure of MISFETQP.
  • a metal silicide layer for example, a cobalt silicide (CoSi) layer 25 is provided.
  • An insulating film (interlayer insulating film) 31 is formed on the semiconductor substrate 11 so as to cover the gate electrodes 16a, 16b, and 16c.
  • the insulating film 31 is made of a force such as an oxide silicon film, and the upper surface of the insulating film 31 is flat so that the heights of the phase change memory area 10A and the peripheral circuit area 10B are substantially the same. Is formed.
  • a contact hole (opening, connection hole) 32 is formed in the insulating film 31, and a plug (contact electrode) 33 is formed in the contact hole 32.
  • the plug 33 has a conductive barrier film 33a formed on the bottom and side walls of the contact hole 32, such as a titanium film, a titanium nitride film, or a laminated film thereof, and a contact hole 32 on the conductive barrier film 33a. And a tungsten (W) film (main conductor film) 33b formed so as to be embedded.
  • the contact hole 32 and the plug 33 are formed on the n + type semiconductor regions 19a and 19b and the p + type semiconductor region 19c and on the gate electrodes 16a, 16b and 16c.
  • First layer wiring As a wiring (first wiring layer) 37 is formed.
  • the wiring 37 includes a conductive barrier film 36a formed on the bottom and side walls of the wiring groove, such as a titanium film, a titanium nitride film, or a laminated film thereof, and a wiring barrier on the conductive barrier film 36a. It is formed of a main conductor film 36b such as a tungsten film formed so as to be embedded.
  • the wiring 37 is electrically connected to the n + type semiconductor regions 19a and 19b, the p + type semiconductor region 19c, the gate electrodes 16a, 16b, and 16c through the plug 33.
  • a source wiring 37b is formed by the wiring 37 connected to the source semiconductor region 22 (n + type semiconductor region 19a) of the MISF ETQM1 and QM2 via the plug 33.
  • An insulating film (interlayer insulating film) 41 having a force such as an oxide silicon film is formed on the insulating film 34 in which the wiring 37 is embedded.
  • a through hole (opening, connection hole) 42 is formed in the insulating film 41, and a plug (contact electrode, lower electrode) 43 is formed in the through hole 42.
  • the plug 43 has a conductive barrier film 43a formed on the bottom and side walls of the through-hole 42, such as a titanium film, a titanium nitride film, or a laminated film thereof, and the inside of the through-hole 42 on the conductive barrier film 43a.
  • a tungsten (W) film (main conductor film) 43b formed so as to be embedded.
  • the plug 43 is a conductor portion formed (embedded) in the opening (through hole 42) of the insulating film 41 which is an interlayer insulating film.
  • Through-hole 42 and plug 43 are on wiring 37a connected to semiconductor region 20, 21 (n + type semiconductor region 19a) for drain of MISFETQM1 and QM2 in phase change memory region 10A of wiring 37 through plug 33. And is electrically connected to the wiring 37a.
  • phase change memory region 10A on the insulating film 41 in which the plug 43 is embedded, a thin insulating film 51, and a recording layer (memory layer, recording material film, phase change film, A resistive element 54 comprising a phase change recording material film 52 and an upper electrode film (upper electrode, metal film) 53 on the recording layer 52 is formed. That is, the resistance element 54 is formed by a laminated pattern including the insulating film 51, the recording layer 52, and the upper electrode film 53.
  • the insulating film 51 is interposed between the insulating film 41 in which the plug 43 is embedded and the recording layer 52, thereby improving the adhesion (adhesion) between the two and preventing the recording layer 52 from being peeled off.
  • the insulating film 51 can function to prevent the heat of the recording layer 52 from escaping (conducting) to the plug 43 side, thereby improving the thermal efficiency of the phase change memory and the phase change memory. Can be rewritten at low current.
  • the insulating film 51 can also function as a heat generating resistance layer that heats the recording layer 52.
  • the insulating film 51 is more preferably made of a metal oxide (transition metal oxide), preferably made of an acid-tantalum oxide (for example, TaO or a material having a composition close to TaO).
  • Maguko maguko
  • the film thickness of the insulating film 51 can be set to, for example, about 0.5 to 5 nm.
  • the recording layer 52 is a phase change film made of a phase change material (a change substance), and is a material capable of transition (phase change) between two states of a crystalline state and an amorphous (amorphous) state. It is a film (semiconductor film).
  • the recording layer 52 can transition between two states (phase change) between a crystalline state and an amorphous state (amorphous state or amorphous state), and the recording layer 52 can function as a memory element. That is, the recording layer 52 is a recording layer for information in the phase change memory.
  • the recording layer 52 is formed of, for example, a material (semiconductor) containing a chalcogen element (S, Se, Te), that is, a chalcogenide (chalcogenide semiconductor, chalcogenide material).
  • a Ge—Sb—Te-based chalcogenide material containing germanium (Ge), antimony (Sb), and tellurium (Te) is used as the recording layer 52 material.
  • indium (In) is introduced into the recording layer 52. That is, a Ge—Sb—Te chalcogenide material into which indium (In) is introduced is used as the material of the recording layer 52.
  • the recording layer 52 contains germanium (Ge), antimony (Sb), tellurium (Te), and indium (In) as constituent elements.
  • the film thickness of the recording layer 52 can be, for example, about 10 to 200 nm.
  • chalcogenide is a material containing at least one element of sulfur (S), selenium (Se), and tellurium (Te)! Uh.
  • FIG. 5 is an explanatory diagram (table) showing the correlation between the state (phase state) of the recording layer 52 and the resistance (resistivity) of the recording layer 52.
  • the resistivity of the recording layer 52 is different between the amorphous state and the crystalline state.
  • the amorphous state has a high resistance (high resistivity), and the crystalline state has a low resistance (low resistivity).
  • the resistivity of the recording layer 52 in the amorphous state is about 10 to: LOOOO times larger than the resistivity of the recording layer 52 in the crystalline state.
  • the recording layer 52 can change between two states (a transition state between a crystalline state and an amorphous state), and can function as a resistance element whose resistance value changes due to the transition between the two states.
  • the recording layer 52 can be changed between two states of a crystalline state and an amorphous state by heat treatment (heat treatment by Joule heat). Therefore, the recording layer 52 also has a phase change material force whose resistance value changes by heat treatment, and can function as a resistance element whose resistance value changes by heat treatment.
  • the recording layer 52 is a recording layer (storage layer, storage element) for information in the phase change memory.
  • the upper electrode film 53 is made of a conductor film such as a metal film, and can be formed of, for example, a tungsten (W) film or a tungsten alloy film, and has a film thickness of, for example, 10 to 20 Onm. Can be about.
  • the upper electrode film 53 reduces contact resistance between the plug 64 and the resistance element 54, which will be described later, and prevents sublimation of the recording layer 52 when the conductive barrier film 67a is formed after the through hole 63 is formed. Can function.
  • the upper electrode film 53 is formed using tungsten (W).
  • W tungsten
  • a metal material that reduces the stress of the upper electrode film 53 is formed on the upper part. It may be used as a material for the electrode film 53.
  • Mo molybdenum
  • Mo—W molybdenum monotungsten
  • Ti—W titanium monotantasten
  • These low stress metals have the effect of suppressing delamination of the memory cell element (resistive element 54). As a result, the uniformity of the electrical characteristics of the memory cell element (resistive element 54), the reliability of the number of rewrites, and the high temperature resistant operation characteristics can be further improved.
  • the plug 43 functions as a lower electrode of the phase change memory, and the lower portion of the resistance element 54 (the lower surface of the insulating film 51) is in contact with and electrically connected to the plug 43. Therefore, the lower part of the resistance element 54 (the lower surface of the insulating film 51) is connected to the drain regions 20, 21 of the MISFETQM1, QM2 in the phase change memory region 10A via the plug 43, the wiring 37a and the plug 33 (n + type semiconductor region 19). It is electrically connected to a).
  • an insulating film 61 and an insulating film (interlayer insulating film) 62 on the insulating film 61 are formed on the insulating film 41 so as to cover the resistance element 54. . That is, the insulating film 61 is formed on the insulating film 41 including the upper surface of the upper electrode film 53 and the side wall of the resistance element 54 (recording layer 52).
  • the insulating film 62 is formed on the insulating film 61 as an interlayer insulating film.
  • the insulating film 61 can be thinner than the insulating film 62 (for example, several hundred nm), for example, about 5 to 20 nm.
  • the insulating film 61 is made of, for example, a silicon nitride film, and the insulating film 62 is made of, for example, an oxide silicon film.
  • the insulating film 61 is formed of a material film that can have an etching rate (etching selectivity) different from that of the insulating film 62, and the insulating film 61 and the insulating film 62 are different. It is more preferable if it is made of a material.
  • the insulating film 61 is preferably thinner than the upper electrode film 53 of the resistive element 54.
  • the upper surface of the insulating film 62 is formed flat so that the heights of the phase change memory region 10A and the peripheral circuit region 10B are substantially the same.
  • through-holes (openings, connection holes) 63 are formed in the insulating films 61 and 62, and at least a part of the upper electrode film 53 of the resistance element 54 at the bottom of the through-hole 63 Is exposed.
  • a plug (contact electrode) 64 is formed in the through hole 63.
  • the plug 64 includes a conductive barrier film 67a formed on the bottom and side walls of the through-hole 63, such as a titanium film, a titanium nitride film, or a laminated film thereof, and the through-hole 63 on the conductive no-rear film 67a.
  • a tungsten (W) film (main conductor film) 67b formed so as to be embedded therein.
  • the snorley wheel 63 and the plug 64 are formed above the resistance element 54, and the plug 64 is electrically connected to the upper electrode film 53 of the resistance element 54. Accordingly, the plug 64 is a conductor portion that is formed (embedded) in the opening (through hole 63) of the insulating film 62 that is an interlayer insulating film and is electrically connected to the upper electrode film 53.
  • the insulating film 61 functions as an etching stopper film when forming the through hole 63, that is, when the insulating film 62 is dry etched to form the through hole 63.
  • This film functions as an etching stopper for through holes.
  • the insulating film 61 is formed on the entire upper surface of the upper electrode film 53. Since the insulating film 61 on the upper electrode film 53 is removed at the bottom of the through-hole 63, in the manufactured semiconductor device, the insulating film 62 is formed on the upper surface of the upper electrode film 53 other than the portion exposed from the through-hole 63. Below, the insulating film 61 is formed.
  • through holes (openings, connection holes) 65 are formed in the insulating films 41, 61, 62, and the upper surface of the wiring 37 is exposed at the bottom of the through hole 65.
  • a plug (contact electrode) 66 is formed in the through hole 65.
  • the plug 66 includes a conductive barrier film 67a formed on the bottom and side walls of the through-hole 65, such as a titanium film, a titanium nitride film, or a laminated film thereof, and the through-hole 65 on the conductive barrier film 67a. And a tungsten film (main conductor film) 67b formed to be embedded.
  • the through hole 65 and the plug 66 are electrically connected to the wiring 37.
  • a wiring (second wiring layer) 72 as a second layer wiring is formed on the insulating film 62 in which the plugs 64 and 66 are embedded.
  • the wiring 72 includes, for example, a powerful conductive barrier film 71a such as a titanium film, a titanium nitride film, or a laminated film thereof, and an aluminum (A1) film or an aluminum alloy film (main conductor film) on the conductive barrier film 7la. 71b.
  • the wiring 72 is formed by further forming a conductive barrier film similar to the conductive barrier film 71a on the aluminum alloy film 71b.
  • the wiring (bit line) 72a of the wiring 72 is electrically connected to the upper electrode film 53 of the resistance element 54 via the plug 64. Therefore, the wiring 72a constituting the bit line of the phase change memory region 10A is connected to the drain region 20 of the MISFETQM1 and QM2 of the phase change memory region 10A via the plug 64, the resistor element 54, the plug 43, the wiring 37a, and the plug 33. , 21 (n + type semiconductor region 19a).
  • the wiring 72 is electrically connected to the wiring 37 via the plug 66, and further via the plug 33, the n + type semiconductor region 19b of the MISFETQN and the P + type semiconductor region 19c of the MISFETQP. And connected with electrical.
  • An insulating film (not shown) as an interlayer insulating film is formed on the insulating film 62 so as to cover the wiring 72, and an upper wiring layer (wiring after the third layer wiring) and the like are formed.
  • an upper wiring layer wiring after the third layer wiring
  • phase change memory phase change type memory
  • a semiconductor integrated circuit including a non-volatile memory) and a MISFET in the peripheral circuit region 10B is formed to constitute the semiconductor device of the present embodiment.
  • the recording layer 52 (or the resistance element 54 including the recording layer 52) and the MISFETQMl as the memory cell transistor (memory cell selection transistor) connected to the recording layer 52 (resistance element 54) , QM2 form a phase change memory cell.
  • the gate electrodes 16a of the MIS FETQM1 and QM2 are electrically connected to word lines (corresponding to the word lines WL1 to WL4).
  • the upper surface side (upper electrode film 53) of the resistor element 54 is electrically connected to the bit line (corresponding to the bit lines BL1 to BL4) including the wiring 72a through the plug 64.
  • the lower surface side of the resistive element 54 (the lower surface side of the recording layer 52, that is, the insulating film 51) is electrically connected to the semiconductor regions 20 and 21 for the drains of the MISFETQMl and QM2 through the plug 43, the wiring 37a, and the plug 33.
  • the semiconductor region 22 for the source of MISFETQMl and QM2 is electrically connected to the source wiring 37b (source line) via the plug 33.
  • n-channel type MISFETs QMl and QM2 are used as the memory cell transistors (memory cell selection transistors) of the phase change memory
  • n-channel MISFETs QMl and QM2 other field effect transistors such as p-channel MISFETs can be used.
  • MISFET as a memory cell transistor of a phase change memory, it is preferable to use MISFET from the viewpoint of high integration, and an n-channel type that has a smaller on-state channel resistance than a p-channel MISFET. MISFETQMl and QM2 are more preferable.
  • the resistance element 54 is electrically connected to the drains (semiconductor regions 10 and 11) of the MISFETQMl and QM2 in the memory region 10A via the plug 43, the wiring 37 (37a), and the plug 33.
  • the resistance element 54 can be electrically connected to the sources of the MISFETQMl and QM2 in the memory region 10A through the plug 43, the wiring 37 (37a), and the plug 33.
  • the resistive element 54 may be electrically connected to one of the sources or drains of the MISFETQMl and QM2 in the memory region 10A via the plug 43, the wiring 37 (37a) and the plug 33.
  • the drain is connected through the plug 33, wiring 37 (37a) and plug 43 rather than the source of the MISFETQMl and QM2 in the memory area 10A. It is more preferable to electrically connect to the element 54 in view of the function as a nonvolatile memory.
  • phase change memory phase change memory formed in phase change memory areas 2 and 10A
  • FIG. 6 and 7 are graphs for explaining the operation of the phase change memory.
  • the vertical axis of the graph in Figure 6 corresponds to the reset pulse, set pulse, and read pulse voltages (arbitrary unit) applied to the phase change memory, and the horizontal axis corresponds to time (arbitrary unit).
  • the vertical axis of the graph in Fig. 7 corresponds to the temperature (arbitrary unit) of the recording layer 52 when a reset pulse, set pulse, or read pulse is applied to the phase change memory, and the horizontal axis is time (arbitrary unit) Unit: arbitrary unit).
  • a voltage pulse which is relatively high! And a voltage (eg, about 3V) is applied for a relatively short time.
  • a voltage eg, about 3V
  • a reset pulse is applied, a relatively large current flows, and as shown in FIG. 7, the temperature of the recording layer 52 rises above the melting point (amorphization temperature) T of the recording layer 52 and the recording layer 52 is dissolved.
  • the recording layer 52 When the application of the reset pulse is completed, the recording layer 52 is rapidly cooled and the recording layer 52 is in an amorphous state.
  • the recording layer 52 By shortening the reset pulse application time, reducing the total energy applied, and setting the cooling time t to a short value, for example, about Ins, the recording layer 52 becomes an amorphous state with a high resistance.
  • a set pulse as shown in FIG. 6 is applied to the bit line (wiring 72 a).
  • the voltage is applied to the resistance element 54 (recording layer 52) through the plug 64.
  • the source of MISFETQM1 and QM2 is connected to a fixed potential (for example, via source wiring 37b and plug 33). OV), and a predetermined voltage is applied to the gate electrode 16a of the selected MISFET via the word line.
  • This set pulse is a voltage pulse that keeps the recording layer 52 in a temperature region higher than the crystallization temperature T equal to or higher than the glass transition point lower than the melting point.
  • the recording layer 52 When the application of the set pulse is finished, the recording layer 52 is cooled and enters a crystalline state (polycrystalline state).
  • the time t required for crystallization depends on the composition of the chalcogenide material constituting the recording layer 52.
  • the temperature of the recording layer 52 (resistive element 54) shown in FIG. 7 depends on Joule heat generated by the recording layer 52 itself, thermal diffusion to the surroundings, and the like.
  • a read pulse as shown in FIG. 6 is applied to the resistance element 54 (recording layer 52) via the bit line (wiring 72a) and the plug 64.
  • a fixed potential for example, OV
  • OV is supplied to the source (semiconductor region 22) of MISFETQ Ml and QM2 via the source wiring 37b and the plug 33, and the gate electrode 16a of the selected MISFET is predetermined via the word line.
  • a voltage lower than the set pulse for example, about 0.3 V is applied for a shorter time than the set pulse.
  • the temperature of the recording layer 52 does not rise above the crystallization temperature T of the recording layer 52 as shown in FIG.
  • the phase state of layer 52 does not change.
  • the recording layer 52 is in a crystalline state
  • the recording layer 52 (resistive element 54) has a relatively low resistance
  • the recording layer 52 is in an amorphous state
  • the recording layer 52 (resistive element 54) is relatively High resistance. Therefore, when a read pulse is applied, the current flowing through the MISFET (QM1 or QM2) to which the recording layer 52 (resistive element 54) is connected is relatively large when the recording layer 52 is in a crystalline state.
  • the recording layer 52 is in an amorphous state, it becomes relatively small. Therefore, the data (whether the recording layer 52 is in the crystalline state or the amorphous state) can be determined based on the magnitude of the flowing current.
  • the recording layer 52 is a recording layer of information in the phase change memory.
  • FIG. 8 is an explanatory diagram (graph) schematically showing the operation principle of the memory element (recording layer 52) using the chalcogenide material, and shows the IV characteristics of the memory element.
  • the horizontal axis of the graph in FIG. 8 corresponds to the voltage applied to the storage element (recording layer 52), and the vertical axis corresponds to the current flowing through the storage element (recording layer 52).
  • I when applying a set current within the range of I force I
  • the crystal state of the memory element is controlled by applying a current pulse having a value corresponding to the write information to the memory element (recording layer 52).
  • a current pulse having a value corresponding to the write information to the memory element (recording layer 52).
  • either state can be '0' and either state can be '1'.
  • the four write operations will be described in more detail with reference to FIG.
  • the phase changes to the amorphous state, so that it returns to the initial state through a reset (amorphous) high resistance curve that is slightly lower than the resistance in the liquid phase.
  • the part indicated by the dotted line in FIG. 8 is a virtual line that the reset pulse has already been turned off, but if the voltage is applied as it is, the current should change in this way as the resistance value changes.
  • the set current (set pulse) when writing '1' to the memory element (recording layer 52) in the initial state '0', when the set current (set pulse) is applied, the terminal voltage force S of the memory element exceeds the threshold voltage Vth. Sometimes it switches to a low resistance state. After switching, crystallization proceeds due to Joule heat.
  • the crystallization region expands and phase changes, and the resistance value decreases further. Return to the initial state.
  • the reason why the slope of the voltage-current curve becomes gentle from the middle is that the region switched to the low resistance state is turned off, and only the resistance drop due to crystallization remains.
  • the reset region is obtained by using the low resistance curve due to the switching that does not take much time to crystallize after the switching described above. Reach the initial state after melting, rapid cooling and solidification.
  • FIG. 9 shows an example of an operation waveform (voltage application waveform) when the memory cell MC11 is selected.
  • the precharge enable signal PC is held at the power supply voltage Vdd (eg, 1.5 V), so the n-type channel MIS transistor (MISFET) QCl or QC4 Bit line BL1 is maintained at precharge voltage VDL.
  • Vdd power supply voltage
  • the precharge voltage VDL is a value lower than Vdd by the threshold voltage of the transistor, for example, 1.0V.
  • the common bit line IZO is also precharged to the precharge voltage VDL.
  • the precharge enable signal ⁇ C at the power supply voltage Vdd is driven to the ground potential GND, and the bit selection line YS1 at the ground potential GND (corresponding to VSS) is boosted.
  • the transistor (MISFET) QDl becomes conductive by being driven to the potential VDH (for example, 1.5 V or more).
  • the bit line BL1 is held at the precharge voltage VDL.
  • the source line CSL is driven to the source voltage VSL (for example, 0V).
  • the difference between the source voltage VSL and the precharge voltage VDL is that the precharge voltage VDL is higher than the source voltage VSL so that the terminal voltage of the resistor R is within the range of the read voltage range as shown in Fig. 8. It is set in the relationship.
  • the unselected bit lines BL2 and BL4 are held at the precharge voltage VDL. That is, only the memory cell MC11 selected by the word line WL1 and the bit line BL1 passes a read current through the bit line BL1.
  • bit line or source line of the memory array is set in a floating state in the standby state, the voltage is undefined when the bit line and the common bit line are connected at the start of the read operation.
  • the capacity of the common bit line will be charged.
  • the bit select line YS 1 is also lowered in accordance with the word line WL 1 and the precharge enable signal PC, which is at the ground potential GND, is driven to the power supply voltage Vdd, so that the bit line and the source line are connected. It is driven to the precharge potential VDL and is in a standby state.
  • the boosted potential VDH is set so as to satisfy the relationship of VDH> Vdd + VTN using the power supply voltage Vdd and the threshold voltage VTN of the n-channel MIS transistor. For example, in a write operation of a phase change memory, it is necessary to pass a larger current than in a read operation, as will be described later. For this reason, in this embodiment, an accurate write operation can be performed by driving the word line and the bit selection line to the boosted potential VDH to reduce the resistance of the n-channel MIS transistor.
  • the selected source line is used as the source of the transistor (MISFET) QMm in the selected memory cell, and the gate of the transistor is set regardless of the resistance of the memory element R.
  • a source-to-source voltage can be secured. Note that the same selection operation is possible if the difference is set so that the difference is within the range of the read voltage region as shown in FIG.
  • FIG. 9 shows an example in which the source line CSL is driven to drive the force word line WL1.
  • the word line WL1 may be driven to drive force and the source line CSL. Good.
  • the word line WL1 is driven and the selection transistor QM1 is turned on, so that the terminal voltage of the storage element R is secured at OV.
  • the terminal voltage of the memory element R is increased by OV force.
  • the value can be controlled by the driving speed of the source line CSL, and can be kept within the range of the readout region described above.
  • the memory cell MC 11 As described above, the example in which the memory cell MC 11 is selected has been described. However, the memory cells on the same bit line are not selected. Since these word line voltages are fixed at the ground potential GND, they are not selected. In addition, since the other bit lines and the source line have the same potential VDL, the remaining memory cells are also maintained in the unselected cell state.
  • the word line in the standby state is set to the ground potential GND
  • the source line in the selected state is set to the source voltage VSL.
  • These voltage relationships are set so that the current flowing through the unselected memory cells does not affect the operation.
  • the source line is selected, and the memory line MC1 to MCnl of the non-selected memory cells MC21 to MCnl (MISFET) QM when the memory line MCI 1 is selected when the source line is selected is set to be sufficiently off.
  • the threshold voltage of the transistor QM can be lowered by setting the standby word line voltage to the ground potential GND and the source voltage VSL to a positive voltage.
  • the selected source line can be set to the ground potential OV, and the standby word line can be set to a negative voltage. Even in this case, the threshold voltage of the transistor QM can be lowered. Force that needs to generate a negative voltage for the word line during standby Voltage force of the source line at the time of selection Easy to stabilize because of the ground potential GND applied from the outside. If the threshold voltage of the transistor QM is sufficiently high, the selected source line and standby word line may be set to the ground potential OV. In that case, the voltage of the source line at the time of selection can be made more stable because the ground potential GND applied from the outside and the capacitance of the word line in the standby state work as a stable capacitance.
  • FIG. 10 shows operation waveforms when the memory cell MC11 is selected.
  • the selection operation of the memory cell MC11 is performed in the same manner as the read operation.
  • a write current is generated.
  • '0' is written, it is applied to the reset current memory cell MC11 set to a value within the range shown in FIG.
  • the reset current has a short pulse width and immediately returns to standby after driving, and the current value becomes zero.
  • Such a reset current generates the same Joule heat as the reset pulse as shown in FIGS.
  • the set current set to a value in the range shown in FIG. 8 is applied.
  • This pulse width is about 50ns.
  • Such a set current generates the same Joule heat as the set pulse shown in FIG. 6 and FIG. This As described above, since the write noise application time and current value are controlled by the write circuit, the memory cell is selected by the pulse width of the set current regardless of which stored information is written.
  • resistance element 54 which is a memory element (memory element) of the semiconductor device of the present embodiment, will be described in more detail.
  • FIG. 11 is a main-portion cross-sectional view showing the vicinity of resistance element 54 (memory element) of the semiconductor device of the present embodiment shown in FIG.
  • FIG. 12 is a cross-sectional view of an essential part showing the vicinity of the resistance element 154 (corresponding to the resistance element 54 of the present embodiment) of the semiconductor device of the first comparative example, and FIG. 13 shows the second comparative example.
  • FIG. 12 is a cross-sectional view of a principal part showing the vicinity of a resistance element 254 (corresponding to the resistance element 54 of the present embodiment) of the semiconductor device, and regions corresponding to FIG. 11 are shown.
  • the resistance element 54 has a laminated structure including the insulating film 51, the recording layer 52, and the upper electrode film 53 in order of the side force close to the plug 43. Have.
  • the recording layer 152 and the upper electrode film 153 on the recording layer 152 are stored on the insulating film 41 in which the plug 143 is embedded.
  • a resistance element 154 which is an element, is formed. That is, in the first comparative example, the resistance element 154 is formed by a laminated pattern including the recording layer 152 and the upper electrode film 153, and the lower surface of the recording layer 152 is in direct contact with and electrically connected to the plug 143.
  • the recording layer 152 is a phase change film that also has a phase change material force, and is composed of Ge—Sb— composed of germanium (Ge), antimony (Sb), and tellurium (Te). It is composed of Te chalcogenide material.
  • the upper electrode film 153 is made of a material similar to that of the upper electrode film 53, such as a tungsten (W) film or a tandasten alloy film.
  • the plug 143 is made of the same material as the plug 43, such as a tungsten (W) film or a tungsten alloy film.
  • the rewriting operation occurs in the region near the plug 143 where Joule heat is likely to be generated, that is, at the interface between the plug 143 and the recording layer 152.
  • the amorphous state of the reset state in the recording layer 152 (the region of the recording layer 152 that becomes amorphous upon reset) 175 has a hemispherical shape, for example, as schematically shown in FIG. .
  • the problems of the first comparative example are that the programming current and voltage are large! /, And that the recording layer 152 is easily peeled off. The reason why the programming current becomes large is that Joule heat generated in the programming operation is conducted to the plug 143.
  • Ge—Sb—Te chalcogenide used as the recording layer material of the phase change memory (here, the material of the recording layer 152) is a layer used in a semiconductor device (LSI) such as an oxide silicon film. It becomes easy to peel off due to stress caused by the metal film (here, upper electrode film 153) formed on the chalcogenide layer (here, recording layer 152), which has poor adhesion to the insulating film (here, insulating film 41). .
  • the electrode film 253 forms a resistance element 254 that is a storage element of the phase change memory. That is, in the second comparative example, the resistance element 254 is formed by a laminated pattern including the insulating film 251, the recording layer 252, and the upper electrode film 253, and the insulating film 251 is provided between the recording layer 252 and the plug 243. Intervene.
  • the recording layer 252 is a phase change film having a phase change material force as well as the recording layer 152, and is powerful with germanium (Ge), antimony (Sb), and tellurium (Te). It is made of Ge-Sb—Te-based chalcogenide material.
  • the upper electrode film 253 is made of the same material as the upper electrode films 53 and 153, such as a tandastain (W) film or a tungsten alloy film.
  • the insulating film 251 is made of oxide tantalum or the like, similar to the insulating film 51.
  • the plug 243 is made of the same material as the plug 43, such as a tungsten (W) film or a tungsten alloy film.
  • the tantalum oxide tantalum (insulating film 251) has the effect of reducing the programming current whose thermal conductivity is smaller than that of the plug 243. Further, tantalum oxide tantalum (insulating film 251) has an effect of preventing peeling of the chalcogenide layer (recording layer 252) having good adhesion to Ge—Sb—Te chalcogenide. Therefore, as in the second comparative example, it is preferable to interpose the thin insulating film 251 (as the interface layer) between the recording layer 252 and the plug 243 as the lower electrode (interface). In order to prevent peeling, for example, an insulating film 251 having a thickness of about 2 nm is preferably used.
  • the amorphous region in the reset state in the recording layer 252 (the region of the recording layer 252 that becomes amorphous upon resetting).
  • the shape of the region 275 is, for example, a hemispherical shape as schematically shown in FIG.
  • the oxide-tantalum interface layer affects the programming characteristics of the phase change memory. That is, when the insulating film 251 is interposed between the recording layer 252 and the plug 243 as the lower electrode (interface) as in the second comparative example, the programming characteristics of the phase change memory are affected. Arise.
  • the work function difference between the chalcogenide material (recording layer 252) and the material in contact with it decreases
  • the band curvature of the chalcogenide at the bonding interface decreases and phase change occurs.
  • the programming voltage required for the band curvature required to excite is increased.
  • the chalcogenide material used for the recording layer 252 of the phase change memory is, for example, Ge Sb Te
  • Ge—Sb—Te chalcogenide such as 2 2 5.
  • Ge—Sb—Te crystal (“Ge—Sb—Te-based chalcogenide” is also simply called “Ge—Sb—Te” or “GST”) is a p-type semiconductor, and its work function is the valence band and band. Located between the gaps.
  • an insulating film (eg, tantalum oxide) having a low thermal conductivity is used.
  • Ge—Sb—Te Band bending of Ge—Sb—Te (recording layer 252) due to bonding of the recording layer 252) and its contact material (insulating film 251) does not occur.
  • the phase change phase change of the recording layer 252) due to impact ionization due to the band curvature of Ge—Sb—Te occurs.
  • Degradation of programming characteristics due to bonding of the insulating film interface layer (insulating film 251) and the chalcogenide material (recording layer 252) is one of the problems of the phase change memory. Reduction of the band curvature of the chalcogenide (recording layer 252) can increase the switching voltage, reliability and yield of the phase change memory.
  • the chalcogenide layer (recording layer 252) of the insulating film 251 Anti-peeling effect and insulation film 2
  • the programming characteristics may be deteriorated (programming voltage increases).
  • an insulating film 51, a recording layer 52, and an upper electrode film 53 are formed (laminated). That is, an insulating film 51, a recording layer 52, and an upper electrode film 53 are formed in this order on a plug 43 as a lower electrode (metal lower electrode), thereby forming a resistance element that is a memory element of a phase change memory. 54 is formed.
  • the semiconductor device of the present embodiment includes the plug 43 as the lower electrode formed on the semiconductor substrate 11, and the insulating film 51 (first insulating film) formed on the plug 43 (lower electrode). ), A recording layer 52 formed on the insulating film 51, and an upper electrode film 53 formed on the recording layer 52.
  • the resistance element 54 constituting the memory element of the phase change memory is formed by a laminated pattern including the insulating film 51, the recording layer 52, and the upper electrode film 53, and serves as the lower electrode of the phase change memory.
  • An insulating film 51 is interposed between the plug 43 and the recording layer 52.
  • the recording layer 52 is a phase change film such as a phase change material whose resistance value is changed by heat treatment.
  • the recording layer 52 is made of indium (In). Ge-Sb-Te-based chalcogenide material introduced (added) is used. In other words, the recording layer 52 has a Ge—Sb—Te based force in which indium is introduced and a rucogenide force.
  • the Ge—Sb—Te chalcogenide material into which indium (In) is introduced (added) that is, the material constituting the recording layer 52
  • the material constituting the recording layer 52 is at least germanium (Ge) and antimony (Sb).
  • Indium (In) is introduced (added) to chalcogenides containing tellurium (Te) (ie, Ge—Sb—Te chalcogenides).
  • the material constituting the recording layer 52 (Ge-Sb-Te-based chalcogenide material in which indium (In) is introduced (added) is at least germanium (Ge), antimony (Sb), and tellurium (Te).
  • Indium (In) is included as a constituent element.
  • the recording layer 52 also has a phase change material force having Ge (germanium), Sb (antimony), Te (tellurium), and In (indium) as constituent elements.
  • a phase change material force having Ge (germanium), Sb (antimony), Te (tellurium), and In (indium) as constituent elements.
  • germanium germanium
  • Sb antimony
  • Te tellurium
  • In indium
  • An example of the composition of indium-doped GST constituting the recording layer 52 is, for example, In (indium) is about 20 atomic%, Ge (germanium) is about 15 atomic%, Sb (antimony) force S10 atomic%. Te (tellurium) is about 55 atomic%.
  • the material constituting the insulating film 51 is preferably a metal oxide (transition metal oxide), more preferably an acid tantalum (eg, a material having a composition close to Ta 2 O or Ta 2 O).
  • a metal oxide transition metal oxide
  • an acid tantalum eg, a material having a composition close to Ta 2 O or Ta 2 O.
  • the insulating film 51 preferably has a metal oxide strength, more preferably an acid tantalum.
  • Plug 43 functions as a lower electrode of the phase change memory, and the lower portion of resistance element 54 (the lower surface of insulating film 51) is in contact with and electrically connected to plug 43.
  • the lower electrode (plug 43) is made of tungsten (tungsten plug) as described above.
  • the lower electrode (plug 43) is embedded in the opening (through hole 42) formed in the insulating film 41 (second insulating film) formed on the semiconductor substrate 11, and the insulating film 51 (first The insulating film is formed on the insulating film 41 in which the lower electrode (plug 43) is embedded.
  • Joule heat necessary for the rewrite operation is generated in the vicinity of the plug 43.
  • the shape of the amorphous region 75 in the reset state in the recording layer 52 (the region of the recording layer 52 that becomes amorphous upon reset) 75 is, for example, a hemispherical shape as schematically shown in FIG. become.
  • the tantalum oxide tantalum (insulating film 51) has an effect of reducing a programming current whose thermal conductivity is smaller than that of the plug 43 (such as tungsten). This is because the Joule heat generated in the insulating film 51 (acid tantalum) force programming operation (reset operation or set operation) having a lower thermal conductivity than the plug 43 can be prevented from being conducted to the plug 43. Further, the tantalum oxide tantalum (insulating film 51) has an effect of preventing peeling of the recording layer 52 with good adhesion to the chalcogenide (recording layer 52).
  • phase change memory involves impactionization by generating an electric field inside the chalcogenide due to the band curvature of the chalcogenide (corresponding to the recording layer 52 in the present embodiment). Is caused by the multiplication of Joule heat.
  • the programming voltage is a resistance that constitutes the phase change memory via the wiring (bit line) 72a and the plug 64 when the resistance element 54 is programmed (that is, reset operation or set operation).
  • the programming current corresponds to the current flowing through the resistance element 54 (current flowing between the upper electrode film 53 and the plug 43) during programming of the resistance element 54 (that is, reset operation or set operation).
  • the work function of the chalcogenide layer (recording layer 52) is increased by using indium-doped GST.
  • Fig. 15 shows the band structure of a normal Ge—Sb—Te chalcogenide (hereinafter referred to as GST) with indium introduced!
  • the horizontal axis of the band structure in Fig. 15 corresponds to the number of states (state density), and the vertical axis corresponds to energy.
  • the band structure diagram of GST in Fig. 15 shows the state density NcO in the conduction band, the state density NvO in the valence band, the work function ⁇ 0 (the work function ⁇ 0 almost corresponds to the film level), and defects.
  • the density of states due to the resulting level is shown as NtO.
  • EvO corresponds to the energy at the valence band edge (upper valence band edge)
  • EcO corresponds to the energy at the conduction band edge (lower conduction band edge).
  • the GST crystal is a p-type semiconductor. As shown schematically in Fig. 15, the work function ⁇ 0 of GST is located above the energy EvO at the valence band edge. In the band gap of indium-added cathode GST, a state density NtO can be formed due to levels caused by defects and the like. This state density NtO is smaller than the state densities Nt2, Nt3, and Nt4 described later. Since the state density NtO is small, the work function ⁇ 0 (Fermi level) of GST is some distance away from the valence band top EvO.
  • Fig. 16 shows the band structure of indium-doped GST.
  • the horizontal axis of the band structure in Fig. 16 corresponds to the number of states (state density), and the vertical axis corresponds to energy.
  • the band structure diagram of indium-doped GST in Fig. 16 shows the state density Nc2 in the conduction band, the state density Nv2 in the valence band, the work density
  • the function ⁇ 2 (work function ⁇ 2 roughly corresponds to the Fermi level) and the density of states Nt 2 described later are shown.
  • Ev corresponds to the energy at the valence band edge (upper valence band edge)
  • Ec corresponds to the energy at the conduction band edge (lower conduction band edge).
  • Indium-doped GST is a p-type semiconductor.
  • the work function ⁇ 2 of indium-doped GST is larger than the normal GST work function ⁇ ⁇ and is closer to the energy Ev at the valence band edge. In other words, it is closer to the energy (EvO, Ev) at the valence band edge than the work function ⁇ 2 of indium doping GST than the work function ⁇ 0 of normal GST.
  • the band structure of indium-doped GST is characterized in the band gap of indium-doped GST due to indium (In) in the vicinity of the valence band (valence band upper end Ev).
  • the density of states is Nt2.
  • This density of states Nt2 corresponds to the atomic level of indium (In).
  • a state density Nt2 corresponding to (caused by) the atomic level of indium (In) is formed near the valence band (the valence band upper end Ev).
  • the Fermi level moves to the valence band (valence band upper end Ev) side (that is, the Fermi level is lowered), and the work function ⁇ 2 becomes larger.
  • the work function ⁇ 2 of indium-added GST is larger than the work function ⁇ 0 of normal GST when indium (In) is introduced (added).
  • FIG. 17 shows the band structure of the oxide-tantalum interface layer (insulating film 51) and the indium-doped GST layer (recording layer 52).
  • FIG. 17 shows a band diagram in a flat band state (a state where the tantalum oxide interface layer (insulating film 51) and the indium-doped GST layer (recording layer 52) are not joined)).
  • FIG. 14 is also a band diagram in a flat band state (a state in which the tantalum oxide layer (insulating film 251) and the GST layer (recording layer 252) are not joined).
  • the work function ⁇ 1 of tantalum oxide is located in the band gap of the indium-added cathode GST. That is, the Fermi level of the indium-doped GST (recording layer 52) is lower than the Fermi level of the tantalum oxide interface layer (insulating film 51), and the work function ⁇ 1 of the tantalum oxide interface layer (insulating film 51) is lower. Is smaller than the work function ⁇ 2 of indium-doped GST (recording layer 52) Please.
  • reducing the work function ⁇ 1 of oxide tantalum (insulating film 51) also reduces the programming voltage. It is valid. That is, not only can the work function ⁇ 2 of the recording layer 52 be increased, but also the programming function of the phase change memory can be decreased by decreasing the work function of the insulating film 51.
  • FIG. 18 shows the band structure curved by the work function difference ⁇ between the oxide-tantalum interface layer (insulating film 51) and indium-doped GST. That is, FIG. 18 is a band structure diagram when an oxide-tantalum interface layer (insulating film 51) and an indium-doped GST layer (recording layer 52) are joined.
  • the band structure of indium-doped GST is curved in the vicinity of the junction interface due to the work function difference ⁇ between YST and indium-doped GST (recording layer 52).
  • the phase change memory is formed by disposing the recording layer 52 made of indium added GST on the insulating film 51 made of oxide tantalum, so that the phase change memory is configured.
  • FIG. 18 is almost the same as the band structure in the vicinity of the junction interface between the insulating film 51 and the recording layer 52 of the phase change memory according to the present embodiment (the band structure in a state where a voltage is applied to the resistance element 54).
  • the horizontal axis in FIG. 18 corresponds to the position in the thickness direction of the insulating film 51 and the recording layer 52, and the vertical axis corresponds to energy.
  • the band of indium-doped GST is curved by ⁇ in the vicinity of the junction interface between the oxide-tantalum interface layer (insulating film 51) and indium-doped GST (recording layer 52). .
  • the magnitude of this band curvature ⁇ increases as the work function difference ⁇ between the insulating film 51 (acid-tantalum tantalum interface layer) and the recording layer 52 (indium-doped GST) as shown in FIG.
  • the acid-tantalum force is also increased as in this embodiment.
  • the work function ( ⁇ 2) of the recording layer 52 is increased by introducing (adding) the indium, and insulation is thereby achieved. Since the work function difference ( ⁇ ) between the film 51 and the recording layer 52 increases, the band curvature ⁇ increases.
  • this embodiment is more than the second comparative example because the band curvature (band curvature amount) ⁇ of the recording layer 52 in the vicinity of the bonding interface between the insulating film 51 and the recording layer 52 is increased.
  • the programming voltage can be reduced.
  • phase-change memory programming has an impact by generating an electric field inside the chalcogenide layer due to the band curvature of the chalcogenide layer (corresponding to the recording layer 52 in this embodiment). This occurs when ionization occurs and charges are multiplied to generate Joule heat.
  • the recording layer 52 is formed by indium doping GST, so that the work function ( ⁇ 2) of the recording layer 52 is increased and the work function difference ( ⁇ ) between the insulating film 51 and the recording layer 52 is reduced. Accordingly, the band curvature ⁇ of the recording layer 52 near the bonding interface between the insulating film 51 and the recording layer 52 is increased.
  • the insulating film 51 is interposed between the plug 43 (lower electrode) and the recording layer 52, so that the programming current of the phase change memory due to the heat insulation by the insulating film 51 is reduced.
  • the problem of the programming voltage increase caused by is addressed by using GST as the recording layer 52, so that the programming voltage of the phase change memory is reduced. Can be reduced.
  • phase change memory it is possible to reduce the programming current of the phase change memory and to prevent the chalcogenide recording layer from peeling off, and to reduce the programming voltage of the phase change memory, thereby improving the performance and reliability of the semiconductor device having the phase change memory. It can be improved. In addition, it is possible to obtain effects such as variation in driving voltage of the phase change memory, improvement in the number of rewritable times, higher integration, driving by logic CMOS (CMISFET), or improvement in manufacturing yield.
  • CMISFET logic CMOS
  • the ratio (ratio) of indium (In) in the recording layer 52 made of indium-doped GST that is, the amount of indium (In) introduced into the recording layer 52 constituting GST is 10 atoms. If it is at least%, the state density Nt2 can be made sufficiently larger than the state density NtO, and the work function ⁇ 2 of the recording layer 52 can be made lower than the normal GST work function ⁇ 0. Therefore, the effect of reducing the programming voltage can be obtained accurately, which is more preferable. In order to accurately maintain the function of the recording layer 52 as a phase change film, the ratio (ratio) of indium (In) in the recording layer 52 made of indium added GST is 30 atomic% or less. More preferred.
  • the work function of the interface layer (insulating film 51) can be further reduced by doping (introducing and adding) metal into the interface layer (insulating film 51).
  • doping introducing and adding
  • metal for example, by controlling the process annealing conditions, a small amount of tungsten (W) constituting the plug 43 is diffused into the insulating film 51, so that the work function ( ⁇ 1 ) Can be reduced
  • FIG. 19 shows the influence of the film formation temperature of the silicon oxide film formed on the indium-doped GST on the programming voltage.
  • a recording layer of a phase change memory is formed by indium addition GST, and a silicon oxide film as an interlayer insulating film is formed thereon at a film forming temperature of 300 ° C and a film forming temperature of 400 ° C.
  • the programming voltage of the phase change memory shown in FIG. 19 is shown.
  • the horizontal axis of the graph of FIG. 19 corresponds to the film formation temperature (anneal temperature) of the silicon oxide film, and the vertical axis of FIG. Corresponds to the programming voltage of the change memory.
  • the logging voltage (eg, about 1.5V) is lower than the programming voltage (eg, about 2.2V) when the silicon oxide film is formed at a temperature of 300 ° C.
  • the cause of this is that the work function of the oxide tantalum (insulating film 51) is reduced by spreading a small amount of tungsten constituting the plug 43 into the insulating film 51 by heating during the formation of the oxide silicon film. It is also a small force. That is, when the film formation temperature is 400 ° C, tungsten constituting the plug 43 diffuses into the insulating film 51 due to heating during the formation of the silicon oxide film.
  • this diffusion reduces the work function of the insulating film 51 and increases the work function difference ( ⁇ ) between the insulating film 51 and the recording layer 52, thereby reducing the programming voltage.
  • a process step heating or high-temperature step after the formation of the insulating film 51 for reducing the work function of the interface layer (insulating film 51), and a tungsten lower electrode (a lower electrode made of tungsten,
  • the combination of the plug 43) and tantalum oxide (insulating film 51) makes it possible to further reduce the programming voltage.
  • the metal element (here, tungsten) force constituting the lower electrode (here, the plug 43) is diffused in the insulating film 51.
  • the programming voltage of the memory can be further reduced.
  • it is desirable that the diffusion of the metal (here, tungsten) into the insulating film 51 is extremely small as well as the force of the lower electrode (plug 43). This is because when the amount of metal diffusion from the plug 43 to the insulating film 51 is large, the insulating film 51 becomes metallic, and the heat insulation effect by the insulating film 51 is reduced.
  • indium-doped GST (recording layer 52) has a work function (film level) near the band edge (Ev) of the valence band, that is, a large work function ( ⁇ 2). is there.
  • tungsten lower electrode plug 43
  • an appropriate amount of tungsten diffuses into the oxide tantalum (insulating film 51) and the oxide tantalum (insulating film 51).
  • tantalum oxide (insulating film 51) has the characteristics of preventing peeling of the chalcogenide layer (recording layer 52) and preventing (reducing) the programming current.
  • chalcogenide By combining these three materials, the optimum band curvature of chalcogenide (recording layer 52) can be obtained.
  • a cell structure phase change memory
  • a tungsten bottom electrode plug 43
  • tantalum oxide insulating film 51
  • indium-doped GST chalcogenide
  • chalcogenide Repcording layer 52
  • FIGS. 24 to 29 are main-portion cross-sectional views during the manufacturing process of the semiconductor device 1 of the present embodiment, and the region corresponding to FIG. 4 is shown.
  • FIGS. 24 to 29 illustration of the portions corresponding to the insulating film 31 in FIG. 23 and the structure below it is omitted.
  • an element isolation region 12 made of an insulator is formed.
  • an active region whose periphery is defined by the element isolation region 12 is formed on the main surface of the semiconductor substrate 11.
  • p-type wells 13 a and 13 b and n-type well 14 are formed on the main surface of semiconductor substrate 11.
  • the ⁇ -type well 13a is formed in the phase change memory region 10A
  • the p-type well 13b and the n-type well 14 are formed in the peripheral circuit region 10B.
  • p-type impurities 13a and 13b are formed by ion-implanting p-type impurities (for example, boron (B)) into a part of the semiconductor substrate 11, and n-type impurities (
  • the n-type well 14 can be formed by ion implantation of phosphorus (P) or arsenic (As).
  • insulation for a gate insulating film such as a thin silicon oxide film on the surface of the p-type wells 13a and 13b and the n-type well 14 of the semiconductor substrate 11 is provided.
  • a film 15 is formed.
  • a silicon oxynitride film or the like can be used as the insulating film 15 .
  • the film thickness of the insulating film 15 can be, for example, about 1.5 to about LOnm.
  • gate electrodes 16 a, 16 b, and 16 c are formed on the insulating film 15 of the p-type wells 13 a and 13 b and the n-type well 14.
  • a low-resistance polycrystalline silicon film is formed as a conductor film on the entire main surface of the semiconductor substrate 11 including the insulating film 15, and the polycrystalline silicon film is formed using a photoresist method, a dry etching method, or the like.
  • the gate electrodes 16a, 16b, and 16c that also have the force of the etched polycrystalline silicon film (conductor film) can be formed.
  • the insulating film 15 remaining under the gate electrode 16a is the gate insulating film 15a
  • the insulating film 15 remaining under the gate electrode 16b is the gate insulating film 15b
  • the insulating film 15 remaining under the gate electrode 16c is The gate insulating film 15c is formed.
  • the gate electrodes 16a and 16b are formed of a polycrystalline silicon film doped with an n-type impurity (doped polysilicon film) by doping impurities during or after film formation.
  • the gate electrode 16c It is formed of a polycrystalline silicon film (doped polysilicon film) doped with p-type impurities.
  • the n_ type semiconductor region 17a is formed in the regions on both sides of the gate electrode 16a of the p-type well 13a by ion implantation of an n-type impurity such as phosphorus (P) or arsenic (As). Then, n_type semiconductor regions 17b are formed in regions on both sides of the gate electrode 16b of the p-type well 13b. Also, p-type semiconductor regions 17c are formed in regions on both sides of the gate electrode 16c of the n- type well 14 by ion implantation of p-type impurities such as boron (B).
  • p-type impurities such as boron (B).
  • sidewalls 18a, 18b, and 18c are formed on the sidewalls of the gate electrodes 16a, 16b, and 16c.
  • the sidewalls 18a, 18b, 18c are formed, for example, by depositing an insulating film made of a silicon oxide film, a silicon nitride film, or a laminated film thereof on the semiconductor substrate 11, and anisotropically etching the insulating film. Can do.
  • n + type semiconductors are formed in the regions on both sides of the gate electrode 16a and the sidewall 18a of the p-type well 13a by ion implantation of an n-type impurity such as phosphorus (P) or arsenic (As).
  • the body region 19a is formed, and the n + type semiconductor region 19b is formed in the regions on both sides of the gate electrode 16b and the side wall 18b of the p-type well 13b.
  • p + type semiconductor regions 19c are formed in the regions on both sides of the gate electrode 16c and the side 18c of the n-type well 14 by ion-implanting p-type impurities such as boron (B).
  • annealing treatment heat treatment for the activation of the introduced impurities can be performed.
  • the n-type semiconductor regions 20, 21 functioning as the drain regions of the MISFETQM1, QM2 in the phase change memory region 10A, and the n-type semiconductor region 22 functioning as the common source region, respectively,
  • the n + type semiconductor region 19a and the n_ type semiconductor region 17a are formed.
  • n-type semiconductor region functioning as the drain region of the MISFETQN in the peripheral circuit region 10B and the n-type semiconductor region functioning as the source region are respectively n + Type semiconductor region 19b and n_ type semiconductor region 17b, and a P type semiconductor region functioning as a drain region of MISFET QP and a P type semiconductor region functioning as a source region are respectively a P + type semiconductor region 19c and A p-type semiconductor region 17c is formed.
  • the surfaces of the gate electrodes 16a, 16b, 16c, the n + type semiconductor regions 19a, 19b, and the p + type semiconductor region 19c are exposed, and a metal film such as a cobalt (Co) film is deposited to perform heat treatment.
  • a metal film such as a cobalt (Co) film is deposited to perform heat treatment.
  • metal silicide layers 25 are formed on the surfaces of the gate electrodes 16a, 16b, 16c, the n + type semiconductor regions 19a, 19b, and the P + type semiconductor region 19c, respectively. Thereafter, the unreacted cobalt film (metal film) is removed.
  • n-channel MISFETs QM1 and QM2 are formed in the phase change memory region 1OA, and an n-channel MISFETQN and a p-channel MISFETQP are formed in the peripheral circuit region 10B. Therefore, the MISFETs QM1 and QM2 in the phase change memory region 10A and the MISFETs QN and QP in the peripheral circuit region 10B can be formed in the same manufacturing process.
  • an insulating film (interlayer insulating film) 31 is formed on the semiconductor substrate 11 so as to cover the gate electrodes 16a, 16b, 16c.
  • the insulating film 31 is made of, for example, an oxide silicon film.
  • the insulating film 31 can also be formed of a stacked film of a plurality of insulating films.
  • the top surface of the insulating film 31 is flattened by performing a CMP process or the like as necessary. Thereby, the height of the upper surface of the insulating film 31 is substantially the same in the phase change memory region 10A and the peripheral circuit region 10B.
  • the insulating film 31 is dry-etched using a photoresist pattern (not shown) formed on the insulating film 31 by a photolithography method as an etching mask, whereby a contact hole 32 is formed in the insulating film 31.
  • a contact hole 32 is formed in the insulating film 31.
  • a part of the main surface of the semiconductor substrate 11 for example, a part of the n + type semiconductor regions 19a and 19b and the p + type semiconductor region 19c (the metal silicide layer 25 on the surface thereof) and the gate electrodes 16a, Part of 16b, 16c (metal silicide layer 25 on the surface) is exposed.
  • a plug 33 is formed in the contact hole 32.
  • the conductive barrier film 33a is formed on the insulating film 31 including the inside of the contact hole 32 by a sputtering method or the like.
  • a tungsten film 33b is formed on the conductive barrier film 33a by the CVD method or the like so as to fill the contact hole 32, and the unnecessary tungsten film 33b and the conductive barrier film 33a on the insulating film 31 are formed by CMP or It is removed by the etch back method.
  • the plug 33 made of the tungsten film 33b and the conductive barrier film 33a remaining and buried in the contact hole 32 can be formed.
  • an insulating film 34 is formed on the insulating film 31 in which the plugs 33 are embedded. Then, by using the photoresist pattern (not shown) formed on the insulating film 34 by photolithography as an etching mask, the insulating film 34 is dry-etched to form a wiring groove (opening) 35 in the insulating film 34. Form. At the bottom of the wiring groove 35, the upper surface of the plug 33 is exposed. Of the wiring grooves 35, the wiring grooves 35 that expose the plugs 33 formed on the drain regions (semiconductor regions 20, 21) of the MISFE TQM1 and QM2 of the phase change memory region 10A, that is, the openings 35a are groove-shaped.
  • This pattern can be formed as a hole (connection hole) -like pattern having a dimension larger than the planar dimension of the plug 33 that exposes the excessive force.
  • the force for forming the opening 35a at the same time as the other wiring groove 35 is used separately from the photoresist pattern for forming the opening 35a and the photoresist pattern for forming the other wiring groove 35.
  • the opening 35a and the other wiring groove 35 are formed by different processes.
  • the wiring 37 is formed in the wiring groove 35.
  • the main conductor film 36b such as a tungsten film is formed. Is formed so as to fill the wiring trench 35 on the conductive barrier film 36a by the CVD method or the like, and the unnecessary main conductor film 36b and the conductive barrier film 36a on the insulating film 34 are removed by the CMP method or the etch back method. The As a result, it is possible to form the wiring 37 composed of the main conductor film 36b and the conductive barrier film 36a embedded in the wiring groove 35 so as to remain.
  • the wiring 37a formed in the opening 35a of the phase change memory region 10A is connected to the drain regions (semiconductor region 20) of the MISFETQMl and QM2 of the phase change memory region 10A via the plug 33. , 21).
  • the wiring 37a does not extend on the insulating film 31 so as to connect the semiconductor elements formed on the semiconductor substrate 11, but plugs 4a. In order to electrically connect 3 and the plug 33, they exist locally on the insulating film 31 and are interposed between the plugs 43 and 33. Therefore, the wiring 37a can be regarded as a connecting conductor portion (contact electrode) that is not a wiring.
  • a source wiring 37b connected to the source semiconductor region 22 (n + type semiconductor region 19a) of the M ISFETQM1 and QM2 via the plug 33 is formed by the wiring 37. .
  • the wiring 37 is not limited to the buried tungsten wiring as described above, and can be variously modified.
  • a tungsten wiring other than the buried wiring, an aluminum wiring, or the like can be used.
  • an insulating film (interlayer insulating film) 41 is formed on the insulating film 34 in which the wiring 37 is embedded.
  • the insulating film 41 is dry-etched using a photoresist pattern (not shown) formed on the insulating film 41 by a photolithography method as an etching mask, so that a through-hole ( (Opening, connecting hole) 42 is formed.
  • the through hole 42 is formed in the phase change memory region 10A, and the upper surface of the wiring 37a is exposed at the bottom of the through hole 42.
  • the plug 43 is formed in the through hole 42.
  • the tungsten film 43b is formed on the conductive barrier film 43a by CVD or the like.
  • the unnecessary tungsten film 43b and the conductive barrier film 43a on the insulating film 41 are removed by a CMP method, an etch back method, or the like.
  • the plug 43 made of the tungsten film 43b and the conductive noria film 43a remaining and buried in the contact hole 42 can be formed.
  • the plug 43 is formed by filling the opening (through hole 42) formed in the insulating film 41 with the conductor material.
  • an insulating film 51, a recording layer 52, and an upper electrode film 53 are sequentially formed (deposited) on the insulating film 41 in which the plug 43 is embedded.
  • the film thickness (deposition film thickness) of the insulating film 51 is, for example, about 0.5 to 5 nm
  • the film thickness (deposition film thickness) of the recording layer 52 is, for example, about 10 to 200 nm
  • the laminated film including the insulating film 51, the recording layer 52, and the upper electrode film 53 is patterned using a photolithography method and a dry etching method.
  • a resistance element 54 which is a laminated pattern cover of the upper electrode film 53, the recording layer 52 and the insulating film 51, is formed on the insulating film 41 in which the plug 43 is embedded.
  • the insulating film 51 is used as an etching stopper film when the upper electrode film 53 and the recording layer 52 are dry-etched.
  • an insulating film (etching stagger film) 61 is formed on the insulating film 41 so as to cover the resistance element 54.
  • the film thickness (deposited film thickness) of the insulating film 61 can be set to, for example, about 5 to 2 Onm.
  • the insulating film 61 it is preferable to use a material film that can be formed at a temperature at which the recording layer 52 does not sublime (for example, 400 ° C or lower). If a silicon nitride film is used as the insulating film 61, the recording layer 52 can be formed at a temperature (for example, 400 ° C. or less) without sublimation using, for example, a plasma CVD method. The sublimation of the recording layer 52 when the film 61 is formed can be prevented.
  • an insulating film (interlayer insulating film) 62 is formed on the insulating film 61.
  • the insulating film 62 can function as an interlayer insulating film thicker than the insulating film 61.
  • the upper surface of the insulating film 62 can be flattened by performing a CMP process or the like as necessary.
  • a photoresist pattern RP1 is formed on the insulating film 62 by using a photolithography method.
  • the photoresist pattern RP1 has an opening in a region where the through hole 63 is to be formed.
  • the insulating film 62 is dry-etched, whereby through holes (openings, connection holes, through-holes) are formed in the insulating films 61 and 62. ) 63 is formed.
  • the insulating film 62 is dry-etched until the insulating film 61 is exposed under the condition that the insulating film 62 is more easily etched than the insulating film 61, so that the insulating film 61 functions as an etching strobe film.
  • the through-hole 63 can be formed in the insulating films 61 and 62 by dry etching the insulating film 61 at the bottom of the through-hole 63 under the condition that the insulating film 61 is more easily etched than the insulating film 62. That Thereafter, the photoresist pattern RP1 is removed. At the bottom of the through hole 63, at least a part of the upper electrode film 53 of the resistance element 54 is exposed. Since the insulating film 61 is used as an etching stopper film, over-etching of the upper electrode film 53 is prevented, etching damage during dry etching for forming the through hole 63, and a conductor for the plug 64 described later.
  • the thermal load damage during film formation it is possible to suppress the thermal load damage during film formation, to suppress or prevent the change in characteristics of the recording layer 52 in the region immediately below the plug 64, and to improve the reliability of the electrical characteristics of the phase change memory. it can.
  • the side wall of the recording layer 52 is covered with the insulating film 61, the recording layer 52 can be prevented from being exposed from the through hole 63 even if the through hole 63 is disconnected, and the plug 64 described later. It is possible to prevent the recording layer 52 from sublimating during the formation of the conductor film for use.
  • the sublimation of the recording layer 52 can be prevented by the insulating film 61, no foreign matter is formed near the bottom of the through hole 63 when the through hole 63 is formed, and even if foreign matter is formed, it is easily removed by cleaning. it can.
  • insulating films 62, 61, and 41 are formed using another photoresist pattern (not shown) formed on insulating film 62 by photolithography as an etching mask.
  • Through holes (openings, connection holes) 65 are formed in the insulating films 62, 61, and 41 by dry etching.
  • the through hole 65 is formed in the peripheral circuit region 10B, and the upper surface of the wiring 37 is exposed at the bottom thereof. Thereafter, the photoresist pattern is removed.
  • the through hole 63 can be formed after the through hole 65 is formed first. Further, the through hole 63 and the through hole 65 are preferably formed in different steps, but can be formed in the same step.
  • plugs 64 and 66 are formed in the through holes 63 and 65.
  • the conductive barrier film 67a is formed on the insulating film 62 including the inside of the through holes 63 and 65 by a sputtering method or the like
  • the tungsten film 67b is formed on the conductive barrier film 67a by a CVD method or the like.
  • the through holes 63 and 65 are formed so as to be filled, and unnecessary tungsten film 67b and conductive barrier film 67a on the insulating film 62 are removed by a CMP method or an etch back method.
  • the plug 64 composed of the tungsten film 67b and the conductive barrier film 67a remaining and buried in the through hole 63, and the tungsten film 67b and the conductive barrier film 67a remaining and buried in the through hole 65 are obtained.
  • an aluminum (A1) film or an aluminum alloy film (main conductor film) can be used.
  • the through hole 63 or the through hole 65 can be used.
  • a plug one of plug 64 or plug 66 is formed after forming one of the holes, and then the other one of through hole 63 or through hole 65 is formed to fill the through hole ( The other of plug 64 or plug 66 can be formed.
  • the wiring 72 is formed as the second layer wiring on the insulating film 62 in which the plugs 64 and 66 are embedded.
  • a conductive barrier film 71a and an aluminum film or an aluminum alloy film 71b are sequentially formed on the insulating film 62 in which the plugs 64 and 66 are embedded by a sputtering method or the like, and a photolithography method, a dry etching method, or the like is used.
  • the wiring 72 can be formed.
  • the wiring 72 is not limited to the aluminum wiring as described above, and can be variously changed.
  • the wiring 72 can be a tungsten wiring or a copper wiring (buried copper wiring).
  • an insulating film (not shown) as an interlayer insulating film is formed on the insulating film 62 so as to cover the wiring 72, and an upper wiring layer (wiring after the third layer wiring) and the like are further formed. Although it is formed, illustration and description thereof are omitted here. Then, after hydrogen annealing at about 400 ° C to 450 ° C is performed, the semiconductor device (semiconductor memory device) is completed.
  • FIG. 30 is a main-portion cross-sectional view of the semiconductor device of the present embodiment, and corresponds to FIG. 11 of the first embodiment.
  • the semiconductor device of the present embodiment is almost the same as the semiconductor device 1 of the first embodiment except that the insulating film 51a is used instead of the insulating film 51 of the first embodiment. Thus, the description of the configuration other than the insulating film 51a is omitted here.
  • the insulating film 51a is formed on the insulating film 41 in which the plug 43 is embedded, on the lower layer (first layer, first layer made of oxide tantalum). Tantalum oxide layer) 81, metal tantalum intermediate layer (second layer, tantalum layer) 82, and tantalum oxide upper layer (Third layer, second tantalum oxide tantalum layer) 83 are sequentially stacked to form a laminated film. Therefore, the insulating film 51a includes the lower layer 81, the intermediate layer 82 on the lower layer 81, and the upper layer 83 on the intermediate layer 82.
  • the insulating film 51a is composed of a stacked film of an oxide-tantalum layer and a tantalum layer, and preferably the first oxide-tantalum layer (lower layer 81). And a laminated film of a tantalum layer (intermediate layer 82) on the first oxide tantalum layer and a second oxide tantalum layer (upper layer 83) on the tantalum layer.
  • a recording layer 52 is formed on the upper layer 83 of the insulating film 51a.
  • the lower layer 81 and the upper layer 83 are made of acid tantalum
  • the intermediate layer 82 is a force that also has a metal tantalum force.
  • the metal tantalum force constituting the intermediate layer 82 is diffused into the lower layer 81 and the upper layer 83 which also have tantalum oxide power.
  • the intermediate layer 82 in the insulating film 51a diffuses into the lower layer 81 and the upper layer 83 due to annealing during the process step, thereby reducing the work function of tantalum oxide (the lower layer 81 and the upper layer 83). Acts like for this reason, the insulating film 51a formed by the laminated film of the lower layer 81, the intermediate layer 82, and the upper layer 83 can reduce the work function as compared with the case where the insulating film 51a is formed by a single layer of tantalum oxide.
  • the work function difference between the insulating film 51a and the recording layer 52 (corresponding to the above ⁇ ) can be made larger, so that the recording layer 52 near the bonding interface between the insulating film 5la and the recording layer 52
  • the band curvature (corresponding to the above ⁇ ) is further increased, and the programming voltage can be further reduced.
  • the film thickness (deposition film thickness) of the lower layer 81 is, for example, about lnm
  • the film thickness (deposition film thickness) of the intermediate layer 82 is, for example, about 0.1 nm
  • the film thickness (deposition film thickness) of the upper layer 83 can be, for example, about lnm. It is preferable that the thickness of the intermediate layer 82 having the metal tantalum force is thinner than the thickness of the lower layer 81 and the upper layer 83 having the oxygen tantalum force.
  • the work function of oxytantalum (lower layer 81 and upper layer 83) is reduced by diffusing to layer 81 and upper layer 83, but the amount of diffusion is too large and tantalum oxide (lower layer 81 and upper layer 83). This is so as not to lower the thermal conductivity. As a result, it is possible to secure the heat insulation effect by the insulating film 51a and to secure the effect of reducing the programming current.
  • the lower layer 81 having the same film thickness as the intermediate layer 82 having the metal tantalum force is used.
  • the thickness of the lower layer 81 and the upper layer 83 that have an oxy-tantalum force may be different.
  • the insulating film 51a is formed by a laminated film of the lower layer 81 that also serves as an oxygen tantalum, the intermediate layer 82 that also serves as a metal tantalum force, and the upper layer 83 that also serves as an acid tantalum force. Force One of the lower layer 81 and the upper layer 83 can be omitted.
  • the programming voltage can be further reduced, and a voltage 1.5 V operation, for example, required for a logic CMOS (CMISFET) operation (even in a phase change memory) can be realized. it can.
  • CMOS logic CMOS
  • FIG. 31 is a fragmentary cross-sectional view of the semiconductor device of the present embodiment, and corresponds to FIG. 11 of the first embodiment.
  • the recording layer 52 of the phase change memory is configured (formed) by Ge—Sb—Te chalcogenide (ie, indium-doped GST) into which indium (In) is introduced (added).
  • a Ge—Sb—Te-based chalcogenide hereinafter referred to as oxygen-added GST
  • oxygen-added GST into which oxygen (O) has been introduced (added)
  • the recording layer 52a contains germanium (Ge), antimony (Sb), tellurium (Te), and oxygen (O) as constituent elements.
  • the film thickness of the recording layer 52a can be set to, for example, about lOOnm.
  • the configuration of the semiconductor device of this embodiment is the same as that of Embodiment 1 except that the recording layer 52a made of oxygen-added GST is used instead of the recording layer 52 made of indium-added GST. Therefore, the description of the configuration other than the recording layer 52a is omitted here.
  • the semiconductor device includes the plug 43 as the lower electrode formed on the semiconductor substrate 11 and the insulating film 51 (first electrode) formed on the plug 43 (lower electrode). Insulating layer), an oxygen-added GST (Ge-Sb—Te-based chalcogenide into which oxygen is introduced) formed on the insulating film 51, and an upper electrode film formed on the recording layer 52a 53. Similar to the recording layer 52, the resistance value of the recording layer 52a is changed by the heat treatment. It is a phase change film that also has a phase change material force, and is a recording layer of information in a phase change memory.
  • Fig. 32 shows the band structure of oxygen-added GST used for the recording layer 52a of the present embodiment.
  • FIG. 32 corresponds to FIG. 16 of the first embodiment.
  • the horizontal axis of the band structure in Fig. 32 corresponds to the number of states (state density), and the vertical axis corresponds to energy.
  • the band structure diagram of oxygen-added GST in Fig. 32 shows the state density Nc3 in the conduction band, the state density Nv3 in the valence band, the work function ⁇ 3 (the work function ⁇ 3 roughly corresponds to the Fermi level) and The density of states Nt3 is shown.
  • Ev3 corresponds to the energy at the valence band edge (upper valence band edge)
  • Ec3 corresponds to the energy at the conduction band edge (lower conduction band edge).
  • Oxygenation GST is a p-type semiconductor, and its work function ⁇ 3 is located slightly above the energy Ev3 at the valence band edge.
  • the band structure of oxygen-added GST is characterized by the density of states Nt3 in the band gap of oxygen-added GST caused by acid ⁇ germanium in the vicinity of the valence band (upper valence band Ev3). Exists.
  • This state density Nt3 corresponds to a level caused by acid-germanium, and since acid-germanium is a foreign substance when viewed from GST, the level caused by the acid-germanium is a defect level. It can be considered.
  • a state density Nt3 corresponding to (caused by) a level caused by indium oxygermanium in the vicinity of the valence band (upper valence band Ev3) is formed.
  • the Fermi level moves to the valence band (the valence band upper end Ev3) side (that is, the Fermi level decreases), and the work function ⁇ 3 increases. That is, the work function ⁇ 3 of oxygen-added GST is larger than the work function ⁇ 0 of normal GST. Therefore, compared with the case where normal GST is used for the recording layer, the recording layer 52a is formed by oxygenated calo GST as in the present embodiment, so that the effect of reducing the programming voltage can be obtained.
  • the work function ( ⁇ 3) of the recording layer 52a can be increased by forming the recording layer 52a by oxygen-added GST, and thereby the difference in work function between the insulating film 51 and the recording layer 52a. (Corresponding to ⁇ above) can be increased, so that the band curvature (corresponding to ⁇ above) of the recording layer 52a in the vicinity of the bonding interface between the insulating film 51 and the recording layer 52a is increased, and the programming voltage is reduced. This is because it can be reduced.
  • the insulating film 51 is interposed between the plug 43 (lower electrode) and the recording layer 52a, so that the programming of the phase change memory caused by the heat insulation by the insulating film 51 is achieved.
  • the insulating layer 51 can prevent the recording layer 52a from being peeled off, and the programming voltage can be reduced by reducing the band curvature of the chalcogenide recording layer due to contact with the insulating film (acid-tantalum layer).
  • the increase problem can be dealt with by adding the recording layer 52a to oxygen-added GST, thereby reducing the programming voltage of the phase change memory.
  • the programming current of the phase change memory can be reduced and the chalcogenide recording layer can be prevented from being peeled off, the programming voltage of the phase change memory can be reduced, and the performance and reliability of the semiconductor device having the phase change memory can be improved. it can.
  • the ratio (ratio) of oxygen (O) in the recording layer 52a made of oxygen-added GST that is, introduction of oxygen (O) in the oxygen-added GST constituting the recording layer 52a
  • the effect of reducing the programming voltage can be obtained accurately by setting the amount of addition to 1 atom% or more and 10 atom% or less.
  • the oxygen ratio in oxygen-added GST is preferably 10 atomic% or less.
  • the programming voltage can be reduced, and the operation of, for example, a voltage of 1.5 V required for logic CMOS (CMISFET) operation (even in phase change memory) can be realized. .
  • CMISFET logic CMOS
  • indium-doped GST is superior in heat resistance to oxygen-added GST
  • oxygen-added GST is used as the recording layer 52a of the phase change memory as in the present embodiment.
  • the use of indium-doped GST as the recording layer 52 of the phase change memory as in Embodiment 1 can improve the heat resistance of the phase change memory, and the stability of the recording layer after repeated rewrites And the rewriting characteristics are hardly deteriorated, and the reliability can be further improved.
  • the upper limit of the amount of oxygen introduced (addition) is 10 atomic%.
  • indium (In) is introduced (added) into Ge—Sb—Te chalcogenide as in the first embodiment, the amount of indium that can be introduced is large (for example, about 30 atomic%). ) Can be introduced. Therefore, in the first embodiment, the density of states Nt2 in the band gap of the chalcogenide recording layer is increased and the recording layer 52 is finished. The function ( ⁇ 2) can be increased more accurately, and the amount of programming voltage reduction can be further increased.
  • FIG. 33 is a fragmentary cross-sectional view of the semiconductor device of the present embodiment, and corresponds to FIG. 11 of the first embodiment.
  • the recording layer 52 of the phase change memory is configured (formed) by Ge—Sb—Te-based chalcogenide (ie, indium-doped GST) into which indium (In) is introduced (added).
  • the recording layer 52b of the phase change memory is formed (formed) by Ge—Sb—Te chalcogenide (hereinafter referred to as high defect density GST) having a high defect density.
  • the recording layer 52b contains germanium (Ge), antimony (Sb), and tellurium (Te) as constituent elements.
  • the film thickness of the recording layer 52b can be, for example, about lOOnm.
  • the configuration of the semiconductor device of the present embodiment is the same as that of the semiconductor device of Embodiment 1 except that the recording layer 52b made of high defect density GST is used instead of the recording layer 52 made of indium-doped GST. Since the configuration is almost the same as that of the device 1, the description of the configuration other than the recording layer 52b is omitted here.
  • the semiconductor device includes the plug 43 as the lower electrode formed on the semiconductor substrate 11 and the insulating film 51 (first electrode) formed on the plug 43 (lower electrode). Insulating layer), a high defect density GST (Ge—Sb—Te chalcogenide with a high defect density) formed on the insulating film 51, and an upper electrode formed on the recording layer 52b. And a film 53. Similar to the recording layers 52 and 52a, the recording layer 52b is a phase change film having a phase change material force whose resistance value is changed by heat treatment, and is a recording layer for information in the phase change memory.
  • Fig. 34 shows the band structure of the high defect density GST used for the recording layer 52b of the present embodiment.
  • FIG. 34 corresponds to FIG. 16 of the first embodiment.
  • the horizontal axis of the band structure in Fig. 34 corresponds to the number of states (state density), and the vertical axis corresponds to energy.
  • the band structure diagram of the high defect density GST in Fig. 34 shows the state density Nc4 in the conduction band, the state density Nv4 in the valence band, the work function ⁇ 4 (the work function ⁇ 4 roughly corresponds to the Fermi level) and Dense state Degree Nt4 is shown.
  • Ev4 corresponds to the energy at the valence band edge (upper valence band edge)
  • Ec4 corresponds to the energy at the conduction band edge (lower conduction band edge).
  • High defect density GST is a p-type semiconductor, and its work function ⁇ 4 is located slightly above the energy Ev4 at the valence band edge.
  • High defect density The characteristic of GST's band structure is that a level due to defect density (high defect density) exists in the vicinity of the valence band (upper valence band Ev3). Due to the level resulting from this defect density, as shown in FIG. 34, a state density Nt4 exists in the band gap of the high defect density GST.
  • the defect density of GST (High Defect Density GST) is mainly due to dangling bonds with broken tellurium bonds.
  • a state density Nt4 corresponding to (caused by) the level caused by the defect density is formed near the valence band (upper valence band Ev3).
  • the Fermi level moves to the valence band (valence band upper end Ev4) side (that is, the Fermi level decreases), and the work function ⁇ 4 increases. That is, the work function ⁇ 4 of high defect density GST is larger than the work function ⁇ ⁇ of normal GST with low defect density.
  • the recording layer 52b is formed with a high defect density GST as in the present embodiment, so that an effect of reducing the programming voltage can be obtained.
  • the work function ( ⁇ 4) of the recording layer 52b can be increased by forming the recording layer 52b with a high defect density GST, and thus the difference in work function between the insulating film 51 and the recording layer 52b. (Corresponding to ⁇ above) can be increased, so that the band curvature (corresponding to ⁇ above) of the recording layer 52b in the vicinity of the junction interface between the insulating film 51 and the recording layer 52b is increased, and the programming voltage is reduced. This is because it can be reduced.
  • the insulating film 51 is interposed between the plug 43 (lower electrode) and the recording layer 52b, so that the phase change memory is programmed due to the heat insulation by the insulating film 51.
  • Increased programming voltage due to reduction of band curvature of chalcogenide recording layer due to current reduction effect and prevention of peeling of recording layer 52b by insulating film 51 and contact with insulating film (acid-tantalum tantalum layer)
  • This problem can be dealt with by setting the recording layer 52b to a high defect density GST, thereby reducing the programming voltage of the phase change memory. Therefore, the programming current of the phase change memory can be reduced and the chalcogenide recording layer can be prevented from peeling, and the programming voltage of the phase change memory can be reduced.
  • the performance and reliability of the semiconductor device having memory can be improved.
  • sputtering is performed in the film formation process of the recording layer 52b (the process corresponding to the film formation process of the recording layer 52 in FIG. 24 of Embodiment 1 above).
  • the pressure of the argon gas (the pressure of the argon gas in the chamber of the sputtering apparatus (the chamber in which the semiconductor substrate 11 is disposed)) during the formation of the recording layer 52b is 4 pascals or more.
  • Ar (argon) is incorporated into the GST film (recording layer 52b) to be formed, and the defect density of the GST film (recording layer 52b) can be increased, thereby recording with high defect density GST.
  • Layer 52b can be formed.
  • the defect density of the Ge—Sb—Te-based chalcogenide film (that is, the recording layer 52b) formed can be reduced by setting the pressure of the argon gas in the film formation process of the recording layer 52b to 4 Pascal or more. It can be increased to increase the work function, thereby reducing the programming voltage. Therefore, the recording layer 52b is preferably made of a Ge—Sb—Te based chalcogenide film formed by sputtering with an argon gas pressure of 4 pass force or more.
  • the work function ⁇ 2 of indium-added GST can be controlled by adjusting the amount of indium in the indium-added GST, so that the work function of the recording layer 52 is controlled.
  • the work function of the high defect density GST is controlled by adjusting the defect density in GST. The work function is difficult to control.
  • the first embodiment using indium-doped GST for the recording layer 52 improves the stability of the phase change memory compared to the present embodiment using the high defect density GST for the recording layer 52b. It is possible to reduce variation in characteristics (drive voltage, etc.) of the phase change memory.
  • the defect density of the Ge-Sb-Te chalcogenide is increased as in the present embodiment, the defect density that can be formed is limited. Therefore, the first embodiment using indium-doped GST is used. (The above-mentioned density of states Nt2) and Embodiment 3 using oxygen-added GST (The state density Nt4 in the band gap of the chalcogenide recording layer is smaller than the state density Nt3). That is, Nt2>Nt3>Nt4> NtO.
  • the Fermi level of the recording layer 52 (indium-added calo GST) of Embodiment 1 is the lowest (that is, closest to the valence band edge), and the above
  • the Fermi level of the recording layer 52b (high defect density GST) of the present embodiment is the second lowest
  • the Fermi level of the recording layer 52a (oxygen-added GST) of the third embodiment is the next lowest.
  • the example recording layer 252 (normal GST) has the highest Fermi level.
  • the recording layer 52a of the third embodiment has the largest work function ⁇ 2 of the recording layer 52 (indium-doped GST) of the first embodiment.
  • the recording layer 52b of the present embodiment in which the work function ⁇ 3 of (oxygen-added GST) is next largest is the recording layer 52b of the second comparative example in which the work function ⁇ 4 of (high defect density GST) is next largest 252.
  • (Normal GST) work function ⁇ 0 is the smallest ( ⁇ 2> ⁇ 3> ⁇ 4> ⁇ ⁇ ).
  • the programming voltage can be the smallest in the first embodiment, the second in the third embodiment, Embodiment 4 can be made smaller next, and the second comparative example is the largest.
  • FIG. 35 is a main-portion cross-sectional view of the semiconductor device of the present embodiment, and corresponds to FIG. 11 of the first embodiment.
  • the force that mainly forms (forms) the plug 43 by the tungsten (W) film 43b In the present embodiment, as shown in FIG. 35, the tantalum (Ta) film is mainly used. (Tantalum metal film) 43c constitutes (forms) plug 43d.
  • a plug (contact electrode, lower electrode) is provided in the through hole 42 formed in the insulating film 41 instead of the plug 43.
  • 43d is formed.
  • the plug 43d includes a conductive barrier film 43a formed on the bottom and side walls of the through-hole 42, such as a titanium film, a titanium nitride film, or a laminated film thereof, and the through-hole 42 on the conductive barrier film 43a. It consists of a tantalum (Ta) film (main conductor film) 43c formed so as to be embedded inside.
  • the plug 43d is a conductive material formed (embedded) in the opening (through hole 42) of the insulating film 41 which is an interlayer insulating film. This is an electric part and is mainly composed of a tantalum film 43c. Similar to the plug 43, the plug 43d functions as a lower electrode of the phase change memory, and its upper portion is in contact with and electrically connected to the lower portion of the resistance element 54 (the lower surface of the insulating film 51). Similarly to the plug 43, the lower portion of the plug 43d is electrically connected to the semiconductor regions 20 and 21 (n + type semiconductor regions 19a) for drains of the MIS FETQMl and QM2 through the wiring 37a and the plug 33. It is connected to the.
  • the lower electrode (plug 43) of the phase change memory is a force composed of tandastene (tungsten plug).
  • the lower electrode (plug 43d) is
  • the plug 43d of the present embodiment can be formed in substantially the same manner as the plug 43 of the first embodiment except that a tantalum film 43c is formed instead of the tungsten film 43b. That is, after forming the through hole 42 in the insulating film 41, the conductive barrier film 43a is formed on the insulating film 41 including the inside of the through hole 42 by a sputtering method or the like, and then the tungsten film 43c is made conductive by the CVD method or the like. The through hole 42 is formed on the barrier film 43a so as to be buried, and the unnecessary tantalum film 43c and the conductive barrier film 43a on the insulating film 41 are removed by a CMP method or an etch back method.
  • the tantalum film 43c remaining and buried in the contact hole 42 and the plug 43d having the force of the conductive barrier film 43a can be formed.
  • the plug 43d is formed by filling the opening (through hole 42) formed in the insulating film 41 with the conductive material (mainly the tantalum film 43c).
  • the configuration of the semiconductor device of the present embodiment is that the plug 43d using the tantalum film 43c as the main conductor film is used instead of the plug 43 using the tungsten film 43a as the main conductor film. Since it is almost the same as the semiconductor device 1 of the first embodiment, the description of the configuration other than the plug 43d is omitted here.
  • the plug 43d using the tantalum film 43c as the main conductor film is used as the lower electrode, and the resistive element 54 including the insulating film 51, the recording layer 52, and the upper electrode film 53 is formed on the plug 43d.
  • the resistive element 54 including the insulating film 51, the recording layer 52, and the upper electrode film 53 is formed on the plug 43d.
  • Annealing heat treatment, high temperature process
  • the upper surface of the plug 43d becomes high in the film forming process 1
  • the upper surface of the plug 43d may be oxidized.
  • the insulating film 51 is made of oxide tantalum
  • the plug 43d is mainly made of the tantalum film 43c. Therefore, in the present embodiment, even if the upper surface of the plug 43d is oxidized, the upper surface (upper layer portion) of the tantalum film 43c is oxidized on the upper surface of the plug 43d to form an oxide tantalum film. Is done.
  • the oxide tantalum film formed of the acid on the upper surface of the plug 43d is made of the same material (tantalum oxide) as the insulating film 51, the upper surface of the plug 43d is oxidized.
  • the thickness of the insulating film 51 that also has tantalum oxide force is increased and a different oxide film is not formed, the oxide of the plug (here, plug 43d) constituting the lower electrode is not formed. It is possible to suppress or prevent the electrical characteristics of the phase change memory from fluctuating due to drought. Thereby, the stability of the electrical characteristics of the phase change memory can be further enhanced.
  • a ruthenium (Ru) metal film or an iridium (Ir) metal film which is difficult to be oxidized in the insulating film 51 deposition temperature (temperature)
  • Ru ruthenium
  • Ir iridium
  • tantalum (Ta), which is a constituent element of the insulating film 51, is used for the main conductor film V, and the plug 43c is formed (that is, the tantalum film 43c is used). This is more preferable because the influence on the electrical characteristics of the phase change memory when the upper surface is oxidized can be reduced.
  • the plug 43d is recorded.
  • the insulating film 51 between the layers (52) is an oxide tantalum film
  • the plug 43d (the plug 43d mainly having a tantalum force) as in this embodiment is used as the lower electrode connected to the insulating film 51.
  • the recording layer 52 indium-doped GST
  • the recording layer 52a oxygen-doped GST
  • the recording layer 52b high defect density GST
  • the recording layer 252 GST
  • the insulating film 51 , 51a, 251 Forces describing the work function of tantalum oxide.
  • the work function here means that each layer (film) is not in contact (bonding) with another layer (film)! / It is the work function in the state (flat band state).
  • the work function here refers to the work when the recording layers 52, 52a, 52b, 2 52 and the insulating films 51, 51a, 251 are not joined (contacted) but separated (flat band state). It is a function.
  • the work function may be slightly different if the work function is not joined due to the pinning effect, etc. .
  • the present invention also provides a lower electrode (corresponding to the plugs 43 and 43d) formed on the semiconductor substrate, and a first insulating film (corresponding to the insulating films 51 and 51a) formed on the lower electrode.
  • the difference in work function between the first insulating film and the recording layer can be obtained.
  • the band curvature (corresponding to the above ⁇ ) of the recording layer in the vicinity of the junction interface between the first insulating film and the recording layer can be increased. Can be reduced.
  • Specific means of processing for increasing this work function ie, lowering the Fermi level
  • Force In the first embodiment, indium (In) is introduced (added) into the Ge—Sb—Te chalcogenide.
  • Ge—Sb—Te chalcogenide is oxidized with acid.
  • Element (O) is introduced (added), and in the fourth embodiment, the defect density of the Ge—Sb—Te chalcogenide is increased.
  • the present invention is suitable for application to, for example, a semiconductor device including a phase change memory.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

　下部電極としてのプラグ（４３）が埋め込まれた絶縁膜（４１）上に、酸化タンタルからなる絶縁膜（５１）とインジウムを導入したＧｅ－Ｓｂ－Ｔｅ系カルコゲナイドからなる記録層（５２）とタングステンまたはタングステン合金からなる上部電極膜（５３）の積層パターンが形成されて、相変化メモリが形成されている。記録層（５２）とプラグ（４３）の間に絶縁膜（５１）を介在させたことにより、相変化メモリのプログラミング電流の低減効果や記録層（５２）の剥離防止効果を得ることができる。そして、記録層（５２）としてインジウムを導入したＧｅ－Ｓｂ－Ｔｅ系カルコゲナイドを用いることで、絶縁膜（５１）と記録層（５２）の仕事関数差を大きくし、相変化メモリのプログラミング電圧を低減することができる。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、半導体装置に関し、特に、相変化メモリを含む半導体装置に適用して 有効な技術に関する。
背景技術
[0002] データ記憶を実行するための不揮発性半導体記憶装置においては、メモリセルで のデータの記憶形式は種々の形態がとられる。このうち、相変化膜を用いた不揮発 性メモリである相変ィ匕メモリがある。
[0003] 相変化メモリは、記憶素子自体に流れる電流によるジュール熱に応じて、記憶素子 の結晶状態が変化することにより記憶情報が書き込まれる不揮発性メモリである。非 晶質 (アモルファス)化する際にジュール熱で 600°Cを越える温度にしてー且記録層 を融解させるために書き込み電流が大きくなりやすいが、結晶状態に応じて抵抗値 が 2桁から 3桁も変化する。このメモリは、抵抗値を信号として用いるため、読み出し信 号が大きぐセンス動作が容易である。
[0004] 相変化メモリについては、例えば米国特許第 5, 883, 827号明細書 (特許文献 1) などに記載されている。
[0005] 上記米国特許第 5, 883, 827号明細書 (特許文献 1)の Fig. 12の相変化メモリの 構成によれば、当該相変化メモリは、メモリアレイとロウ (行)デコーダ XDEC、ビット（ 列）デコーダ YDEC、読み出し回路 RC、書き込み回路 WCで構成される。メモリァレ ィは、ワード線 WLp (p= l、 "'、11)とデータ線01^0：= 1、…、！!!）の各交点にメモリセ ル MCprが配置されてなる。各メモリセルは、直列接続された記憶素子 Rと選択トラン ジスタ QM力 ビット線 DLと接地電位との間に挿入された構成である。ワード線 WLが 選択トランジスタのゲートに、ビット選択線 YSr (r= l、 · ··、 m)が対応するビット選択ス イッチ QArにそれぞれ接続される。
[0006] このような構成により、ロウデコーダ XDECで選択されたワード線上の選択トランジ スタが導通し、さらにビットデコーダ YDECで選択されたビット選択線に対応するビッ ト選択スィッチが導通することにより、選択メモリセル内に電流経路が形成されて、共 通ビット線 iZoに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情 報によって差があるので、共通ビット線 iZoに出力される電圧は記憶情報によって 差が出る。この差を読み出し回路 RCで判別することにより、選択メモリセルの記憶情 報が読み出される。
[0007] 相変化メモリは、少なくともアンチモン（Sb)とゲルマニウム（Ge)とテルル (Te)を含 む Ge - Sb—Te系などのカルコゲナイド材料を記録層（相変化膜)の材料として用い ている。カルコゲナイド材料を用いた相変ィ匕メモリの特性についても、報告が行われ ている (例えば非特許文献 1参照)。
特許文献 1 :米国特許第 5, 883, 827号明細書
非特許文献 1 :「アイ'トリプル'ィー インターナショナル エレクトロン デバイス ミー ティング， テク-力ノレ ダイジェスト (IEEE International Electron Devices meeting, T ECHNICAL DIGEST)」， （米国）， 2001年， p. 803— 806
発明の開示
発明が解決しょうとする課題
[0008] 本発明者の検討によれば、次のことが分力つた。
[0009] 相変化メモリは、金属プラグ力もなる下部電極上にカルコゲナイドからなる記録層と 上部電極膜を下から順に形成されている。しカゝしながら、下部電極上に直接的に力 ルコゲナイドの記録層を形成した場合、熱伝導性の高 、下部電極にカルコゲナイド の記録層が接触して ヽることから、カルコゲナイドの記録層で発生したジュール熱が 下部電極側に伝導して放熱され易くなる。このため、カルコゲナイドの相変化が起こり にくくなり、相変ィ匕メモリのプログラミング電流が大きくなつてしまう。また、下部電極と しての金属プラグを埋め込んだ層間絶縁膜上に直接的にカルコゲナイドの記録層を 形成した場合、カルコゲナイドは、酸ィ匕シリコン膜のような層間絶縁膜との接着性が 悪いため、カルコゲナイドの記録層が剥離しやすくなり、これは、プログラミング電流 またはプログラミング電圧の増大や、相変化メモリの書き換え可能回数の低下などを 生じさせる可能性がある。従って、下部電極上に直接的にカルコゲナイドの記録層を 形成した場合、相変化メモリを有する半導体装置の性能や信頼性が低下する可能性 がある。
[0010] そこで、金属プラグ力もなる下部電極上にカルコゲナイドからなる記録層を直接的 に形成せずに、下部電極とカルコゲナイドの記録層の間に薄い酸ィ匕タンタル膜を介 在させることを検討した。この場合、相変化メモリは、下部電極としての金属プラグを 埋め込んだ層間絶縁膜上に薄い酸ィ匕タンタル膜を形成し、その酸ィ匕タンタル膜上に カルコゲナイドの記録層と上部電極膜とが順に形成されて構成される。酸化タンタル は、熱伝導率が下部電極を構成する金属プラグよりも小さい。このため、カルコゲナイ ドの記録層から下部電極側への熱伝導が酸ィ匕タンタル膜によって阻害され、カルコ ゲナイドの記録層で発生したジュール熱が下部電極側に伝導されに《なる。従って 、カルコゲナイドの相変化が起こりやすくなり、相変ィ匕メモリのプログラミング電流を低 減することができる。また、酸ィ匕タンタル膜は、カルコゲナイドとの接着性が良ぐまた 酸ィ匕シリコン膜などの層間絶縁膜との接着性も良いため、酸ィ匕タンタル膜を介在させ たことで、カルコゲナイドの記録層の剥離を防止することができる。
[0011] し力しながら、酸ィ匕タンタル膜を介在させたことにより、相変化メモリのプログラミング 電流の低減効果とカルコゲナイドの記録層の剥離防止効果を得ることはできる力 力 ルコゲナイドの記録層と下部電極の間に酸ィ匕タンタル膜を介在させた場合、相変化 メモリのプログラミング特性に影響が生じてしまうことが、本発明者の検討により分かつ た。
[0012] すなわち、下部電極とカルコゲナイド記録層の間に酸ィ匕タンタル膜を介在させたこ とにより、カルコゲナイド記録層は下部電極ではなく酸ィ匕タンタル層と隣接して接合さ れることになり、カルコゲナイドの記録層とそれに隣接する層との間の仕事関数差が 減少し、それによつて、接合界面におけるカルコゲナイド層のバンド湾曲量が減少し てしま 、、相変化を励起するために要するバンド湾曲のために必要なプログラミング 電圧が増大してしまう。
[0013] このため、下部電極とカルコゲナイド記録層の間に酸ィ匕タンタル膜を介在させること により、酸ィ匕タンタルの防熱効果に起因した相変ィ匕メモリのプログラミング電流の低減 効果や酸ィ匕タンタル膜によるカルコゲナイド記録層の剥離防止効果を得ることはでき るが、酸ィ匕タンタル層との接合に起因したカルコゲナイド記録層のバンド湾曲の低減 に起因して相変ィ匕メモリのプログラミング電圧が増大してしまう。プログラミング電圧の 増大は、相変化メモリを有する半導体装置の性能を低下させてしまう。
[0014] 従って、相変化メモリを有する半導体装置の性能や信頼性を向上させるためには、 相変化メモリのプログラミング電流の低減やカルコゲナイド記録層の剥離防止を図る と共に、相変ィ匕メモリのプログラミング電圧を低減することが望まれる。
[0015] 本発明の目的は、半導体装置の性能を向上させることができる技術を提供すること にある。
[0016] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0017] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0018] 本発明の半導体装置は、下部電極と、前記下部電極上に形成された第 1絶縁膜と
、前記第 1絶縁膜上に形成されインジウムを導入した Ge— Sb—Te系カルコゲナイド 力 なる記録層とを有するものである。
[0019] また、本発明の半導体装置は、下部電極と、前記下部電極上に形成された第 1絶 縁膜と、前記第 1絶縁膜上に形成され酸素を導入した Ge— Sb—Te系カルコゲナイ ドからなる記録層とを有するものである。
[0020] また、本発明の半導体装置は、下部電極と、前記下部電極上に形成された第 1絶 縁膜と、前記第 1絶縁膜上に形成され欠陥密度を高めた Ge— Sb—Te系カルコゲナ イドからなる記録層とを有するものである。
[0021] また、本発明の半導体装置は、下部電極と、前記下部電極上に形成された第 1絶 縁膜と、前記第 1絶縁膜上に形成された Ge— Sb—Te系カルコゲナイドからなる記録 層とを有し、仕事関数を大きくする (すなわちフェルミ準位を低くする)処理を施した G e - Sb—Te系カルコゲナイドを前記記録層として用いたものである。
[0022] また、本発明の半導体装置は、タンタル力 なる下部電極と、前記下部電極上に形 成された酸ィ匕タンタル膜と、前記酸ィ匕タンタル膜上に形成されたカルコゲナイドから なる記録層とを有するものである。 発明の効果
[0023] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0024] 半導体装置の性能を向上させることができる。
図面の簡単な説明
[0025] [図 1]本発明の実施の形態 1の半導体装置の概略構成を示す平面図である。
[図 2]本発明の実施の形態 1の半導体装置の相変化メモリ領域のメモリアレイの構造 の例を示す回路図である。
[図 3]図 2のアレイ構成に対応する平面レイアウトを示す平面図である。
[図 4]本発明の実施の形態 1の半導体装置の要部断面図である。
[図 5]相変化メモリの相変化膜の状態と相変化膜の抵抗との相関を示す説明図であ る。
[図 6]相変化メモリの動作を説明するためのグラフである。
[図 7]相変化メモリの動作を説明するためのグラフである。
[図 8]カルコゲナイド材料を用いた記憶素子の動作原理を模式的に示す説明図であ る。
[図 9]メモリアレイの読み出し動作タイミングを示す説明図である。
[図 10]メモリアレイの書き込み動作タイミングを示す説明図である。
[図 11]本発明の実施の形態 1の半導体装置の抵抗素子の近傍を示す要部断面図で ある。
[図 12]第 1の比較例の半導体装置の抵抗素子の近傍を示す要部断面図である。
[図 13]第 2の比較例の半導体装置の抵抗素子の近傍を示す要部断面図である。
[図 14]酸化タンタル層とインジウムを添カ卩していない通常の GST層のフラットバンド状 態のバンド構造図である。
[図 15]インジウムを導入していない通常の GSTのバンド構造図である。
[図 16]インジウム添加 GSTのバンド構造図である。
[図 17]酸ィ匕タンタル層とインジウム添加 GST層のフラットバンド状態のバンド構造図 である。 [図 18]酸ィ匕タンタル層とインジウム添加 GST層とを接合した場合のバンド構造図であ る。
[図 19]インジウム添加 GST上に成膜する酸ィ匕シリコン膜の成膜温度がプログラミング 電圧に及ぼす影響を示すグラフである。
[図 20]本発明の実施の形態 1の半導体装置の製造工程中の要部断面図である。
[図 21]図 20に続く半導体装置の製造工程中における要部断面図である。
[図 22]図 21に続く半導体装置の製造工程中における要部断面図である。
[図 23]図 22に続く半導体装置の製造工程中における要部断面図である。
[図 24]図 23に続く半導体装置の製造工程中における要部断面図である。
[図 25]図 24に続く半導体装置の製造工程中における要部断面図である。
[図 26]図 25に続く半導体装置の製造工程中における要部断面図である。
[図 27]図 26に続く半導体装置の製造工程中における要部断面図である。
[図 28]図 27に続く半導体装置の製造工程中における要部断面図である。
[図 29]図 28に続く半導体装置の製造工程中における要部断面図である。
[図 30]本発明の実施の形態 2の半導体装置の要部断面図である。
[図 31]本発明の実施の形態 3の半導体装置の要部断面図である。
[図 32]酸素添加 GSTのバンド構造図である。
[図 33]本発明の実施の形態 4の半導体装置の要部断面図である。
[図 34]高欠陥密度 GSTのバンド構造図である。
[図 35]本発明の実施の形態 5の半導体装置の要部断面図である。
発明を実施するための最良の形態
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまた は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに 無関係なものではなぐ一方は他方の一部または全部の変形例、詳細、補足説明等 の関係にある。また、以下の実施の形態において、要素の数等 (個数、数値、量、範 囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数 に限定される場合等を除き、その特定の数に限定されるものではなぐ特定の数以上 でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステツ プ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる 場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実 施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示し た場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその 形状等に近似または類似するもの等を含むものとする。このことは、上記数値および 範囲につ ヽても同様である。
[0027] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の機能を有する部材には同一の符号を付し、 その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外 は同一または同様な部分の説明を原則として繰り返さない。
[0028] また、実施の形態で用いる図面においては、断面図であっても図面を見易くするた めにハッチングを省略する場合もある。また、平面図であっても図面を見易くするため にハッチングを付す場合もある。
[0029] (実施の形態 1)
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
[0030] 図 1は、本実施の形態の半導体装置 (不揮発性半導体記憶装置、半導体チップ） の概略構成を示す平面図（平面レイアウト図、チップレイアウト図）である。
[0031] 本実施の形態の半導体装置（半導体チップ） 1は、相変化型の不揮発性メモリ（不 揮発性記憶素子)である相変化メモリ（相変化型不揮発性メモリ、 PCM (Phase Chan ge Memory)、 OUM (Ovonic Unified Memory))を含む半導体装置（半導体記憶装置 )である。
[0032] 図 1に示されるように、本実施の形態の半導体装置 1は、相変ィ匕メモリのメモリセル アレイが形成された相変化メモリ領域 2を有している。更に、半導体装置 1は、 DRA M (Dynamic RAM)または SRAM (Static RAM)等のような RAM (Random Access Me mory)回路が形成された RAM領域 3、 CPUまたは MPU等のような論理回路が形成 された CPU領域 4、アナログ回路が形成されたアナログ回路領域 5、入出力回路が 形成された IZO領域 6などを必要に応じて有している。
[0033] 相変化メモリ領域 2には、半導体装置 1の主回路の 1つとして、比較的大容量の情 報を記憶する不揮発性メモリが、相変化型の不揮発性メモリである相変化メモリによ つて形成されている。相変化メモリは、各メモリセルの記録層（後述する記録層 52〖こ 対応)をアモルファス状態と結晶状態との間で相変化させることによりその抵抗率 (抵 抗値)を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて 変化するように構成された不揮発性メモリである。相変ィ匕メモリにおいては、この記録 層湘変化膜)の相状態湘変化膜がアモルファス状態にあるか、あるいは結晶状態 にある力 )を記憶情報とし、アクセス時にアクセス対象である選択メモリセルの通過電 流により、選択メモリセルの記憶情報を読み出すことができる。
[0034] 次に、相変ィ匕メモリ領域 2のメモリアレイの構造の例を、図 2の回路図を参照して説 明する。
[0035] 図 2に示されるメモリアレイの構造は、 NOR型として知られるものであり、読出しが高 速に行えることから、システムプログラムの格納に適しており、例えば、単体メモリチッ プ、あるいはマイコンなどの論理 LSI混載用として用いられる。図 2では、図面が煩雑 になるのを防ぐため、 WL1ないし WL4のワード線 4本、 BL1ないし BL4のビット線 4 本の、アレイの一部を示すに留めている。 MC11ないし MC14は、 WL1に接続され た 4つのメモリセルを示す。同様に、 MC21ないし MC24、 MC31ないし MC34、 M C41ないし MC44は、それぞれ、 WL2から WL4に接続されたメモリセルを表す。 BL 1は、 MC11ないし MC41のメモリセルが接続されたビット線である。同様に、 MC12 ないし MC42、 MC13ないし MC43、 MC14ないし MC44のメモリセルは、それぞれ 、ビット線 BL2、 BL3および BL4に接続される。
[0036] 各メモリセルは、 1個の MISFET (後述する MISFETQM1, QM2の一方に対応） と、それに直列に接続された記憶素子またはメモリ材料 MR (後述する記録層 52また は記録層 52を含む抵抗素子 54に対応)からなる。それぞれのワード線 (WL1〜WL 4)は、各メモリセルを構成する MISFETのゲート電極に接続されている。それぞれ のビット線 (BL1〜BL4)は、各メモリセルを構成するメモリ材料 MRに接続されている 。ワード線 WL1〜WL4を駆動するのは、それぞれ、ワードドライバー WD1〜WD4で ある。どのワードドライバー WD1〜WD4を選択するかは、ロウデコーダ (Xアドレスデ コーダ） XDECからの信号で決まる。 [0037] VPLは各ワードドライバーへの電源供給線で、電源電圧は Vddである。 VGLは各 ワードドライバーの電位引抜き線で、ここでは接地電位に固定されている。 QD1はビ ット線 BL1をプリチャージする選択トランジスタである。同様に、 QD2ないし QD4は、 それぞれ、 BL2ないし BL4をプリチャージする選択トランジスタである。各選択トラン ジスタ（QD1〜QD4)は、アドレス入力にしたがって、ビットデコーダ YDEC1または ビットデコーダ YDEC2を介して選択される。この例では、ビットデコーダ YDEC1とビ ットデコーダ YDEC2はビット線 2本おきに、選択するビット線を交互に受け持つ。読 み出しによる出力は、センスアンプ SAで検出される。
[0038] 図 3に、図 2のアレイ構成に対応する平面レイアウト（平面図）を示す。
[0039] 図 3で、 FLは活性領域、 Mlは第一の金属層（後述する配線 37に対応）、 M2は第 二の金属層（後述する配線 72に対応）、ゲート電極パターン FGはシリコン基板上に 形成されたトランジスタのゲート電極として用いられる層（後述するゲート電極 16a, 1 6b, 16cなどを構成する導体膜パターンに対応）、 FCTは、 FL上面と Ml下面とを結 ぶコンタクトホール (後述するコンタクトホール 32に対応）、 R (後述する抵抗素子 54 に対応）は記憶素子 (後述する記録層 52に対応）とその上部電極層（後述する上部 電極膜 53に対応）との積層膜、 SCTは Ml上面と Rの下面とを結ぶコンタクトホール（ 後述するスルーホール 42に対応）、 TCTは Ml上面と M2下面とを結ぶコンタクトホ ール（後述するスルーホール 65に対応）である。
[0040] Rは、同一ビット線に接続されるメモリセルの間で、 TCTを介して M2に引き上げら れる。この M2がそれぞれのビット線として用いられる。ワード線 WL1ないし WL4は F Gで形成してある。 FGには、ポリシリコンとシリサイド (シリコンと高融点金属との合金） との積層などを用いる。メモリセル MC11を構成する 1個の MISFET力 QM1である 。 MC21を構成する MISFETQM2は、 QM1とソース領域を共有している。図 3に示 されるように、他のセルを構成する MISFETも、これに倣う。ビット線 BL1ないし BL4 は、メモリアレイ外周に配置されたトランジスタ（MISFET) QD1な!、し QD4のソース 側に接続される。 QD1と QD2のドレイン領域、および QD3と QD4のドレイン領域は 共通である。これらのトランジスタは、各ビット線のプリチャージを行う機能を持つ。同 時に、 YDEC1あるいは YDEC2からの信号を受けて、指定のビット線を選択する働 きも持つ。図 3では nチャネル型である。各ブロックを構成する回路素子は、特に限定 されないが、典型的には CMIFET (Complementary MISFET:相補型 MISトランジス タ)等の半導体集積回路技術によって、単結晶シリコンのような 1個の半導体基板上 に形成される。さらに、相変化を示すカルコゲナイド材料等が集積回路の作成技術 にハイブリッドして作成される。これらのパターンのパターユングには、周知の光リソグ ラフィとドライエッチングを用いることができる。これら製造工程については後でより詳 細に説明する。
[0041] 次に、本実施の形態の半導体装置の構造について、より詳細に説明する。
[0042] 図 4は、本実施の形態の半導体装置 1の要部断面図である。図 4においては、相変 ィ匕メモリ領域 10Aの断面 (要部断面）と周辺回路領域 (論理回路領域） 10Bの断面（ 要部断面）とが示されている。相変化メモリ領域 10Aは、半導体装置 1の相変化メモリ 領域 2の一部に対応する。周辺回路領域 10Bは、半導体装置 1の周辺回路領域の 一部（nチャネル型 MISFETおよび pチャネル型 MISFETが形成される領域）に対 応し、周辺回路を構成する MISFET (周辺回路領域 10Bに形成される MISFET)な どによって、 Xデコーダ回路、 Yデコーダ回路、センスアンプ回路、入出力回路 (IZO 領域 6の入出力回路）、論理回路 (CPU領域 4の論理回路)などが形成される。なお 、図 4においては、理解を簡単にするために、相変化メモリ領域 10Aの断面と周辺回 路領域 10Bとを隣接して示しているが、相変化メモリ領域 10Aの断面と周辺回路領 域 10Bとの位置関係は必要に応じて変更することができる。
[0043] 図 4に示されるように、例えば p型の単結晶シリコンなど力 なる半導体基板（半導 体ウエノ、） 11の主面に素子分離領域 12が形成されており、この素子分離領域 12で 分離された活性領域には p型ゥエル 13a, 13bおよび n型ゥエル 14が形成されている 。このうち、 p型ゥエル 13aは相変化メモリ領域 10Aに形成され、 p型ゥエル 13bおよ び n型ゥエル 14は周辺回路領域 10Bに形成されている。
[0044] 相変化メモリ領域 10Aの p型ゥエル 13a上には nチャネル型の MISFET(Metal Ins ulator Semiconductor Field Effect Transistor) QM1, QM2が形成されている。周辺 回路領域 10Bの p型ゥエル 13b上には nチャネル型の MISFET(Metal Insulator Se miconductor Field Effect Transistor) QNが形成され、周辺回路領域 10Bの n型ゥェ ル 14上には pチャネル型の MISFET(Metal Insulator Semiconductor Field Effect Tr ansistor) QPが形成されて ヽる。
[0045] 相変化メモリ領域 10Aの MISFETQM1, QM2は、相変化メモリ領域 10A(2)のメ モリセル選択用の MISFETである。 MISFETQM1, QM2は、 p型ゥエル 13aの上 部に互いに離間して形成されており、それぞれ、 p型ゥエル 13aの表面のゲート絶縁 膜 15aと、ゲート絶縁膜 15a上のゲート電極 16aとを有している。ゲート電極 16aの側 壁上には酸ィ匕シリコン、窒化シリコン膜あるいはそれらの積層膜など力もなるサイドウ オール（側壁スぺーサ） 18aが形成されている。 p型ゥエル 13a内には、 MISFETQ Mlのドレイン領域としての半導体領域（n型不純物拡散層） 20と MISFETQM2のド レイン領域としての半導体領域（n型不純物拡散層） 21と、 MISFETQM1, QM2の ソース領域としての半導体領域 (n型不純物拡散層） 22とが形成されている。各半導 体領域 20, 21, 22は、 LDD (Lightly Doped Drain)構造を有しており、 n_型半導体 領域 17aと、半導体領域 17aよりも不純物濃度が高い n+型半導体領域 19aとにより 形成されている。 n_型半導体領域 17aは、サイドウォール 18aの下の p型ゥエル 13a に形成され、 n+型半導体領域 19aは、ゲート電極 16aおよびサイドウォール 18aの外 側の P型ゥエル 13aに形成されており、 n+型半導体領域 19aは、 n_型半導体領域 17 aの分だけチャネル領域力 離間する位置の p型ゥエル 13aに形成されて 、る。半導 体領域 22は、同一の素子活性領域に形成された隣り合う MISFETQM1, QM2に 共有されて共通のソース領域となっている。なお、本実施の形態では、 MISFETQ Ml, QM2のソース領域を共通とした場合について説明する力 他の形態としてドレ イン領域を共通とすることもでき、この場合、半導体領域 22がドレイン領域となり、半 導体領域 20, 21がソース領域となる。
[0046] 周辺回路領域 10Bに形成された MISFETQNも MISFETQM1, QM2とほぼ同 様の構成を有している。すなわち、 MISFETQNは、 p型ゥエル 13bの表面のゲート 絶縁膜 15bと、ゲート絶縁膜 15b上のゲート電極 16bとを有しており、ゲート電極 16b の側壁上には酸ィ匕シリコンなど力もなるサイドウォール (側壁スぺーサ） 18bが形成さ れている。サイドウォール 18bの下の p型ゥエル 13b内には n_型半導体領域 17bが 形成され、 ι 型半導体領域 17bの外側には ι 型半導体領域 17bよりも不純物濃度 が高い n+型半導体領域 19bが形成されている。 n_型半導体領域 17bおよび n+型半 導体領域 19bにより、 MISFETQNの LDD構造を有するソース'ドレイン領域が形成 される。
[0047] 周辺回路領域 10Bに形成された MISFETQPは、 n型ゥエル 14の表面のゲート絶 縁膜 15cと、ゲート絶縁膜 15c上のゲート電極 16cとを有しており、ゲート電極 16cの 側壁上には酸ィ匕シリコンなど力もなるサイドウォール (側壁スぺーサ） 18cが形成され ている。サイドウォール 18cの下の n型ゥエル 14内には p—型半導体領域 17cが形成 され、 p—型半導体領域 17cの外側には p—型半導体領域 17cよりも不純物濃度が高 い P+型半導体領域 19cが形成されている。 p—型半導体領域 17cおよび p+型半導体 領域 19cにより、 MISFETQPの LDD構造を有するソース'ドレイン領域が形成され る。
[0048] ゲート電極 16a, 16b, 16c、 n+型半導体領域 19a, 19bおよび p+型半導体領域 1 9cの表面には、それぞれ金属シリサイド層（例えばコバルトシリサイド (CoSi )層）25
2 が形成されている。これにより、 n+型半導体領域 19a, 19bおよび p+型半導体領域 1 9cなどの拡散抵抗と、コンタクト抵抗とを低抵抗ィ匕することができる。
[0049] 半導体基板 11上には、ゲート電極 16a, 16b、 16cを覆うように絶縁膜 (層間絶縁 膜) 31が形成されている。絶縁膜 31は、例えば酸ィ匕シリコン膜など力 なり、絶縁膜 3 1の上面は、相変ィ匕メモリ領域 10Aと周辺回路領域 10Bとでその高さがほぼ一致す るように、平坦に形成されている。
[0050] 絶縁膜 31にはコンタクトホール（開口部、接続孔） 32が形成されており、コンタクトホ ール 32内にはプラグ（コンタクト電極） 33が形成されている。プラグ 33は、コンタクトホ ール 32の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの 積層膜など力 なる導電性バリア膜 33aと、導電性バリア膜 33a上にコンタクトホール 32内を埋め込むように形成されたタングステン (W)膜 (主導体膜) 33bとからなる。コ ンタクトホール 32およびプラグ 33は、 n+型半導体領域 19a, 19bおよび p+型半導体 領域 19c上やゲート電極 16a, 16b, 16c上に形成されている。
[0051] プラグ 33が埋め込まれた絶縁膜 31上には、例えば酸ィ匕シリコン膜など力もなる絶 縁膜 34が形成されており、絶縁膜 34に形成された配線溝（開口部）内に第 1層配線 としての配線 (第 1配線層） 37が形成されている。配線 37は、配線溝の底部および側 壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などカゝらなる導電 性バリア膜 36aと、導電性バリア膜 36a上に配線溝内を埋め込むように形成されたタ ングステン膜などカゝらなる主導体膜 36bとにより形成されている。配線 37は、プラグ 3 3を介して、 n+型半導体領域 19a, 19b、 p+型半導体領域 19cまたはゲート電極 16a , 16b, 16cなどと電気的に接続されている。相変化メモリ領域 10Aにおいて、 MISF ETQM1, QM2のソース用の半導体領域 22 (n+型半導体領域 19a)にプラグ 33を 介して接続された配線 37により、ソース配線 37bが形成されている。
[0052] 配線 37が埋め込まれた絶縁膜 34上には、例えば酸ィ匕シリコン膜など力もなる絶縁 膜 (層間絶縁膜) 41が形成されている。相変化メモリ領域 10Aにおいて、絶縁膜 41 にスルーホール（開口部、接続孔) 42が形成されており、スルーホール 42内にはプラ グ（コンタクト電極、下部電極） 43が形成されている。プラグ 43は、スルーホール 42の 底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜な ど力 なる導電性バリア膜 43aと、導電性バリア膜 43a上にスルーホール 42内を埋め 込むように形成されたタングステン (W)膜 (主導体膜) 43bとからなる。従って、プラグ 43は、層間絶縁膜である絶縁膜 41の開口部 (スルーホール 42)内に形成された (埋 め込まれた）導電体部である。スルーホール 42およびプラグ 43は、配線 37のうち、 相変化メモリ領域 10Aの MISFETQM1, QM2のドレイン用の半導体領域 20, 21 ( n+型半導体領域 19a)にプラグ 33を介して接続された配線 37a上に形成され、この 配線 37aと電気的に接続されている。
[0053] 相変ィ匕メモリ領域 10Aにおいて、プラグ 43が埋め込まれた絶縁膜 41上に、薄い絶 縁膜 51と、絶縁膜 51上の記録層（記憶層、記録材料膜、相変化膜、相変化記録材 料膜) 52と、記録層 52上の上部電極膜 (上部電極、金属膜) 53とからなる抵抗素子 5 4が形成されている。すなわち、抵抗素子 54は、絶縁膜 51、記録層 52および上部電 極膜 53からなる積層パターンにより形成されて 、る。
[0054] 絶縁膜 51は、プラグ 43が埋め込まれた絶縁膜 41と記録層 52との間に介在して両 者の密着性 (接着性)を向上させ、記録層 52が剥がれるのを防止するように機能する ことができる。すなわち、絶縁膜 51は、はがれ (剥がれ)防止膜または相変化材料は がれ防止膜として機能することができる。また、絶縁膜 51は、記録層 52の熱がプラグ 43側に逃げる（伝導する）のを防止するように機能することができ、それによつて、相 変化メモリの熱効率が向上し、相変化メモリの低電流書き換えが可能になる。また、 絶縁膜 51は、記録層 52を加熱する発熱用の抵抗層として機能することもできる。絶 縁膜 51は、金属酸化物 (遷移金属の酸化物）であることが好ましぐ酸ィ匕タンタル (例 えば Ta Oまたは Ta Oに近い組成の材料）から構成されていれば、より好ましぐこ
2 5 2 5
れにより、絶縁膜 51の上記機能を的確に発揮させることができる。また、絶縁膜 51の 膜厚は、例えば 0. 5〜5nm程度とすることができる。
[0055] 記録層 52は、相変化材料湘変化物質)からなる相変化膜であり、結晶状態とァモ ルファス (非晶質)状態との 2状態間の遷移 (相変化)が可能な材料膜 (半導体膜)で ある。記録層 52は、結晶状態とアモルファス状態 (非晶質状態、非結晶状態）との 2 状態間の遷移 (相変化）が可能であり、この記録層 52が記憶素子として機能すること ができる。すなわち、記録層 52は、相変化メモリの情報の記録層である。
[0056] 記録層 52は、例えば、カルコゲン元素（S, Se, Te)を含む材料（半導体）、すなわ ちカルコゲナイド (カルコゲナイド半導体、カルコゲナイド材料）により形成されており 、本実施の形態では、少なくともゲルマニウム (Ge)とアンチモン（Sb)とテルル (Te) を含む Ge— Sb— Te系のカルコゲナイド材料を記録層 52の材料として用いている。 更に、本実施の形態では、記録層 52にインジウム (In)を導入している。すなわち、ィ ンジゥム（In)を導入した Ge— Sb— Te系のカルコゲナイド材料を記録層 52の材料と して用いている。従って、記録層 52は、ゲルマニウム（Ge)とアンチモン（Sb)とテル ル (Te)とインジウム (In)とを構成元素として含んでいる。記録層 52の膜厚は、例え ば 10〜200nm程度とすることができる。ここで、カルコゲナイドとは、硫黄（S)、セレ ン（Se)、テルル (Te)のうちの少なくとも 1元素を含む材料を！、う。
[0057] 図 5は、記録層 52の状態 (相状態）と記録層 52の抵抗 (抵抗率）との相関を示す説 明図（表)である。図 5にも示されるように、記録層 52は、アモルファス状態と結晶状態 とで抵抗率が異なり、アモルファス状態では高抵抗 (高抵抗率)となり、結晶状態では 低抵抗 (低抵抗率）となる。例えば、アモルファス状態での記録層 52の抵抗率は、結 晶状態での記録層 52の抵抗率よりも、 10〜： LOOOO倍程度大きくなる。このため、記 録層 52は、結晶状態とアモルファス状態との 2状態間の遷移湘変化）が可能で、こ の 2状態間の遷移により抵抗値が変化する抵抗素子として機能することができる。記 録層 52は、後述するように、加熱処理 (ジュール熱による加熱処理）により結晶状態と アモルファス状態との 2状態間を遷移湘変化)させることが可能である。従って、記 録層 52は、加熱処理により抵抗値が変化する相変化材料力もなり、加熱処理により 抵抗値が変化する抵抗素子として機能することができる。また、後述するように、記録 層 52は、相変化メモリの情報の記録層（記憶層、記憶素子)である。
[0058] 上部電極膜 53は、金属膜のような導電体膜からなり、例えばタングステン (W)膜ま たはタングステン合金膜などにより形成することができ、その膜厚は、例えば 10〜20 Onm程度とすることができる。上部電極膜 53は、後述するプラグ 64と抵抗素子 54と のコンタクト抵抗の低減や、スルーホール 63形成後に導電性バリア膜 67aを形成す る際に、記録層 52が昇華するのを防止するように機能することができる。
[0059] また、本実施の形態では、タングステン (W)を用いて上部電極膜 53を形成したが、 タングステン (W)の代わりに上部電極膜 53の応力が小さくなるような金属材料を上 部電極膜 53用の材料に用いても良い。例えば、結晶粒径の小さいモリブデン (Mo) 、あるいは Mo— W (モリブデン一タングステン）合金、あるいは Ti— W (チタン一タン ダステン)合金などを上部電極膜 53に用いることもできる。これら応力の小さ 、金属 には、メモリセル素子 (抵抗素子 54)の剥離を抑える効果がある。その結果、メモリセ ル素子 (抵抗素子 54)の電気的特性の均一性、書き換え回数信頼性、および耐高温 動作特'性をより向上させることができる。
[0060] プラグ 43は、相変ィ匕メモリの下部電極として機能し、抵抗素子 54の下部（絶縁膜 5 1の下面）は、プラグ 43と接触して電気的に接続されている。従って、抵抗素子 54の 下部（絶縁膜 51の下面）は、プラグ 43、配線 37aおよびプラグ 33を介して、相変化メ モリ領域 10Aの MISFETQM1, QM2のドレイン領域 20, 21 (n+型半導体領域 19 a)に電気的に接続されている。
[0061] 図 4に示されるように、絶縁膜 41上に、抵抗素子 54を覆うように、絶縁膜 61と、絶 縁膜 61上の絶縁膜 (層間絶縁膜) 62とが形成されている。すなわち、上部電極膜 53 の上面上および抵抗素子 54 (記録層 52)の側壁上を含む絶縁膜 41上に絶縁膜 61 が形成され、その絶縁膜 61上に層間絶縁膜として絶縁膜 62が形成されている。絶 縁膜 61の膜厚は、絶縁膜 62の膜厚 (例えば数百 nm)よりも薄ぐ例えば 5〜20nm 程度とすることができる。絶縁膜 61は、例えば窒化シリコン膜からなり、絶縁膜 62は、 例えば酸ィ匕シリコン膜からなる。
[0062] 詳細は後述するが、絶縁膜 61は、絶縁膜 62とエッチング速度 (エッチング選択比） を異ならせることができる材料膜により形成されており、絶縁膜 61と絶縁膜 62とが異 なる材料により形成されていれば、より好ましい。また、絶縁膜 61の膜厚は、抵抗素 子 54の上部電極膜 53の膜厚よりも薄いことが好ましい。絶縁膜 62の上面は、相変 ィ匕メモリ領域 10Aと周辺回路領域 10Bとでその高さがほぼ一致するように、平坦に形 成されている。
[0063] 相変ィ匕メモリ領域 10Aにおいて、絶縁膜 61, 62にスルーホール（開口部、接続孔） 63が形成され、スルーホール 63の底部で抵抗素子 54の上部電極膜 53の少なくとも 一部が露出されている。スルーホール 63内にはプラグ（コンタクト電極） 64が形成さ れている。プラグ 64は、スルーホール 63の底部および側壁上に形成されたチタン膜 、窒化チタン膜あるいはそれらの積層膜などカゝらなる導電性バリア膜 67aと、導電性 ノ リア膜 67a上にスルーホール 63内を埋め込むように形成されたタングステン (W) 膜 (主導体膜) 67bとからなる。タングステン膜 67bの代わりにアルミニウム膜などを用 いることもできる。スノレーホ一ノレ 63およびプラグ 64は、抵抗素子 54の上部に形成さ れており、プラグ 64は抵抗素子 54の上部電極膜 53と電気的に接続されている。従 つて、プラグ 64は、層間絶縁膜である絶縁膜 62の開口部 (スルーホール 63)内に形 成され (埋め込まれ)、上部電極膜 53と電気的に接続された導電体部である。
[0064] なお、絶縁膜 61は、後述するように、スルーホール 63を形成する際のエッチングス トツパ膜として機能する膜、すなわち、スルーホール 63を形成するために絶縁膜 62 をドライエッチングする際のエッチングストッパとして機能する膜であり、スルーホール
63を形成する際に抵抗素子 54 (特に上部電極膜 53)がエッチングされるのを防止す るように機能する膜である。
[0065] また、後述するように、スルーホール 63形成前の段階では、上部電極膜 53の上面 の全面上に絶縁膜 61が形成された状態である力 スルーホール 63形成の際に、ス ルーホール 63の底部で上部電極膜 53上の絶縁膜 61が除去されるので、製造され た半導体装置においては、スルーホール 63から露出した部分以外の上部電極膜 53 の上面上で、絶縁膜 62の下に、絶縁膜 61が形成された状態となっている。
[0066] 周辺回路領域 10Bにおいて、絶縁膜 41, 61, 62にスルーホール（開口部、接続孔 ) 65が形成され、スルーホール 65の底部で配線 37の上面が露出されている。スルー ホール 65内にはプラグ（コンタクト電極） 66が形成されている。プラグ 66は、スルーホ ール 65の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの 積層膜など力もなる導電性バリア膜 67aと、導電性バリア膜 67a上にスルーホール 65 内を埋め込むように形成されたタングステン膜 (主導体膜) 67bとからなる。スルーホ ール 65およびプラグ 66は、配線 37と電気的に接続されている。
[0067] プラグ 64, 66が埋め込まれた絶縁膜 62上には、第 2層配線としての配線 (第 2配線 層） 72が形成されている。配線 72は、例えば、チタン膜、窒化チタン膜あるいはそれ らの積層膜など力 なる導電性バリア膜 71aと、導電性バリア膜 7 la上のアルミニウム (A1)膜またはアルミニウム合金膜 (主導体膜) 71bとからなる。アルミニウム合金膜 71 b上に導電性バリア膜 71aと同様の導電性バリア膜を更に形成して配線 72を構成す ることちでさる。
[0068] 相変化メモリ領域 10Aにおいて、配線 72のうちの配線（ビット線） 72aは、プラグ 64 を介して抵抗素子 54の上部電極膜 53に電気的に接続されている。従って、相変化 メモリ領域 10Aのビット線を構成する配線 72aは、プラグ 64、抵抗素子 54、プラグ 43 、配線 37aおよびプラグ 33を介して、相変化メモリ領域 10Aの MISFETQM1, QM 2のドレイン領域 20, 21 (n+型半導体領域 19a)に電気的に接続されている。
[0069] 周辺回路領域 10Bにおいて、配線 72は、プラグ 66を介して配線 37と電気的に接 続され、更にプラグ 33を介して MISFETQNの n+型半導体領域 19bや MISFETQ Pの P+型半導体領域 19cと電気的と接続されている。
[0070] 絶縁膜 62上に、配線 72を覆うように、層間絶縁膜としての絶縁膜 (図示せず)が形 成され、更に上層の配線層（第 3層配線以降の配線)などが形成される力 ここでは 図示およびその説明は省略する。
[0071] このように、半導体基板 11に、相変ィ匕メモリ領域 10Aの相変ィ匕メモリ（相変化型の 不揮発性メモリ）と周辺回路領域 10Bの MISFETとを含む半導体集積回路が形成さ れて、本実施の形態の半導体装置が構成されている。
[0072] 上記のように、記録層 52 (または記録層 52を含む抵抗素子 54)と、記録層 52 (抵 抗素子 54)に接続されたメモリセルトランジスタ (メモリセル選択用トランジスタ）として の MISFETQMl, QM2とにより、相変化メモリのメモリセルが構成されている。 MIS FETQM1, QM2のゲート電極 16aは、ワード線（上記ワード線 WL1〜WL4に対応 )に電気的に接続されている。抵抗素子 54の上面側（上部電極膜 53)は、プラグ 64 を介して上記配線 72aからなるビット線 (上記ビット線 BL1〜BL4に対応）に電気的に 接続されている。抵抗素子 54の下面側（記録層 52の下面側、すなわち絶縁膜 51) は、プラグ 43、配線 37aおよびプラグ 33を介して、 MISFETQMl, QM2のドレイン 用の半導体領域 20, 21に電気的に接続されている。 MISFETQMl, QM2のソー ス用の半導体領域 22は、プラグ 33を介して、ソース配線 37b (ソース線）に電気的に 接続されている。
[0073] なお、本実施の形態では、相変ィ匕メモリのメモリセルトランジスタ (メモリセル選択用 トランジスタ）として nチャネル型の MISFETQMl, QM2を用いた場合について示し ているが、他の形態として、 nチャネル型の MISFETQMl, QM2の代わりに、他の 電界効果型トランジスタ、例えば pチャネル型の MISFETなどを用いることもできる。 ただし、相変ィ匕メモリのメモリセルトランジスタとしては、高集積ィ匕の観点から MISFE Tを用いることが好ましぐ pチャネル型の MISFETに比べ、オン状態でのチャネル抵 抗の小さい nチャネル型の MISFETQMl, QM2がより好適である。
[0074] また、本実施の形態では、抵抗素子 54を、プラグ 43、配線 37 (37a)およびプラグ 3 3を介してメモリ領域 10Aの MISFETQMl, QM2のドレイン（半導体領域 10, 11) に電気的に接続している力 他の形態として、抵抗素子 54を、プラグ 43、配線 37 (3 7a)およびプラグ 33を介してメモリ領域 10Aの MISFETQMl, QM2のソースに電 気的に接続することもできる。すなわち、抵抗素子 54を、プラグ 43、配線 37 (37a)お よびプラグ 33を介してメモリ領域 10Aの MISFETQMl, QM2のソースまたはドレイ ンの一方に電気的に接続すればよい。ただし、メモリ領域 10Aの MISFETQMl, Q M2のソースよりもドレインをプラグ 33、配線 37 (37a)およびプラグ 43を介して抵抗 素子 54に電気的に接続した方が、不揮発性メモリとしての機能を考慮すれば、より好 ましい。
[0075] 次に、相変化メモリ（相変化メモリ領域 2, 10Aに形成された相変化メモリ）の動作に ついて説明する。
[0076] 図 6および図 7は、相変ィ匕メモリの動作を説明するためのグラフである。図 6のグラフ の縦軸は、相変化メモリに印加するリセットパルス、セットパルスおよびリードパルスの 電圧 (任意単位： arbitrary unit)に対応し、横軸は時間（任意単位： arbitrary unit)に 対応する。図 7のグラフの縦軸は、相変ィ匕メモリにリセットパルス、セットパルスまたはリ ードパルスを印加したときの記録層 52の温度（任意単位： arbitrary unit)に対応し、 横軸は時間 (任意単位: arbitrary unit)に対応する。
[0077] 記憶素子 (相変化メモリのメモリセル）に記憶情報' 0'を書き込む場合、すなわち相 変ィ匕メモリのリセット動作 (記録層 52のアモルファス化）時には、図 6に示されるような リセットパルスをビット線 (配線 72a)およびプラグ 64を介して抵抗素子 54 (記録層 52 )に印加する。 MISFETQM1, QM2のソース（半導体領域 22)には、ソース配線 37 bおよびプラグ 33を介して固定電位 (例えば OV)を供給し、選択された MISFETの ゲート電極 16aには、ワード線を介して所定の電圧を印加する。このリセットパルスは 、記録層 52を、その融点（アモルファス化温度) T以上に熱してから急冷するような a
電圧パルスであり、比較的高!、電圧 (例えば 3V程度）を比較的短 、時間印加する。 リセットパルス印加時は、比較的大きな電流が流れ、図 7に示されるように、記録層 52 の温度が記録層 52の融点（アモルファス化温度) T以上に上昇して記録層 52が溶 a
融またはアモルファス化し、リセットパルスの印加が終了すると、記録層 52は急冷し、 記録層 52はアモルファス状態となる。リセットパルスの印加時間を短くして、与える全 エネルギーを小さくし、冷却時間 tを短ぐ例えば約 Insに設定することにより、記録 層 52は高抵抗のアモルファス状態となる。
[0078] 逆に、記憶情報' 1 'を書き込む場合、すなわち相変化メモリのセット動作 (記録層 5 2の結晶化）時には、図 6に示されるようなセットパルスを、ビット線 (配線 72a)および プラグ 64を介して抵抗素子 54 (記録層 52)に印加する。 MISFETQM1, QM2のソ ース（半導体領域 22)には、ソース配線 37bおよびプラグ 33を介して固定電位 (例え ば OV)を供給し、選択された MISFETのゲート電極 16aには、ワード線を介して所定 の電圧を印加する。このセットパルスは、記録層 52を融点よりも低ぐガラス転移点と 同じかそれよりも高い結晶化温度 Tより高い温度領域に保つような電圧パルスであり
C
、リセットパルスよりも低 、電圧 (例えば IV程度）をリセットパルスよりも長 、時間（結晶 化時間以上）印加する。セットパルス印加時は、リセット時よりも低い電流が比較的長 時間流れ、図 7に示されるように、記録層 52の温度が記録層 52の結晶化温度 T以
C
上でかつ融点（アモルファス化温度) T未満の温度に上昇して記録層 52が結晶化し a
、セットパルスの印加が終了すると、記録層 52は冷却し、結晶状態（多結晶状態）と なる。結晶化に要する時間 tは記録層 52を構成するカルコゲナイド材料の組成によ
2
つて異なるが、例えば、約 50nsである。図 7に示した記録層 52 (抵抗素子 54)の温度 は、記録層 52自身が発するジュール熱や周囲への熱拡散などに依存する。
[0079] 相変ィ匕メモリのリード動作時には、図 6に示されるようなリードパルスを、ビット線 (配 線 72a)およびプラグ 64を介して抵抗素子 54 (記録層 52)に印加する。 MISFETQ Ml, QM2のソース（半導体領域 22)には、ソース配線 37bおよびプラグ 33を介して 固定電位 (例えば OV)を供給し、選択された MISFETのゲート電極 16aには、ワード 線を介して所定の電圧を印加する。リードパルスは、セットパルスよりも更に低い電圧 (例えば 0. 3V程度）をセットパルスよりも短い時間印加する。リードパルスの電圧は 比較的低ぐリードパルスを印加しても、図 7に示されるように、記録層 52の温度が記 録層 52の結晶化温度 T以上に上昇することはないので、記録層 52の相状態は変化 しない。記録層 52が結晶状態のときは、記録層 52 (抵抗素子 54)は相対的に低抵 抗であり、記録層 52がアモルファス状態のときは、記録層 52 (抵抗素子 54)は相対 的に高抵抗である。このため、リードパルスを印加したときにその記録層 52 (抵抗素 子 54)が接続された MISFET (QM1または QM2)に流れる電流は、記録層 52が結 晶状態の場合は相対的に大きぐ記録層 52がアモルファス状態の場合は、相対的に 小さくなる。従って、流れる電流の大小により、データ (記録層 52が結晶状態とァモル ファス状態のどちらであるか)を判別することができる。
[0080] このように、リセット動作およびセット動作により記録層 52がアモルファス状態である 力あるいは結晶状態であるかを移行させることにより、相変化メモリにデータを記録（ 記憶、格納、書き込み)することができ、記録層 52がアモルファス状態であるかあるい は結晶状態であるかを相変化メモリの記憶情報とし、相変化メモリに記録したデータ（ 記憶情報）をリード動作により読み出すことができる。従って、上記記録層 52は、相変 ィ匕メモリの情報の記録層である。
[0081] 図 8は、カルコゲナイド材料を用いた記憶素子 (記録層 52)の動作原理を模式的に 示す説明図（グラフ）であり、記憶素子の I—V特性が示されている。図 8のグラフの横 軸は記憶素子 (記録層 52)への印加電圧に対応し、縦軸は記憶素子 (記録層 52)を 流れる電流に対応する。図 8では、 I 力 I の範囲内のセット電流を印加する場合
Wl WO
に記憶情報 ' 1 'が書き込まれ、 I 以上のリセット電流を印加する場合に記憶情報' 0
WO
，が書き込まれることを示している。図 8の I—V特性に示されるように、書き込み情報 に応じた値の電流パルスを記憶素子 (記録層 52)に印加することにより、記憶素子の 結晶状態が制御される。ただし、どちらの状態を' 0'、どちらの状態を' 1 'としても良 い。以下では、図 8に従い、四通りの書き込み動作をより詳細に説明する。
[0082] 図 8からも分力るように、第一に、初期状態 1の記憶素子 (記録層 52)に' 1 '書き込 みを行う場合、セット電流 (セットパルス）が印加されると、セット（結晶）状態の低抵抗 曲線を迪つて初期状態とセット領域との間を往復するので、状態が保持される。第二 に、初期状態' 1 'の記憶素子 (記録層 52)に' 0'書き込みを行う場合、リセット電流 (リ セットパルス）が印加されると、セット状態の低抵抗曲線を迪つてリセット電流に達する 。次に、ジュール熱により部分的に融解が始まるので、導電率が徐々に下がる。さら に、融解が進むと高抵抗状態になる。液相の記憶素子を急冷すると、アモルファス状 態に相変化するので、液相時の抵抗よりも若干低いリセット (非晶質)状態の高抵抗 曲線を迪つて初期状態に戻る。図 8で点線で示した部分は、リセットパルスは既に切 れて 、るが、そのまま電圧をかけ続けたら抵抗値の変化で電流はこのように変化する はず、という仮想的な線である。第三に、初期状態' 0'の記憶素子 (記録層 52)に' 1 '書き込みを行う場合、セット電流 (セットパルス)を印加すると、記憶素子の端子電圧 力 Sしきい電圧 Vthを超えた時に、低抵抗状態にスィッチする。スイッチング後は、ジュ ール熱によって結晶化が進行する。電流値がセット電流に達すると、結晶化領域が 広がって相変化することにより、さらに抵抗値が下がるので、低抵抗曲線を迪つて初 期状態に戻る。途中から電圧 電流曲線の傾斜がゆるやかになるのは、低抵抗状態 へスイッチングしていた領域がスィッチ OFFとなり、結晶化による抵抗低下のみが残 留するためである。第四に、初期状態' 0'の記憶素子 (記録層 52)に' 0'書き込みを 行う場合、前述したスイッチング後にほとんど結晶化する時間はなぐスイッチングし たことによる低抵抗曲線を迪つてリセット領域に達し、融解、急冷、固化して初期状態 に戻る。
[0083] 次に、図 9および上記図 2を参照して、図 2に示したアレイ構成を用いたメモリセル の読み出し動作について説明する。ここで、図 9は、メモリセル MC11を選択する場 合の動作波形 (電圧印加波形)の一例を示して 、る。
[0084] まず、待機状態にお!ヽて、プリチャージィネーブル信号 PCが電源電圧 Vdd (例え ば 1. 5V)に保持されているので、 n型チャネル型 MISトランジスタ（MISFET) QCl ないし QC4によりビット線 BL1がプリチャージ電圧 VDLに維持される。ここでプリチヤ ージ電圧 VDLは、 Vddよりもトランジスタのしきい電圧だけ降下した値で、例えば 1. 0Vである。また、共通ビット線 IZOも、プリチャージ電圧 VDLにプリチャージされて いる。
[0085] 読み出し動作が始まると、電源電圧 Vddとなっているプリチャージィネーブル信号 Ρ Cが接地電位 GNDに駆動され、接地電位 GND (VSSに対応）となっているビット選 択線 YS1が昇圧電位 VDH (例えば 1. 5V以上）に駆動されることにより、トランジスタ (MISFET) QDlが導通する。この時、ビット線 BL1はプリチャージ電圧 VDLに保持 される力 ソース線 CSLはソース電圧 VSL (例えば 0V)に駆動される。このソース電 圧 VSLとプリチャージ電圧 VDLは、プリチャージ電圧 VDLがソース電圧 VSLよりも 高ぐその差は、抵抗 Rの端子電圧が図 8に示したような読み出し電圧領域の範囲内 に収まるような関係に設定されている。
[0086] 次に、接地電位 GNDとなっているワード線 WL1が昇圧電位 VDHに駆動されると、 ワード線 WL1上の全てのメモリセルにおけるトランジスタ（MISFET) QMp (p = l、 2 、 · ··、 m)が導通する。この時、記憶素子 Rに電位差が生じたメモリセル MC11内に電 流経路が発生し、ビット線 BL1が、記憶素子 Rの抵抗値に応じた速さでソース電圧 V SLに向力つて放電される。図 9では、記憶情報' 1 'を保持している場合の方力 記憶 情報' 0，の場合よりも抵抗値が小さいものとしているので、放電が速い。したがって、 記憶情報に応じた信号電圧が発生される。非選択メモリセル MC12〜MClmでは 記憶素子 Rの電位差が 0なので、非選択ビット線 BL2な 、し BL4はプリチャージ電圧 VDLに保持される。すなわち、ワード線 WL1とビット線 BL1により選択されたメモリセ ル MC 11のみが、ビット線 BL 1を通じて読み出し電流を流す。
[0087] なお、待機状態にお!、て、メモリアレイのビット線やソース線をフローティングとする と、読み出し動作開始時にビット線と共通ビット線を接続した際に、電圧が不定である ビット線の容量が共通ビット線力 充電されてしまう。このため、図 9ではワード線 WL 1に応じてビット選択線 YS 1も立ち下げ、さらに接地電位 GNDとなつているプリチヤ ージィネーブル信号 PCを電源電圧 Vddに駆動することにより、ビット線およびソース 線をプリチャージ電位 VDLに駆動して待機状態としている。また、昇圧電位 VDHは 、電源電圧 Vddと nチャネル型 MISトランジスタのしきい電圧 VTNを用いて、 VDH> Vdd+ VTNの関係を満たすように設定されている。例えば相変化メモリの書き込み 動作では、後述するように、読み出し動作よりも大きな電流を流す必要がある。このた め、本実施の形態では、ワード線とビット選択線を昇圧電位 VDHに駆動して nチヤネ ル型 MISトランジスタの抵抗を下げることにより、正確な書き込み動作を行うことがで きる。また、プリチャージ電圧 VDLをソース電圧 VSLより高く設定することにより、選 択ソース線を選択メモリセル中のトランジスタ（MISFET) QMmのソースとし、記憶素 子 Rの抵抗によらず、トランジスタのゲート一ソース間電圧を確保できる。なお、逆の 電位関係であっても、その差が、図 8に示したような読み出し電圧領域の範囲内に収 まるように設定されているならば、同様の選択動作が可能である。
[0088] 尚、図 9は、ソース線 CSLを駆動して力 ワード線 WL1を駆動する例である力 設 計の都合によっては、ワード線 WL1を駆動して力もソース線 CSLを駆動してもよい。 この場合には、最初はワード線 WL1が駆動されて選択トランジスタ QM1が導通する ため、記憶素子 Rの端子電圧は OVに確保される。その後、ソース線 CSLを駆動する と、記憶素子 Rの端子電圧は OV力 大きくなる力 その値はソース線 CSLの駆動速 度で制御可能で、前述した読み出し領域の範囲に収めることができる。
[0089] 以上、メモリセル MC 11を選択する例を示したが、同じビット線上のメモリセルは、そ れらのワード線電圧が接地電位 GNDに固定されているので選択されることはない。 また、他のビット線とソース線は同じ電位 VDLなので、残りのメモリセルも非選択セル の状態に維持される。
[0090] 以上の説明では、待機状態のワード線を接地電位 GNDとし、選択状態のソース線 をソース電圧 VSLとしている。これらの電圧関係は、非選択メモリセルを通じて流れる 電流が動作に影響を及ぼさないように設定する。すなわち、ソース線が選択され、ヮ ード線が非選択のメモリセル、例えばメモリセル MCI 1を選択する際の非選択メモリ セル MC21〜MCnlのトランジスタ（MISFET) QMが十分オフになるように設定す れば良い。ここで示したように、待機状態のワード線電圧を接地電位 GNDとし、ソー ス電圧 VSLを正の電圧とすることにより、トランジスタ QMのしきい値電圧を低くできる 。場合によっては、選択されたソース線を接地電位 OVとして、待機状態のワード線を 負の電圧にすることも可能である。その場合にも、トランジスタ QMのしきい値電圧を 低くできる。待機時のワード線用に負電圧を発生させる必要がある力 選択時のソー ス線の電圧力 外部から印加される接地電位 GNDであるため安定させ易い。トラン ジスタ QMのしき 、値電圧を十分高くすれば、選択時のソース線と待機状態のワード 線を接地電位 OVとしても良い。その場合、外部から印加される接地電位 GNDである 上に、待機状態のワード線の容量が安定ィ匕容量として働くために、選択時のソース 線の電圧をさらに安定なものにできる。
[0091] さらに、図 10に従い、上記図 2に示したアレイ構成を用いたメモリセルの書き込み動 作について説明する。但し、図 10は、メモリセル MC11を選択する場合の動作波形 である。まず、メモリセル MC11の選択動作は、読み出し動作と同じように行われる。 メモリセル MC11が選択されると、書き込み電流が発生される。 '0'書き込みの場合、 図 8に示した範囲の値に設定されたリセット電流カ モリセル MC11に印加される。リ セット電流のパルス幅は短ぐ駆動後は直ちに待機状態に戻って、電流値が 0となる 。このようなリセット電流により、図 6および図 7に示したようなリセットパルスと同じジュ ール熱が発生される。反対に、 ' 1 '書き込みの場合、図 8に示した範囲の値に設定さ れたセット電流が印加される。このパルス幅は約 50nsである。このようなセット電流に より、図 6および図 7に示したようなセットパルスと同じジュール熱が発生される。このよ うに、書き込みノ ルスの印加時間と電流値は書き込み回路で制御されるので、どちら の記憶情報を書き込む場合にぉ 、ても、メモリセルはセット電流のパルス幅だけ選択 状態にある。
[0092] 次に、本実施の形態の半導体装置の記憶素子 (メモリ素子)である上記抵抗素子 5 4について、より詳細に説明する。
[0093] 図 11は、図 4の本実施の形態の半導体装置の抵抗素子 54 (記憶素子)の近傍を 示す要部断面図である。図 12は、第 1の比較例の半導体装置の抵抗素子 154 (本 実施の形態の抵抗素子 54に対応するもの）の近傍を示す要部断面図であり、図 13 は、第 2の比較例の半導体装置の抵抗素子 254 (本実施の形態の抵抗素子 54に対 応するもの）の近傍を示す要部断面図であり、それぞれ図 11に対応する領域が示さ れている。
[0094] 本実施の形態では、図 4および図 11に示されるように、抵抗素子 54は、プラグ 43 に近い側力も順に、絶縁膜 51、記録層 52および上部電極膜 53からなる積層構造を 有している。
[0095] 図 12に示される第 1の比較例では、プラグ 143が埋め込まれた絶縁膜 41上に、記 録層 152と、記録層 152上の上部電極膜 153とにより、相変化メモリの記憶素子であ る抵抗素子 154が形成されている。すなわち、第 1の比較例では、抵抗素子 154は、 記録層 152および上部電極膜 153からなる積層パターンにより形成されており、記録 層 152の下面がプラグ 143直接的に接触して電気的に接続されて!、る。
[0096] 第 1の比較例では、記録層 152は、相変化材料力もなる相変化膜であり、ゲルマ- ゥム（Ge)とアンチモン（Sb)とテルル (Te)とからなる Ge— Sb— Te系のカルコゲナイ ド材料により構成されている。上部電極膜 153は、タングステン (W)膜またはタンダス テン合金膜など、上部電極膜 53と同様の材料により構成されている。プラグ 143は、 タングステン (W)膜またはタングステン合金膜など、上記プラグ 43と同様の材料によ り構成されている。書き換え動作は、ジュール熱の発生しやすいプラグ 143近傍領域 、すなわちプラグ 143と記録層 152の界面で起こる。記録層 152におけるリセット状態 の非晶質領域 (記録層 152のうちリセット時に非晶質となる領域） 175の形状は、例え ば図 12に模式的に示されるように、半球形状のようになる。 [0097] 第 1の比較例の問題点は、プログラミング電流および電圧が大き!/、ことと、記録層 1 52の剥離が発生しやすいことである。プログラミング電流が大きくなる理由は、プログ ラミング動作で発生したジュール熱が、プラグ 143へ伝導するためである。また、相変 ィ匕メモリの記録層材料 (ここでは記録層 152の材料）として用いられる Ge— Sb—Te カルコゲナイドは、例えば酸ィ匕シリコン膜のような半導体装置 (LSI)に用いられる層 間絶縁膜 (ここでは絶縁膜 41)との接着性が悪ぐカルコゲナイド層（ここでは記録層 152)上に成膜される金属膜 (ここでは上部電極膜 153)に起因する応力によって剥 離しやすくなる。
[0098] そこで、図 13に示される第 2の比較例では、プラグ 243が埋め込まれた絶縁膜 41 上に、絶縁膜 251と、絶縁膜 251上の記録層 252と、記録層 252上の上部電極膜 25 3とにより、相変ィ匕メモリの記憶素子である抵抗素子 254が形成されている。すなわち 、第 2の比較例では、抵抗素子 254は、絶縁膜 251、記録層 252および上部電極膜 253からなる積層パターンにより形成されており、記録層 252とプラグ 243の間に絶 縁膜 251が介在している。
[0099] 第 2の比較例では、記録層 252は、上記記録層 152と同様、相変化材料力もなる相 変化膜であり、ゲルマニウム（Ge)とアンチモン（Sb)とテルル (Te)と力 なる Ge - Sb —Te系のカルコゲナイド材料により構成されている。上部電極膜 253は、タンダステ ン (W)膜またはタングステン合金膜など、上部電極膜 53, 153と同様の材料により構 成されている。絶縁膜 251は、上記絶縁膜 51と同様、酸ィ匕タンタルなどにより構成さ れている。プラグ 243は、タングステン (W)膜またはタングステン合金膜など、上記プ ラグ 43と同様の材料により構成されている。
[0100] 酸ィ匕タンタル (絶縁膜 251)は、熱伝導率がプラグ 243よりも小さぐプログラミング電 流を低減させる効果を有する。更に、酸ィ匕タンタル (絶縁膜 251)は、 Ge-Sb-Te カルコゲナイドとの接着性が良ぐカルコゲナイド層（記録層 252)の剥離防止効果を 有する。このため、第 2の比較例のように、記録層 252と下部電極としてのプラグ 243 との間 (界面）に薄い絶縁膜 251を (界面層として)介在させることが好ましい。剥離防 止のため、例えば膜厚 2nm程度の絶縁膜 251を用いると好ましい。また、記録層 25 2におけるリセット状態の非晶質領域 (記録層 252のうちリセット時に非晶質となる領 域） 275の形状は、例えば図 13に模式的に示されるように、半球形状のようになる。
[0101] し力しながら、酸ィ匕タンタル界面層（絶縁膜 251)は、相変ィ匕メモリのプログラミング 特性に影響を及ぼす。すなわち、第 2の比較例のように、記録層 252と下部電極とし てのプラグ 243との間（界面）に絶縁膜 251を介在させた場合、相変ィ匕メモリのプログ ラミング特性に影響が生じる。
[0102] 具体的な影響の一例は、カルコゲナイド材料である Ge Sb Te (記録層 252)と絶
2 2 5
縁膜界面層（酸ィ匕タンタル界面層、絶縁膜 251)の仕事関数差の減少に起因したプ ログラミング特性の変化である。カルコゲナイド材料 (記録層 252)とそれに接触する 材料の仕事関数差が減少する場合、接合界面 (カルコゲナイドの記録層 252とそれ に接触する材料の接合界面）におけるカルコゲナイドのバンド湾曲が減少し、相変化 を励起するために要するバンド湾曲のために必要なプログラミング電圧が増大する。
[0103] 相変ィ匕メモリの記録層 252に用いられるカルコゲナイド材料は、例えば Ge Sb Te
2 2 5 のような Ge— Sb— Te系のカルコゲナイドである。 Ge— Sb— Te結晶（"Ge— Sb— T e系カルコゲナイド"を単に "Ge— Sb— Te"または" GST"とも称する）は p型半導体で あり、その仕事関数は、価電子帯とバンドギャップ間に位置する。
[0104] 一方、 Ge— Sb— Te (記録層 252)と接触する材料 (絶縁膜 251)には、熱伝導率の 小さい絶縁膜 (酸ィ匕タンタルなど）が用いられるが、図 14のバンド構造図に模式的に 示されるように、その仕事関数が Ge— Sb—Teとほぼ同じ場合 (すなわち絶縁膜 251 と記録層 252の仕事関数がほぼ同じ場合）には、 Ge— Sb—Te (記録層 252)とその 接触材料 (絶縁膜 251)の接合による Ge— Sb— Te (記録層 252)のバンド湾曲は起 こらない。このため、 Ge— Sb—Teのバンド湾曲に起因したインパクトイオン化に起因 した相変化 (記録層 252の相変化）が起こりに《なる。
[0105] 絶縁膜界面層（絶縁膜 251)とカルコゲナイド材料 (記録層 252)の接合に起因した プログラミング特性の劣化は、相変ィ匕メモリの課題の一つである。カルコゲナイド (記 録層 252)のバンド湾曲の低減により、相変化メモリのスイッチング電圧の増大、信頼 性劣化および歩留まり劣化が起こる可能性がある。このため、第 2の比較例のように、 記録層 252と下部電極としてのプラグ 243との間（界面）に絶縁膜 251を介在させた 場合、絶縁膜 251によるカルコゲナイド層（記録層 252)の剥離防止効果と、絶縁膜 2 51による防熱伝導によるプログラミング電流の低減効果を得ることができる力 上記 のようにプログラミング特性が劣化 (プログラミング電圧が増大)する可能性がある。
[0106] それに対して、本実施の形態では、図 4および図 11に示されるように、下部電極（ 金属下部電極）としてのプラグ 43が埋め込まれた絶縁膜 41上に、プラグ 43に近い側 力も順に、絶縁膜 51、記録層 52および上部電極膜 53が形成 (積層）されている。す なわち、下部電極 (金属下部電極）としてのプラグ 43上に、絶縁膜 51、記録層 52お よび上部電極膜 53が順に形成され、それによつて相変化メモリの記憶素子である抵 抗素子 54が形成されている。このように、本実施の形態の半導体装置は、半導体基 板 11上に形成された下部電極としてのプラグ 43と、プラグ 43 (下部電極)上に形成さ れた絶縁膜 51 (第 1絶縁膜)と、絶縁膜 51上に形成された記録層 52と、記録層 52上 に形成された上部電極膜 53とを有している。このため、相変化メモリの記憶素子を構 成する抵抗素子 54は、絶縁膜 51、記録層 52および上部電極膜 53からなる積層パ ターンにより形成されており、相変ィ匕メモリの下部電極としてのプラグ 43と記録層 52と の間に絶縁膜 51が介在している。そして、記録層 52は、加熱処理により抵抗値が変 化する相変化材料カゝらなる相変化膜であるが、本実施の形態では、記録層 52を構 成する材料として、インジウム (In)を導入 (添加）した Ge - Sb— Te系カルコゲナイド 材料を用いている。すなわち、記録層 52は、インジウムを導入した Ge— Sb— Te系力 ルコゲナイド力 なる。
[0107] ここで、インジウム（In)を導入（添加）した Ge— Sb—Te系カルコゲナイド材料（すな わち記録層 52を構成する材料）は、少なくともゲルマニウム (Ge)とアンチモン (Sb)と テルル (Te)とを含むカルコゲナイド（すなわち Ge— Sb—Te系カルコゲナイド）にィ ンジゥム (In)を導入 (添加）したものである。このため、記録層 52を構成する材料 (ィ ンジゥム (In)を導入 (添加）した Ge - Sb— Te系カルコゲナイド材料）は、少なくともゲ ルマニウム（Ge)とアンチモン（Sb)とテルル (Te)とインジウム（In)とを構成元素として 含んでいる。従って、記録層 52は、 Ge (ゲルマニウム）と Sb (アンチモン）と Te (テル ル)と In (インジウム）とを構成元素とする相変化材料力もなる。以下では、簡略化のた めに、 "インジウム (In)を導入（添加）した Ge - Sb—Te系カルコゲナイド"を"インジゥ ム添加 GST"と称する。 [0108] 記録層 52を構成するインジウム添加 GSTの組成例の一例を挙げると、例えば In ( インジウム）が 20原子％程度、 Ge (ゲルマニウム）が 15原子％程度、 Sb (アンチモン) 力 S10原子％程度、 Te (テルル）が 55原子％程度である。
[0109] 絶縁膜 51を構成する材料としては、好ましくは金属酸化物 (遷移金属の酸化物）、 より好ましくは酸ィ匕タンタル (例えば Ta Oまたは Ta Oに近い組成の材料）を用いて
2 5 2 5
いる。従って、絶縁膜 51は、好ましくは金属酸ィ匕物力もなり、より好ましくは酸ィ匕タンタ ルからなる。
[0110] プラグ 43は、相変化メモリの下部電極として機能し、抵抗素子 54の下部（絶縁膜 5 1の下面）がプラグ 43と接触して電気的に接続されている。本実施の形態では、下部 電極 (プラグ 43)は、上記のようにタングステン (タングステンプラグ)からなる。下部電 極 (プラグ 43)は、半導体基板 11上に形成された絶縁膜 41 (第 2絶縁膜）に形成され た開口部 (スルーホール 42)内に埋め込まれており、絶縁膜 51 (第 1絶縁膜）は、下 部電極 (プラグ 43)が埋め込まれた絶縁膜 41上に形成されている。
[0111] 書き換え動作に必要なジュール熱は、プラグ 43近傍で発生する。記録層 52におけ るリセット状態の非晶質領域 (記録層 52のうちリセット時に非晶質となる領域） 75の形 状は、例えば図 13に模式的に示されるように、半球形状のようになる。
[0112] 酸ィ匕タンタル (絶縁膜 51)は、熱伝導率がプラグ 43 (タングステンなど）と比較して 小さぐプログラミング電流を低減させる効果を有する。これは、プラグ 43よりも熱伝導 率が低い絶縁膜 51 (酸ィ匕タンタル）力 プログラミング動作 (リセット動作またはセット 動作)で発生したジュール熱がプラグ 43へ伝導するのを防止できるためである。更に 、酸ィ匕タンタル (絶縁膜 51)は、カルコゲナイド (記録層 52)との接着性が良ぐ記録 層 52の剥離防止効果を有する。
[0113] 相変ィ匕メモリのプログラミングは、カルコゲナイド (本実施の形態では記録層 52に対 応）のバンド湾曲により、カルコゲナイド内部に電界が発生することで、インパクトィォ ン化が起こり、電荷が増倍されてジュール熱が発生することによって起こる。プロダラ ミング電圧を低減するには、カルコゲナイド層（記録層 52)と界面層（絶縁膜 51)の仕 事関数差を大きくし、プログラミング電圧を印加する前に予めカルコゲナイド (記録層 52)をバンド湾曲させておくことが有効である。 [0114] なお、プログラミング電圧は、抵抗素子 54のプログラミング (すなわちリセット動作ま たはセット動作）時に、上記配線 (ビット線） 72aおよびプラグ 64などを介して相変ィ匕メ モリを構成する抵抗素子 54の上部電極膜 53側に印加される電圧と、その抵抗素子 54が接続された MISFETQM1, QM2などを介して相変化メモリの下部電極（ここ ではプラグ 43)側に印加される電圧との差に対応する。また、プログラミング電流は、 抵抗素子 54のプログラミング (すなわちリセット動作またはセット動作）時に、抵抗素 子 54を流れる電流（上部電極膜 53とプラグ 43との間を流れる電流）に対応する。
[0115] カルコゲナイド層（記録層 52)と界面層（絶縁膜 51)の仕事関数差を増大させるた めには、カルコゲナイド層（記録層 52)の仕事関数を大きくすることが有効であり、ま た、界面層（絶縁膜 51)の仕事関数を小さくすることが有効である。本実施の形態で は、インジウム添加 GSTを用いることで、カルコゲナイド層（記録層 52)の仕事関数を 大さくしている。
[0116] インジウムを導入して!/ヽな 、通常の Ge— Sb—Te系カルコゲナイド（以下 GSTと称 する）のバンド構造を図 15に示す。図 15のバンド構造の横軸は状態数 (状態密度） に対応し、縦軸はエネルギーに対応する。図 15の GSTのバンド構造図には、伝導 帯の状態密度 NcO、価電子帯の状態密度 NvO、仕事関数 φ 0 (仕事関数 φ 0はフ ルミ準位にほぼ対応する）および、欠陥などに起因した準位による状態密度 NtOが示 されている。また、 EvOは価電子帯端 (価電子帯上端)のエネルギーに対応し、 EcO は伝導帯端 (伝導帯下端)のエネルギーに対応する。
[0117] GST結晶は、 p型半導体である。図 15に模式的に示されるように、 GSTの仕事関 数 φ 0は、価電子帯端のエネルギー EvOの上部に位置する。インジウム添カ卩 GSTの バンドギャップ中には、欠陥などに起因した準位による状態密度 NtOが形成され得る 力 この状態密度 NtOは、後述する状態密度 Nt2, Nt3, Nt4よりも小さい。状態密 度 NtOが小さいので、 GSTの仕事関数 φ 0 (フェルミ準位）は、価電子帯上端 EvOか らある程度離れた位置にある。
[0118] インジウム添加 GSTのバンド構造を図 16に示す。図 16のバンド構造の横軸は状態 数 (状態密度）に対応し、縦軸はエネルギーに対応する。図 16のインジウム添加 GS Tのバンド構造図には、伝導帯の状態密度 Nc2、価電子帯の状態密度 Nv2、仕事 関数 φ 2 (仕事関数 φ 2はフェルミ準位にほぼ対応する）および後述する状態密度 Nt 2が示されている。また、 Evは価電子帯端 (価電子帯上端)のエネルギーに対応し、 Ecは伝導帯端 (伝導帯下端)のエネルギーに対応する。
[0119] インジウム添加 GSTは p型半導体である。インジウム添加 GSTの仕事関数 φ 2は、 通常の GSTの仕事関数 φ θよりも大きぐより価電子帯端のエネルギー Evに近い。す なわち、通常の GSTの仕事関数 φ 0よりもインジウム添加 GSTの仕事関数 φ 2の方 力 より価電子帯端のエネルギー（EvO, Ev)に近い位置にある。
[0120] インジウム添加 GSTのバンド構造の特徴は、図 16に示されるように、価電子帯 (価 電子帯上端 Ev)近傍にインジウム (In)に起因した、インジウム添加 GSTのバンドギヤ ップ中の状態密度 Nt2が存在することである。この状態密度 Nt2は、インジウム (In) の原子準位に対応する。 GSTにインジウム (In)を導入 (添加）したことにより、価電子 帯 (価電子帯上端 Ev)近傍にインジウム (In)の原子準位に対応 (起因)する状態密 度 Nt2が形成され、それによつて、フェルミ準位が価電子帯 (価電子帯上端 Ev)側に 移動し (すなわちフェルミ準位が下がり）、仕事関数 φ 2が大きくなる。すなわち、イン ジゥム添加 GSTの仕事関数 φ 2は、インジウム（In)を導入（添加）して ヽな 、通常の GSTの仕事関数 φ 0よりも大きくなる。記録層 52の材料として仕事関数が大きなイン ジゥム添加 GSTを用いることで、以下に詳しく説明するようにプログラミング電圧の低 減効果を得ることができる。
[0121] 酸ィ匕タンタル界面層（絶縁膜 51)とインジウム添加 GST層（記録層 52)のバンド構 造を図 17に示す。理解を簡単にするために、図 17には、フラットバンド状態 (酸化タ ンタル界面層（絶縁膜 51)とインジウム添加 GST層（記録層 52)とを接合していない 状態)のバンド図が示されている。なお、上記図 14も、フラットバンド状態 (酸化タンタ ル層（絶縁膜 251)と GST層（記録層 252)とを接合していない状態）のバンド図であ る。
[0122] 図 17では、酸化タンタルの仕事関数 φ 1は、インジウム添カ卩 GSTのバンドギャップ 中に位置している。すなわち、インジウム添加 GST (記録層 52)のフェルミ準位は、酸 化タンタル界面層（絶縁膜 51)のフェルミ準位よりも低ぐ酸ィ匕タンタル界面層（絶縁 膜 51)の仕事関数 φ 1は、インジウム添加 GST (記録層 52)の仕事関数 φ 2よりも小 さい。図 17には、インジウム添加 GST (記録層 52)の仕事関数 φ 2と酸ィ匕タンタル界 面層 (絶縁膜 51)の仕事関数 φ ΐとの差 (仕事関数差） Δ φ (ここで Δ φ = I 2- φ ΐ I )が模式的に示されている。この場合、インジウム添加 GSTを用いることで記録 層 52の仕事関数 φ 2を大きくすることはもちろん、酸ィ匕タンタル (絶縁膜 51)の仕事 関数 Φ 1を小さくすることも、プログラミング電圧の低減に有効である。すなわち、記録 層 52の仕事関数 φ 2をより大きくすることはもちろん、絶縁膜 51の仕事関数をより小 さくすることで、相変ィ匕メモリのプログラミング電圧を小さくすることが可能である。
[0123] 酸ィ匕タンタル界面層（絶縁膜 51)とインジウム添加 GSTの仕事関数差 Δ φによって 湾曲したバンド構造を図 18に示す。すなわち、図 18は、酸ィ匕タンタル界面層（絶縁 膜 51)とインジウム添加 GST層（記録層 52)とを接合した場合のバンド構造図であり、 酸ィ匕タンタル界面層（絶縁膜 51)とインジウム添加 GST (記録層 52)の仕事関数差 Δ φによって、接合界面近傍でインジウム添加 GSTのバンド構造が湾曲されている様 子が示されている。本実施の形態では、酸ィ匕タンタルカゝらなる絶縁膜 51上にインジゥ ム添加 GSTからなる記録層 52を配置して相変ィ匕メモリを形成して 、るので、相変化 メモリを構成する酸ィ匕タンタル層（絶縁膜 51)とインジウム添加 GST層（記録層 52)と が接合されて、絶縁膜 51と記録層 52との接合界面近傍で、図 18のようなバンド構造 が形成される。従って、図 18は、本実施の形態の相変化メモリの絶縁膜 51と記録層 52の接合界面近傍のバンド構造 (抵抗素子 54に電圧を印加して ヽな 、状態のバン ド構造）にほぼ対応するものであり、図 18の横軸が絶縁膜 51および記録層 52の厚 み方向の位置に対応し、縦軸がエネルギーに対応する。
[0124] 図 18に示されるように、酸ィ匕タンタル界面層（絶縁膜 51)とインジウム添加 GST (記 録層 52)の接合界面近傍で、インジウム添加 GSTのバンドが Δνだけ湾曲されてい る。これは、接合界面で酸化タンタル界面層（絶縁膜 51)のフェルミ準位とインジウム 添加 GST (記録層 52)のフェルミ準位が一致するように、接合界面近傍のバンドが湾 曲したためである。このバンド湾曲 Δνの大きさは、図 17に示されるような、絶縁膜 51 (酸ィ匕タンタル界面層）と記録層 52 (インジウム添加 GST)の仕事関数差 Δ φが大き いほど大きくなる。このため、酸ィ匕タンタル (絶縁膜 51)とインジウム添加 GST (記録 層 52)の仕事関数の差（ Δ φ )によって発生するバンド湾曲 Δ Vに相当するプロダラ ミング電圧の低減が達成される。
[0125] すなわち、第 2比較例のように酸ィ匕タンタル力もなる絶縁膜 251と GSTからなる記 録層 252とを積層した場合に比べて、本実施の形態のように酸ィ匕タンタル力もなる絶 縁膜 51とインジウム添加 GSTからなる記録層 52とを積層した場合の方力 インジゥ ムを導入 (添加）したことによって記録層 52の仕事関数（ φ 2)が大きくなり、それによ つて絶縁膜 51と記録層 52の仕事関数の差（Δ φ )が大きくなるので、バンド湾曲 Δν が大きくなる。このため、第 2比較例よりも本実施の形態の方が、絶縁膜 51と記録層 5 2の接合界面近傍での記録層 52のバンド湾曲（バンド湾曲量） Δνが増大する分だ け、プログラミング電圧を低減することができる。
[0126] 上記のように、相変ィ匕メモリのプログラミングは、カルコゲナイド層（本実施の形態で は記録層 52に対応）のバンド湾曲により、カルコゲナイド層内部に電界が発生するこ とで、インパクトイオン化が起こり、電荷が増倍されてジュール熱が発生することによつ て起こる。本実施の形態では、記録層 52をインジウム添加 GSTによって形成すること で、記録層 52の仕事関数（ φ 2)を大きくして絶縁膜 51と記録層 52の仕事関数の差 ( Δ φ )を大きくし、それによつて絶縁膜 51と記録層 52の接合界面近傍での記録層 5 2のバンド湾曲 Δνを大きくしている。このため、抵抗素子 54に電圧を印加していな い状態でも、記録層 52のバンドが、図 18のように既に Δνだけ湾曲しているので、プ ログラミング時には、バンド湾曲がゼロ（ Δ V=0)の場合に印加しなければならない 電圧に比べて、ほぼ Δνに相当する電圧だけ低い電圧を抵抗素子 54の上部電極膜 53側に印加すればよぐほぼ Δνに相当する電圧だけプログラミング電圧を低減する ことができる。すなわち、本実施の形態では、記録層 52をインジウム添加 GSTによつ て形成することで、抵抗素子 54の上下間に電圧を印加していない状態のバンド湾曲 Δ Vを大きくした分、プログラミング時に抵抗素子 54の上下間に実際に印加する電 圧であるプログラミング電圧を低減することができる。
[0127] このように、本実施の形態では、プラグ 43 (下部電極）と記録層 52の間に絶縁膜 51 を介在させることにより、絶縁膜 51による防熱に起因した相変化メモリのプログラミン グ電流の低減効果や絶縁膜 51による記録層 52の剥離防止効果を得ると共に、絶縁 膜 (酸ィ匕タンタル層）との接触に起因したカルコゲナイド記録層のバンド湾曲の低減 によるプログラミング電圧の増大の問題 (上記第 2の比較例で説明した問題）に対し ては、記録層 52をインジウム添加 GSTとすることで対処し、それによつて、相変化メ モリのプログラミング電圧を低減することができる。従って、相変ィ匕メモリのプロダラミン グ電流の低減やカルコゲナイド記録層の剥離防止を図ると共に、相変ィ匕メモリのプロ グラミング電圧を低減でき、相変化メモリを有する半導体装置の性能や信頼性を向上 させることができる。また、相変化メモリの駆動電圧のばらつき低減、書き換え可能回 数の向上、高集積化、ロジック CMOS (CMISFET)による駆動、あるいは製造歩留 まり向上などの効果を得ることもできる。
[0128] インジウム添加 GSTからなる記録層 52におけるインジウム (In)の割合 (比率）、す なわち記録層 52を構成するインジウム添加 GSTにおけるインジウム (In)の導入（添 カロ）量は、 10原子％以上であれば、上記状態密度 Nt2を上記状態密度 NtOよりも十 分に大きくして、記録層 52の仕事関数 φ 2を通常の GSTの仕事関数 φ 0よりも低くす ることが可能になり、プログラミング電圧の低減効果を的確に得られるようになるので 、より好ましい。また、記録層 52の相変化膜としての機能を的確に維持するためには 、インジウム添加 GSTからなる記録層 52におけるインジウム (In)の割合 (比率）は、 3 0原子％以下であれば、より好ましい。
[0129] また、界面層（絶縁膜 51)に金属をドープ (導入、添加)することにより界面層（絶縁 膜 51)の仕事関数を、より小さくすることができる。例えば、プロセスァニール条件を 制御することにより、プラグ 43を構成するタングステン (W)を微量に絶縁膜 51中に拡 散させることで、酸ィ匕タンタル (絶縁膜 51)の仕事関数（ φ 1)を小さくすることができる
[0130] 図 19に、インジウム添加 GST上に成膜する酸ィ匕シリコン膜の成膜温度がプログラミ ング電圧に及ぼす影響を示す。すなわち、インジウム添加 GSTにより相変ィ匕メモリの 記録層を形成し、その上に成膜温度 300°Cと成膜温度 400°Cで層間絶縁膜としての 酸化シリコン膜を形成した場合の、形成された相変化メモリのプログラミング電圧が図 19に示されており、図 19のグラフの横軸が酸ィ匕シリコン膜の成膜温度 (ァニール温 度）に対応し、図 19の縦軸が相変化メモリのプログラミング電圧に対応する。
[0131] 図 19のグラフからも分力るように、酸ィ匕シリコン膜の成膜温度力 00°Cの場合のプ ログラミング電圧 (例えば 1. 5V程度）は、酸化シリコン膜の成膜温度が 300°Cの場合 のプログラミング電圧 (例えば 2. 2V程度)よりも小さい。この原因は、酸ィ匕シリコン膜 の成膜時の加熱により、プラグ 43を構成するタングステンを絶縁膜 51中に微量に拡 散させることで、酸ィ匕タンタル (絶縁膜 51)の仕事関数が小さくなつた力もである。す なわち、成膜温度が 300°Cの場合よりも 400°Cの場合の方が、酸ィ匕シリコン膜の成膜 時の加熱によりプラグ 43を構成するタングステンが絶縁膜 51中に拡散し、この拡散 によって絶縁膜 51の仕事関数が小さくなつて絶縁膜 51と記録層 52の仕事関数の差 ( Δ φ )が大きくなり、プログラミング電圧が低減したものと考えられる。本実施の形態 では、界面層（絶縁膜 51)の仕事関数を小さくするプロセス工程 (絶縁膜 51成膜後 の加熱または高温工程）が存在し、タングステン下部電極 (タングステンカゝらなる下部 電極、ここではプラグ 43)と酸ィ匕タンタル (絶縁膜 51)の組み合わせにより、プログラミ ング電圧を、より低減させることが可會 となる。
[0132] 従って、本実施の形態では、下部電極 (ここではプラグ 43)を構成する金属元素（こ こではタングステン）力 絶縁膜 51中に拡散していることが好ましぐこれにより、相変 ィ匕メモリのプログラミング電圧を、より低減することができる。但し、下部電極 (プラグ 4 3)力も絶縁膜 51への金属（ここではタングステン)の拡散は極微量であることが望ま しい。なぜなら、プラグ 43から絶縁膜 51への金属の拡散量が大きい場合、絶縁膜 51 が金属的となり、絶縁膜 51による防熱効果が小さくなる力もである。
[0133] このように、インジウム添加 GST (記録層 52)は、価電子帯のバンド端 (Ev)付近に 仕事関数 (フ ルミ準位)を有する、すなわち仕事関数（ Φ 2)が大きい特性がある。タ ングステン下部電極 (プラグ 43)には、プロセス工程中のァニール条件を制御するこ とにより、酸ィ匕タンタル (絶縁膜 51)中に適量のタングステンが拡散し、酸ィ匕タンタル（ 絶縁膜 51)の仕事関数を小さくする効果がある。また、酸ィ匕タンタル (絶縁膜 51)に は、カルコゲナイド層（記録層 52)の剥離を防止し、なおかつプログラミング電流を防 止 (低減)する特性がある。これら 3つの材料の組み合わせにより、最適なカルコゲナ イド (記録層 52)のバンド湾曲が得られる。以上をまとめると、タングステン下部電極（ プラグ 43)と酸ィ匕タンタル (絶縁膜 51)とインジウム添加 GST (記録層 52)を組み合わ せた (相変化メモリの）セル構造にお!、て、カルコゲナイド (記録層 52)の剥離防止と プログラミング電流の低減と同時に、プログラミング電圧の低減を図ることが可能とな る。上記組み合わせにより、（相変化メモリにおいても）ロジック CMOS (CMISFET) 動作に要求される、例えば電圧 1. 5V動作を実現することができる。
[0134] 次に、本実施の形態の半導体装置 1の製造工程について、図面を参照して説明す る。図 20〜図 29は、本実施の形態の半導体装置 1の製造工程中の要部断面図であ り、上記図 4に対応する領域が示されている。なお、理解を簡単にするために、図 24 〜図 29では、図 23の絶縁膜 31およびそれより下の構造に対応する部分は図示を省 略している。
[0135] まず、図 20に示されるように、例えば p型の単結晶シリコンなど力もなる半導体基板
(半導体ウェハ） 11を準備する。それから、半導体基板 11の主面に、例えば STI (Sh
、絶縁体からなる素子分離領域 12を形成する。素子分離領域 12を形成することによ り、半導体基板 11の主面には、素子分離領域 12によって周囲を規定された活性領 域が形成される。
[0136] 次に、半導体基板 11の主面に p型ゥエル 13a, 13bと n型ゥエル 14を形成する。こ のうち、 ρ型ゥエル 13aは相変化メモリ領域 10Aに形成され、 p型ゥエル 13bおよび n 型ゥエル 14は周辺回路領域 10Bに形成される。例えば半導体基板 11の一部に p型 の不純物（例えばホウ素（B) )をイオン注入することなどにより p型ゥエル 13a, 13bを 形成し、半導体基板 11の他の一部に n型の不純物（例えばリン (P)またはヒ素 (As) ) をイオン注入することなどにより n型ゥエル 14を形成することができる。
[0137] 次に、例えば熱酸ィ匕法などを用いて、半導体基板 11の p型ゥエル 13a, 13bおよび n型ゥエル 14の表面に薄い酸ィ匕シリコン膜など力もなるゲート絶縁膜用の絶縁膜 15 を形成する。絶縁膜 15として酸窒化シリコン膜などを用いることもできる。絶縁膜 15 の膜厚は、例えば 1. 5〜： LOnm程度とすることができる。
[0138] 次に、 p型ゥエル 13a, 13bおよび n型ゥエル 14の絶縁膜 15上にゲート電極 16a, 1 6b, 16cを形成する。例えば、絶縁膜 15上を含む半導体基板 11の主面の全面上に 導電体膜として低抵抗の多結晶シリコン膜を形成し、フォトレジスト法およびドライエツ チング法などを用いてその多結晶シリコン膜をパターンィ匕することにより、パターニン グされた多結晶シリコン膜 (導電体膜)力もなるゲート電極 16a, 16b, 16cを形成する ことができる。ゲート電極 16aの下に残存する絶縁膜 15がゲート絶縁膜 15aとなり、ゲ ート電極 16bの下に残存する絶縁膜 15がゲート絶縁膜 15bとなり、ゲート電極 16cの 下に残存する絶縁膜 15がゲート絶縁膜 15cとなる。なお、成膜時または成膜後に不 純物をドーピングすることにより、ゲート電極 16a, 16bは n型不純物が導入された多 結晶シリコン膜 (ドーブトポリシリコン膜）により形成され、ゲート電極 16cは p型不純物 が導入された多結晶シリコン膜 (ドーブトポリシリコン膜）により形成される。
[0139] 次に、リン (P)またはヒ素 (As)などの n型の不純物をイオン注入することなどにより、 p型ゥエル 13aのゲート電極 16aの両側の領域に n_型半導体領域 17aを形成し、 p 型ゥエル 13bのゲート電極 16bの両側の領域に n_型半導体領域 17bを形成する。ま た、ホウ素（B)などの p型の不純物をイオン注入することなどにより、 n型ゥエル 14の ゲート電極 16cの両側の領域に p—型半導体領域 17cを形成する。
[0140] 次に、ゲート電極 16a, 16b, 16cの側壁上に、サイドウォール 18a, 18b、 18cを形 成する。サイドウォール 18a, 18b、 18cは、例えば、半導体基板 11上に酸化シリコン 膜、窒化シリコン膜またはそれらの積層膜からなる絶縁膜を堆積し、この絶縁膜を異 方性エッチングすることによって形成することができる。
[0141] 次に、リン (P)またはヒ素 (As)などの n型の不純物をイオン注入することなどにより、 p型ゥエル 13aのゲート電極 16aおよびサイドウォール 18aの両側の領域に n+型半導 体領域 19aを形成し、 p型ゥエル 13bのゲート電極 16bおよびサイドウォール 18bの 両側の領域に n+型半導体領域 19bを形成する。また、ホウ素（B)などの p型の不純 物をイオン注入することなどにより、 n型ゥエル 14のゲート電極 16cおよびサイドゥォ ール 18cの両側の領域に p+型半導体領域 19cを形成する。イオン注入後、導入した 不純物の活性ィ匕のためのァニール処理 (熱処理）を行うこともできる。
[0142] これにより、相変化メモリ領域 10Aの MISFETQM1, QM2のドレイン領域として機 能する n型の半導体領域 20, 21と、共通のソース領域として機能する n型の半導体 領域 22とが、それぞれ、 n+型半導体領域 19aおよび n_型半導体領域 17aにより形 成される。そして、周辺回路領域 10Bの MISFETQNのドレイン領域として機能する n型の半導体領域とソース領域として機能する n型の半導体領域とが、それぞれ、 n+ 型半導体領域 19bおよび n_型半導体領域 17bにより形成され、 MISFETQPのドレ イン領域として機能する P型の半導体領域とソース領域として機能する P型の半導体 領域とが、それぞれ、 P+型半導体領域 19cおよび p—型半導体領域 17cにより形成さ れる。
[0143] 次に、ゲート電極 16a, 16b, 16c、 n+型半導体領域 19a, 19bおよび p+型半導体 領域 19cの表面を露出させ、例えばコバルト (Co)膜のような金属膜を堆積して熱処 理することによって、ゲート電極 16a, 16b, 16c、 n+型半導体領域 19a, 19bおよび P+型半導体領域 19cの表面に、それぞれ金属シリサイド層 25を形成する。その後、 未反応のコバルト膜 (金属膜)は除去する。
[0144] このようにして、図 20の構造が得られる。ここまでの工程により、相変化メモリ領域 1 OAに、 nチャネル型の MISFETQM1, QM2が开成され、周辺回路領域 10Bに、 n チャネル型の MISFETQNと pチャネル型の MISFETQPとが形成される。従って、 相変化メモリ領域 10Aの MISFETQM1, QM2と周辺回路領域 10Bの MISFETQ N, QPとは、同じ製造工程で形成することができる。
[0145] 次に、図 21に示されるように、半導体基板 11上にゲート電極 16a, 16b, 16cを覆う ように絶縁膜 (層間絶縁膜) 31を形成する。絶縁膜 31は、例えば酸ィ匕シリコン膜など 力 なる。絶縁膜 31を複数の絶縁膜の積層膜により形成することもできる。絶縁膜 31 の形成後、必要に応じて CMP処理などを行って絶縁膜 31の上面を平坦ィ匕する。こ れにより、相変化メモリ領域 10Aと周辺回路領域 10Bとで、絶縁膜 31の上面の高さ がほぼ一致する。
[0146] 次に、フォトリソグラフィ法を用いて絶縁膜 31上に形成したフォトレジストパターン（ 図示せず)をエッチングマスクとして、絶縁膜 31をドライエッチングすることにより、絶 縁膜 31にコンタクトホール 32を形成する。コンタクトホール 32の底部では、半導体基 板 11の主面の一部、例えば n+型半導体領域 19a, 19bおよび p+型半導体領域 19c (の表面上の金属シリサイド層 25)の一部やゲート電極 16a, 16b, 16c (の表面上の 金属シリサイド層 25)の一部などが露出される。
[0147] 次に、コンタクトホール 32内に、プラグ 33を形成する。この際、例えば、コンタクトホ ール 32の内部を含む絶縁膜 31上に導電性バリア膜 33aをスパッタリング法などによ つて形成した後、タングステン膜 33bを CVD法などによって導電性バリア膜 33a上に コンタクトホール 32を埋めるように形成し、絶縁膜 31上の不要なタングステン膜 33b および導電性バリア膜 33aを CMP法またはエッチバック法などによって除去する。こ れにより、コンタクトホール 32内に残存して埋め込まれたタングステン膜 33bおよび導 電性バリア膜 33aからなるプラグ 33を形成することができる。
[0148] 次に、図 22に示されるように、プラグ 33が埋め込まれた絶縁膜 31上に、絶縁膜 34 を形成する。それから、フォトリソグラフィ法を用いて絶縁膜 34上に形成したフォトレジ ストパターン（図示せず)をエッチングマスクとして、絶縁膜 34をドライエッチングする ことにより、絶縁膜 34に配線溝（開口部） 35を形成する。配線溝 35の底部では、ブラ グ 33の上面が露出される。なお、配線溝 35のうち、相変化メモリ領域 10Aの MISFE TQM1, QM2のドレイン領域（半導体領域 20, 21)上に形成されたプラグ 33を露出 する配線溝 35、すなわち開口部 35aは、溝状のパターンではなぐそこ力も露出する プラグ 33の平面寸法よりも大きな寸法の孔 (接続孔)状のパターンとして形成するが できる。また、本実施の形態では、開口部 35aを他の配線溝 35と同時に形成してい る力 開口部 35a形成用のフォトレジストパターンと他の配線溝 35形成用のフォトレジ ストパターンとを別に用いることで、開口部 35aと他の配線溝 35とを異なる工程で形 成することちでさる。
[0149] 次に、配線溝 35内に配線 37を形成する。この際、例えば、配線溝 35の内部 (底部 および側壁上）を含む絶縁膜 34上に導電性バリア膜 36aをスパッタリング法などによ り形成した後、タングステン膜などカゝらなる主導体膜 36bを CVD法などによって導電 性バリア膜 36a上に配線溝 35を埋めるように形成し、絶縁膜 34上の不要な主導体膜 36bおよび導電性バリア膜 36aを CMP法またはエッチバック法などによって除去す る。これにより、配線溝 35内に残存して埋め込まれた主導体膜 36bおよび導電性バリ ァ膜 36aからなる配線 37を形成することができる。
[0150] 配線 37のうち、相変ィ匕メモリ領域 10Aの開口部 35a内に形成された配線 37aは、 プラグ 33を介して相変化メモリ領域 10Aの MISFETQMl, QM2のドレイン領域（半 導体領域 20, 21)に電気的に接続される。配線 37aは、半導体基板 11上に形成さ れた半導体素子間を接続するように絶縁膜 31上に延在しているのではなぐプラグ 4 3とプラグ 33とを電気的に接続するために絶縁膜 31上に局所的に存在してプラグ 43 とプラグ 33との間に介在している。このため、配線 37aは、配線ではなぐ接続用導 体部（コンタクト電極）とみなすこともできる。また、相変ィ匕メモリ領域 10Aにおいて、 M ISFETQM1, QM2のソース用の半導体領域 22 (n+型半導体領域 19a)にプラグ 3 3を介して接続されたソース配線 37bが、配線 37により形成される。
[0151] 配線 37は、上記のような埋め込みタングステン配線に限定されず種々変更可能で あり、例えば埋め込み以外のタングステン配線や、アルミニウム配線などとすることも できる。
[0152] 次に、図 23に示されるように、配線 37が埋め込まれた絶縁膜 34上に、絶縁膜 (層 間絶縁膜) 41を形成する。
[0153] 次に、フォトリソグラフィ法を用いて絶縁膜 41上に形成したフォトレジストパターン（ 図示せず)をエッチングマスクとして、絶縁膜 41をドライエッチングすることにより、絶 縁膜 41にスルーホール（開口部、接続孔) 42を形成する。スルーホール 42は、相変 ィ匕メモリ領域 10Aに形成され、スルーホール 42の底部では、上記配線 37aの上面が 露出される。
[0154] 次に、スルーホール 42内に、プラグ 43を形成する。この際、例えば、スルーホール 42の内部を含む絶縁膜 41上に導電性バリア膜 43aをスパッタリング法などによって 形成した後、タングステン膜 43bを CVD法などによって導電性バリア膜 43a上にスル 一ホール 42を埋めるように形成し、絶縁膜 41上の不要なタングステン膜 43bおよび 導電性バリア膜 43aを CMP法またはエッチバック法などによって除去する。これによ り、コンタクトホール 42内に残存して埋め込まれたタングステン膜 43bおよび導電性 ノリア膜 43aからなるプラグ 43を形成することができる。このように、プラグ 43は、絶縁 膜 41に形成された開口部 (スルーホール 42)に導電体材料を充填して形成される。
[0155] 次に、図 24に示されるように、プラグ 43が埋め込まれた絶縁膜 41上に、絶縁膜 51 、記録層 52および上部電極膜 53を順に形成 (堆積)する。なお、上記のように、図 2 4〜図 29では、図 23の絶縁膜 31およびそれより下の構造に対応する部分は図示を 省略している。絶縁膜 51の膜厚 (堆積膜厚）は、例えば 0. 5〜5nm程度、記録層 52 の膜厚 (堆積膜厚）は、例えば 10〜200nm程度、上部電極膜 53の膜厚 (堆積膜厚） は、例えば 10〜200nm程度である。
[0156] 次に、図 25に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて 、絶縁膜 51、記録層 52および上部電極膜 53からなる積層膜をパターユングする。こ れにより、上部電極膜 53、記録層 52および絶縁膜 51の積層パターンカゝらなる抵抗 素子 54が、プラグ 43が埋め込まれた絶縁膜 41上に形成される。絶縁膜 51を、上部 電極膜 53および記録層 52をドライエッチングする際のエッチングストッパ膜として用 いることちでさる。
[0157] 次に、図 26に示されるように、絶縁膜 41上に、抵抗素子 54を覆うように、絶縁膜（ エッチングストツバ膜) 61を形成する。絶縁膜 61の膜厚 (堆積膜厚）は、例えば 5〜2 Onm程度とすることができる。
[0158] 絶縁膜 61としては、記録層 52が昇華しない温度 (例えば 400°C以下)で成膜でき る材料膜を用いることが好ましい。絶縁膜 61として窒化シリコン膜を用いれば、例え ばプラズマ CVD法などを用いて記録層 52が昇華しな 、温度 (例えば 400°C以下)で 成膜できるので、より好ましぐこれにより、絶縁膜 61の成膜時の記録層 52の昇華を 防止できる。
[0159] 次に、絶縁膜 61上に絶縁膜 (層間絶縁膜) 62を形成する。絶縁膜 62は絶縁膜 61 よりも厚ぐ層間絶縁膜として機能することができる。絶縁膜 62の形成後、必要に応じ て CMP処理などを行って絶縁膜 62の上面を平坦ィ匕することもできる。
[0160] 次に、フォトリソグラフィ法を用いて絶縁膜 62上にフォトレジストパターン RP1を形成 する。フォトレジストパターン RP1は、スルーホール 63を形成すべき領域に開口部を 有している。
[0161] 次に、図 27に示されるように、フォトレジストパターン RP1をエッチングマスクとして、 絶縁膜 62をドライエッチングすることにより、絶縁膜 61, 62にスルーホール（開口部、 接続孔、貫通孔) 63を形成する。この際、まず、絶縁膜 61よりも絶縁膜 62の方がエツ チングされやすい条件で絶縁膜 61が露出するまで絶縁膜 62をドライエッチングして 絶縁膜 61をエッチングストツバ膜として機能させ、それから、絶縁膜 62よりも絶縁膜 6 1の方がエッチングされやすい条件でスルーホール 63の底部の絶縁膜 61をドライエ ツチングすることで、絶縁膜 61, 62にスルーホール 63を形成することができる。その 後、フォトレジストパターン RP1は除去する。スルーホール 63の底部では、抵抗素子 54の上部電極膜 53の少なくとも一部が露出される。エッチングストッパ膜としての絶 縁膜 61を用いているため、上部電極膜 53のオーバーエッチングを防止し、スルーホ ール 63形成のためのドライエッチング時のエッチングダメージや、後述するプラグ 64 用の導電体膜成膜時の熱負荷ダメージを抑えて、プラグ 64の直下の領域の記録層 52の特性の変化を抑制または防止し、相変化メモリの電気特性の信頼性を良好なも のとすることができる。また、記録層 52の側壁は絶縁膜 61で覆われているため、スル 一ホール 63に目外れが生じたとしても、スルーホール 63から記録層 52が露出する のを防止でき、後述するプラグ 64用の導電体膜成膜時に記録層 52が昇華するのを 防止できる。また、絶縁膜 61により記録層 52の昇華を防止できるので、スルーホー ル 63形成時に、スルーホール 63の下部近傍に異物が形成されず、また、たとえ異物 が形成されたとしても洗浄で容易に除去できる。
[0162] 次に、図 28に示されるように、フォトリソグラフィ法を用いて絶縁膜 62上に形成した 他のフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜 62, 61, 41 をドライエッチングすることにより、絶縁膜 62, 61, 41にスルーホール（開口部、接続 孔） 65を形成する。スルーホール 65は、周辺回路領域 10Bに形成され、その底部で 配線 37の上面が露出される。その後、フォトレジストパターンは除去する。なお、先に スルーホール 65を形成してから、上記スルーホール 63を形成することもできる。また 、スルーホール 63とスルーホール 65とは、異なる工程で形成することが好ましいが、 同じ工程で形成することも可能である。
[0163] 次に、スルーホール 63, 65内に、プラグ 64, 66を形成する。この際、例えば、スル 一ホール 63, 65の内部を含む絶縁膜 62上に導電性バリア膜 67aをスパッタリング法 などによって形成した後、タングステン膜 67bを CVD法などによって導電性バリア膜 67a上〖こスルーホール 63, 65を埋めるように形成し、絶縁膜 62上の不要なタングス テン膜 67bおよび導電性バリア膜 67aを CMP法またはエッチバック法などによって除 去する。これにより、スルーホール 63内に残存して埋め込まれたタングステン膜 67b および導電性バリア膜 67aからなるプラグ 64と、スルーホール 65内に残存して埋め 込まれたタングステン膜 67bおよび導電性バリア膜 67aからなるプラグ 66とを形成す ることができる。タングステン膜 67bの代わりに、アルミニウム (A1)膜またはアルミ-ゥ ム合金膜 (主導体膜)などを用いることもできる。
[0164] また、スルーホール 63, 65を形成した後、同じ工程でプラグ 64, 66を形成すること で製造工程数を低減することができるが、他の形態として、スルーホール 63またはス ルーホール 65の一方を形成してからそのスルーホールを埋めるプラグ（プラグ 64ま たはプラグ 66の一方）を形成し、その後、スルーホール 63またはスルーホール 65の 他方を形成してそのスルーホールを埋めるプラグ（プラグ 64またはプラグ 66の他方） を形成することちできる。
[0165] 次に、図 29に示されるように、プラグ 64, 66が埋め込まれた絶縁膜 62上に、第 2層 配線として配線 72を形成する。例えば、プラグ 64, 66が埋め込まれた絶縁膜 62上 に、導電性バリア膜 71aとアルミニウム膜またはアルミニウム合金膜 71bとをスパッタリ ング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを 用いてパター-ングすることで、配線 72を形成することができる。配線 72は、上記の ようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線 または銅配線 (埋込銅配線)などとすることもできる。
[0166] その後、絶縁膜 62上に、配線 72を覆うように、層間絶縁膜としての絶縁膜 (図示せ ず)が形成され、更に上層の配線層（第 3層配線以降の配線)などが形成されるが、こ こでは図示およびその説明は省略する。そして、 400°C〜450°C程度の水素ァニー ルが行われた後に、半導体装置 (半導体メモリ装置)が完成する。
[0167] (実施の形態 2)
図 30は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態 1の 図 11に対応するものである。
[0168] 本実施の形態の半導体装置は、上記実施の形態 1の絶縁膜 51の代わりに絶縁膜 51aを用いていること以外は、上記実施の形態 1の半導体装置 1とほぼ同様であるの で、ここでは絶縁膜 51a以外の構成については、その説明は省略する。
[0169] 本実施の形態では、図 30に示されるように、絶縁膜 51aは、プラグ 43が埋め込まれ た絶縁膜 41上に、酸ィ匕タンタルカゝらなる下部層（第 1層、第 1酸化タンタル層） 81と、 金属タンタル力 なる中間層（第 2層、タンタル層） 82と、酸ィ匕タンタル力 なる上部層 (第 3層、第 2酸ィ匕タンタル層） 83とを順に堆積して形成した積層膜によって構成され ている。従って、絶縁膜 51aは、下部層 81と、下部層 81上の中間層 82と、中間層 82 上の上部層 83とを有して!/、る。
[0170] このように、本実施の形態では、絶縁膜 51aは、酸ィ匕タンタル層とタンタル層との積 層膜からなり、好ましくは、第 1酸ィ匕タンタル層（下部層 81)と、前記第 1酸ィ匕タンタル 層上のタンタル層（中間層 82)と、前記タンタル層上の第 2酸ィ匕タンタル層（上部層 8 3)との積層膜からなる。そして、絶縁膜 51aの上部層 83上に記録層 52が形成されて いる。但し、絶縁膜 51aの成膜時は、下部層 81および上部層 83は、酸ィ匕タンタルか らなり、中間層 82は金属タンタル力もなる力 絶縁膜 5 la成膜後の種々の熱処理ェ 程で、中間層 82を構成する金属タンタル力 酸ィ匕タンタル力もなる下部層 81および 上部層 83中に拡散する。
[0171] 絶縁膜 51aにおける中間層 82は、プロセス工程中のァニールにより下部層 81およ び上部層 83に拡散し、酸ィ匕タンタル (下部層 81および上部層 83)の仕事関数を小さ くするように作用する。このため、下部層 81と中間層 82と上部層 83との積層膜で構 成された絶縁膜 51aは、酸ィ匕タンタルの単層で構成した場合に比べて、仕事関数を 小さくすることができ、それによつて絶縁膜 51aと記録層 52の仕事関数の差 (上記 Δ Φに対応するもの）をより大きくできるので、絶縁膜 5 laと記録層 52の接合界面近傍 での記録層 52のバンド湾曲（上記 Δνに対応するもの）がより増大し、プログラミング 電圧をより低減することができる。
[0172] 下部層 81の膜厚 (堆積膜厚）は、例えば lnm程度、中間層 82の膜厚 (堆積膜厚） は、例えば 0. lnm程度、上部層 83の膜厚 (堆積膜厚）は、例えば lnm程度とするこ とができる。金属タンタル力もなる中間層 82の膜厚は、酸ィ匕タンタル力もなる下部層 8 1および上部層 83の膜厚よりも薄いことが好ましぐその理由は、中間層 82の金属タ ンタルが下部層 81および上部層 83に拡散することで酸ィヒタンタル（下部層 81および 上部層 83)の仕事関数を小さくするが、拡散量が大きすぎて酸ィ匕タンタル (下部層 8 1および上部層 83)の熱伝導率を低くしないようにするためである。これにより、絶縁 膜 51aによる防熱効果を確保でき、プログラミング電流の低減効果を確保できる。
[0173] また、本実施の形態では、金属タンタル力もなる中間層 82が同じ膜厚の下部層 81 および上部層 83の間に挟まれる場合にっ 、て説明したが、酸ィ匕タンタル力もなる下 部層 81と上部層 83の膜厚が異なっていても良い。また、本実施の形態では、酸ィ匕タ ンタルカもなる下部層 81と、金属タンタル力もなる中間層 82と、酸ィ匕タンタル力もなる 上部層 83との積層膜により絶縁膜 51aが形成されている力 下部層 81と上部層 83 のうちの一方を省略することもできる。
[0174] 本実施の形態では、プログラミング電圧を更に低減することが可能となり、（相変化 メモリにおいても）ロジック CMOS (CMISFET)動作に要求される、例えば電圧 1. 5 V動作を実現することができる。
[0175] (実施の形態 3)
図 31は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態 1の 図 11に対応するものである。
[0176] 上記実施の形態 1では、インジウム (In)を導入（添加）した Ge— Sb—Te系カルコ ゲナイド (すなわちインジウム添加 GST)により相変化メモリの記録層 52を構成 (形成 )していた力 本実施の形態では、酸素（O)を導入 (添加）した Ge— Sb—Te系カル コゲナイド（以下酸素添加 GSTと称する）により相変化メモリの記録層 52a (上記実施 の形態 1の記録層 52に対応するもの）を構成 (形成）している。従って、本実施の形 態では、記録層 52aは、ゲルマニウム（Ge)とアンチモン（Sb)とテルル (Te)と酸素（ O)とを構成元素として含んでいる。記録層 52aの膜厚は、例えば lOOnm程度とする ことができる。
[0177] 本実施の形態の半導体装置の構成は、インジウム添加 GSTからなる記録層 52の 代わりに、酸素添加 GSTからなる記録層 52aを用いたこと以外は、上記実施の形態 1 の半導体装置 1とほぼ同様であるので、記録層 52a以外の構成については、ここでは その説明を省略する。
[0178] このように、本実施の形態の半導体装置は、半導体基板 11上に形成された下部電 極としてのプラグ 43と、プラグ 43 (下部電極)上に形成された絶縁膜 51 (第 1絶縁膜） と、絶縁膜 51上に形成された酸素添加 GST (酸素を導入した Ge - Sb— Te系カルコ ゲナイド)カゝらなる記録層 52aと、記録層 52a上に形成された上部電極膜 53とを有し ている。上記記録層 52と同様に、記録層 52aは、加熱処理により抵抗値が変化する 相変化材料力もなる相変化膜であり、相変化メモリの情報の記録層である。
[0179] 本実施の形態の記録層 52aに用いる酸素添加 GSTのバンド構造を図 32に示す。
図 32は、上記実施の形態 1の図 16に対応するものである。図 32のバンド構造の横 軸は状態数 (状態密度）に対応し、縦軸はエネルギーに対応する。図 32の酸素添加 GSTのバンド構造図には、伝導帯の状態密度 Nc3、価電子帯の状態密度 Nv3、仕 事関数 φ 3 (仕事関数 φ 3はフェルミ準位にほぼ対応する）および後述する状態密度 Nt3が示されている。また、 Ev3は価電子帯端 (価電子帯上端)のエネルギーに対応 し、 Ec3は伝導帯端 (伝導帯下端)のエネルギーに対応する。
[0180] 酸素添加 GSTは p型半導体であり、その仕事関数 φ 3は、価電子帯端のエネルギ 一 Ev3のやや上部に位置する。酸素添加 GSTのバンド構造の特徴は、図 32に示さ れるように、価電子帯 (価電子帯上端 Ev3)近傍に酸ィ匕ゲルマニウムに起因した、酸 素添加 GSTのバンドギャップ中の状態密度 Nt3が存在することである。この状態密 度 Nt3は、酸ィ匕ゲルマニウムに起因した準位に対応し、酸ィ匕ゲルマニウムは GSTか らみたら異物であるので、前記酸ィ匕ゲルマニウムに起因した準位は欠陥準位とみな すこともできる。 GSTに酸素 (O)を導入 (添加）したことにより、価電子帯 (価電子帯上 端 Ev3)近傍に酸ィ匕ゲルマニウムインジウムに起因した準位に対応 (起因）する状態 密度 Nt3が形成され、それによつて、フェルミ準位が価電子帯 (価電子帯上端 Ev3) 側に移動し (すなわちフェルミ準位が下がり）、仕事関数 Φ 3が大きくなる。すなわち、 酸素添加 GSTの仕事関数 φ 3は、通常の GSTの仕事関数 φ 0よりも大きい。このた め、通常の GSTを記録層に用いた場合に比べて、本実施の形態のように酸素添カロ GSTにより記録層 52aを形成したことで、プログラミング電圧の低減効果を得ることが できる。これは、酸素添加 GSTにより記録層 52aを形成したことで、記録層 52aの仕 事関数（ Φ 3)を大きくすることができ、それによつて絶縁膜 51と記録層 52aの仕事関 数の差 (上記 Δ φに対応するもの）を大きくできるので、絶縁膜 51と記録層 52aの接 合界面近傍での記録層 52aのバンド湾曲（上記 Δνに対応するもの）を大きくし、プロ グラミング電圧を低減できるためである。
[0181] このように、本実施の形態では、プラグ 43 (下部電極）と記録層 52aの間に絶縁膜 5 1を介在させることにより、絶縁膜 51による防熱に起因した相変化メモリのプログラミン グ電流の低減効果や絶縁膜 51による記録層 52aの剥離防止効果を得ると共に、絶 縁膜 (酸ィ匕タンタル層）との接触に起因したカルコゲナイド記録層のバンド湾曲の低 減によるプログラミング電圧の増大の問題に対しては、記録層 52aを酸素添加 GSTと することで対処し、それによつて、相変ィ匕メモリのプログラミング電圧を低減することが できる。従って、相変ィ匕メモリのプログラミング電流の低減やカルコゲナイド記録層の 剥離防止を図ると共に、相変化メモリのプログラミング電圧を低減でき、相変化メモリ を有する半導体装置の性能や信頼性を向上させることができる。
[0182] 本発明者の検討によれば、酸素添加 GSTからなる記録層 52aにおける酸素（O)の 割合 (比率）、すなわち記録層 52aを構成する酸素添加 GSTにおける酸素（O)の導 入 (添加）量を、 1原子％以上 10原子％以下とすることで、プログラミング電圧の低減 効果を的確に得ることができる。酸素添加 GSTにおける酸素の割合が 10原子％より も大きくなると、 Ge— Sb— Teの相分離が激しく起こるため、酸素添加 GSTにおける 酸素の割合は、 10原子％以下であることが好ま 、。
[0183] 本実施の形態では、プログラミング電圧を低減することが可能となり、（相変化メモリ においても）ロジック CMOS (CMISFET)動作に要求される、例えば電圧 1. 5V動 作を実現することができる。
[0184] 但し、酸素添加 GSTよりもインジウム添加 GSTの方が耐熱性に優れて 、るので、本 実施の形態のように酸素添加 GSTを相変化メモリの記録層 52aとして用いた場合より も、上記実施の形態 1のようにインジウム添加 GSTを相変ィ匕メモリの記録層 52として 用いた方が、相変化メモリの耐熱性を向上でき、書き換えを多数繰り返したときの記 録層の安定性を高め、書き換え特性の劣化が起こりにくくなり、信頼性をより向上する ことができる。
[0185] また、本実施の形態のように Ge— Sb— Te系カルコゲナイドに酸素（O)を導入 (添 カロ）する場合は、酸素の導入 (添加）量の上限は 10原子％であるのに対して、上記実 施の形態 1のように Ge— Sb— Te系カルコゲナイドにインジウム (In)を導入（添加）す る場合は、導入可能量が多ぐ例えば 30原子％程度までインジウム (In)の導入 (添 カロ）が可能である。このため、本実施の形態よりも、上記実施の形態 1の方が、カルコ ゲナイド記録層のバンドギャップ中の上記状態密度 Nt2を大きくして記録層 52の仕 事関数（ Φ 2)をより的確に大きくすることが可能であり、プログラミング電圧の低減量 をより大きくすることができる。
[0186] (実施の形態 4)
図 33は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態 1の 図 11に対応するものである。
[0187] 上記実施の形態 1では、インジウム (In)を導入（添加）した Ge— Sb—Te系カルコ ゲナイド (すなわちインジウム添加 GST)により相変化メモリの記録層 52を構成 (形成 )していた力 本実施の形態では、図 33に示されるように、欠陥密度が高い Ge— Sb —Te系カルコゲナイド（以下、高欠陥密度 GSTと称する）により相変化メモリの記録 層 52bを構成 (形成）している。従って、本実施の形態では、記録層 52bは、ゲルマ- ゥム（Ge)とアンチモン (Sb)とテルル (Te)とを構成元素として含んでいる。記録層 52 bの膜厚は、例えば lOOnm程度とすることができる。
[0188] 本実施の形態の半導体装置の構成は、インジウム添加 GSTからなる記録層 52の 代わりに、高欠陥密度 GSTからなる記録層 52bを用いたこと以外は、上記実施の形 態 1の半導体装置 1とほぼ同様であるので、記録層 52b以外の構成については、ここ ではその説明を省略する。
[0189] このように、本実施の形態の半導体装置は、半導体基板 11上に形成された下部電 極としてのプラグ 43と、プラグ 43 (下部電極)上に形成された絶縁膜 51 (第 1絶縁膜） と、絶縁膜 51上に形成された高欠陥密度 GST (欠陥密度を高めた Ge— Sb—Te系 カルコゲナイド)カゝらなる記録層 52bと、記録層 52b上に形成された上部電極膜 53と を有している。上記記録層 52, 52aと同様に、記録層 52bは、加熱処理により抵抗値 が変化する相変化材料力 なる相変化膜であり、相変化メモリの情報の記録層であ る。
[0190] 本実施の形態の記録層 52bに用いる高欠陥密度 GSTのバンド構造を図 34に示す 。図 34は、上記実施の形態 1の図 16に対応するものである。図 34のバンド構造の横 軸は状態数 (状態密度）に対応し、縦軸はエネルギーに対応する。図 34の高欠陥密 度 GSTのバンド構造図には、伝導帯の状態密度 Nc4、価電子帯の状態密度 Nv4、 仕事関数 φ 4 (仕事関数 φ 4はフェルミ準位にほぼ対応する）および後述する状態密 度 Nt4が示されている。また、 Ev4は価電子帯端 (価電子帯上端)のエネルギーに対 応し、 Ec4は伝導帯端 (伝導帯下端)のエネルギーに対応する。
[0191] 高欠陥密度 GSTは p型半導体であり、その仕事関数 φ 4は、価電子帯端のエネル ギー Ev4のやや上部に位置する。高欠陥密度 GSTのバンド構造の特徴は、価電子 帯 (価電子帯上端 Ev3)近傍に欠陥密度 (高欠陥密度）に起因した準位が存在するこ とである。この欠陥密度に起因した準位により、図 34に示されるように、高欠陥密度 G STのバンドギャップ中に状態密度 Nt4が存在する。 GST (高欠陥密度 GST)の欠陥 密度は、主にテルル結合が切断されたダングリングボンドによるものである。 GSTの 欠陥密度を高めたことにより、高欠陥密度 GSTでは、価電子帯 (価電子帯上端 Ev3) 近傍に欠陥密度に起因した準位に対応 (起因）する状態密度 Nt4が形成され、それ によって、フェルミ準位が価電子帯 (価電子帯上端 Ev4)側に移動し (すなわちフェル ミ準位が下がり）、仕事関数 φ 4が大きくなる。すなわち、高欠陥密度 GSTの仕事関 数 Φ 4は、欠陥密度が低い通常の GSTの仕事関数 φ θよりも大きい。このため、通常 の GSTを記録層に用いた場合に比べて、本実施の形態のように高欠陥密度 GSTに より記録層 52bを形成したことで、プログラミング電圧の低減効果を得ることができる。 これは、高欠陥密度 GSTにより記録層 52bを形成したことで、記録層 52bの仕事関 数（Φ 4)を大きくすることができ、それによつて絶縁膜 51と記録層 52bの仕事関数の 差 (上記 Δ φに対応するもの）を大きくできるので、絶縁膜 51と記録層 52bの接合界 面近傍での記録層 52bのバンド湾曲（上記 Δνに対応するもの）を大きくし、プロダラ ミング電圧を低減できるためである。
[0192] このように、本実施の形態では、プラグ 43 (下部電極）と記録層 52bの間に絶縁膜 5 1を介在させることにより、絶縁膜 51による防熱に起因した相変化メモリのプログラミン グ電流の低減効果や絶縁膜 51による記録層 52bの剥離防止効果を得ると共に、絶 縁膜 (酸ィ匕タンタル層）との接触に起因したカルコゲナイド記録層のバンド湾曲の低 減によるプログラミング電圧の増大の問題に対しては、記録層 52bを高欠陥密度 GS Tとすることで対処し、それによつて、相変ィ匕メモリのプログラミング電圧を低減するこ とができる。従って、相変ィ匕メモリのプログラミング電流の低減やカルコゲナイド記録 層の剥離防止を図ると共に、相変化メモリのプログラミング電圧を低減でき、相変化メ モリを有する半導体装置の性能や信頼性を向上させることができる。
[0193] 本発明者の検討によれば、記録層 52bの成膜工程 (上記実施の形態 1の図 24の 記録層 52の成膜工程に対応する工程)でスパッタリング (アルゴンを用いたスパッタリ ング）により記録層 52bを成膜する際のアルゴンガスの圧力（スパッタリング装置のチ ヤンバ（半導体基板 11を配置したチャンバ）内のアルゴンガスの圧力）を、例えば 4パ スカル以上とすることで、成膜される GST膜 (記録層 52b)中に Ar (アルゴン）が取り 込まれて、 GST膜 (記録層 52b)の欠陥密度を高めることができ、それによつて、高欠 陥密度 GSTからなる記録層 52bを形成することができる。
[0194] このため、記録層 52bの成膜工程におけるアルゴンガスの圧力を、 4パスカル以上 とすることで、成膜された Ge— Sb—Te系カルコゲナイド膜 (すなわち記録層 52b)の 欠陥密度を高めて仕事関数を大きくすることができ、それによつてプログラミング電圧 の低減効果を得ることができる。従って、記録層 52bは、アルゴンガス圧力が 4パス力 ル以上のスパッタリングにより成膜した Ge— Sb—Te系カルコゲナイド膜からなること が好ましい。
[0195] 本実施の形態では、プログラミング電圧を低減することが可能となり、（相変化メモリ においても）ロジック CMOS (CMISFET)動作に要求される、例えば電圧 1. 5V動 作を実現することができる。
[0196] 但し、上記実施の形態 1では、インジウム添加 GST中のインジウム量を調節すること で、インジウム添加 GSTの仕事関数 φ 2を制御することができるので、記録層 52の仕 事関数の制御が容易であるのに対して、本実施の形態では、 GST中の欠陥密度を 調節することで高欠陥密度 GSTの仕事関数を制御するので、上記実施の形態 1に 比べて、記録層 52bの仕事関数が制御しにくい。このため、高欠陥密度 GSTを記録 層 52bに用 、る本実施の形態よりも、インジウム添加 GSTを記録層 52に用いる上記 実施の形態 1の方が、相変化メモリの安定性を高めることができ、相変化メモリの特性 (駆動電圧など)のばらつきを低減することができる。
[0197] また、本実施の形態のように Ge— Sb—Te系カルコゲナイドの欠陥密度を高める場 合は、形成可能な欠陥密度が限られているので、インジウム添加 GSTを用いる上記 実施の形態 1 (の上記状態密度 Nt2)や酸素添加 GSTを用いる上記実施の形態 3 ( の上記状態密度 Nt3)に比べて、カルコゲナイド記録層のバンドギャップ中の上記状 態密度 Nt4が小さい。すなわち、 Nt2>Nt3 >Nt4>NtOである。このため、記録層 52, 52a, 52b, 252を比べた場合、上記実施の形態 1の記録層 52 (インジウム添カロ GST)のフェルミレベルが最も低く（すなわち最も価電子帯端に近く）、上記実施の形 態 3の記録層 52a (酸素添加 GST)のフェルミレベルが次に低ぐ本実施の形態の記 録層 52b (高欠陥密度 GST)のフェルミレベルがその次に低ぐ上記第 2比較例の記 録層 252 (通常の GST)のフェルミレベルが最も高い。すなわち、記録層 52, 52a, 5 2b, 252を比べた場合、上記実施の形態 1の記録層 52 (インジウム添加 GST)の仕 事関数 φ 2が最も大きぐ上記実施の形態 3の記録層 52a (酸素添加 GST)の仕事関 数 φ 3が次に大きぐ本実施の形態の記録層 52b (高欠陥密度 GST)の仕事関数 φ 4がその次に大きぐ上記第 2比較例の記録層 252 (通常の GST)の仕事関数 φ 0が 最も小さい（Φ 2> φ 3 > φ 4> φ Ο)。従って、実施の形態 1, 3, 4および第 2比較例 の相変化メモリを比較した場合、プログラミング電圧は、上記実施の形態 1が最も小さ くでき、上記実施の形態 3が次に小さくでき、実施の形態 4がその次に小さくでき、第 2比較例が最も大きくなる。
[0198] (実施の形態 5)
図 35は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態 1の 図 11に対応するものである。
[0199] 上記実施の形態 1では、主としてタングステン (W)膜 43bによりプラグ 43を構成 (形 成）していた力 本実施の形態では、図 35に示されるように、主としてタンタル (Ta)膜 (タンタル金属膜) 43cによりプラグ 43dを構成 (形成）して 、る。
[0200] すなわち、上記相変ィ匕メモリ領域 10Aにおいて、図 35に示されるように、絶縁膜 41 に形成されたスルーホール 42内に、上記プラグ 43の代わりにプラグ（コンタクト電極 、下部電極) 43dが形成されている。プラグ 43dは、スルーホール 42の底部および側 壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などカゝらなる導電 性バリア膜 43aと、導電性バリア膜 43a上にスルーホール 42内を埋め込むように形成 されたタンタル (Ta)膜 (主導体膜) 43cとからなる。従って、プラグ 43dは、層間絶縁 膜である絶縁膜 41の開口部 (スルーホール 42)内に形成された (埋め込まれた)導 電体部であり、主としてタンタル膜 43cから構成されている。上記プラグ 43と同様に、 プラグ 43dは、相変ィ匕メモリの下部電極として機能し、その上部が抵抗素子 54の下 部 (絶縁膜 51の下面）と接して電気的に接続されている。また、上記プラグ 43と同様 に、プラグ 43dは、その下部が上記配線 37aおよび上記プラグ 33を介して上記 MIS FETQMl, QM2のドレイン用の半導体領域 20, 21 (n+型半導体領域 19a)に電気 的に接続されている。
[0201] このように、上記実施の形態 1では、相変ィ匕メモリの下部電極 (プラグ 43)はタンダス テン (タングステンプラグ)からなる力 本実施の形態では、下部電極 (プラグ 43d)は
[0202] 本実施の形態のプラグ 43dは、上記タングステン膜 43bの代わりにタンタル膜 43c を成膜すること以外は、上記実施の形態 1のプラグ 43とほぼ同様にして形成すること ができる。すなわち、絶縁膜 41にスルーホール 42を形成した後、スルーホール 42の 内部を含む絶縁膜 41上に導電性バリア膜 43aをスパッタリング法などによって形成し 、それからタングステン膜 43cを CVD法などによって導電性バリア膜 43a上にスルー ホール 42を埋めるように形成し、絶縁膜 41上の不要なタンタル膜 43cおよび導電性 ノ リア膜 43aを CMP法またはエッチバック法などによって除去する。これにより、コン タクトホール 42内に残存して埋め込まれたタンタル膜 43cおよび導電性バリア膜 43a 力もなるプラグ 43dを形成することができる。このように、プラグ 43dは、絶縁膜 41に 形成された開口部 (スルーホール 42)に導電体材料 (主としてタンタル膜 43c)を充填 して形成される。
[0203] 本実施の形態の半導体装置の構成は、主導体膜としてタングステン膜 43aを用い たプラグ 43の代わりに、主導体膜としてタンタル膜 43cを用いたプラグ 43dを使用し たこと以外は、上記実施の形態 1の半導体装置 1とほぼ同様であるので、プラグ 43d 以外の構成については、ここではその説明を省略する。
[0204] 本実施の形態では、主導体膜としてタンタル膜 43cを用いたプラグ 43dを下部電極 とし、プラグ 43d上に絶縁膜 51、記録層 52および上部電極膜 53からなる抵抗素子 5 4を形成して、相変化メモリを形成している。
[0205] 半導体装置の製造工程中のァニール (熱処理、高温工程）により（例えば絶縁膜 5 1の成膜工程でプラグ 43dの上面が高温となることにより）、プラグ 43dの上面が酸ィ匕 する可能性がある。しかしながら、本実施の形態では、絶縁膜 51を酸ィ匕タンタルによ り形成し、プラグ 43dを主としてタンタル膜 43cにより形成している。このため、本実施 の形態では、たとえプラグ 43dの上面が酸ィ匕したとしても、プラグ 43dの上面には、タ ンタル膜 43cの上面 (上層部）が酸化されて酸ィ匕タンタル膜が形成される。従って、プ ラグ 43dの上面に酸ィ匕により形成される酸ィ匕タンタル膜は、絶縁膜 51と同じ材料 (酸 化タンタル）により構成されるので、たとえプラグ 43dの上面が酸ィ匕されたとしても、酸 化タンタル力もなる絶縁膜 51の厚みが厚くなつたことと同じとなり、異種酸ィ匕物膜は 形成されな 、ので、下部電極を構成するプラグ (ここではプラグ 43d)の酸ィ匕により相 変化メモリの電気特性が変動するのを抑制または防止することができる。これにより、 相変化メモリの電気特性の安定性を、より高めることができる。
[0206] また、プラグ 43dの主導体膜としてのタンタル膜 43cの代わりに、絶縁膜 51成膜ェ 程 (の温度)で酸化されにくい、ルテニウム (Ru)金属膜またはイリジウム (Ir)金属膜を 用いることもできる。これにより、絶縁膜 51成膜工程 (の温度)でのプラグ 43dの上面 の酸ィ匕を防止して、相変化メモリの電気特性の変動を抑制または防止することができ る。但し、上記のように、絶縁膜 51の構成元素であるタンタル (Ta)を主導体膜に用 V、てプラグ 43cを形成した方が（すなわちタンタル膜 43cを用いた方が）、プラグ 43d の上面が酸ィ匕したときの相変ィ匕メモリの電気特性に与える影響を低減できるので、よ り好ましい。
[0207] また、記録層 (52)にインジウム添加 GSTを用いた場合だけでなぐその他の相変 化材料 (カルコゲナイド材料)を記録層 (52)に用いた場合であっても、プラグ 43dと 記録層 (52)の間の絶縁膜 51が酸ィ匕タンタル膜であれば、本実施の形態のようなプ ラグ 43d (主としてタンタル力もなるプラグ 43d)を絶縁膜 51に接続する下部電極とし て用いることで、下部電極 (プラグ 43d)の酸化により相変化メモリの電気特性が変動 するのを抑制または防止でき、相変化メモリの電気特性の安定性を向上できる効果 を得ることができる。
[0208] 以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明し たが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない 範囲で種々変更可能であることは言うまでもな 、。
[0209] 例えば、上記実施の形態 1〜5は、カルコゲナイド結晶（記録層 52, 52a, 52b)が 型半導体の場合について説明したが、カルコゲナイド結晶が n型半導体の場合、力 ルコゲナイド (記録層 52, 52a, 52bに対応するもの）の仕事関数を小さくし、界面層（ 絶縁膜 51, 51aに対応するもの）の仕事関数を増大させることが、プログラミング電圧 の低減に有効となることは言うまでもな 、。
[0210] また、上記実施の形態では、記録層 52 (インジウム添加 GST)、記録層 52a (酸素 添加 GST)、記録層 52b (高欠陥密度 GST)、記録層 252 (GST)、および絶縁膜 51 , 51a, 251 (酸ィ匕タンタル）の仕事関数について述べている力 ここで言う仕事関数 は、各層 (膜)が他の層 (膜)と接触 (接合)せずに離れて!/、た状態 (フラットバンド状態 )での仕事関数である。すなわち、ここで言う仕事関数とは、記録層 52, 52a, 52b, 2 52と絶縁膜 51, 51a, 251とが接合 (接触)せずに離れた状態 (フラットバンド状態） にあるときの仕事関数である。記録層 52, 52a, 52b, 252と絶縁膜 51, 51a, 251と を接合 (接触)させると、ピユング効果などにより仕事関数が、両者を接合しない場合 力も多少ずれることもある力 大きくは変わらない。
[0211] また、本発明は、半導体基板上に形成された下部電極 (プラグ 43, 43dに対応）と、 前記下部電極上に形成された第 1絶縁膜 (絶縁膜 51, 51aに対応）と、前記第 1絶縁 膜上に形成された Ge— Sb— Te系カルコゲナイド力もなる記録層（記録層 52, 52a, 52bに対応)とを有する半導体装置であって、仕事関数を大きくする (すなわちフェル ミ準位を低くする）処理を施した Ge— Sb—Te系カルコゲナイドを前記記録層として 用いることを特徴としている。仕事関数を大きくする (すなわちフ ルミ準位を低くする )処理を施した Ge - Sb—Te系カルコゲナイドを前記記録層として用いることで、前 記第 1絶縁膜と前記記録層の仕事関数の差 (上記 Δ φに対応するもの)を大きくでき 、前記第 1絶縁膜と前記記録層の接合界面近傍での前記記録層のバンド湾曲（上記 Δνに対応するもの）を大きくできるので、プログラミング電圧を低減することができる 。この仕事関数を大きくする (すなわちフェルミ準位を低くする)処理の具体的な手段 力 上記実施の形態 1では、 Ge— Sb—Te系カルコゲナイドにインジウム（In)を導入 (添加）することであり、上記実施の形態 3では、 Ge— Sb—Te系カルコゲナイドに酸 素（O)を導入（添加）することであり、上記実施の形態 4では、 Ge— Sb—Te系カルコ ゲナイドの欠陥密度を高めることである。
産業上の利用可能性
本発明は、例えば、相変化メモリを含む半導体装置に適用して好適なものである。

Claims

請求の範囲
[1] 半導体基板と、
前記半導体基板上に形成された下部電極と、
前記下部電極上に形成された第 1絶縁膜と、
前記第 1絶縁膜上に形成され、インジウムを導入した Ge— Sb— Te系カルコゲナイ ドからなる記録層と、
を有することを特徴とする半導体装置。
[2] 請求項 1記載の半導体装置において、
前記記録層は、加熱処理により抵抗値が変化する相変化材料力 なることを特徴と する半導体装置。
[3] 請求項 2記載の半導体装置において、
前記記録層は、 Geと Sbと Teと Inとを構成元素とする相変化材料カゝらなることを特 徴とする半導体装置。
[4] 請求項 1記載の半導体装置において、
前記第 1絶縁膜は、金属酸化物からなることを特徴とする半導体装置。
[5] 請求項 1記載の半導体装置において、
前記第 1絶縁膜は、酸化タンタルからなることを特徴とする半導体装置。
[6] 請求項 1記載の半導体装置において、
前記第 1絶縁膜は、酸ィ匕タンタル層とタンタル層との積層膜からなることを特徴とす る半導体装置。
[7] 請求項 1記載の半導体装置において、
前記第 1絶縁膜は、第 1酸化タンタル層と、前記第 1酸ィ匕タンタル層上のタンタル層 と、前記タンタル層上の第 2酸ィ匕タンタル層との積層膜からなることを特徴とする半導 体装置。
[8] 請求項 1記載の半導体装置において、
前記第 1絶縁膜中に、前記下部電極を構成する金属元素が拡散していることを特 徴とする半導体装置。
[9] 請求項 1記載の半導体装置において、 前記第 1絶縁膜の膜厚は、 0. 5〜5nmであることを特徴とする半導体装置。
[10] 請求項 1記載の半導体装置において、
前記下部電極は、タングステン力 なることを特徴とする半導体装置。
[11] 請求項 1記載の半導体装置において、
前記下部電極は、タンタル力 なることを特徴とする半導体装置。
[12] 請求項 1記載の半導体装置において、
前記下部電極は、前記半導体基板上に形成された第 2絶縁膜に形成された開口 部内に埋め込まれ、
前記第 1絶縁膜は、前記下部電極が埋め込まれた前記第 2絶縁膜上に形成されて Vヽることを特徴とする半導体装置。
[13] 請求項 1記載の半導体装置において、
前記記録層上に形成された上部電極膜を更に有することを特徴とする半導体装置
[14] 請求項 13記載の半導体装置において、
前記上部電極膜は、タングステン膜またはタングステン合金膜からなることを特徴と する半導体装置。
[15] 請求項 1記載の半導体装置において、
前記記録層は、相変化メモリの情報の記録層であることを特徴とする半導体装置。
[16] 半導体基板と、
前記半導体基板上に形成された下部電極と、
前記下部電極上に形成された第 1絶縁膜と、
前記第 1絶縁膜上に形成され、酸素を導入した Ge— Sb— Te系カルコゲナイドから なる記録層と、
を有することを特徴とする半導体装置。
[17] 請求項 16記載の半導体装置において、
前記絶縁膜は、酸化タンタルからなることを特徴とする半導体装置。
[18] 半導体基板と、
前記半導体基板上に形成された下部電極と、 前記下部電極上に形成された第 1絶縁膜と、
前記第 1絶縁膜上に形成され、欠陥密度を高めた Ge— Sb—Te系カルコゲナイド からなる記録層と、
を有することを特徴とする半導体装置。
[19] 請求項 18記載の半導体装置において、
前記記録層は、アルゴンガス圧力が 4パスカル以上のスパッタリングにより成膜した Ge - Sb—Te系カルコゲナイド膜からなることを特徴とする半導体装置。
[20] 請求項 19記載の半導体装置において、
前記絶縁膜は、酸化タンタルからなることを特徴とする半導体装置。
PCT/JP2006/310929 2006-05-31 2006-05-31 半導体装置 WO2007138703A1 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
EP06756849.3A EP2023393B1 (en) 2006-05-31 2006-05-31 Semiconductor device
KR1020117004619A KR101095741B1 (ko) 2006-05-31 2006-05-31 반도체 장치
PCT/JP2006/310929 WO2007138703A1 (ja) 2006-05-31 2006-05-31 半導体装置
KR1020087029071A KR101038611B1 (ko) 2006-05-31 2006-05-31 반도체 장치
US12/302,740 US8618523B2 (en) 2006-05-31 2006-05-31 Semiconductor device
JP2008517762A JP5145217B2 (ja) 2006-05-31 2006-05-31 半導体装置
TW096115797A TW200818485A (en) 2006-05-31 2007-05-04 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2006/310929 WO2007138703A1 (ja) 2006-05-31 2006-05-31 半導体装置

Publications (1)

Publication Number Publication Date
WO2007138703A1 true WO2007138703A1 (ja) 2007-12-06

Family

ID=38778231

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/310929 WO2007138703A1 (ja) 2006-05-31 2006-05-31 半導体装置

Country Status (6)

Country Link
US (1) US8618523B2 (ja)
EP (1) EP2023393B1 (ja)
JP (1) JP5145217B2 (ja)
KR (2) KR101038611B1 (ja)
TW (1) TW200818485A (ja)
WO (1) WO2007138703A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164458A (ja) * 2008-01-09 2009-07-23 Renesas Technology Corp 相変化メモリ
JP2009163860A (ja) * 2007-12-14 2009-07-23 Semiconductor Energy Lab Co Ltd 半導体装置及びメモリのデータ書き込み方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG171683A1 (en) 2006-05-12 2011-06-29 Advanced Tech Materials Low temperature deposition of phase change memory materials
CN101495672B (zh) 2006-11-02 2011-12-07 高级技术材料公司 对于金属薄膜的cvd/ald有用的锑及锗复合物
JP4458129B2 (ja) * 2007-08-09 2010-04-28 ソニー株式会社 半導体装置およびその製造方法
US20090215225A1 (en) 2008-02-24 2009-08-27 Advanced Technology Materials, Inc. Tellurium compounds useful for deposition of tellurium containing materials
WO2009134989A2 (en) * 2008-05-02 2009-11-05 Advanced Technology Materials, Inc. Antimony compounds useful for deposition of antimony-containing materials
US20110180905A1 (en) * 2008-06-10 2011-07-28 Advanced Technology Materials, Inc. GeSbTe MATERIAL INCLUDING SUPERFLOW LAYER(S), AND USE OF Ge TO PREVENT INTERACTION OF Te FROM SbXTeY AND GeXTeY RESULTING IN HIGH Te CONTENT AND FILM CRYSTALLINITY
JP5464853B2 (ja) * 2008-12-29 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20120106888A (ko) 2009-05-22 2012-09-26 어드밴스드 테크놀러지 머티리얼즈, 인코포레이티드 저온 ｇｓｔ 방법
US8031518B2 (en) * 2009-06-08 2011-10-04 Micron Technology, Inc. Methods, structures, and devices for reducing operational energy in phase change memory
US20110124182A1 (en) * 2009-11-20 2011-05-26 Advanced Techology Materials, Inc. System for the delivery of germanium-based precursor
US9012876B2 (en) 2010-03-26 2015-04-21 Entegris, Inc. Germanium antimony telluride materials and devices incorporating same
WO2011146913A2 (en) 2010-05-21 2011-11-24 Advanced Technology Materials, Inc. Germanium antimony telluride materials and devices incorporating same
WO2012138615A2 (en) * 2011-04-03 2012-10-11 Advanced Technology Materials, Inc. Oxic germanium-antimony-tellurium material and phase change memory comprising same
KR102117124B1 (ko) 2012-04-30 2020-05-29 엔테그리스, 아이엔씨. 유전체 물질로 중심-충전된 상 변화 합금을 포함하는 상 변화 메모리 구조체
US9640757B2 (en) 2012-10-30 2017-05-02 Entegris, Inc. Double self-aligned phase change memory device structure
US20140293676A1 (en) * 2013-03-03 2014-10-02 Adesto Technologies Corporation Programmable impedance memory elements and corresponding methods
US9252359B2 (en) 2013-03-03 2016-02-02 Adesto Technologies Corporation Resistive switching devices having a switching layer and an intermediate electrode layer and methods of formation thereof
JP6517184B2 (ja) 2013-03-15 2019-05-22 アデスト テクノロジー コーポレーション 半金属及び／又は半導体の電極を備える不揮発性メモリ
US9336879B2 (en) * 2014-01-24 2016-05-10 Macronix International Co., Ltd. Multiple phase change materials in an integrated circuit for system on a chip application
US9324872B2 (en) * 2014-02-27 2016-04-26 International Business Machines Corporation Back gate single-crystal flexible thin film transistor and method of making
US20170004226A1 (en) * 2015-07-05 2017-01-05 Sas Institute Inc. Stress testing by avoiding simulations
US9595564B1 (en) * 2015-09-10 2017-03-14 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883827A (en) 1996-08-26 1999-03-16 Micron Technology, Inc. Method and apparatus for reading/writing data in a memory system including programmable resistors
JP2003303941A (ja) * 2002-03-28 2003-10-24 Micronics Internatl Co Ltd 自己整列したプログラム可能な相変化メモリ
JP2004349709A (ja) * 2003-05-23 2004-12-09 Samsung Electronics Co Ltd 半導体メモリ素子およびその製造方法
JP2005166976A (ja) * 2003-12-03 2005-06-23 Sony Corp 記憶装置
JP2005229015A (ja) * 2004-02-16 2005-08-25 Sony Corp 記憶装置
JP2005317812A (ja) * 2004-04-28 2005-11-10 Institute Of Physical & Chemical Research 相変化メモリおよびその作製方法
WO2005112118A1 (ja) * 2004-05-14 2005-11-24 Renesas Technology Corp. 半導体記憶装置
US20060105556A1 (en) 2004-11-15 2006-05-18 Yuichi Matsui Semiconductor device and method of manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6900468B2 (en) * 2001-02-20 2005-05-31 Hewlett-Packard Development Company, L.P. Indium chalcogenide, gallium chalcogenide, and indium-gallium chalcogenide phase-change media for ultra-high-density data-storage devices
US6709958B2 (en) * 2001-08-30 2004-03-23 Micron Technology, Inc. Integrated circuit device and fabrication using metal-doped chalcogenide materials
US7402851B2 (en) * 2003-02-24 2008-07-22 Samsung Electronics Co., Ltd. Phase changeable memory devices including nitrogen and/or silicon and methods for fabricating the same
KR100560659B1 (ko) * 2003-03-21 2006-03-16 삼성전자주식회사 상변화 기억 소자 및 그 제조 방법
JP4254293B2 (ja) 2003-03-25 2009-04-15 株式会社日立製作所 記憶装置
TW200527656A (en) 2004-02-05 2005-08-16 Renesas Tech Corp Semiconductor device
TW200529414A (en) * 2004-02-06 2005-09-01 Renesas Tech Corp Storage
KR100668825B1 (ko) * 2004-06-30 2007-01-16 주식회사 하이닉스반도체 상변화 기억 소자 및 그 제조방법
DE102004037450B4 (de) 2004-08-02 2009-04-16 Qimonda Ag Verfahren zum Betrieb eines Schalt-Bauelements
JP4934276B2 (ja) 2004-11-15 2012-05-16 ルネサスエレクトロニクス株式会社 半導体メモリおよびその製造方法
KR100668846B1 (ko) * 2005-06-10 2007-01-16 주식회사 하이닉스반도체 상변환 기억 소자의 제조방법
WO2007057972A1 (ja) 2005-11-21 2007-05-24 Renesas Technology Corp. 半導体装置
US8044489B2 (en) 2006-02-28 2011-10-25 Renesas Electronics Corporation Semiconductor device with fluorine-containing interlayer dielectric film to prevent chalcogenide material layer from exfoliating from the interlayer dielectric film and process for producing the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883827A (en) 1996-08-26 1999-03-16 Micron Technology, Inc. Method and apparatus for reading/writing data in a memory system including programmable resistors
JP2003303941A (ja) * 2002-03-28 2003-10-24 Micronics Internatl Co Ltd 自己整列したプログラム可能な相変化メモリ
JP2004349709A (ja) * 2003-05-23 2004-12-09 Samsung Electronics Co Ltd 半導体メモリ素子およびその製造方法
JP2005166976A (ja) * 2003-12-03 2005-06-23 Sony Corp 記憶装置
JP2005229015A (ja) * 2004-02-16 2005-08-25 Sony Corp 記憶装置
JP2005317812A (ja) * 2004-04-28 2005-11-10 Institute Of Physical & Chemical Research 相変化メモリおよびその作製方法
WO2005112118A1 (ja) * 2004-05-14 2005-11-24 Renesas Technology Corp. 半導体記憶装置
US20060105556A1 (en) 2004-11-15 2006-05-18 Yuichi Matsui Semiconductor device and method of manufacturing the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"IEEE International Electron Devices meeting", TECHNICAL DIGEST, USA, 2001, pages 803 - 806
See also references of EP2023393A4

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009163860A (ja) * 2007-12-14 2009-07-23 Semiconductor Energy Lab Co Ltd 半導体装置及びメモリのデータ書き込み方法
JP2009164458A (ja) * 2008-01-09 2009-07-23 Renesas Technology Corp 相変化メモリ

Also Published As

Publication number Publication date
EP2023393B1 (en) 2014-07-16
US8618523B2 (en) 2013-12-31
JPWO2007138703A1 (ja) 2009-10-01
KR101095741B1 (ko) 2011-12-21
KR20110033952A (ko) 2011-04-01
JP5145217B2 (ja) 2013-02-13
EP2023393A1 (en) 2009-02-11
EP2023393A4 (en) 2011-08-03
KR20090006864A (ko) 2009-01-15
TW200818485A (en) 2008-04-16
US20100012917A1 (en) 2010-01-21
KR101038611B1 (ko) 2011-06-03

Similar Documents

Publication Publication Date Title
KR101095741B1 (ko) 반도체 장치
JP5073680B2 (ja) 半導体装置
US20070029676A1 (en) Semiconductor device and method for manufacturing the same
TWI416774B (zh) 半導體裝置
KR100971832B1 (ko) 반도체 장치
US7116593B2 (en) Storage device
TWI417881B (zh) Semiconductor device
JP4577693B2 (ja) 不揮発性メモリ素子及びその製造方法
KR100994866B1 (ko) 반도체 장치 및 그 제조 방법
US20100171087A1 (en) Semiconductor device and process for producing the same
EP1953824A1 (en) Semiconductor device
US7528402B2 (en) Electrically rewritable non-volatile memory element
JP5023072B2 (ja) 半導体装置の製造方法および半導体装置
JP5634002B2 (ja) 相変化型不揮発性メモリ及び半導体装置
JP5103470B2 (ja) 半導体装置およびその製造方法
JP2006351992A (ja) 半導体記憶装置及びその製造方法
JP2009076596A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 06756849

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2008517762

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 1020087029071

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 2006756849

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 12302740

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: KR

Ref document number: 1020117004619

Country of ref document: KR