TW200818485A - Semiconductor device - Google Patents

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200818485 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置，尤其係關於一種應用於 含有相變化記憶體之半導體裝置之有效技術。 【先前技術】 對於用以進行資料記憶之非揮發性半導體記憶裝置，記 憶體單7G之資料記憶形式可採取各種形態。其中，具有使 用相變化膜之非揮發性記憶體即相變化記憶體。

u 相麦化圮憶體係因流動於記憶元件自身之電流所產生之 焦耳熱，而引起記憶元件之結晶狀態發生變化，由此寫入 有記憶資訊之非揮發性記憶體。在非晶質（非晶）化時，焦 耳熱使溫度超過60(TC，故記錄層暫且熔解，寫入電流易 义大，而電阻值亦響應結晶狀態而產生2位至3位之變化。 該記憶體由於使用電阻值作為信號，因此讀取信號變大， 且感測動作容易。 有關相變化記憶體，揭示於例如美國專利第5,883,827號 說明書（專利文獻1)等中。 根據上述美國專利第5,883,827號說明書（專利文獻υ中 圖12之相义化6己體之結構，當該相變化記憶體係由記憶 體陣列與列解碼！iXDEC、位元（行）解竭器ymc、讀取電 路RC以及寫人電路wc所構成。記憶體陣列在字元線 WLp—i、..·、η)與資料線―㈣、·、·“_， 配置有記憶體單元MCp”各記㈣單元係將串接之記憶 元件R與選擇電晶體QM插人至位元線沉與接地電位之間 120274.doc 200818485 而形成之結構。字开始WT、* 、本WL連接於選擇電晶體之閘極，位 元選擇線YSr(r=l、 、土 t ···、m)連接於對應之位元選擇開關 QAr 〇 Ο 根據上述結構 擇電晶體導通， 擇線相對應之位 元内形成有電流路徑 ’列解碼器XDEC所選擇之字元線上之選 進而與位元解碼器YDEC所選擇之位元選 元選擇開關導通，藉此，於選擇記憶體單 並且於共用位元線I/O產生讀取信

選擇記憶體單 元内之電阻值根據記憶資訊而存在差 ^ 口而向共用位％線1/0端所輸出之電壓，根據記憶資 訊會產生差異。利用讀取電路RC來判別該差$，以此讀 取選擇記憶體單元之記憶資訊。 相變化記憶體中，將至少含有銻（Sb)、鍺（Ge)及碲（Te) 之Ge-Sb-Te系等硫族化物材料作為記錄層（相變化膜）之材 料而使用。關於使用有硫族化物材料之相變化記憶體之特 性’亦有所陳述（例如參照非專利文獻1)。

專利文獻1 ··美國專利第5,883,827號說明書 非專利文獻 1 .「IEEE International Electron Devices noting，TECHNICAL DIGEST)」，（美國），2〇〇1 年， P.803-806 【發明内容】 [發明所欲解決之問題] 根據本發明者之研討，可瞭解以下情形。 相變化記憶體係於由金屬插塞而組成之下部電極上，自 下方依序形成由硫族化物形成之記錄層以及上部電極膜。 120274.doc 200818485 然而，虽於下部電極上直接地形成硫族化物記錄層時，硫 族化物記錄層會與熱傳導性高之下部電極接觸，故硫族化 物記錄層上產生之焦耳熱易向下部電極側傳導而放熱。因 此，難以引起硫族化物之相變化，相變化記憶體之資 料寫入（Pr0gra随―）電流變大。X，當於埋入有作為下部 : ㈣之金屬插塞之層間絕緣膜上，直接地形成硫族化物記 ·· _料’由於硫族化物與如氧切狀層間絕緣膜之黏接 〇 &差，故硫族化物記錄層易剝離，此情形可能會導致資料 I人電流或者資料寫人電壓之増大、以及相變化記憶體之 可重寫次數減少等結果。因而，當於下部電極上直接地形 成硫族化物記錄層時，具有相變化記憶體之半導體裝置之 性能及可靠性可能會下降。 因此研九出一種方案，在由金屬插塞而組成之下部電 極上’不直接地形$由硫族化物形成之記錄I，而是在下 部電極與硫族化物記錄層之間，插入較薄的氧化组膜。於 〇 胃情形τ ’相變化記憶體構成為’ ^埋人有作為下部電極 之金屬插塞之層間絕緣膜上形成較薄的氧化组膜，並且於 該氧化钽膜上依序形成硫族化物記錄層及上部電極膜。氧 π鈕之熱傳導率小於構成下部電極之金屬插塞。因此，自 4族化物記錄層向下部電極側之熱傳導受到氧化紐膜之阻 礙’使硫族化物記錄層中產生之焦耳熱難以傳導至下部電 極側。因而’易引起硫族化物之相變化，故可降低相變化 記憶體之資料寫入電流。又，由於氧化组膜與硫族化物之 黏接性良好，且與氧化矽膜等層間絕緣膜之黏接性亦良 120274.doc 200818485 好，故插入氧化鈕膜後，可防止硫族化物記錄層之剝離。 然而，插入氧化鈕膜雖可取得相變化記憶體之資料寫入 電流降低之效果以及硫族化物記錄層之防剝離效果，但當 在硫族化物記錄層與下部電極之間插入氧化鈕膜時，會對 彳目變化記憶體之程式特性產生影響，此方面可根據本發明 “ 者之研討而瞭解。 ^即，在下部電極與硫族化物記錄層之間插入氧化鈕膜， 可使硫族化物記錄層與氧化钽層而非下部電極相鄰接合， 1 且硫族化物記錄層及與其相鄰之層之間的工作函數~价!^ function)差減少，藉此，接合界面上硫族化物層之能帶彎 曲量減少，為激發相變化所需之能帶彎曲，必要之資料寫 入電壓會增大。 因此，在下部電極與硫族化物記錄層之間插入氧化钽 膜’雖因氧化组之絕熱效果而可取得相變化記憶體之資料 寫入電流之降低效果及氧化组膜產生之硫族化物記錄層之 O p方剝離效果，但因與氧化组層之接合，使硫族化物記錄層 之能帶彎曲減少’故相變化記㈣之資料寫人電壓會增 大。資料寫入電壓之增大，會導致具有相變化記憶體之半 導體裝置之性能降低。 因而’為使具有相變化記憶體之半導體裝置之性能及可 靠性提高，較理想的是，設法降低相變化記憶體之資料寫 入電流及防止硫族化物記錄層之剥離，並且降低相變化記 憶體之資料寫入電壓。 本發明之目的在於提供-種可使半導體裝置之性能提高 120274.doc 200818485 之技術。 可由本說明書 本發明之上述以及其他目的與新穎特徵 之描述及隨附圖式而明確。 [解決問題之技術手段] 具有代表性發明之概要簡 對本申睛案所揭示之發明中 單說明，如下所述。

Ο 本發明之半導體裝置係包括：下部電極；形成於上述下 部電極上之第1絕緣膜；及形成於上述第u邑緣膜上且包括 導入有銦之Ge_Sb_Te系硫族化物之記錄層。 又，本發明之半導體裝置係包括：下部電極；形成於上 述下部電極上之第1絕緣膜；及形成於上述幻絕緣膜上， G括V入有氣之Ge-Sb-Te系硫族化物之記錄層。 又，本發明之半導體裝置係包括··下部電極；形成於上 述下部電極上之第1絕緣膜；及形成於上述第丨絕緣膜上， 且包括提高缺陷密度之Ge_sb_Te系硫族化物之記錄層。 又，本發明之半導體裝置係包括：下部電極；形成於上 述下部電極上之第1絕緣膜；及包括形成於上述第丨絕緣膜 上之Ge-Sb-Te系硫族化物之記錄層，且將施以使工作函數 變大（即降低費米能階）之處理的Ge_Sb_Te*硫族化物作為 上述§己錄層而使用。 又’本發明之半導體裝置係包括：由鈕構成之下部電 極；形成於上述下部電極上之氧化钽膜；及由形成於上述 氧化奴膜上之硫族化物形成之記錄層。 [發明之效果] 120274.doc -10- 200818485 兹將本中請案所揭示之發明中由代表性發明所取得之效 果簡單說明如下。 本發明可使半導體裝置之性能提高。 【實施方式】 ;乂下貝施形態中’為方便起見，在必要時，分割成複 • ㈣部分或實施形態加以說明，除特別指明之外，其等並 Μ目互“、、關者’而疋一方為他方之一部分或全部變形例、 0 °羊、、、田f月开》、補充說明等關係。又，於以下實施形態中，在 提及要素之數量等（包含個數、數值、量、範圍等）時，除 特別指明以及原理上顯然限定於特定數量之外，並非限定 於上述特定之數量，可為特定數量以上，亦可為特定數量 、下進而，於以下實施形態中，除特別指明以及原理上 顯然必要時之外，毫無疑問，其構成要素（亦包含要素級 等）未必為所需。同樣地，於以下實施形態中，在提及構 成要素等之形狀、位置關係等時，除特別指明以及原理上 〇 顯然並非如此等之外，實際上其形狀等包含近似或類似者 等。此情形對於上述數值及範圍亦相同。 以下，將根據圖式來詳細說明本發明之實施形態。再 者，於用以說明實施形態之全圖中，對具有相同功能之構 件附以相同符號，省略其重複說明。又，於以下實施形態 中，除特別必要之情形外，原則上對同一或相同之部分不 進行重複說明。 又，於實施形態使用之圖式中，為易看清圖式，剖面圖 中有時亦會省略影線。而且，為易看清圖式，平面圖中有 120274.doc -11 - 200818485 時亦會晝上影線。 (實施形態1) 以下將參照圖式，來說明本實施形態之半導體裝置及其 製造方法。 圖1係表示本實施形態之半導體裝置（非揮發性半導體記 憶裝置、半導體晶片）之概略結構之平面圖（平面布局圖、 晶片布局圖）。 本實施形態之半導體裝置（半導體晶片）1係包含相變化 型非揮發性記憶體（非揮發性記憶元件）即相變化記憶體（相 變化型非揮發性記憶體，PCM (Phase Change Memory)、 OUM (〇vonic Unified Memory))之半導體裝置（半導體記憶 裝置）。 如圖1所示，本實施形態之半導體裝置丨具有形成有相變 化記憶體之記憶體單元陣列之相變化記憶體區域2。進 而’視須要’半導體裝置1具有形成有DRAM (Dynamic 〇 RAM ’動態隨機存取記憶體）或sram (Static RAM，靜態 枝存取。己1思體）專RAM (Random Access Memory，隨機存 取也fe體）電路2RAM區域3、形成有(：1>11或]^1>1；等邏輯電 路之CPU區域4、形成有類比電路之類比電路區域5以及形 成有輸入輸出電路之I/O區域6等。 於相夂化汜憶體區域2中，藉由相變化型非揮發性記憶 體即相變化記憶體 發性記憶體，作為 憶體係以下述方式 而形成有用於記憶較大容量資訊之非揮 半導體裝置1之主電路之一。相變化記 而構成之非揮發性記憶體：使各記憶體 120274.doc -12- 200818485 單几之記錄層（與下述記錄層 曰妝能”…上 52相對應)在非結晶狀態與結 日日狀匕、之間產生相變化， 1史具罨阻率（電阻值）變化， 且使存取時各記憶體單元中 士 k匕電&根據記憶資訊而變 化。相變化記憶體中，蔣^^ 將该§己錄層（相變化臈）之相狀態（相 變化膜為非結晶狀態，或者為姓θ 戏有马、纟口日日狀恶）作為記憶資訊， 根據存取時作為存取對象之選擇記憶體單元之通過電流， 可讀取選擇記憶體單元之記憶資訊。

ϋ 其次，參照圖2之電路圖，來說明相變化記憶體區域之之 記憶體陣列之構造例。 圖2所示之記憶體陣列之構造係眾所周知之n〇r(反或） 型記憶體’可高速地讀取，因此適於儲存系統程式，可用 作例如單體記憶體晶片，或者微電腦等邏輯lsi混載用。 圖2中’為防止圖式變得複雜，僅限於表示4根字元線WL i 至WL4之陣列及4根位元線BL1至BL4之陣列之一部分。 MC11至MC14表示連接於WL1之4個記憶體單元。同樣 地，MC21 至 MC24、MC31 至 MC34 以及 MC41 至 MC44 分別 表示連接於字元線WL2、WL3及WL4之記憶體單元。BL1 係連接有MC 11至MC41之記憶體單元之位元線。同樣地， MC12至MC42、MC13至MC43以及MC14至MC44之記憶體 單元分別連接於位元線BL2、BL3及BL4。 各記憶體單元由1個MISFET(金屬絕緣半導體場效應電 晶體）（對應於下述MISFET QM1、MISFET QM2之任一者） 以及與其串接之記憶元件或記憶體材料MR(對應於下述記 錄層52或者包含記錄層52之電阻元件54)而組成。各字元 120274.doc -13 - 200818485 線（WL1〜WL4)連接於構成各記憶體單元之MISFET之閘極 電極。各位元線（BL1〜BL4)連接於構成各記憶體單元之記 憶體材料MR。對字元線WL1〜WL4進行驅動者分別係字元 驅動器WD1〜WD4。選擇哪一字元驅動器WD1〜WD4，由列 解碼器（X位址解碼器）XDEC發出之信號而決定。 VPL係對各字元驅動器之電源供給線，電源電壓為 Vdd。VGL係各字元驅動器之電位引線，此處固定於接地 電位。QD1係對位元線BL1進行預充電之選擇電晶體。同 樣地，QD2至QD4分別係對BL2至BL4進行預充電之選擇電 晶體。各選擇電晶體（QD1〜QD4)係根據輸入位址，經由位 元解碼器YDEC1或者位元解碼器YDEC2而被選擇。該例 中，位元解碼器YDEC1與位元解碼器YDEC2每隔2根位元 線，交替負責選擇之位元線。因讀取而產生之輸出，由感 測放大器SA來檢測。 圖3中顯示與圖2之陣列結構相對應之平面布局（平面 圖）。 圖3中，FL係活性區域，Ml係第一金屬層（對應於下述 配線37)，M2係第二金屬層（對應於下述配線72)，閘極電 極圖案FG係用作形成於矽基板上的電晶體之閘極電極之層 (對應於下述構成閘極電極16a、16b、16c等之導體膜圖 案），FCT係將FL上表面與Ml下表面相連結之接觸孔（對應 於下述接觸孔32)，R(對應於下述電阻元件54)係記憶元件 (對應於下述記錄層52)與其上部電極層（對應於下述上部電 極膜53)之層積膜，SCT係將Ml上表面與R下表面相連結之 120274.doc •14- 200818485 接觸孔（對應於下述通孔42)，TCT係將Ml上表面與M2下表 面相連結之接觸孔（對應於下述通孔65)。 R係在連接於同一位元線之記憶體單元之間，通過TCT 而被提到M2上。該M2被用作各個位元線。字元線WL1至 字元線WL4藉由FG而形成。於FG上，使用多晶矽與矽化 物（矽與高熔點金屬之合金）之層積等。構成記憶體單元 MC11 之 1個 MISFET 係 QM1。構成 MC21 之 MISFET QM2 係 與QM1共有源極區域。如圖3所示，構成其他單元之 MISFET亦與此類似。位元線BL1至位元線BL4係連接於在 記憶體陣列外周所配置之電晶體（MISFET)QDl至電晶體 QD4之源極側。QD1與QD2之汲極區域以及QD3與QD4之 汲極區域共用。該等電晶體具有對各位元線進行預充電之 功能。同時，該等電晶體具有接收來自YDEC1或者YDEC2 之信號，以選擇指定位元線之操作。圖3中係η通道型電晶 體。構成各組塊之電路元件並無特別限定，典型的是根據 CMIFET (Complementary MISFET:互補型 MIS電晶體）等 半導體積體電路技術，將構成各組塊之電路元件形成於單 晶砍之1個半導體基板上。進而’與積體電路製作技術混 合來製作顯示相變化之硫族化物材料等。該等圖案之定 型，可使用眾所周知之光微影及乾式蝕刻。對於該等製造 步驟，將於以下進行更詳細地說明。 其次，對於本實施形態之半導體裝置之構造進行更詳細 地說明。 圖4係本實施形態之半導體裝置1之主要部分剖面圖。圖 120274.doc -15- 200818485 4中顯示有相變化記憶體區域1〇A之剖面（主要部分剖面）與 周邊電路區域（邏輯電路區域）1〇B之剖面（主要部分剖面）。 相變化記憶體區域10A對應於半導體裝置丨之相變化記憶體 €域2之°卩为。周邊電路區域10B對應於半導體裝置1之 周邊電路區域之一部分（形成有n通道型MISFET及p通道型 MISFET之區域），藉由構成周邊電路之MISFET(形成於周 邊電路區域10B之MISFET)等，而形成有X解碼器電路、γ 解碼器電路、感測放大器電路、輸入輸出電路（1/〇區域6之 輸入輸出電路）以及邏輯電路（CPU區域4之邏輯電路）等。 再者，於圖4中，為便於理解，相變化記憶體區域丨〇 a之剖 面與周邊電路區域10B相鄰而顯示，但相變化記憶體區域 1 0 A之剖面與周邊電路區域丨〇B之位置關係可視須要而改 變。 如圖4所示，例如在由p型單晶矽等形成之半導體基板 (半導體晶圓）11之主面上形成有元件分離區域12，在由該 元件分離區域12所分離之活性區域中，形成有p型井13 a、 13b及η型井14。其中，p型井13a形成於相變化記憶體區域 10A中，p型井13b及η型井14形成於周邊電路區域10B申。 於相變化記憶體區域10A之p型井13a上形成有n通道型 MISFET (Metal Insulator Semiconductor Field Effect

Transistor，金屬絕緣半導體場效應電晶體）qmi、MISFET QM2。於周邊電路區域1 〇B之p型井13b上形成有n通道型 MISFET (Metal Insulator Semiconductor Field Effect

Transistor)QN，於周邊電路區域l〇B之n型汫14上形成有p 120274.doc -16- 200818485 通道型 MISFET (Metal Insulator Semiconductor Field Effect Transistor) QP。 相變化記憶體區域l〇A之MISFET QM1、MISFET QM2係 相變化記憶體區域l〇A(2)之記憶體單元選擇用之 MISFET。MISFET Q1VQ、MISFET QM2於 p型井 13a 之上部 相互分開而形成，且MISFET QM1、MISFET QM2分別具 有p型井13a表面之閘極絕緣膜15a，以及閘極絕緣膜15a上 之閘極電極16a。於閘極電極16a之側壁上，形成有由氧化 矽、氮化矽膜或者其等之層積膜等所構成之侧壁（側壁分 隔件）18a。於p型井13a内，形成有作為MISFET ()]^1之汲 極區域之半導體區域（η型雜質擴散層）20 ;作為MISFET QM2之汲極區域之半導體區域（η型雜質擴散層）21 ;以及作 為MISFET QM1、MISFET QM2之源極區域之半導體區域 (η型雜質擴散層）22。各半導體區域20、21、22具有 LDD(Lightly Doped Drain，輕微摻雜之汲極）構造，且藉 由η—型半導體區域17a及雜質濃度高於上述半導體區域17a 之n+型半導體區域19a所形成。ιΓ型半導體區域17a形成於 側壁18a下側之p型井13a中，n+型半導體區域19a形成於閘 極電極16a及側壁18a外側之p型井13a中，且n+型半導體區 域19a形成於離開通道區域ιΓ型半導體區域17a之位置處的p 型井13a中。半導體區域22於在相同元件活性區域所形成 之相鄰MISFET QM1、MISFET QM2中共有而成為共用源 極區域。再者，本實施形態中，對MISFET QM1、MISFET QM2之源極區域共用之情形加以說明，而其他形態中亦可 120274.doc -17- 200818485 使汲極區域共用，於此情形時，半導體區域22成為汲極區 域’半導體區域2 0、2 1成為源極區域。 形成於周邊電路區域10B中之MISFET QN亦具有與 MISFET QM1、MISFET QM2大致相同之結構。即， MISFET QN具有p型井13b表面之閘極絕緣膜15b，以及閘 極絕緣膜1 5b上之閘極電極16b，於閘極電極16b之側壁 上，形成有由氧化矽等所構成之側壁（側壁分隔件）18b。於 側壁18b下側之p型井13b内形成有n-型半導體區域17b，於 、 η—型半導體區域17b外側形成有雜質濃度高於上述^型半導 體區域17b之η型半導體區域19b。藉由η·型半導體區域 17b及η型半導體區域19b，可形成MISFET QN之具有LDD 構造之源極·汲極區域。 形成於周邊電路區域10B之MISFET QP具有n型井丨4表面 之閘極絕緣膜15c，以及閘極絕緣膜15c上之閘極電極 16c，於閘極電極16c之側壁上，形成有由氧化矽等所構成 Q 之側壁（側壁分隔件）18c。側壁18c下側之n型井14内形成有 P型半導體區域17c，於ρ·型半導體區域17c外側形成有雜 質濃度高於上述p-型半導體區域17c之p+型半導體區域正 9c。藉由ρ·型半導體區域17(^p+型半導體區域，可形 成MISFET QP之具有LDD構造之源極·汲極區域。 於閘極電極16a、16b、16c^n+型半導體區域i9a、i9b以 及P型半導體區域19c之表面，分別形成有金屬石夕化物層 (例如鈷矽化物（CoSW層）25。藉此，可使n+型半導體區域 19b及p型半導體區域19c等擴散電阻以及接觸電阻 120274.doc •18- 200818485 實現低電阻化。 於半導體基板11上，以覆蓋閘極電極16a、16b、16c之 方式形成有絕緣膜（層間絕緣膜）3 i。絕緣膜3丨例如由氧化 石夕膜等而組成，且絕緣膜31之上表面以使其高度在相變化 記憶體區域l〇A與周邊電路區域10B大致一致之方式，形 成為平坦狀。 於絕緣膜3 1上，形成有接觸孔（開口部、連接孔）32，於 ◎ 接觸孔32内形成有插塞（接觸電極）33。插塞33由導電性障 壁膜33a以及鎢（W)膜（主導體膜）33b所組成，其中，上述 導電性障壁膜33a係由形成於接觸孔32底部及側壁上之鈦 膜、氮化鈦膜或者其等之層積膜等而組成，上述鎢（w)膜 (主導體膜）33b係以埋入至接觸孔32内之方式形成於導電性 障壁膜33a上。接觸孔32及插塞33形成於n+型半導體區域 19a、19b及〆型半導體區域19c上，或者形成於閘極電極 16a 、 16b 、 16c上 ° 〇 在埋入有插塞33之絕緣膜31上，形成有例如由氧化矽膜 等構成之絕緣膜34，在形成於絕緣膜34上配線槽（開口部） 内形成有作為第1層配線之配線（第1配線層）37。配線37藉 • 由導電性障壁膜36a及主導體膜36b所形成，其中，上述導 電性障壁膜36a係由形成於配線槽底部及側壁上之鈦膜、 氮化鈦膜或者其等之層積膜等而組成，上述主導體膜36b 係由以埋入至配線槽内之方式形成於導電性障壁膜3 6 &上 之嫣膜等而構成。配線37係經由插塞33，而與n+型半導體 區域19a、l9b及〆型半導體區域i9c或者閘極電極16&、 120274.doc -19· 200818485 1 6b、1 6c等電性連接。於相變化記憶體區域丨〇 a内，藉由 配線37而形成有源極配線37b，上述配線37係經由插塞33 而連接於MISFET QM1、MISFET QM2之源極用半導體區 域22(n+型半導體區域19a)。 在埋入有配線3 7之絕緣膜3 4上’形成有例如由氧化秒膜 4構成之絕緣膜（層間絕緣膜）4 1。在相變化記憶體區域 1 Ο A内’於絕緣膜41上形成有通孔（開口部、連接孔）42， 、 且於通孔42内形成有插塞（接觸電極，下部電極）43。插塞 43由導電性障壁膜43a及鎢（W)膜（主導體膜）43b所組成， 其中’上述導電性障壁膜43a係由形成於通孔42之底部及 側壁上之鈦膜、氮化鈦膜或者其等之層積膜等而組成，上 述鎢（W)膜（主導體膜）43b係以埋入至通孔42内之方式形成 於導電性障壁膜43a上。因而，插塞43係形成於層間絕緣 膜即絕緣膜41之開口部（通孔42)内之（埋入）導電體部。通 孔42及插塞43形成於配線37中之經由插塞33而連接於相變 Q 化記憶體區域1〇A之MISFET QM1、MISFET QM2之沒極用 半導體區域20、21 (n+型半導體區域19a)之配線37&上，且 通孔42及插塞43與該配線37a電性連接。 在相變化記憶體區域1 〇 A内，於埋入有插塞43之絕緣膜 • 41上，形成有電阻元件54，該電阻元件54係由薄的絕緣膜 51、絕緣膜51上之記錄層（記憶層、記錄材料膜、相變化 膜、相變化記錄材料膜）52以及記錄層52上之上部電極 膜（上部電極、金屬膜）53所構成。即，電阻元件M藉由以 絕緣膜51、記錄層52以及上部電極膜53所構成之層積圖案 120274.doc -20- 200818485 而形成。 之 系巴緣膜5 1可插人至埋人有插塞43之絕緣膜與記錄層a 間’使兩者之检著性（黏接性）提冑，以發揮防止記錄層 52剝離之功能。即，絕緣膜51可作為防剝離膜或者相變化 材料剝離防止膜而發揮功能。又，絕緣膜51可防止記錄層 52之熱向插塞43側逃逸（傳導）而發揮功能，藉此，相變化 記憶體之熱效率提高，可進行相變化記憶體之低電流重

寫。又，絕緣膜5丨亦可作為對記錄層52進行加熱之發熱用 電阻層而發揮功能。絕緣膜51較好的是金屬氧化物（遷移 金屬氧化物），更好的是由氧化鈕（例如Ta2〇5或者接近於 TkO5之組成材料）而構成，藉此，能夠可靠地發揮絕緣膜 51之上述功能。又，絕緣膜51之膜厚例如可設為〇·5 nm左右。 ό己錄層52係由相變化材料（相變化物質）所構成之相變化 膜，且係可在結晶狀態與非結晶（非晶質）狀態此2狀態之間 遷移（相變化）之材料膜（半導體膜）。記錄層52可在結晶狀 態與非結晶狀態（非晶質狀態、非結晶狀態）此2狀態之間遷 移（相變化），該記錄層52可作為記憶元件而發揮功能。 即，記錄層52係相變化記憶體之資訊記錄層。 記錄層52係藉由例如含有硫屬化物元素（s、Se、Te)之 材料（半導體），即硫族化物（硫族化物半導體、硫族化物材 料）所形成，於本實施形態中，將至少含有鍺（Ge)、銻（Sb) 及碲（Te)之Ge-Sb-Te系硫族化物材料用作記錄層52之材 料。進而，於本實施形態中，於記錄層52中導入銦（In)。 120274.doc -21 - 200818485 即，將導入有銦（In)之Ge-Sb-Te系硫族化物材料用作記錄 層52之材料。因而，記錄層52含有構成元素鍺（Ge)、錄 (Sb)、碌（Te)及銦（In)。記錄層52之膜厚例如可設為1〇 nm〜200 nm左右。此處，所謂硫族化物，係指含有硫黃 (S)、石西（Se)及碲（Te)中之至少1元素之材料。 圖5係表示記錄層52之狀態（相狀態）與記錄層52之電阻 (電阻率）的相關關係之說明圖（表）。如圖5所示，記錄層52 在非結晶狀怨與結晶狀態下之電阻率不同，非結晶狀態下 為高電阻（高電阻率），結晶狀態下為低電阻（低電阻率）。 例如’非結晶狀態下記錄層5 2之電阻率較結晶狀態下記錄 層52之電阻率大10〜1 〇〇〇〇倍左右。因此，記錄層52可在結 晶狀態與非結晶狀態此2狀態之間遷移（相變化），且藉由於 該2狀態之間遷移，可使記錄層52作為電阻值產生變化之 電阻元件而發揮功能。如下所述，可使記錄層52於經加熱 處理（由焦耳熱產生之加熱處理）而形成之結晶狀態與非結 晶狀態此2狀態之間遷移（相變化）。因而，記錄層52係由經 加熱處理而使電阻值產生變化之相變化材料所構成，且作 為藉由加熱處理而使電阻值變化之電阻元件發揮功能。 又，如下所述，記錄層52係相變化記憶體之資訊記錄層 (記憶層、記憶元件）。 上部電極膜53係由如金屬膜之導電體膜而組成，例如可 藉由鎢（w)膜或鎢合金膜等而形成，其膜厚例如可設為 nm〜200 nm左右。上部電極膜53在下述插塞64與電阻元件 54之接觸電阻降低，以及在通孔63形成後形成導電性障壁 120274.doc -22- 200818485 膜67a時，可發揮防止記錄層52昇華之功 又，本實施形態中 使用鎢（W)形成上部電極膜53，亦 _ η，· I I 川口J >1之上邵 電極膜53之應力變小之金屬材料。你 ^ 羁刊丁十例如，於上部電極膜53

Ο 中亦可使用結晶粒徑小之鉬（M。），stM〇_w(鉬_鶴）合金， 或者Ti-W(鈦-鎢)合金等。於該等應力小之金屬中，具有抑 制記憶體單元元件(電阻元件54)剝離之效果。其結果可使 記憶體單元元件（電阻元件54)之電性特性之均一性、重寫 次數之可靠性以及耐高溫動作特性更加提高。 插塞43係作為相變化記憶體之下部電極而發揮功能，電 阻元件54之下部（絕緣膜51之下表面）係與插塞“接觸而電 性連接。因而，電阻元件54之下部（絕緣膜51之下表面）係 經由插塞43、配線378以及插塞33，而電性連接於相變化 記憶體區域10A之MISFET QM1、MISFET QM2之沒極區域 2G、21 (n+型半導體區域19a)。 、如圖4所不，於絕緣膜41上，以覆蓋電阻元件54之方 式，形成有絕緣膜61以及絕緣膜61上之絕緣膜（層間絕緣 膜）62即，在包含上部電極膜53之上表面上以及電阻元 件54(圮錄層52)之側壁上之絕緣膜“上，形成有絕緣膜 61，於該絕緣膜61上形成有絕緣膜62作為層間絕緣膜。絕 緣、*、之膜厚較絶緣膜62之膜厚（例如數百nm)薄，例如可 設為5 nm〜2〇 nm左右。絕緣膜〇例如係由氮化矽膜而組 成’絶緣膜62例如係由氧化矽膜而組成。 洋、、、田b形將於以下描述，絕緣膜6〗藉由可使蝕刻速度 120274.doc -23- 200818485 (蚀刻選擇比）與絕緣膜62不同之材料膜而形成，更好Μ 絕緣膜61與絕緣膜62藉由不同之材料而形成。&，絕緣= Μ之膜厚較好的是，較電阻元件54之上部電極膜53之膜厚 薄，-邑緣膜62之上表面以使其高度在相變化記憶體區域 1〇Α與周邊電路區域雨大致一致之方式，形成為平坦 狀0 纟才目變化記憶體區域1〇Α内，於絕緣膜61、62上形成有 〇 通孔（開口部、連接孔）63，且於通孔63之底部，露出有電 阻元件54之上部電極膜53之至少一部分。於通㈣内形成 有插塞（接觸電極）64。插塞64由導電性障壁膜67&及鎢 膜（主導體膜_所組成，其中，上述導電性障壁膜心係 由形成於通孔63之底部及側壁上之鈦膜、氮化鈦膜或者其 等之層積膜等而形成，上述鶴（w)膜（主導體膜）㈣係以埋 入至通孔63内之方式而形成於導電性障壁膜6?a上。亦可 取代鎢膜67b而使用鋁膜等。通孔63及插塞64形成於電阻 Ο 元件54之上部，插塞64係與電阻元件54之上部電極膜53電 性連接。因而，插塞64係形成（埋入）於層間絕緣膜即絕緣 膜62之開口部（通孔63)内，且與上部電極膜53電性連接之 導電體部。 再者，如下所述，絕緣膜61係作為在形成通孔63時之蝕 刻阻止膜而發揮功能之膜，即，絕緣膜“係為了形成通孔 〇，而將絕緣膜62作為進行乾式蝕刻時之蝕刻阻止膜來發 揮功肖b之膜，且絕緣膜6丨係具有於形成通孔〇時防止電阻 元件54(尤其上部電極膜53)受到钱刻之功能之膜。 120274.doc -24- 200818485 又，如下所述，於通孔63形成前之階段，成為於上部電 極膜53之上表面之整個面上形成有絕緣膜61之狀態，而在 通孔63形成時，由於通孔63之底部去除上部電極膜53上之 絕緣膜61，故對於所製造之半導體裝置，成為於自通孔63 所露出之部分以外之上部電極膜53之上表面上，在絕緣膜 62之下側形成有絕緣膜61之狀態。 : 在周邊電路區域10B内，於絕緣膜41、61、62上形成有 p 通孔（開口部、連接孔）65，於通孔65之底部露出有配線37 之上表面。於通孔65内形成有插塞（接觸電極）66。插塞66 由導電性障壁膜67a及鎢膜（主導體膜）67b所組成，其中， 上述^電性障壁膜67a係由形成於通孔65之底部及侧壁上 之欽膜、氮化鈦膜或者其等之層積膜等而形成，上述鎢膜 (主導體膜）67b係以埋入至通孔65内之方式而形成於導電性 P早壁膜67a上。通孔65及插塞66係與配線37電性連接。 於埋入有插塞64、66之絕緣膜62上，形成有作為第2層 Q 配線之配線（第2配線層）72。配線72例如係由以鈦膜、氮化 欽膜或其等之層積膜等而形成之導電性障壁膜71a以及導 電性P早壁膜71a上之鋁（A1)膜或鋁合金膜（主導體膜）7ib所 形成。亦可於鋁合金膜71b上進而形成與導電性障壁膜71a 相同之導電性障壁膜而構成配線72。 於相變化記憶體區域1 〇A内，配線72中之配線（位元 線）72a係經由插塞64而電性連接於電阻元件54之上部電極 膜53。因而，構成相變化記憶體區域1〇A之位元線之配線 72a，係經由插塞64、電阻元件54、插塞43、配線37a以及 120274.doc -25- 200818485

插塞33而電性連接於相變化記憶體區域10A之MISFET QM1、MISFET QM2之汲極區域20、21(n+型半導體區域 19a) 〇 於周邊電路區域l〇B内，配線72係經由插塞66而與配線 37電性連接，進而經由插塞33而與MISFET 型半導 體區域19b及MISFET QP之p+型半導體區域19c電性連接。 於絕緣膜62上，以覆蓋配線72之方式，形成有作為層間 絕緣膜之絕緣膜（未圖示），進而形成有上層配線層（第3層 配線以後之配線）等，此處省略圖示及其說明。 以此方式，於半導體基板1 1上，形成有包含相變化記憶 體區域10A之相變化記憶體（相變化型非揮發性記憶體）及周 邊電路區域10B之MISFET的半導體積體電路，由此構成本 實施形態之半導體裝置。

如上所述’藉由作為連接於記錄層52(或包含記錄層52 之電阻元件54)與記錄層52(電阻元件54)之記憶體單元電晶 體（記憶體單元選擇用電晶體）之MISFET QM1、MISFET QM2，而構成相變化記憶體之記憶體單元。misfet QM1 ' MISFET QM2之閘極電極16a電性連接於字元線（對 應於上述字元線WL1〜WL4)。電阻元件54之上表面侧（上部 電極膜53)，係經由插塞64而電性連接於由上述配線72a所 形成之位元線（對應於上述位元線BL1〜BL4)。電阻元件54 之下表面侧（記錄層5 2之下表面側，即絕緣膜5 1 )，係經由 插塞43、配線37a及插塞33而電性連接於MISFET QM1、 MISFET QM2之沒極用半導體區域20、21。MISFET 120274.doc -26- 200818485 Q]VH、MISFET QM2之源極用半導體區域22，係經由插塞 3 3而電性連接於源極配線3 7b(源極線）。 再者，於本實施形態中，顯示有使用η通道型MISFET QM1、MISFET QM2作為相變化記憶體之記憶體單元電晶 體（記憶體單元選擇用電晶體）之情形，而其他形態中，亦 可取代η通道型MISFET QM1、MISFET QM2而使用其他場 效型電晶體，例如可使用P通道型MISFET等。但是，從高 積體化之觀點而言，相變化記憶體之記憶體單元電晶體較 好的是使用MISFET，與p通道型MISFET相比，更合適的 是接通狀態下之通道電阻較小之η通道型MISFET QM1、 MISFET QM2。 又，本實施形態中，將電阻元件54經由插塞43、配線 37(37a)以及插塞33而電性連接於記憶體區域10A之 MISFET QM1、MISFET QM2之汲極（半導體區域 10、11)， 而其他形態中，亦可將電阻元件54經由插塞43、配線 37(37a)以及插塞33而電性連接於記憶體區域10A之 MISFET QM1、MISFET QM2之源極。gp，可將電阻元件 54經由插塞43、配線37(37a)以及插塞33而電性連接於記憶 體區域10A之MISFET QM1、MISFET QM2之源極或汲極之 一方。但是，考慮到非揮發性記憶體之功能，與記憶體區 域10A之MISFET QM1、MISFET QM2之源極相比而言，更 好的是，將汲極經由插塞33、配線37(37a)及插塞43而電性 連接於電阻元件54。 其次，對相變化記憶體（形成於相變化記憶體區域2、 120274.doc -27- 200818485 10A之相變化記憶體）之動作加以說明。 圖6及圖7係用以說明相變化記憶體之動作之圖表。圖6 之圖表之縱軸，對應於施加至相變化記憶體之重設脈衝、 設置脈衝以及讀取脈衝之電壓（任意單位： unit) ’也田、軸對應於時間（任意單位：arbitrary unit)。圖7之 • 圖表之縱軸，對應於對相變化記憶體施加重設脈衝、設置 : 脈衝或者讀取脈衝時之記錄層52之溫度（任意單位： f , arbltrary Unit)，橫軸對應於時間（任意單位：arbitrary ( unit)。 在將記憶資訊，0,寫入記憶元件（相變化記憶體之記憶體 單元）時，即進行相變化記憶體之重設動作（記錄層5 2之非 曰曰化）時，將如圖6所示之重設脈衝經由位元線（配線72勾及 插塞64而施加至電阻元件54(記錄層52)。M][sfet qmi、 MISFET QM2之源極（半導體區域22)中，經由源極配線37b 及插塞33而供給有固定電位（例如〇 v)，且所選擇之 〇 MISFET之閘極電極16a中，經由字元線而施加有特定之電 壓。忒重设脈衝係將記錄層52加熱至其熔點（非晶化温 度）T以上後進行急遽冷卻之電壓脈衝，且以較短時間施加 • 較高電壓（例如3 V左右）。如圖7所示，在施加重設脈衝 • 時，流動有較大之電流，記錄層52之溫度上升至記錄層52 之熔點（非晶化溫度）T以上，由此使記錄層52熔化或非晶 化，重設脈衝之施加結束，此時記錄層52急遽冷卻而成為 非結晶狀態。使重設脈衝之施加時間較短，使供給之所有 月匕里較小，且使冷卻時間ti較短，例如設定為約〖μ，藉 120274.doc -28- 200818485 此’ s己錄層1 52成為高電阻之非結晶狀態。 相反，在將記憶資訊4,寫入記憶元件時，gp進行相變化 記憶體之設置動作（記錄層52之結晶化）時，將如圖6所示之 設置脈衝經由位元線（配線72a)及插塞64而施加至電阻元件 ' 54(記錄層 52)。MISFET QM1、MISFET QM2 之源極（半導 — 體區域22)中，經由源極配線37b及插塞33而供給固定電位 : (例如〇 V)，且所選擇之MISFET之閘極電極16a中，經由字 〇 元線而施加特定之電壓。該設置脈衝係使記錄層52之溫度 低於熔點，且與玻璃轉移點相同或者保持在高於玻璃轉移 點之結晶化溫度Tc的高溫度區域之電壓脈衝，以長於重設 脈衝之時間（結晶化時間以上）施加低於重設脈衝之電壓（例 如1 V左右）。圖7所示，在施加設置脈衝時，較長時間流 動有低於重設時之電流，且記錄層52之溫度上升至記錄層 52之結晶化溫度Tc以上且未達熔點（非晶化溫度）τ&之溫 度’使兄錄層5 2結晶化，設置脈衝之施加結束，此時記錄 〇 層52冷卻而成為結晶狀態（多晶狀態）。結晶化所需之時間 h根據構成記錄層5 2之硫族化物材料之組成而不同，例如 約為50 ns。圖7所示之記錄層52(電阻元件54)之溫度，依 存於記錄層52自身所發出之焦耳熱及向周圍之熱擴散等。 在進行相變化記憶體之讀取動作時，將如圖6所示之讀 取脈衝經由位元線（配線72a)及插塞64而施加至電阻元件 54(記錄層 52)。MISFET QM1、MISFET QM2之源極（半導 體區域22)中，經由源極配線37b及插塞33而供給有固定電 位（例如0 V)，且所選擇之MISFET之閘極電極16a中，經由 120274.doc -29- 200818485 字元線而施加有特定之電壓。讀取脈衝以短於設置脈衝之 時間施加更低於設置脈衝之電壓（例如〇·3 v左右）。讀取脈 衝之電壓較低，且圖7所示，即使施加讀取脈衝，記錄層 52之溫度亦不會上升至記錄層52之結晶化溫度。以上了二 記錄層52之相狀態無變化。在記錄層52為結晶狀態時，記 錄層52(電阻元件54)相對而言為低電阻，在記錄層為非 : 結晶狀態時，記錄層52(電阻元件54)相對而言為高電阻。 〇 因此，在施加讀取脈衝時，連接於該記錄層52(電阻元件 ；54)之在MISFET (QM1或QM2)中流動之電流，在記錄層52 為結晶狀態時相對較大，纟記錄層52為非結晶狀態時相對 較小。因而，可根據所流動之電流大小，來判別資料（記 錄層5 2為結晶狀悲與非結晶狀態之哪一者）。 以此方式，利用重設動作及設置動作而使記錄層Μ向非 結晶狀態或者結晶狀態轉移，由此可將資料記錄於相變化 口己^體⑷意、儲存、寫入）中，並且可將記錄層52為非結 u sa狀恶或者為結晶狀態之情形作為相變化記憶體之記憶資 汛，利用讀出動作而讀取記錄於相變化記憶體中之資料 (。己L貝况）。因而，上述記錄層52係相變化記憶體之資訊 記錄層。 圖8你+立I 1 Λ. . 、/、思性表不使用硫族化物材料之記憶元件（記錄層 52)之動作原理之說明圖（圖表），表示記憶元件之ι_ν特 性。同8 > 十 ^ 圖表之橫軸對應於對記憶元件（記錄層52)之施加 電C縱軸對應於在記憶元件（記錄層52)中流動之電流。 圖8表示，卷Α 田她加自1^至Iwo範圍内之設置電流時，寫入記 120274.doc -30- 200818485 憶貧訊’Γ，當施加lw〇以上之重設電流時，寫入記憶資訊 °如圖8之I-V特性所示，將對應於寫入資訊之值之電流 脈衝施加至記憶元件（記錄層52)，藉此可控制記憶元件之 結晶狀怨。其中，任一狀態為，〇，、為，丨，均可。以下，將根 據圖8，更詳細地說明四通道寫入動作。 Ο ϋ 由圖8亦可知，第一，在向初始狀態，丨，之記憶元件（記錄 層52)中寫入’ 1 ’時，若施加設置電流（設置脈衝），則會沿著 設置（結晶）狀態之低電阻曲線，在初始狀態與設置區域之 間往返，故該狀態得到保持。第二，在向初始狀態，丨，之記 憶το件（記錄層52)中寫入，〇,時，若施加重設電流（重設脈 衝），則會沿著設置狀態之低電阻曲線達到重設電流。其 次，因焦耳熱而開始部分性熔解，因此導致導電率逐漸下 降。進而，若繼續熔解，則成為高電阻狀態。使液相之記 憶το件急遽冷卻時，由於相變化為非結晶狀態，故會沿著 稍低於液相時電阻之重設（非晶質）狀態之高電阻曲線而回 到初始狀態。圖8中虛線所示之部分係一假想線，表示重 。又脈衝雖已中斷，但若仍然繼續施加電壓，則電阻值之變 化應引起電流以此方式而變化。第三，在向初始狀態，〇，之 e己憶το件（§己錄層52)中寫入’Γ時，若施加設置電流（設置脈 衝），則在記憶元件之端子電壓超過臨限值電壓vth時，接 通成低電阻狀態。切換後，目焦耳熱而繼續結晶化。在電 流值達到設置電流時，肖晶化區域擴大而引起相變化，進 而引起電阻值下降，故會沿著低電阻曲線而回到初始狀 態。電壓·電流曲線之傾斜自中途變得緩和，此原因在 120274.doc 200818485 於’切換至低電阻狀態之區域之開關斷開，結晶化導致之 僅電阻下降現象殘留。第四，在向初始狀態，0,之記憶元件 〇己錄層52)中寫入時，上述切換後，幾乎沒有結晶化之 時間，而是沿著切換後之低電阻曲線到達重設區域，並進 ^ 行熔解、急遽冷卻、固化而回到初始狀態。 其次，參照圖9及上述圖2，來說明使用圖2所示之陣列 _ 結構之§己憶體單元之讀取動作。此處，圖9表示選擇記憶 體單元MC11時之動作波形（電壓施加波形）之一例。 f" 首先’於待機狀態下，將預充電啟動信號PC保持為電源 電壓Vdd(例如1.5 V)，因此藉由η通道型MIS電晶體 (MISFET)QCl至MIS電晶體QC4，使位元線BL1維持為預 充電電壓VDL。此處預充電電壓VDL係與Vdd之值相比而 降低電晶體臨限值電壓後之值，例如為1 ·〇 V。又，共用 位元線I/O亦被預充電為預充電電壓VDL。 項取動作開始後’將成為電源電壓Vdd之預充電啟動信 Q 號PC由接地電位GND驅動，且將成為接地電位gnD(對應 於VSS)之位元選擇線YS1由升壓電位VDH(例如1·5 V以上） 驅動，藉此，電晶體（MISFET)QDl導通。此時，位元線 BL1保持於預充電電壓VDL，而源極線CSL由源極電壓 VSL(例如〇 V)驅動。該源極電壓VSL與預充電電壓VDL 中，預充電電壓VDL高於源極電壓VSL，將其差設定為使 電阻R之端子電壓限制於如圖8所示之讀取電壓區域之範圍 内之關係。 其次，將成為接地電位GND之字元線WL1由升壓電位 120274.doc -32- 200818485 VDH驅動後，字元線WL1上所有記憶體單元之電晶體 (MISFET) QMp (p = 1、2、…、m)導通。此時，在記憶元 件R中，於產生電位差之記憶體單元MC1丨内產生電流路 徑，且位元線BL1以與記憶元件R之電阻值相對應之速度 向源極電壓VSL放電。圖9中，保持記憶資訊，i，時，電阻 值小於保持記憶資訊’ 〇 ’時之電阻值，故放電快。因而，會 ·· 產生對應於記憶資訊之信號電壓。於非選擇記憶體單元 MC12〜MClm中，記憶元件R之電位差為〇，故非選擇位元 線BL2至非選擇位元線BL4保持為預充電電壓VDL。即， 在由子元線WL1與位元線BL1而選擇之僅記憶體單元mc 11 中，通過位元線BL1而流動有讀取電流。 再者，於待機狀態下，若使記憶體陣列之位元線或源極 線浮接（floating)，則讀取動作開始時在將位元線與共用位 7G線連接後，自共用位元線對電壓不定之位元線進行充 電。因此，與圖9中字元線WL1相對應，位元選擇線yS i亦 Q 丁降’進而將作為接地電位GND之預充電啟動信號PC驅動 為電源電壓Vdd，以此將位元線及源極線驅動為預充電電 位VDL而成為待機狀態。又，升壓電位VDH設定為使用電 源電壓Vdd及η通道型MIS電晶體之臨限值電壓VTN，並滿 足VDH>Vdd + VTN之關係。如下所述，例如在相變化記憶 體之寫入動作中，必須流動有與讀取動作相比較大之電 流。因此，本實施形態中，將字元線與位元選擇線由升壓 電位VDH驅動以使η通道型MIS電晶體之電阻下降，藉此 可進行正確之寫入動作。又，將預充電電壓VDL設定為高 120274.doc 33 - 200818485 於源極電壓VSL，藉此可將選擇源極線作為選擇記憶體單 元中之電晶體（MISFET) QMm之源極，因而無論記憶元件 R之電阻，可碟保電晶體之閘極__源極間之電壓。再者，即 使為相反之電位關係，只要將其差設定為限制於圖8所示 之讀取電壓區域之範圍内，則可進行相同之選擇動作。 再者，圖9係驅動源極線CSL後驅動字元線WL1之例，根 : 據設計情形，亦可在驅動字元線WL1後驅動源極線CS；L。 ^ 於此情形時，由於最初驅動字元線WL1而使選擇電晶體 ; QM1導通，故將記憶元件R之端子電壓確保為Q v。其後， 驅動源極線CSL時，記憶元件R之端子電壓會從〇 v變大， 而其值可由源極線CSL之驅動速度而控制，故可抑制於上 述讀取區域之範圍内。 以上表示選擇記憶體單元MC1丨之例，而相同位元線上 之圯憶體單元由於其等之字元線電壓被固定於接地電位 GND，因而並未被選擇。又，其他位元線與源極線具有相 (J 同電位VDL，故剩餘之記憶體單元亦維持於非選擇單元狀 以上說明中，將待機狀態之字元線設為接地電位， 曹 將選擇狀態之源極線設為源極電壓VSL。將該等電壓關係 , 設定為不會影響通過非選擇記憶體單元而流動之電流動 作。即，設定為選擇源極線，且字元線使非選擇記憶體單 元，例如選擇記憶體單元MC11時之非選擇記憶體單元 MC21〜MCnl之電晶體（MISFET) QM充分斷開即可。如此 處所示，將待機狀態之字元線電壓設為接地電位GND，將 120274.doc -34- 200818485 源極電壓VSL設為π：蕾砰 ..t 、 马電壓，精此可降低電晶體QM之臨限 值電壓。亦可視情況，將所選擇之源極線設為接地電位0 將待機狀恕之字70、線設為負電塵。於上述情形時，亦 可降低電晶體M + r- 之Sm限值電壓。待機時必須產生字元線 . 帛負電Μ ’而選擇時源極線電錢自外部施加之接地電位 GND ’故易穩定1電晶體QM之臨限值電壓充分高，則 ’亦可將選擇時之源極線與待機狀態之字元線設為接地電位 Q G V °此日守’成為自外部施加之接地電位GND，而且將待 ' 冑狀態之字元線容量作為穩定化容量而操作，因此可使選 擇時之源極線電壓更加穩定。 進而’參照圖10,來說明使用上述圖2所示之陣列構成 之吕己憶體早兀的寫入動作。其中，圖10係選擇記憶體單元 MC11時之動作波形。首先，記憶體單倾⑶之選擇動作 與讀取動作以相同方式進行。選擇記憶體單元Mcu時， 產生寫入電流。當寫入，〇,時，將設定為圖8所示之範圍内 〇 之值的重設電流施加至記憶體單元MCI1。重設電流之脈 衝寬度短，驅動後立即返回待機狀態，電流值成為〇。上 述重设電流可產生如圖6及圖7所示之與重設脈衝相同之焦 ^ 耳熱。相反，當寫入’丨’時，施加設定為圖8所示之範圍内 之值的ό又置電流。該脈衝寬度約為$〇 ns。上述設置電流可 產生如圖6及圖7所示之與設置脈衝相同之焦耳熱。如上所 述，由於寫入脈衝之施加時間與電流值藉由寫入電路而控 制，故在寫入任一 §己憶資訊時，記憶體單元中僅設置電流 之脈衝寬度處於選擇狀態。 120274.doc -35- 200818485 其次’對本實施形態之半導體裝置的作為記憶元件（記 k體元件）之上述電阻元件54，進行更詳細之說明。 圖11係表示圖4中本實施形態之半導體裝置之電阻元件 54(記憶元件〉附近的主要部分剖面圖。圖12係表示第丄比 • 較例之半導體裝置之電阻元件154(對應於本實施形態之電 • 阻元件54)附近的主要部分剖面圖，圖13係表示第2比較例 ’ 之半導體裝置之電阻元件254(對應於本實施形態之電阻元 〇 件54)附近的主要部分剖面圖，分別表示對應於圖Π之區 I ’ 域。 本只^形態中，如圖4及圖11所示，電阻元件54具有自 接近插塞43之側依序由絕緣膜51、記錄層52以及上部電極 膜53所組成之層積構造。 圖12所不之第1比較例中，於埋入有插塞143之絕緣膜41 上，藉由圮錄層152及記錄層152上之上部電極膜153，形 成有作為相變化記憶體之記憶元件之電阻元件154。即， U 第1比較例中，電阻元件154藉由以記錄層152及上部電極 膜153而組成之層積圖案所形成，記錄層152之下表面直接 接觸插塞143並與其電性連接。 - 第1比較例中，記錄層152係由相變化材料而形成之相變 化膜，藉由以鍺（Ge)、銻（Sb)及碲（Te)而組成iGe_sb_Te 系硫族化物材料所構成。上部電極膜153中，_(w)膜或鶴 合金膜等藉由與上部電極膜53相同之材料所構成。插塞 】43中，鎢（w)膜或鎢合金膜等藉由與上述插塞“相同之材 料所構成。重寫動作係於易產生焦耳熱之插塞143附近區 120274.doc -36 - 200818485 域，即插塞143與記錄層152之界面上產生。記錄層i52中 重設狀態之非晶質區域（記錄層152中重設時成為非晶質之 區域）175之形狀如圖12之示意性顯示，為半球形狀。、 第1比較例之問題點為，資料寫入電流及電壓較大，以 • 及易產生圯錄層152之剝離。資料寫入電流變大之原因 : 為，程式動作所產生之焦耳熱向插塞143傳導。又，相變 . 化纪憶體之記錄層材料（此處為記錄層152之材料）中所使用 〇 之Ge-Sb_Te硫族化物，與例如氧化矽膜之半導體裝置（LSI) 中使用之層間絕緣膜（此處為絕緣膜41)之黏接性差，且由 於成膜於硫族化物層上（此處為記錄層丨52)上之金屬膜（此 處為上部電極膜153)產生之應力，導致易於剝離。 因此，圖13所示之第2比較例中，於埋入有插塞243之絕 緣膜41上，藉由絕緣膜251、絕緣膜251上之記錄層252以 及記錄層252上之上部電極膜253，而形成有作為相變化記 憶體之記憶元件之電阻元件254。即，第2比較例中，電阻 (J 元件254係藉由以絕緣膜251、記錄層252以及上部電極膜 253而組成之層積圖案所形成，記錄層252與插塞243之間 插入有絕緣膜251。 第2比較例中，記錄層252與上述記錄層152相同，係由 相變化材料而形成之相變化膜，藉由以鍺（Ge)、銻（sb)及 碲（Te)而組成之Ge-Sb-Te系硫族化物材料所構成。上部電 極膜253中’鎢（W)膜或鶴合金膜等藉由與上部電極膜53、 153相同之材料所構成，絕緣膜251與上述絕緣膜51相同， 藉由氧化鈕等而構成。插塞243中，鎢（W)膜或鎢合金膜等 120274.doc -37- 200818485 藉由與上述插塞43相同之材料所構成。 氧化鈕（絕緣膜251)之熱傳導率小於插塞243，具有使資 料寫入包流降低之效果。進而，氧化钽（絕緣膜251)與 Sb-Te硫族化物之黏接性良好，具有硫族化物層（記錄層 • 252)之防剝離效果。因此，如第2比較例，較好的是，記 • 錄層252與作為下部電極之插塞243之間（界面）插入薄絕緣 - 膜25丨（作為界面層）。為防止剝離，較好的是，使用例如膜 厚為2 nm左右之絕緣膜251。又，記錄層252中重設狀態之 非a曰質區域（記錄層252中重設時成為非晶質之區域）275之 形狀如圖13之未意性顯示，為半球形狀。 然而’氧化组界面層（絕緣膜25 1)會影響相變化記憶體 之程式特性。即，如第2比較例，當在記錄層252與作為下 部電極之插塞243之間（界面）插入有絕緣膜251時，會對相 變化記憶體之程式特性產生影響。 具體影響之一例為，作為硫族化物材料之Ge2Sb2Te5(記 (J 錄層252)與絕緣膜界面層（氧化组界面層、絕緣膜25 1)之工 作函數差減少，由此導致程式特性改變。當硫族化物材料 (記錄層252)及與其接觸之材料之工作函數差減少時，接合 • 界面（硫族化物記錄層252及與其接觸之材料之接合界面）上 硫族化物之能帶彎曲會減少，為激發相變化所需之能帶會 彎曲，故必要之資料寫入電壓會增大。 相變化記憶體之記錄層252中所使用之硫族化物材料例 如係GeJt^Te5之Ge-Sb-Te系硫族化物。Ge-Sb-Te結晶（將 「Ge-Sb-Te系硫族化物」僅稱為「Ge_Sb_Te」或者 120274.doc -38- 200818485 「G S Τ」）係ρ型半導體，其工作函數位於價電子帶與能帶 隙之間。 Ο Ο 另一方面’在與Ge-Sb-Te(記錄層252)接觸之材料（絕緣 膜251)令，使用熱傳導率較小之絕緣膜（氧化鈕等），如圖 14中能帶構造圖之示意性所示，當其工作函數與Ge-Sb_Te 大致相同時（即絕緣膜251與記錄層252之工作函數大致相 同時），Ge-Sb-Te(記錄層252)與其接觸材料（絕緣膜251)之 接合不會引起Ge-Sb-Te(記錄層252)之能帶彎曲。因此，難 以引起因Ge-Sb-Te之能帶彎曲而產生之衝擊離子化所導致 之相變化（記錄層252之相變化）。 因絕緣膜界面層（絕緣膜251)與硫族化物材料（記錄層 252)之接合所導致之程式特性劣化，係相變化記憶體之問 題之一。由硫族化物（記錄層252)之能帶彎曲之降低，可能 會引起相變化記憶體之切換電壓增大、可靠性劣化以及良 率變差。因此，如第2比較例，當在記錄層252與作為下部 電極之插塞243之間（界面）插入有絕緣膜251時，可取得絕 緣膜251對硫族化物層（記錄層252)之防剝離效果，以及絕 緣膜251之防熱傳導對資料寫入電流之降低效果，但如上 所述可能會導致程式特性劣化（資料寫入電壓增大）。 相對於此，本實施形態中，如圖4及圖u所示，於埋入 有作為下部電極（金屬下部電極〉之插塞43之絕緣膜“ 上’自接近插塞43之側依序形成（層積）有絕緣膜51、記錄 層52以及上料極膜53。即，於作為下料極（金屬下部 電極）之插塞43上，依序形成有絕緣膜51、記錄層52以及 120274.doc -39- 200818485 上部電極膜53，藉此形成有相變化記憶體之記憶元件即電 阻7G件54。如上所述，本實施形態之半導體裝置具有：形 成於半導體基板11上之作為下部電極之插塞43 ;形成於插 塞43(下部電極）上之絕緣膜51(第1絕緣膜）；形成於絕緣膜 • 上之°己錄層52’以及形成於記錄層52上之上部電極膜 53。因此，構成相變化記憶體之記憶元件之電阻元件54係 ‘ 藉由以絕緣膜5 1、記錄層52以及上部電極膜53而組成之層 〇 積圖案所形成，且於作為相變化記憶體之下部電極之插塞 43及記錄層52之間，插入有絕緣膜51。並且，記錄層52係 由通過加熱處理而使電阻值產生變化之相變化材料組形成 之相變化膜，本實施形態中，使用導入（添加）有銦（In)之 Ge-Sb-Te系硫族化物材料作為構成記錄層52之材料。即， 記錄層52係由導入有錮iGe_Sb_Te系硫族化物所形成。 此處’導入（添加）有銦（In)之Ge_sb_Te系硫族化物材料 (即構成記錄層52之材料），係至少於含有鍺（Ge)、銻（Sb) 〇 及碲（Te)之硫族化物（即Ge-Sb-Te系硫族化物）中導入（添加） 有銦（In)者。因此，構成記錄層52之材料（導入（添加）有銦 (In)之Ge-Sb-Te系硫族化物材料），至少含有鍺、銻 (外）、碌（Te)及錮（In)作為構成元素。因而，記錄層52由以 , Ge(鍺）、Sb(銻）' Te(碲）及In(銦）為構成元素之相變化材料 組形成。以下，為簡化起見，將「導入（添加）有銦（In)之 Ge-Sb_Te系硫族化物」稱為「添加銦GST」。 作為構成土錄層52之添加銦GST之組成例，可列舉其一 例為，例如In(銦）為20原子。/。左右，Ge(鍺）為15原子％左 120274.doc -40- 200818485 右，Sb(銻)為10原子％左右，Te(碲)為55原子％左右。 作為構成絕緣膜51之材料，較好的是使用金屬氧化物 (遷移金屬氧化物），更好的是使用氧化鈕（例如或者 接近Ta2〇5組成之材料）。因而，絕緣膜51較好的是由金屬 . 氧化物而形成，更好的是由氧化鈕而形成。 · ㈣43作為相變化記憶體之下部電極而發揮功能，電阻 : 元件54之下部（絕緣膜51之下表面）與插塞43接觸而電性連 〇 接。本實施形態中，下部電極（插塞43)係由上述鎢（鎢插 … 塞）而形成。下部電極（插塞43)被埋入形成於半導體基板u 上之絕緣膜41(第2絕緣膜）上所形成之開口部（通孔42)内， 絕緣膜51(第1絕緣膜）形成於埋入有下部電極（插塞43)之絕 緣膜41上。 重寫動作所必須之焦耳熱產生於插塞43附近。記錄層52 中重設狀態之非晶質區域（記錄層52中重設時成為非晶質 之區域）75之形狀如圖13之示意性顯示，形成半球形狀。 〇 氧化鈕（絕緣膜51)與插塞43(鎢等）相比，其熱傳導率較 小，具有使資料寫入電流降低之效果。此原因在於，熱傳 V率低於插塞43之絕緣膜5 1 (氧化钽），可防止因程式動作 (重没動作或者設置動作）而產生之焦耳熱向插塞43傳導。 進而’氧化组（絕緣膜51)與硫族化物（記錄層52)之黏接性 良好’且氧化鈕（絕緣膜51)具有記錄層52之防剝離效果。 相變化記憶體之程式係由下述情形而動作，即，因硫族 化物（本實施形態中對應於記錄層52)之能帶彎曲，而於硫 無化物内部產生電場，由此產生衝擊離子化，使電荷增倍 120274.doc -41 - 200818485 而產生焦耳熱。為降低資料寫入電壓，使硫族化物層（記 錄層52)與界面層（絕緣膜51)之工作函數差增大，且有效的 是，於施加資料寫入電壓之前，預先使硫族化物（記錄層 52)之能帶彎曲。 • 再者’在使電阻元件5 4程式化（即重設動作或設置動作） • 時，資料寫入電壓對應於下述電壓之差，即，經由上述配 • 線（位元線）72a及插塞64等而施加於構成相變化記憶體之電 阻元件54的上部電極膜53側之電壓，與經由連接有該電阻 1 ’ 元件54之MISFET QM1、MISFET QM2等而施加至相變化 記憶體之下部電極（此處為插塞43)側之電壓之差。又，在 使電阻元件5 4程式化（即重設動作或設置動作）時，資料寫 入電流對應於流經電阻元件54之電流（流動於上部電極膜 53與插塞43之間之電流）。 為使硫族化物層（記錄層52)與界面層（絕緣膜51)之工作 函數差增大，有效的是，使硫族化物層（記錄層52)之工作 (J 函數增大，又，有效的是，使界面層（絕緣膜51)之工作函 數減小。本實施形態中，使用添加銦GST，可使硫族化物 層（記錄層52)之工作函數增大。 • 圖15表示未導入有銦之通常Ge-Sb-Te系硫族化物（以下 稱為GST)之能帶構造。圖15之能帶構造之橫軸對應於狀態 數（狀態密度），縱軸對應於能量。圖152GST能帶構造圖 中，顯示有傳導帶之狀態密度Nc〇、價電子帶之狀態密度 NvO、工作函數多〇(工作函數多〇大致對應於費米能階）以及 缺陷等所產生之能階狀態密度Nt〇。又，Εν〇對應於價電子 120274.doc -42- 200818485 帶端（價電子帶上端）之能量，EcO對應於傳導帶端（傳導帶 下端）之能量。 GST結晶係p型半導體。如圖15中示意性所示，GST之工 作函數00位於價電子帶端之能量EvO之上部。於添加銦 GST之能帶隙中，可形成缺陷等所產生之能階狀態密度 NtO，該狀態密度NtO小於下述狀態密度Nt2、Nt3、Nt4。 由於狀態密度NtO較小，故GST之工作函數多0(費米能階）位 於離開價電子帶上端EvO某程度之位置。 圖16表示添加銦GST之能帶構造。圖16之能帶構造之橫 軸對應於狀態數（狀態密度），縱軸對應於能量。圖16之添 加銦GST之能帶構造圖中，顯示有傳導帶之狀態密度 Nc2、價電子帶之狀態密度Νν2、工作函數多2(工作函數#2 大致對應於費米能階）以及下述狀態密度Nt2。又，Εν對應 於價電子帶端（價電子帶上端）之能量，Ec對應於傳導帶端 (傳導帶下端）之能量。 添加銦GST係p型半導體。添加銦GST之工作函數#2大 於通常之GST工作函數#0，更接近價電子帶端之能量Εν。 即，與通常之GST工作函數#0相比，添加銦GST之工作函 數多2位於更接近價電子帶端能量（ΕνΟ、Εν)之位置。 如圖16所示，添加銦GST之能帶構造之特徵在於，價電 子帶（價電子帶上端Εν)附近存在由銦（In)而形成的添加銦 GST之能帶隙中之狀態密度Nt2。該狀態密度Nt2對應於銦 (In)原子能階。向GST中導入（添加）銦（In)，可形成價電子 帶（價電子帶上端Εν)附近對應（起因）於銦（In)原子能階之狀 120274.doc -43 - 200818485 態密度Nt2，藉此，費米能階移動至價電子帶（價電子帶上 端Εν)側（即費米能階下降），工作函數多2變大。即，添加 姻GST之工作函數《2大於未導入（添加）鋼（ιη)之通常gst之 工作函數#0。使用工作函數較大之添加銦GST作為記錄層 52之材料，可取得如下詳細說明之資料寫入電壓之降低效 ： 果。 * 圖1 7表示氧化组界面層（絕緣膜5 1)與添加銦GST層（記錄 ^ 層52)之能帶構造。為便於理解，圖1 7中顯示平能帶狀態 (氧化组界面層（絶緣膜51)與添加麵GST層（記錄層52)未接 合之狀態）之能帶圖。再者，上述圖14亦為平能帶狀態（氧 化鈕層（絕緣膜251)與GST層（記錄層252)未接合之狀態）之 能帶圖。 圖17中，乳化组之工作函數^ 1位於添加錮〇 $ 丁之能帶隙 中。即，添加銦GST(記錄層52)之費米能階低於氧化鈕界 面層（絕緣膜51)之費米能階，氧化鈕界面層（絕緣膜51)之 〇 工作函數〇小於添加銦GST(記錄層52)之工作函數〇。圖 17中，示意性表示添加銦GST(記錄層52)之工作函數&與 氧化鈕界面層（絕緣膜51)之工作函數〇之差（工作函數 , 差）△奴此處，^ jU。該情形時，毫無疑問，使用 . 添加銦GST可增大記錄層52之工作函數02，而使氧化鈕 (絶緣膜51)之工作函數〇變小，亦對降低資料寫入電壓有 效。即，使記錄層52之工作函數多2更大，當然可減小相變 化記憶體之資料寫入電壓，而使絕緣膜51之工作函數更 小，亦可減小相變化記憶體之資料寫入電壓。 120274.doc -44- 200818485 圖18表示根據氧化纽界面層（絕緣膜51)與添加姻gst之 工作函數差〜而.彎曲之能帶構造十圖18係氧化麵界 面層（絕、緣膜51)與添加銦GST層（記錄層52)接合後之能帶 構造圖，表示根據氧化鈕界面層（絕緣膜51)與添加銦 : 抓（記錄層52)之工作函數差“，於接合界面附近添加銦 . GST之能帶構造彎曲之狀態。本實施形態中，於由氧化鈕 • 組成之絕緣膜51上配置由添加銦GST組成之記錄層52，以 p 形成相變化記憶體，因此構成相變化記憶體之氧化鈕層 (絕緣膜51)與添加銦GST層（記錄層52)接合， 叫記錄層以接合界面附近，形成有如圖= 造。因而，圖18係大致對應於本實施形態之相變化記憶體 之絕緣膜5 1與記錄層52之接合界面附近之能帶構造（對電 阻元件54未施加電壓之狀態之能帶構造），圖18之橫軸對 應於絕緣膜51及記錄層52之厚度方向之位置，縱軸對應於 能量。 “、 U 如圖18所示，在氧化鈕界面層（絕緣膜51)與添加銦 GST(記錄層52)之接合界面附近，添加銦gst之能帶彎曲 △V。此原因在於，為使接合界面上氧化鈕界面層（絕緣膜 • 51)之費米能階與添加銦GST(記錄層52)之費米能階一致， 接合界面附近之能帶有所彎曲。圖1 7所示，絕緣膜5 1 (氧 化鈕界面層）與記錄層52(添加銦GST)之工作函數差△多越 大，則該能帶彎曲量Δν越大。因此，實現與氧化鈕（絕緣 膜51)及添加銦GST(記錄層52)之工作函數之差（△幻所產生 之能帶彎曲ΛΥ相當的資料寫入電壓之降低。 120274.doc •45· 200818485 即，與第2比較例之將由氧化鈕組成之絕緣膜25i及由 GST組成之記錄層252層積時相比，本實施形態之將由氧 化钽組成之絕緣膜51及由添加銦GST組成之記錄層52進行 層積時，由於導入（添加）有銦，使記錄層52之工作函數 (多2)變大，因而絕緣膜51與記錄層52之工作函數之差（Δ^) 變大，故能帶彎曲AV變大。因此，與第2比較例相比，本 實施形態中，僅以絕緣膜51與記錄層52之接合界面附近之 記錄層52的能帶彎曲（能帶彎曲量）Δν之增量，即可降低資 料寫入電壓。 如上所述，相變化5己憶體之程式係因下述情形而引起， 即，因硫族化物層（本實施形態中對應於記錄層52)之能帶 彎曲，而於硫族化物層内部產生電場，由此產生衝擊離子 化，使電荷增倍而產生焦耳熱。本實施形態中，因添加銦 GST而形成s己錄層52，故使記錄層52之工作函數（多2)變 大，因而絕緣膜51與記錄層52之工作函數之差（△&變大， 藉此，絕緣膜51與記錄層52之接合界面附近之記錄層52之 能帶彎曲AV變大。因此，在未對電阻元件54施加電壓之 狀態下，記錄層52之能帶亦已如圖1 8而彎曲，故在使 電阻元件54程式化時，與能帶彎曲為〇(av = 〇)時必須施加 之電壓相比，只要施加大致相當於AV之電壓，即可將低 電壓施加至電阻元件54之上部電極膜53側，且大致相當於 △V之電壓即可降低資料寫入電壓。即，本實施形態中， 因添加銦GST而形成記錄層52，故在未對電阻元件54上下 之間施加電壓之狀態下能帶彎曲AV之增量，可降低程式 120274.doc -46- 200818485 化時實際施加於電阻元件54之上下之間之電壓即資料寫入 電壓。

ϋ 以此方式，本實施形態中，在插塞43(下部電極）與記錄 層52之間插入絕緣膜5 1，藉此取得因絕緣膜5 1之絕熱而使 相變化記憶體之資料寫入電流之降低效果，以及絕緣膜5 i 對記錄層52之防剝離效果，並且對於因與絕緣膜（氧化鈕 層）接觸而使硫族化物記錄層之能帶彎曲減少所產生之資 料寫入電壓增大之問題（上述第2比較例中所說明之問題）， 以將記錄層52作為添加銦GST之方式加以解決，藉此，可 P牛低相後:化δ己彳思體之資料寫入電壓。因而，可謀求相變化 記憶體之資料寫入電流之降低及硫族化物記錄層之防剝 離，並且可降低相變化記憶體之資料寫入電壓，由此可使 具有相變化記憶體之半導體裝置之性能及可靠性提高。 又，亦可取得降低相變化記憶體之驅動電壓之不均、提高 可重寫次數、高積體化、邏輯CM〇s(CMISFET)之驅動或 者製造良率提高等效果。 當由添加錮GST所組成之記錄層52中銦（In)之比例（比 率）’即構成記錄層52之添加銦GST中銦（In)之導入（添加） 量為ίο原子％以上日夺’則可使上述狀態密度Nt2充分大於 亡述狀態密度Nt0，且可使記錄層52之工作函數幻小於通 常GST之工作函數μ，故能夠可#地取得資料寫入電麼之 降U果日而更好。又，為了可靠地維持記錄層Μ作為 相’變化膜之功能’纟由添加銦GST所組成之記錄層^中， 銦（In)之比例（比率）為3〇原子％以下時更好。 120274.doc -47- 200818485 又’在界面層（絕緣膜51)中摻雜（導入、添加）金屬，可 使界面層（絕緣膜51)之工作函數更小。例如，藉由控制進 仃退火之條件，可使構成插塞43之鎢（W)微量地擴散於絕 緣膜5 1中，因而可減小氧化钽（絕緣膜$丨）之工作函數 (沴 1) 〇

次圖19表示於添加铟GST上成膜之氧化矽膜之成膜溫度對 資料寫入電壓產生之影響。即’圖19表示在藉由添加銦 GST而形成相變化記憶體之記錄層’並且於其上在成膜溫 度為30(TC與成膜溫度為·。c時形成作為層間絕緣膜之氧 化石夕膜時，所形成之相變化記憶體之資料寫人㈣，圖19 之圖表之橫轴對應於氧化梦膜之成膜溫度（退火溫度），圖 19之縱轴對應於相變化記憶體之資料寫入電壓。 之US雷圖严表亦可知，氧化石夕膜之成膜溫度為4〇代時 卢為鳩。「# &(例如15 V左右），小於氧切膜之成膜溫 Ο :為時之資料寫入„(例如22 v左右此 於，糟由對氧化矽膜成膜時 微量地擴散於絕緣膜51中’故負L而使構成插塞43之鶴 , p 膘51中，故虱化鈕（絕緣膜5!)之工作函 數^小…與成臈溫度為300t時相 溫度為40〇t時，與ώ m〜马田成膜 述抒突❿⑼绍成料之加熱，而使構 鶴擴散於絕緣膑5!中，此擴散 小’因而絕緣膜51與記錄層= 痛大’使資料寫入電屢降 :錢之差 界面層（絕緣膜51)之工 η鈿形m中’存在使 膜後之加熱或者小之處理步驟（絕緣膜51成 者心步驟)’藉由鎢下部電極(由鶴組成之 120274.doc -48- 200818485 下部電極，此處為插塞43)與氧化组（絕緣膜⑴之組合，可 更加降低資料寫入電壓。 _ I實轭形恶中較好的是，構成下部電極(此處為 ')之至屬元素（此處為鎢）擴散於絕緣膜51中，藉此， 可，加降低相變化記憶體之資料寫入電壓。然而，較理想 、疋自下π電極（插塞43)向絕緣膜51中擴散之金屬（此處 為鶴）為極微量。此原因在於，冑自插塞43向絕緣膜㈣ Ο Ο 散之金屬量較大時’絕緣膜51會成為金輕，使絕緣膜51 之絕熱效果減小。 如上所述，添加銦GST (記錄層52)於價|子帶之能帶端 (Εν)附近具有工作函數（費米能階），^有工作函數 較大之特性。於鶴下部電極（插塞43)中，藉由控制處理步 驟中之退火條件，可使適量之鶴擴散於氧化组（絕緣膜Η) 中，因而具有使氧化组（絕緣膜51)之工作函數變小之效 果又氧化组（絕緣膜5 1)具有硫族化物層（記錄層52)之 防剝離特性，而且具有防止（降低）資料寫入電流之特性。 利用該等3種材料之組合，可獲得最佳硫族化物（記錄層52) 之能帶彎曲。綜上所述，對於將鎢下部電極（插塞〇卜氧 化钽（絕緣膜51)及添加錮GST(記錄層52)組合而形成之（相 變化記憶體之）單元構造，可謀求硫族化物（記錄層52)之防 剝離及資料寫入電流之降低，同時可謀求資料寫入電壓之 降低。利用上述組合，可實現（相變化記憶體中亦）進行邏 輯CMOS (CMISFET)動作所要求之例如電壓15从之動作。 其次，參照圖式，對本實施形態之半導體裝置丨之製造 120274.doc -49- 200818485 步驟進行說明。圖20〜圖29係本實施形態之半導體裝置1之 製造步驟中的主要部分剖面圖’表示對應於上述圖4之區 域。再者，為便於理解，圖24〜圖29中，省略圖23之絕緣 膜3 1及其下側之構造所對應之部分的圖示。 Ο

首先，如圖20所示，準備例如由ρ型單晶矽等組成之半 導體基板（半導體晶圓）。其次，於半導體基板丨丨之主面 上’利用例如STI (Shallow Trench Isolation，淺槽隔離）法 或者 LOCOS (Local 〇xidization 〇f SiHc〇n，石夕局部氧化）法 等，形成由絕緣體所組成之元件分離區域12。通過形成元 件分離區域12，而於半導體基板丨丨之主面上，形成以元件 分離區域12來規定四周之活性區域。 其次’於半導體基板u之主面上形成p型井13a、i3b及η 31井14其中，Ρ型井13 a形成於相變化記憶體區域丨〇 a 中^型井Ub及η型井14形成於周邊電路區域刚中。例如 於半導體基板11之-部分上進行？型雜質（例如碼⑻）之離 子植入等’藉此可形心型井13a、m，並且於半導體基 板11之另一部分上進行n型雜質（例如碟（p)或坤（As))之離 子植入等，藉此可形成η型井14。 其次’使用例如執氧yf卜、、表榮 …、虱化法荨，於半導體基板11之p型井 13a、13b及η型井14之表面，开；屮 Τ卸化成由薄氧化矽膜等構成之 閘極絕緣膜用之絕緣臈15。 # ;J 了使用虱氧化矽膜等作為絕 緣膜15。絕緣膜15之臈厚 σ又為例如1.5 nm〜10 nm左右。 其次，於ρ型井l3a、13b h Φ β u t 井14之絕緣膜15上形成閘 極電極16a、16b及16c。例如 _ ^ J如’於包含絕緣膜15上之半導 120274.doc -50- 200818485

U ^ = 1之整個主面上，形成具有低電阻之多晶石夕膜作為 ::體膜，利用光阻法及乾式兹刻法等使上述多晶侧 -猎此可形成由圖案化之多晶石夕膜（導電體膜）所組成 :閘極電極…、16b及16c。於閘極電極l6a之下方殘存之 絕緣膜15為閘極絕緣膜15a，於閘極電極⑽之下方殘存之 絶緣膜15為閘極絕緣膜15b，且於間極電極^之下方殘存 之絕緣膜15為閘極絕緣膜15c。再者，在成膜時或成膜後 2雜有雜f，因此，問極電極16a、16b藉由導入有η型雜 質之多晶矽膜（摻雜之多晶矽膜）而形成，閘極電極i6c藉由 ‘入有p型雜質之多晶矽膜（摻雜之多晶矽膜）而形成。 其次，離子植入磷（P)或砷（八〇等11型雜質等，由此，於p 型井13a之閘極電極16a兩側之區域，形成^型半導體區域 17a且於P型井13b之閘極電極16b兩側之區域，形成n-型 半導體區域17b。又，離子植入硼（B)等1)型雜質等，由 此，於η型井14之閘極電極1 6c兩側之區域，形成p-型半導 體區域1 7 c。 其-人’於閘極電極16a、16b及16c之側壁上，形成側壁 18a、18b及18〇。側壁18a、18b及18c可藉由在例如半導體 基板11上堆積由氧化矽膜、氮化矽膜或者其等之層積膜而 形成之絕緣膜’並對該絕緣膜進行各向異性钱刻而形成。 其次’離子植入磷（P)或砷（As)等η型雜質等，由此，於p 型井13a之閘極電極16a及側壁18a兩側之區域，形成η+型 半導體區域19a，且於ρ型井13b之閘極電極16b及側壁18b 兩側之區域，形成n+型半導體區域19b。又，離子植入硼 120274.doc -51 - 200818485 (B)等P型雜質等，由此，於n型井14之閘極電極l6c及側壁 18c兩側之區域，形成〆型半導體區域19c。離子植入後， 亦可進行用以使所導入之雜質活性化之退火處理（熱處 理）。 : 因此，相變化記憶體區域10A之作為MISFET QM1、 • MISFET QM2之汲極區域而發揮功能之η型半導體區域2〇、 21，以及作為共用源極區域而發揮功能之^型半導體區域 22，分別藉由n+型半導體區域19&及『型半導體區域17a而 形成。並且，周邊電路區域10]6之作為MISFET qn之汲極 區域而發揮功能之η型半導體區域，以及作為源極區域而 發揮功能之η型半導體區域，分別藉由η+型半導體區域i9b 及η型半導體區域17b而形成，作為misfet 之汲極區域 而發揮功能之p型半導體區域，以及作為源極區域而發揮 功能之p型半導體區域，分別藉由p+型半導體區域19(：及〆 型半導體區域17c而形成。 〇 其次，使間極電極16a、16b及16c ;〆型半導體區域 W、以及p+型半導體區域19c之表面露出，堆積例 如姑㈣膜之金屬膜並進行熱處理，藉此，於閘極電極 16a、丨讣及丨&’· n+型半導體區域19&、i9b;以及p+型半 ^體區域19c之表面’分別形成金屬矽化物層25。其後， 去除未反應之鈷膜（金屬膜）。 以此方式獲得圖2 0之構造。南丨田^ a 傅以利用此刖之步驟，於相變化 記憶體區域10 A内，形成右n 、爸丨 々成有η通道型misfet QM1、misfet QM2，於周邊電路區域1〇B内，

n 形成有η通道型MISFET QN 120274.doc -52- 200818485 及p通道型MISFET QP。因而，相變化記憶體區域1〇A之 MISFET QM1、MISFET QM2與周邊電路區域1〇B之 MISFET QN、MISFET QP，可藉由相同之製造步驟而形 成。 , 其次，如圖21所示，於半導體基板11上以覆蓋閘極電極 16a、16b及16c之方式形成絕緣膜（層間絕緣膜）3i。絕緣膜 • 3 1例如由氧化矽膜等組成。可以複數個絕緣膜之層積膜而 形成絕緣膜31。在形成絕緣膜31之後，根據須要進行cMP 處理等，以使絕緣膜3丨之上表面平坦化。藉此，相變化記 憶體區域10A與周邊電路區域1〇B中，絕緣膜31之上表面 之南度大致一致。 繼而，將利用光阻法而形成於絕緣膜31上之光阻圖案 (未圖示）作為蝕刻罩幕，對絕緣膜31進行乾式蝕刻，以於 絕緣膜3 1上形成接觸孔32。於接觸孔32之底部，露出有半 導體基板11之主面之一部分，例如n+型半導體區域l9a、 〇 1外及P+型半導體區域19c(之表面上的金屬矽化物層25)之 一部，及閘極電極16a、16b及16c(之表面上的金屬矽化物 層25)之一部等。 其次’於接觸孔32内形成插塞33。此時，例如，於包含 • 接觸孔32之内部之絕緣膜3 1上，以濺鍍法等形成導電性障 壁膜33a，其後以CVD法等，於導電性障壁膜33&上以填埋 接觸孔3之方式形成鎢膜33b，並利用CMp法或回蝕法等， 去除絕緣膜31上無用之鎢膜33b&導電性障壁膜33&。藉 此，可形成由殘存並埋入於接觸孔32内之鎢膜33b及導電 120274.doc •53- 200818485 性P早壁膜3 3 a所組成之插塞3 3。

Ik後，如圖22所示，於埋入有插塞33之絕緣膜31上，形 成、、、邑緣膜34。其後，將利用光阻法而形成於絕緣膜^上之 光阻圖案（未圖示）作為蝕刻罩幕，對絕緣膜34進行乾式蝕 • 刻，以此於絕緣膜34上形成配線槽（開口部）35。於配線槽 35之底邛鉻出有插塞33之上表面。再者，配線槽35中， 使形成於相變化記憶體區域1〇A之MISFET qmi、 p QM2之汲極區域（半導體區域20、21)上的插塞33露出之配 線槽35，即開口部35a，並非為槽狀圖案，而係可形成為 尺寸大於自上述開口部35a露出之插塞33的平面尺寸之孔 (連接孔）狀圖案。又，本實施形態中，使開口部35a與其他 配線槽35同時形成，亦可將開口部35a形成用光阻圖案與 其他配線槽35形成用光阻圖案分開使用，以不同之步驟而 形成開口部35a及其他配線槽35。 其次，於配線槽35内形成配線37。此時，例如，於包含 〇 配線槽35之内部（底部及側壁上）之絕緣膜34上，以濺鍍法 等形成導電性障壁膜36a，其後以CVD法等，於導電性障 壁膜36a上，以填埋配線槽35之方式形成由鎢膜等所組成 之主導體膜36b，並利用CMP法或回蝕法等，去除絕緣膜 34上無用之主導體膜3613及導電性障壁膜S6a。藉此，可形 成由殘存並埋入於配線槽35内之主導體膜36b及導電性障 壁膜36a所組成之配線37。 配線37中，形成於相變化記憶體區域1〇A之開口部35&内 之配線37a，經由插塞33而電性連接於相變化記憶體區域 120274.doc -54- 200818485 10A之MISFETQM1、MISFETQM2之汲極區域（半導體區 域20、21)。對配線37a而言，並未於絕緣膜31上延伸以連 接形成於半導體基板11上之半導體元件之間，而係局部地 存在於絕緣膜31上並插入於插塞43及插塞33之間，以電性 • 連接插塞43及插塞33。因此，配線37a不僅係配線，且可 作為連接用導體部（接觸電極）。又，相變化記憶體區域 • 10A中，於MISFET QM1、MISFET QM2之源極用半導體區 、 域22(n +型半導體區域19a)内，由配線37形成有經由插塞 (' 3 3而連接之源極配線3 7b。 配線37並非限定於上述埋入鎢配線，其可進行種種變 更’例如亦可為埋入以外之鎢配線、鋁配線等。 其次，如圖23所示，於埋入有配線37之絕緣膜34上，形 成絕緣膜（層間絕緣膜）41。 其次，將利用光阻法而形成於絕緣膜4丨上之光阻圖案 (未圖示）作為蝕刻罩幕，對絕緣膜4丨進行乾式蝕刻，以此 (J 於絕緣膜41上形成通孔（開口部、連接孔）42。通孔42形成 於相變化兒憶體區域1〇 A内，於通孔42之底部露出有上述 配線37a之上表面。 其次’於通孔42内形成插塞43。此時，例如，於包含通 孔42之内部之絕緣膜4丨上，以濺鍍法等形成導電性障壁膜 43a，其後以CVD法等，於導電性障壁膜43&上，以填埋通 孔42之方式形成鎢膜43b ,並利用CMp法或回蝕法等，去 除絕緣膜41上無用之鶴膜43b及導電性障壁膜43a。_此， 可形成由殘存並埋入於接觸孔42内之鎢膜43b及導電性障 120274.doc -55- 200818485 壁膜43a所組成之插塞43。如上所述，插塞43係由向形成 於絕緣膜41上之開口部（通孔42)内填充導電體材料而形 成。 其次’如圖24所示，於埋入有插塞43之絕緣膜41上，依 序形成（堆積）絕緣膜51、記錄層52以及上部電極臈53。再 者，如上所述，圖24〜圖29中，省略圖23之絕緣膜31及其 _ 下側之構造所對應之部分的圖示。絕緣膜51之膜厚（堆積 ζ) 膜厚）例如為〇·5 nm〜5 nm左右，記錄層52之膜厚（堆積膜 厚）例如為10 nm〜200 nm左右，上部電極膜53之膜厚（堆積 膜厚）例如為10 nm〜200 nm左右。 其次，如圖25所示，利用光阻法及乾式蝕刻法，使由絕 緣膜51、記錄層52及上部電極膜53所形成之層積膜圖案 化。藉此，由上部電極膜53、記錄層52及絕緣膜51之層積 圖案所組成之電阻元件54，形成於埋入有插塞43之絕緣膜 41上。可將絕緣膜51用作對上部電極膜53及記錄層52進行 〇 乾式蝕刻時之蝕刻阻止膜。 其次，如圖26所示，於絕緣膜41上，以覆蓋電阻元件54 之方式，形成絕緣膜（蝕刻阻止膜）61。絕緣膜61之膜厚（堆 • 積膜厚）可設為例如5 nm〜20 nm左右。 作為絕緣膜61而言，較好的是使用可於記錄層52未昇華 之溫度（例如40(TC以下）下成膜之材料膜。若使用氮化矽膜 作，絕緣膜61，則可利用例如電漿CVD法等，於記錄層^ 汁華之/里度（例如4〇〇 C以下）下成膜，因而更佳，藉此， 可防止絕緣膜61成膜時記錄層52之昇華。 120274.doc -56- 200818485 其後，於絕緣膜61上形成絕緣膜（層間絕緣膜）62。絕緣 膜62之厚度大於絕緣膜61，可作為層間絕緣膜而發揮功 月b。在形成絕緣膜62之後，亦可根據須要進行CMp處理 等，使絕緣膜62之上表面平坦化。 隨之，利用光阻法於絕緣膜62上形成光阻圖案RP丨。光 阻圖案RP1於應形成通孔63之區域具有開口部。 ' 其次，如圖27所示，將光阻圖案RP1作為蝕刻罩幕，對 p 絕緣膜62進行乾式蝕刻，以此於絕緣膜61、62上形成通孔 (開口部、連接孔、貫通孔）63。此時，首先，在與絕緣膜 61相比，絕緣膜62較易被蝕刻之條件下，對絕緣膜62進行 乾式蝕刻直至絕緣膜61露出為止，使絕緣膜61作為蝕刻阻 止膜而發揮功能，其次，在與絕緣膜62相比，絕緣膜“較 易被蝕刻之條件下，對通孔63底部之絕緣膜61進行乾式蝕 刻，以此可於絕緣膜61、62上形成通孔63。其後，去除光 阻圖案RP1。於通孔63之底部，露出有電阻元件54之上部 〇 1極膜53之至少—部分。心使料為㈣阻止膜之絕緣 膜61，故可防止上部電極膜53之過蝕刻，並抑制為形成通 孔63而進仃之乾式蝕刻時之蝕刻損壞，及下述插塞料用導 ， 1體膜成膜時之熱負荷損壞，且抑制或防止插塞64正下方 . 區域之記錄層52之特性變化，因而可使相變化記憶體之電 性特性之可靠性良好。又，由於記錄層52之側壁由絕緣膜 6i所覆蓋，故即便通孔63產生偏差，亦可防止記錄層驟 通孔63露出’ ^可防止下述插塞料用導電體膜成膜時記錄 層52之昇華。又，由於利用絕緣膜61可防止記錄層52之昇 120274.doc -57- 200818485 華’故在形成通孔63時， 物，、孔63之下部附近不會形成異 /使形成有異物’亦易於洗淨去除。 1 : *圖28所不’將以光阻法而形成於絕緣膜62上之 ㈣心_(未圖示）作為钱刻罩幕，對絕緣膜

Ο 仃乾式敍刻’以此於絕緣膜62、W上形成通孔 (:’ 口部、連接孔)65。通孔65形成於周邊電路區域ι〇Β ，在其底部露出有配線37之上表面。其後，去除光阻圖 再者’亦可於先前形成通孔65之後，形成上述通孔 63 °又’㈣的是，通孔63與通孔65以不同之步驟而形 成，但亦可以相同之步驟而形成。 其次，於通孔63、65内形成插塞64、66。此時，例如， 於匕a通孔63、65之内部之絕緣膜62上，以丨錢法等形成

導電性障壁膜67a’其後以CVD法等，於導電性障壁膜W 上’、以填埋通孔63、65之方式形成鎢膜67b，並利用CMp 法或回蝕法等，去除絕緣膜62上無用之鎢膜6几及導電性 P早壁膜67a。藉此，可形成由殘存並埋入於通孔〇内之鎢 膜67b及導電性障壁膜67a所組成之插塞料，以及由殘存並 埋入於通孔65内之鎢膜67b及導電性障壁膜67a所組成之插 塞66。亦可取代鎢膜67b，使用鋁（八丨）膜或鋁合金膜（主導 體膜）等。 又’於形成通孔63、65之後，以相同之步驟形成插塞 64、66，藉此可減少製造步驟數，而其他形態中，亦可在 形成通孔63或通孔65之一者之後，形成填埋該通孔之插塞 (插塞64或插塞66之一者），其後，形成通孔63或通孔65之 -58- 120274.doc 200818485 另一者，並形成填埋該通孔之插塞（插塞64或插塞66之另 一者）。 其次，如圖29所示，於埋入有插塞料、託之絕緣膜以 上’形成配線72作為第2層配線。例如，於埋入有插塞 64、66之絕緣膜62上，以濺鍍法等依序形成導電性障壁膜 : 71a及鋁膜或者鋁合金膜71b，並利用光阻法及乾式蝕刻法 ' 等而圖案化’藉此可形成配線72。配線72並非限定於上述 鋁配線，其可進行種種變更，例如可為鎢配線或者銅配線 ^ * (埋入銅配線）等。 其後，於絕緣膜62上，以覆蓋配線72之方式，形成有作 為層間絕緣膜之絕緣膜（未圖示），進而形成上層配線層（第 3層配線以後之配線）等’此處省略圖示及其說明。繼而， 在進行400°C〜450°C左右之氫氣退火後，完成半導體裝置 (半導體記憶體裝置）。 (實施形態2) Q 圖3 0係本實施形態之半導體裝置之主要部分剖面圖，其 對應於上述實施形態1之圖11。 本實施形態之半導體裝置使用絕緣膜51a來取代上述實 . 施形態1之絕緣膜5 1，除此之外，與上述實施形態丨之半導 體裝置1大致相同，故此處對於除絕緣膜5 1 a以外之構成， 省略其說明。 圖30所示，本實施形態中，絕緣膜5 la係於埋入有插塞 43之絕緣膜41上，依序堆積由氧化组組成之下部層（第i 層’第1氧化钽層）81、由金屬鈕組成之中間層（第2層，鈕 120274.doc -59- 200818485 層）82以及由氧化钽組成之上部層（第3層，第2氧化鈕 層）83，以此形成層積膜而構成。因而，絕緣膜5 la具有下 部層81、下部層81上之中間層82以及中間層82上之上部層 83 〇 如上所述，本實施形態中，絕緣膜5 1 a由氧化鈕層及鈕 層之層積膜而形成，較好的是，絕緣膜5 1 a由第1氧化鈕層 ·· (下部層81)、上述第1氧化鈕層上之钽層（中間層82)以及上 述叙層上之第2氧化鈕層（上部層83)之層積膜而形成。並 f ? 且，於絕緣膜51a之上部層83上形成有記錄層52。其中， 在絕緣膜5 1 a成膜時，下部層8 1及上部層83由氧化鈕組 成，中間層82由金屬钽組成，而在絕緣膜5丨a成膜後之種 種熱處理步驟中，構成中間層82之金屬鈕擴散至由氧化鈕 組成之下部層81及上部層83中。 絕緣膜51a上之中間層82因處理步驟中之退火而擴散至 下部層81及上部層83中，使氧化鈕（下部層81及上部層83) 〇 之工作函數變小，以此發揮作用。因而，由下部層81、中 間層82及上部層83之層積膜而構成之絕緣膜5丨a，與以單 層氧化鈕而構成時相比，可使工作函數變小，藉此可使絕 . 緣膜51a與記錄層52之工作函數之差（對應於上述Δφ)更 ， Α ^支可使絕緣膜51a與記錄層52之接合界面近之記錄 層52之此紧弓曲（對應於上述Δν)更加增大，且可更加降低 資料寫入電壓。 下部層81之膜厚（堆積膜厚）可設為例如丨左右，中間 層82之膜厚(堆㈣厚)可設為例如〇·1 nm左右，上部層83 120274.doc -60 - 200818485 之膜厚(堆積膜厚)可設為例如i nm左右。由金屬鈕所形成 之中間層82之膜厚較好的是，薄於由氧化组所形成之下部 層81及上部層83之膜厚，其原因在於，中間層以金屬组 擴散至下部層81及上部層83中，使氧化鈕（下部層“及上 ； 部層83)之工作函數變小，但當擴散量過大時，不會使氧 • 化鈕（下部層81及上部層83)之熱傳導率變低。藉此，可確 . 保絕緣膜51a之絕熱效果，且可確保資料寫入電流之降低 效果。 一 f) 又，本實施形態中，已就由金屬鈕所形成之中間層82夾 持於具有相同膜厚之下部層81及上部層83之間之情形加以 說明，而由氧化鈕組成之下部層81與上部層83之膜厚亦可 不同。又，本實施形態中，藉由以氧化鈕組成之下部層 8 1、以金屬鈕組成之中間層82、以及以氧化组組成之上部 層83所形成之層積膜，形成有絕緣膜5 la，但亦可省略下 部層81與上部層83中之一者。 Q 本實施形態中，可進而降低資料寫入電壓，故可實現 (相變化記憶體中亦）進行邏輯CMOS(CMISFET)動作所要求 之例如電壓1.5 V之動作。 (實施形態3) 圖3 1係本實施形態之半導體裝置之主要部分剖面圖，其 對應於上述實施形態1之圖11。 上述實施形態1中，藉由導入（添加）有銦（In)之Ge-Sb-Te 系硫族化物（即添加銦GST)而構成（形成）相變化記憶體之 記錄層52，但本實施形態中，藉由導入（添加）有氧（〇)之 120274.doc -61 - 200818485

Ge-Sb-Te系硫族化物（以下稱為添加氧GST)而構成（形成）相 變化記憶體之記錄層52a(對應於上述實施形態1之記錄層 52)。因而，本實施形態中，記錄層52a含有鍺（Ge)、銻 (Sb)、碲（Te)及氧（〇)作為構成元素。記錄層52a之膜厚可 設為例如1〇〇 nm左右。

• 本實施形態之半導體裝置之構成中，取代由添加銦GST ·' 而組成之記錄層52，使用由添加氧GST而組成之記錄層 52a，除此之外，與上述實施形態i之半導體裝置1大致相 同，故對於除記錄層52a以外之構成，此處省略其說明。 以此方式，本實施形態之半導體裝置具有記錄層52&及 形成於記錄層52a上之上部電極膜53，上述記錄層52a係由 形成於半導體基板11上之作為下部電極之插塞43 ;形成於 插塞43 (下部電極）上之絕緣膜51(第1絕緣膜）；以及形成於 絕緣膜51上之添加氧GST(導入有氧之Ge-Sb-Te系硫族化 物）而組成。與上述記錄層52相同，記錄層52a係由通過加 (J 熱處理而使電阻值產生變化之相變化材料所形成之相變化 膜’其係相變化記憶體之資訊記錄層。 圖32表示本實施形態之記錄層52a中所使用之添加氧 ， GST之能帶構造。圖32對應於上述實施形態1之圖16。圖 32之能帶構造之橫軸對應於狀態數（狀態密度），縱軸對應 於能量。圖32之添加氧GST之能帶構造圖中，顯示有傳導 帶之狀態密度Nc3、價電子帶之狀態密度Nv3、工作函數 分3(工作函數多3大致對應於費米能階）以及下述狀態密度 Nt3。又，Ev3對應於價電子帶端（價電子帶上端）之能量， 120274.doc -62- 200818485 對應於傳導帶端（傳導帶下端）之能量。

U 添加氧08丁係卩型半導體，其工作函數幻位於價電子帶 端之能量Ev3之梢上部。如圖32所示，添加氧GST之能帶 構造之特徵在於，價電子帶（價電子帶上端巧3)附近存在 由氧化鍺而形成的添加氧GST之能帶隙中之狀態密度 Nt3。該狀態密度Nt3對應於由氧化鍺產生之能階，氧化^ 係從GST側而言之異物，故亦可將由上述氧化錄而產生之 能階作為缺陷能階。向GST中導入（添加）氧（〇)，以此可於 價電子帶(價t子帶上端叫附近形成由氧化鍺銦而產生 之能階所對應（引起）之狀態密度Nt3，藉此，f米能階向價 電子帶（價電子帶上端Ev3)側移動（即費米能階下降），工作 函數Ο變大。#，添加氧GST之卫作函數糾於通常gst 之工作函數00。因此’與將通常之咖用於記錄層之情形 相比，本實施形態中由添加氧GST而形成記錄層52&，藉 此可取得資料寫人㈣之降低效果。此原因在於，由添加 氧GST而形成記錄層52a ’可使記錄層a之工作函數⑷) 增大，藉此可使絕緣膜51與記錄層52a之工作函數之差（對 應於上述△#)變大，故可使絕緣膜51與記錄層52a之接合界 面附近之記錄層52a之能帶彎曲（對應於上述Λν)變大，因 而可降低資料寫入電壓。 以此方式，纟實施形態巾，在插塞43(下部電極）及記錄 層52a之間插人絕緣膜5 i ’藉此取得因絕緣膜η之絕敎而 使相變化記憶體之資料寫人電流之降低效果，以及絕緣膜 51對„己錄層52a之防剝離效果，並且對於因與絕緣膜（氧化 120274.doc -63 · 200818485 组層）接觸而使硫族化物記錄層之能帶f曲減少所產生之 貧料寫入電麼增大之問題，以將記錄層仏作為添加氧 之了式加以解決，藉此，可降低相變化記憶體之資料 寫入電壓。因#，可謀求相變化記憶體之資料寫入電流之 降低：硫族化物記錄層之防剝離，並且可降低相變化記憶 體之貝料寫人電壓，由此可使具有相變化記憶體之半導體 裝置之性能及可靠性提高。 Ο

<J 根據本發明者之研討，將由添加氧GST所組成之記錄層 中氧（〇)之比例（比率），即構成記錄層52&之添加氧GST 中氧（0)之導入（添加）量設為i原子％以上且1〇原子％以下 時，旎夠可靠地取得資料寫入電壓之降低效果。當添加氧 GST中氧之比例大於1〇原子％時，會劇烈地引 之相分離，因此較好的是，添加氧GST中氧之比例為1〇原 子％以下。 本實施形態中，可降低資料寫入電壓，故可實現（相變 化記憶體中亦）進行邏輯CMOS(CMISFET)動作所要求之例 如電壓1·5 V之動作。 然而，由於添加銦GST之耐熱性相比於添加氧GST較優 異，故與本實施形態中將添加氧GST用作相變化記憶體之 記錄層52a時相比，上述實施形態1中將添加銦GST用作相 變化記憶體之記錄層52時，可提高相變化記憶體之耐熱 性，提高多次重複進行重寫後記綠層之穩定性，故難以引 起重寫特性之劣化，使可靠性更加提高。 又，本實施形態中，向Ge-Sb-Te系硫族化物中導入（添 120274.doc -64- 200818485 加）氧（ο)時，氧之導入（添加）量之上限為10原子％，相對 於此，上述實施形態1中，向Ge_sb-Te系硫族化物中導入 (添加）銦（In)時，可導入量較多，例如可導入（添加）3〇原子 %左右之銦（In)。因此，與本實施形態相比，上述實施形 態1可增大硫族化物記錄層之能帶隙中之上述狀態密度 Nt2，以使記錄層52之工作函數（^2)更可靠地增大，故可 使資料寫入電壓之降低量更大。 (實施形態4) 圖33係本實施形態之半導體裝置之主要部分剖面圖，其 對應於上述實施形態1之圖11。 上述實施形態1中’藉由導入（添加）有銦（In)之Ge-Sb-Te 系硫族化物（即添加銦GST)而構成（形成）相變化記憶體之 記錄層5 2，但本實施形態中，如圖3 3所示，藉由缺陷密度 較南之Ge-Sb-Te糸硫族化物（以下稱為高缺陷密度GST)而 構成（形成）相變化記憶體之記錄層52b。因而，本實施形態 中，記錄層52b含有鍺（Ge)、銻（Sb)及碲（Te)作為構成元 素。記錄層52b之膜厚可設為例如100 nm左右。 本實施形態之半導體裝置之構成中，取代由添加銦GST 而組成之記錄層52，使用由高缺陷密度GST而組成之記錄 層52b，除此之外，與上述實施形態1之半導體襄置1大致 相同，故對於除記錄層52b以外之構成，此處省略其說 明。 以此方式，本實施形態之半導體裝置具有記錄層52b及 形成於記錄層52b上之上部電極膜53 ’上述記錄層52b係由 120274.doc 65- 200818485 形成於半導體基板11上之作為下部電極之插塞43 ;形成於 插塞43(下部電極）上之絕緣膜51(第1絕緣膜）；以及形成於 絕緣膜5 1上之高缺陷密度GST(缺陷密度提高之Ge-Sb-Te系 硫族化物）而組成。與上述記錄層52、52a相同，記錄層 . 52b係由通過加熱處理而使電阻值產生變化之相變化材料 所形成之相變化膜，其係相變化記憶體之資訊記錄層。 • 圖34表示本實施形態之記錄層52b中所使用之高缺陷密 度GST之能帶構造。圖34對應於上述實施形態1之圖16。 (" 圖34之能帶構造之橫軸對應於狀態數（狀態密度），縱轴對 應於能量。圖34之高缺陷密度GST之能帶構造圖中，顯示 有傳導帶之狀態密度Nc4、價電子帶之狀態密度Nv4、工 作函數多4(工作函數04大致對應於費米能階）以及下述狀態 密度Nt4。又，Ev4對應於價電子帶端（價電子帶上端）之能 量’ Ec4對應於傳導帶端（傳導帶下端）之能量。 局缺陷密度GST係p型半導體，其工作函數位於價電 〇 子帶端之能量Ev4之稍上部。高缺陷密度GST之能帶構造 之特徵在於，價電子帶（價電子帶上端Εν3)附近存在由缺 陷密度（高缺陷密度）產生之能階。如圖34所示，藉由該缺 • 陷密度所產生之能階，使狀態密度Nt4存在於高缺陷密度 GST之能帶隙中。GST(高缺陷密度GST)之缺陷密度主要係 由切斷碲結合後之懸垂鍵而產生。提高GST之缺陷密度， 以此可於高缺陷密度GST中，價電子帶（價電子帶上端Ev3) 附近形成由缺陷密度而產生之能階所對應（引起）之狀態密 度Nt4，藉此，費米能階向價電子帶（價電子帶上端以句側 120274.doc -66 - 200818485 移動（即費米能階下降），工作函數〇變大。即，高缺陷密 度GST之工作函數#4大於低缺陷密度之通常GST之工作函 數多0。因此，與將通常之GST用於記錄層之情形相比，本 實施形態中由高缺陷密度GST而形成記錄層52b，藉此可 取得資料寫入電壓之降低效果。此原因在於，由高缺陷密 度GST而形成記錄層52b，可使記錄層52b之工作函數（多4) ·· 增大，藉此可使絕緣膜51與記錄層52b之工作函數之差（對 應於上述△#)變大，故可使絕緣膜51與記錄層52b之接合界 C、 面附近之記錄層52b之能帶彎曲（對應於上述AV)變大，因 而可降低資料寫入電壓。 以此方式，本實施形態中，在插塞43(下部電極）及記錄 層52b之間插入絕緣膜5 1，藉此取得因絕緣膜5 1之絕熱而 使相變化記憶體之資料寫入電流之降低效果，以及絕緣膜 51對記錄層52b之防剝離效果，並且對於因與絕緣膜（氧化 叙層）接觸而使硫族化物記錄層之能帶彎曲減少所產生之 Q 資料寫入電壓增大之問題，以將記錄層52b作為高缺陷密 度GST之方式加以解決，藉此，可降低相變化記憶體之資 料寫入電壓。因而，可謀求相變化記憶體之資料寫入電流 . 之降低及硫族化物記錄層之防剝離，並且可降低相變化記 憶體之資料寫入電壓，由此可使具有相變化記憶體之半導 體裝置之性能及可靠性提高。 根據本發明者之研討，將記錄層52b之成膜步驟（與上述 實施形態1中圖24之記錄層52之成膜步驟所對應之步驟）中 通過濺鍍（使用氬之濺鍍）而使記錄層52b成膜時之氬氣壓力 120274.doc -67- 200818485 (錢鐘裝置之腔室（配置有半導體基板u之腔室）内氬氣之壓 力），設為例如4帕斯卡以上，以此可使Ar(氬）進入所成膜 之GST膜（記錄層52b)中，以提高GST膜（記錄層52b)之缺陷 您度’藉此’可形成由高缺陷密度GST所組成之記錄層 52b ° 因此’將記錄層52b成膜步驟中氬氣之壓力設為4帕斯卡 ‘· 以上，可提高成膜後Ge-Sb-Te系硫族化物膜（即記錄層52b) ^ 之缺陷密度，增大工作函數，藉此可取得資料寫入電壓之 降低效果。因而較好的是，記錄層52b係由以氬氣壓力為4 帕斯卡以上之濺鍍所成膜之Ge_sb_Te系硫族化物膜而組 成。 本實施形態中，可降低資料寫入電壓，故可實現（相變 化記憶體中亦）進行邏輯CMOS(CMISFET)動作所要求之例 如電壓1·5 V之動作。 然而’於上述實施形態1中，調節添加銦GST中之銦 〇 里’可控制添加銦GST之工作函數彡2，因此易對記錄層52 之工作函數進行控制，相對於此，本實施形態中，調節 GST中之缺陷密度，可控制高缺陷密度GST之工作函數， - 故與上述實施形態1相比，難以對記錄層52b之工作函數進 订控制。因此，與將高缺陷密度GST用於記錄層52b之本 實施形態相比，將添加銦GST用於記錄層52之上述實施形 恕1可提高相變化記憶體之穩定性，故可降低相變化記憶 體之特性（驅動電壓等）不均。 又’當提高本實施形態中Ge-Sb-Te系硫族化物之缺陷密 120274.doc -68- 200818485 度時’可形成之缺陷密度受到限制，故與使用添加銦GST 之上述實施形態1 (之上述狀態密度Nt2)以及使用添加氧 GST之上述實施形態3(之上述狀態密度Nt3)相比，硫族化 物記錄層之能帶隙中之上述狀態密度Nt4較小。即 Nt2>Nt3>Nt4〉屬。因此，將記錄層 52、52a、52b、252 相 比，上述實施形悲1之記錄層52(添加銦GST)之費米能階為 ' 最低（即最接近價電子帶端），上述實施形態3之記錄層 〇 52a(添加氧GST)之費米能階為次低，本實施形態之記錄層 52b(高缺陷密度GST)之費米能階為再次低，上述第2比較 例之圮錄層252(通常之GST)之費米能階為最高。即，將記 錄層52、52a、52b、252相比，上述實施形態記錄層 52(添加銦GST)之工作函數02為最大，上述實施形態3之記 錄層52a(添加氧GST)之工作函數幻為次大，本實施形態之 記錄層52b(高缺陷密度GST)之工作函數和為再次大，上述 第2比較例之記錄層252(通常之gst)之工作函數為最小 Q (多2>多3>多4>外）。因而，將實施形態1、3、4及第2比較例 之相變化記憶體相比較’資料寫入電壓在上述實施形態1 中可為最小，在上述實施形態3可為次小，在實施形態4中 可為再次小，在第2比較例變為最大。 (實施形態5) 圖35係本實施形態之半導體裝置之主要部分剖面圖，其 對應於上述實施形態1之圖11。 於上述實施形態1中，主要藉由鎢（w)膜43b而構成（形 成）插塞43，本實施形態中，如圖35所示，主要藉由鈕（Ta) 120274.doc •69- 200818485 膜〇旦金屬膜）43c而構成（形成）插塞43d。 即，如圖35所示，上述相變化記憶體區域1〇A中，在形 成於、、、巴緣膜4 1上之通孔42内，取代上述插塞43而形成有插 塞（接觸電極、下部電極）43d。插塞43d由導電性障壁膜43& ' 及以埋入通孔42内之方式而形成於導電性障壁膜43a上之 鈕（Ta)膜（主導體膜）43c所組成，上述導電性障壁膜43&由 . 形成於通孔42之底部及侧壁上之鈦膜、氮化鈦膜或者其等 之層積膜等而形成。因而，插塞43d係形成（埋入）於作為層 間絕緣膜之絕緣膜41之開口部（通孔42)内之導電體部，其 主要由鈕膜43c構成。與上述插塞43相同，插塞43d作為相 變化記憶體之下部電極而發揮功能，其上部與電阻元件54 之下部（絕緣膜5 1之下表面）相連並電性連接。又，與上述 插塞43相同，插塞43d之下部經由上述配線37a及上述插塞 33而電性連接於上述MISFET QM1、MISFET qM2之汲極 用之半導體區域20、2l(n+型半導體區域I9a)。 〇 以此方式，於上述實施形態1中，相變化記憶體之下部 電極（插塞43)由鎢（鎢插塞）而組成，實施形態中，下部電 極（插塞43d)由鈕（鈕插塞）而組成。 • 本實施形態之插塞43d除取代上述鎢膜43b而使鈕膜43c 成膜之外，可以與上述實施形態1之插塞43大致相同之方 式而开> 成。即，於絕緣膜41上形成通孔42後，於包含通孔 42之内部之絕緣膜47上，以濺鍍法等形成導電性障壁膜 43a，其後以CVD法等，於導電性障壁膜43a上，以填埋通 孔42之方式形成鈕膜43c，並利用CMP法或回餘法等，去 120274.doc -70· 200818485 除絕緣膜41上無用之鈕膜43c及導電性障壁膜43a。藉此， 可形成由殘存並埋入於接觸孔42内之鈕膜43c及導電性障 壁膜43a所組成之插塞43d。如上所述，插塞43d係由向形 成於絕緣膜41上之開口部（通孔42)内填充導電體材料（主要 為鈕膜43c)而形成。 : 本實施形態之半導體裝置之構成中，取代以鎢膜43^乍 • 為主導體膜之插塞43，使用以鋰膜43c作為主導體膜之插 P 塞43(1，除此之外，與上述實施形態1之半導體裝置i大致 相同，故對於插塞43d以外之構成，此處省略其說明。 本實施形態中，將使用鈕膜43c作為主導體膜之插塞43d 作為下部電極，於插塞43d上，形成由絕緣膜51、記錄層 52及上部電極膜53所組成之電阻元件54，以形成相變化記 憶體。 利用半導體裝置製造步驟中之退火（熱處理、高溫步 驟）（例如絕緣膜51之成膜步驟中，插塞43(1之上表面成為高 酿）’可使插塞43d之上表面氧化。然而，本實施形態中， 由氧化钽而形成絕緣膜5 1，並且主要由鈕膜43c而形成插 塞43d。因此，本實施形態中，即使插塞43d之上表面產生 , 氧化，亦會於插塞43d之上表面，因鈕膜43c之上表面（上 層部）氧化而形成氧化钽膜。因而，因氧化而形成於插塞 43d之上表面之氧化鈕膜，藉由與絕緣膜51相同之材料（氧 化鈕）而構成，故即使插塞43d之上表面產生氧化，亦與由 氧化鈕所組成之絕緣膜51之厚度變厚之情形相同，不會形 成異種氧化物膜，故構成下部電極之插塞（此處為插塞43d) 120274.doc -71 - 200818485 之氧化’可抑制或防止相變化記憶體之電性特性變動。藉 此’可更加提高相變化記憶體之電性特性之穩定性。 又’亦可取代作為插塞43d之主導體膜之鈕膜43c，使用 於絕緣膜5 1成膜步驟（之溫度）中難以氧化之釕（R u)金屬膜 或銥（Ir)金屬膜。藉此，可防止絕緣膜51成膜步程（之溫度） 中插塞43d之上表面氧化，以可抑制或防止相變化記憶體

Ο 之電性特性之變動。其中，如上所述，於主導體膜中使用 絕緣膜5 1之構成元素即鈕（Ta)而形成插塞43〇(即，使用鈕 膜43c)時，可降低插塞43(1之上表面氧化時對相變化記憶 體之電性特性產生之影響，因而更好。 又，不僅於記錄層（52)中使用添加銦GST，即使於記錄 層（52)中使用其他相變化材料（硫族化物材料）時，只要插 塞43d與記錄層（52)之間之絕緣膜51係氧化鈕膜，則將本實 施形態之插塞43d(主要由鈕所組成之插塞43d)用作連接於 絕緣膜5 1之下部電極，即可抑制或防止因下部電極（插塞 43d)之氧化而使相變化記憶體之電性特性變動，故可取得 能夠提高相變化記憶體之電性特性穩定性之效果。 以上，根據本發明之實施形態，對本發明者創造之發明 進行了具體說明，當然，本發明並非限定於上述實施形 態’於不脫離其要旨之範圍内可進行種種變更。 例如，上述實施形態丨〜5係對硫族化物結晶（記錄層W、 52a，52b#p型半導體之情形進行了說明，而當硫族化物 結晶為η型半導體時’毫無疑問，使硫族化物（對應於記錄 層52、52a、52b)之工作函數變小’且使界面層（對應於絕 120274.doc •72- 200818485 緣膜5 1、5 1 a)之工作函數辦士 u々μ » ». ) F山要文、大，將於資料寫入電壓之降低 方面有效。 Ο Ο 又，上述實施形態、巾，已對記錄層52(添加姻gst)、記 錄層52a(添加氧GST)、記錄層似（高缺陷密度gst)、記錄 層252(GST)以及絕緣膜51、仏、251(氧化组）之工作函數 進行描述，此處所謂工作函數，係指各層（膜）與其他層 (膜）未接觸（接合）’處於分離狀態（平能帶狀態）時之工作函 數。即，此處所謂工作函數’係指記錄層52、52a、52b、 252與絕緣膜5卜5U、251未接合(接觸），處於分離狀態 (平能帶狀態）時之工作函數.若使記錄層52、52&、5^、 252與絕緣膜51、51a、251接合（接觸），則由釘札效岸 ㈣ning effect)等產生之工作函數，亦會多少偏離兩者未 接合之情形，但不會有較大變化。 又，本發明之半導體裝置之特徵在於，具有形成於半導 體基板上之下部電極（對應於插塞43、43d);形成於上述下 部電極上之第1絕緣膜（對應於絕緣膜5丨、5ia);以及形成 於上述第1絕緣膜上之由Ge_Sb_T4硫族化物而組成之記 錄層（對應於記錄層52、52a、52b)，且將使工作函數變大 (即’使費米能階變低)之處理後之Ge-Sb_Te系硫族化物用 作上述記錄層。將使工作函數變大（即，使費米能階變低） 之處理後之Ge-Sb.Te系硫族化物用作上述記錄層，可使上 述第1絕緣膜與上述記錄層之工作函數之差（對應於上述 △Φ)變大，且可使上述第丨絕緣膜與上述記錄層之接合界面 附近之上述記錄層之能帶彎曲（對應於上述Δν)變大，故可 120274.doc -73 · 200818485 降低貧料寫入電壓。使該工作函數變大（即，使費米能階 變低）之具體方法為··於上述實施形態丄中，向Ge_Sb_T%^ 石瓜無化物中導入（添加）銦（In);於上述實施形態3中，向 Ge Sb-Te系硫族化物中導入（添加）氧（〇);以及於上述實施 形態4中，提高Ge-Sb-Te系硫族化物之缺陷密度。 ' [產業上之可利用性] 本發明係可較佳地應用於例如包含相變化記憶體之半導 體裝置者。 η ^ ι 【圖式簡單說明】 圖1係表示本發明實施形態i之半導體裝置概略結構之平 面圖。 圖2係表示本發明實施形態丨之半導體裝置之相變化記憶 體區域的記憶體陣列構造例之電路圖。 圖3係表示與圖2之陣列結構相對應之平面布局之平面 圖。 Q 圖4係本發明實施形態1之半導體裝置之主要部分剖面 圖。 圖5係表示相變化§己憶體之相變化膜狀態與相變化膜電 阻之相關關係之說明圖。 圖6係用以說明相變化記憶體之動作之圖表。 圖7係用以說明相變化記憶體之動作之圖表。 圖8係示意性表示使用硫族化物材料之記憶元件之動作 原理之說明圖。 圖9係表示記憶體陣列之讀取動作時序之說明圖。 120274.doc -74- 200818485 圖10係表示記憶體陣列之寫人動作時序之說明圖。 圖11係表示本發明實施形態1之半導體裝置之電阻元件 附近之主要部分剖面圖。 圖12係表示第i比較例之半導體裝置之電阻元件附近之 主要部分剖面圖。 圖13係表示第2比較例之半導體裝置之電阻元件附近之 • 主要部分剖面圖。 圖14係氧化鈕層與未添加銦之通常GST層之平能帶狀態 ’ 之能帶構造圖。 圖15係未導入有銦之通常GST之能帶構造圖。 圖16係添加銦之GS丁之能帶構造圖。 圖17係氧化鈕層與添加銦之GST層之平能帶狀態之能帶 構造圖。 圖18係將氧化鈕層與添加銦之GST層接合後之能帶構造 圖。 (J 圖19係表示於添加銦之GST上成膜之氧化碎膜之成膜溫 度對資料寫入電壓產生之影響之圖表。 圖20係本發明實施形態1之半導體裝置製造步驟中之主 . 要部分剖面圖。 圖21係繼圖20之半導體裝置製造步驟中之主要部分剖面 圖。 圖22係繼圖21之半導體裝置製造步驟中之主要部分剖面 圖。 圖23係繼圖22之半導體裝置製造步驟中之主要部分剖面 120274.doc •75·

Ο 200818485 圖。 圖24係繼圖23之半導體裝置製造步驟中之主 圖。 圖25係繼圖24之半導體裝置製造步驟中之注 圖。 圖26係繼圖25之半導體裴置製造步驟中之主 圖。 圖27係繼圖26之半導體裝置製造步驟中之立 圖。 圖28係繼圖27之半導體裝置製造步驟中之主 圖。 圖29係繼圖28之半導體裝置製造步驟中之主 圖。 圖3 0係本發明實施形態2之半導體裝置之主 圖。 圖3 1係本發明實施形恶3之半導體裝置之主 圖。 圖32係添加氧之GST之能帶構造圖。 圖3 3係本發明實施形態4之半導體裝置之主 圖。 圖34係具有高缺陷密度之GST之能帶構造圖 圖3 5係本發明實施形態5之半導體裝置之主 圖0 【主要元件符號說明】 k要部分剖面 '要部分剖面 ‘要部分剖面 ‘要部分剖面 要部分剖面 ，要部分剖面 要部分剖面 要部分剖面 要部分剖面 〇 要部分剖面 120274.doc -76- 200818485

(J

2、10A 3 4 5 6

10B 11 12 13a、13b 14 15 、 52 、 252 15a、15b、15c 16a、 16b、 16c 17a、17b、17c 18a、 18b 、 8c 19a、19b 19c 20 、 21 、 22 25 31 、 34 、 41 、 51 、 51a、 61 、 62、 14、 半導體裝置 相變化記憶體區域 RAM區域 CPU區域 類比電路區域 I/O區域 周邊電路區域 半導體基板 元件分離區域 P型井 型井 記錄層 閘極絕緣膜 閘極電極 η型半導體區域 側壁 η+型半導體區域 Ρ+型半導體區域 半導體區域 金屬矽化物層 絕緣膜 251 32、FCT、SCT、TCT 接觸孔 120274.doc -77- 200818485 33 、 43 、 43d 、 64 、 66 、 143 、 24366 、 143 ^ 243 插塞 37、37a、72 配線 42 、 63 、 65 通孔 ·· 43a、67a ' 71a 導電性障壁膜 :· 43b、67b 鶴膜 43c 鈕膜 1 53 、 153 、 253 上部電極膜 54 、 154 、 254 電阻元件 71b 鋁合金膜 75 > 175 非晶質區域 81 下部層 82 中間層 83 上部層 BL1 〜BL4 u 位元線 CSL 源極線 FL 活性區域 FG 閘極電極圖案 Ml 第一金屬層 M2 第二金屬層 MC11 〜MC14、 MC21 〜MC24、 MC31 〜MC34、 記憶體單元 120274.doc -78 - 200818485

Ο MC41 〜MC44 PC QC1 〜QC4、QN、 QD1 〜QD4、QM R SA Vdd VDL VDH VGL VPL VSL WL1 〜WL4 WD1 〜WD4 XDEC YDEC YS1、YS3、YS4 預充電啟動信號 QP MIS電晶體 選擇電晶體 層積膜 感測放大器 電源電壓 預充電電壓 升壓電位 電位引線 電源供給線 源極電壓 字元線 字元驅動器 列解碼器 行解碼器 位元選擇線 120274.doc -79-

Claims (1)

1. 200818485 十、申請專利範圍： 1· 一種半導體裝置，其特徵在於包括： 半導體基板； 下部電極，其形成於上述半導體基板上； 第1絕緣膜，其形成於上述下部電極上；及 記錄層，其形成於上述第丨絕緣膜上，且包括導入有 銦之Ge-Sb_Te系硫族化物； 上述第1絕緣膜之工作函數小於±述記錄層之工作函 數。 2·如請求項1之半導體裝置，其中 上述記錄層包括藉由加熱處理而變化電阻值之相變化 材料。 3.如請求項2之半導體裝置，其中 上述記錄層包括以Ge、Sb、TeAIn為構成元素之相變 化材料。 4 ·如請求項1之半導體裝置，其中 上述第1絕緣膜包括金屬氧化物。 5·如請求項1之半導體裝置，其中 上述第1絕緣膜包括氧化鈕。 6·如請求項1之半導體裝置，其中 上述第1絕緣膜包括氧化鈕層與鈕層之層積膜。 7.如請求項1之半導體裝置，其中 上述第1絕緣膜包括第丨氧化鈕層、上述第1氧化鈕層 上之鈕層及上述鈕層上之第2氧化鈕層之層積膜。 120274.doc 200818485 8. 如請求項1之半導體裝置，其中 上述下部電極之金屬 於上述第1絕緣膜_擴散有構成 元素。 9·如請求項1之半導體裝置，其中 上述第1絕緣膜之膜厚為0·5〜5 nm。 10·如請求項1之半導體裝置，其中 上述下部電極包括鎢。

   11·如請求項1之半導體裝置，其t 上述下部電極包括I旦。 12·如請求項1之半導體裝置，其中 上述下部電極被埋入形成於上述半導體基板上之第2 絕緣膜上所形成之開口部内； 上述第1絕緣膜形成於捭古 乂、埋入有上述下部電極之上述第2 絕緣膜上。 13. Ο 14. 如請求項1之半導體裝置 錄層上之上部電極膜。 如請求項13之半導體裝置 ’其中進而包括形成於上述記 ，其中 上述上部電極臈包括鎢膜或者鎢合金膜。 15·如請求項1之半導體裝置，其中 上述記錄層係相變化記憶體之資訊之記錄層。 16. —種半導體裝置，其特徵在於包括： 半導體基板； 下部電極，其形成於上述半導體基板上； 第1絕緣膜，其形成於上述下部電極上；及 120274.doc 200818485 記錄層，其形成於上述第 片 义乐1絕緣Μ上，且包括導入有 氧之Ge-Sb-Te系硫族化物； 之工作函 數 上述第1絕緣膜之工作函數小於上述記錄層 17·如請求項16之半導體裝置，其中 ^ 上述絕緣膜包括氧化鈕。 ' I8· 一種半導體裝置，其特徵在於包括·· 半導體基板； 〇 下部電極，其形成於上述半導體基板上； 第1絕緣膜，其形成於上述下部電極上；及 記錄層，其形成於上述第u&緣膜上，且包括提高缺 陷密度之Ge_Sb-Te系硫族化物； 上述第1絕緣膜之工作函數小於上述記錄層之工作函 數。 19. 如請求項18之半導體裝置，其中 〇 上述記錄層包括由氬氣壓力為4帕斯卡以上之濺鍍法 所成膜之Ge-Sb-Te系硫族化物膜。 20. 如請求項19之半導體裝置，其中 上述絕緣膜包括氧化鈕。 120274.doc