TWI493691B - Semiconductor device and manufacturing method thereof - Google Patents

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Kazuhiro Tsukamoto
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Description

半導體裝置及其製造方法
本發明涉及一種半導體裝置及其製造方法。特別涉及一種具有不同閾值電壓之複數個金屬絕緣體半導體(MIS)電晶體之半導體裝置及其製造方法。
為適應半導體裝置之細微化要求而進行閘極絕緣膜之薄膜化，引發了閘極絕緣膜出現漏電流的問題。為了克服閘極絕緣膜之漏電流問題，曾研究探討過導入高介電常數膜(高k膜)作為閘極絕緣膜之構成材料。但是在導入時也有可能面臨金屬絕緣體半導體電晶體之閾值電壓的釘紮(pinning)現象的問題。例如，為解決此問題日本公開特許公報特開2007-329237號(專利文獻1)記述了在鉿系高介電常數膜和閘電極之間的介面插入鋁系絕緣膜的內容。
例如，根據日本公開特許公報特開2006-13092號(專利文獻2)，為控制具有高介電常數膜之金屬絕緣體半導體電晶體之閾值電壓，而調節金屬絕緣體半導體電晶體之通道區域之雜質濃度。
[專利文獻1]
日本公開特許公報特開2007-329237號
[專利文獻2]
日本公開特許公報特開2006-13092號
根據半導體裝置的用途，有時候需要在同一半導體基板上混裝複數個閾值電壓絕對值互異之金屬絕緣體半導體電晶體。為了藉由調節雜質濃度而提高閾值電壓之絕對值，就需要提高通道區域之雜質濃度。但是，如果通道區域之雜質濃度提高，遷移率就會由於雜質散射而下降。因此，存在著複數個金屬絕緣體半導體電晶體中閾值電壓之絕對值大的金屬絕緣體半導體電晶體之驅動電流下降的問題。
鑒於上述問題，進行了本案研究。目的在於：提供一種半導體裝置及其製造方法，在使用閾值電壓絕對值互異之複數個金屬絕緣體半導體電晶體的情況下，可抑制閾值電壓之絕對值較大之金屬絕緣體半導體電晶體之驅動電流下降。
本發明一實施方式中的半導體裝置包括：具有第一n型金屬絕緣體半導體閾值電壓之第一n型金屬絕緣體半導體電晶體和具有第二n型金屬絕緣體半導體閾值電壓之第二n型金屬絕緣體半導體電晶體。第一n型金屬絕緣體半導體電晶體具有第一n型金屬絕緣體半導體通道區域、第一n型金屬絕緣體半導體高介電常數膜以及第一n型金屬絕緣體半導體金屬電極。第一n型金屬絕緣體半導體通道區域設在半導體基板上。第一n型金屬絕緣體半導體高介電常數膜設在第一n型金屬絕緣體半導體通道區域上且至少含有鑭與鎂中之一種金屬。第一n型金屬絕緣體半導體金屬電極設在第一n型金屬絕緣體半導體高介電常數膜上。第二n型金屬絕緣體半導體電晶體具有第二n型金屬絕緣體半導體通道區域、第二n型金屬絕緣體半導體高介電常數膜以及第二n型金屬絕緣體半導體金屬電極。第二n型金屬絕緣體半導體通道區域設在半導體基板上。第二n型金屬絕緣體半導體高介電常數膜設在第二n型金屬絕緣體半導體通道區域上。第二n型金屬絕緣體半導體金屬電極設在第二n型金屬絕緣體半導體高介電常數膜上。第二n型金屬絕緣體半導體閾值電壓之絕對值大於第一n型金屬絕緣體半導體閾值電壓之絕對值，第二n型金屬絕緣體半導體高介電常數膜中之鑭原子濃度與鎂原子濃度之和小於第一n型金屬絕緣體半導體高介電常數膜中之鑭原子濃度與鎂原子濃度之和。
本發明另一實施方式中的半導體裝置包括：具有第一p型金屬絕緣體半導體閾值電壓之第一p型金屬絕緣體半導體電晶體和具有第二p型金屬絕緣體半導體閾值電壓之第二p型金屬絕緣體半導體電晶體。其中，第一p型金屬絕緣體半導體電晶體具有第一p型金屬絕緣體半導體通道區域、第一p型金屬絕緣體半導體高介電常數膜以及第一p型金屬絕緣體半導體金屬電極。第一p型金屬絕緣體半導體通道區域設在半導體基板上。第一p型金屬絕緣體半導體高介電常數膜設在第一p型金屬絕緣體半導體通道區域上且含有鋁。第一p型金屬絕緣體半導體金屬電極設在第一p型金屬絕緣體半導體高介電常數膜上。第二p型金屬絕緣體半導體電晶體具有第二p型金屬絕緣體半導體通道區域、第二p型金屬絕緣體半導體高介電常數膜以及第二p型金屬絕緣體半導體金屬電極。第二p型金屬絕緣體半導體通道區域設在半導體基板上。第二p型金屬絕緣體半導體高介電常數膜設在第二p型金屬絕緣體半導體通道區域上。第二p型金屬絕緣體半導體金屬電極設在第二p型金屬絕緣體半導體高介電常數膜上。第二p型金屬絕緣體半導體閾值電壓之絕對值大於第一p型金屬絕緣體半導體閾值電壓之絕對值，第二p型金屬絕緣體半導體高介電常數膜中之鋁原子濃度小於第一p型金屬絕緣體半導體高介電常數膜中之鋁原子濃度。
本發明一實施方式中的半導體裝置之製造方法，包括以下步驟：藉由將p型雜質注入半導體基板上來形成具有p型導電型之第一與第二n型金屬絕緣體半導體通道區域之步驟；在第一與第二n型金屬絕緣體半導體通道區域上形成高介電常數膜之步驟；為覆蓋高介電常數膜中第一n型金屬絕緣體半導體通道區域上的部分且使高介電常數膜中第二n型金屬絕緣體半導體通道區域上的部分露出，而形成含有鑭與鎂中之至少一種金屬之n型金屬絕緣體半導體蓋膜之步驟；在第一n型金屬絕緣體半導體通道區域上隔著高介電常數膜及n型金屬絕緣體半導體蓋膜而形成第一n型金屬絕緣體半導體金屬電極，且在第二n型金屬絕緣體半導體通道區域上隔著高介電常數膜形成第二n型金屬絕緣體半導體金屬電極之步驟；使n型金屬絕緣體半導體蓋膜所含有的鑭與鎂中之至少一種金屬擴散到高介電常數膜之第一n型金屬絕緣體半導體通道區域上的部分之步驟。
本發明另一實施方式中的半導體裝置之製造方法具有以下步驟：藉由將n型雜質注入半導體基板上形成具有n型導電型之第一與第二p型金屬絕緣體半導體通道區域之步驟；在第一與第二p型金屬絕緣體半導體通道區域上形成高介電常數膜之步驟；為覆蓋高介電常數膜中第一p型金屬絕緣體半導體通道區域上的部分且使高介電常數膜中第二p型金屬絕緣體半導體通道區域上的部分露出，而形成含有鋁之p型金屬絕緣體半導體蓋膜之步驟；在第一p型金屬絕緣體半導體通道區域上隔著高介電常數膜及p型金屬絕緣體半導體蓋膜而形成第一p型金屬絕緣體半導體金屬電極，且在第二p型金屬絕緣體半導體通道區域上隔著高介電常數膜形成第二p型金屬絕緣體半導體金屬電極之步驟；p型金屬絕緣體半導體蓋膜所含有的鋁擴散到高介電常數膜之第一p型金屬絕緣體半導體通道區域上的部分之步驟。
根據本發明一實施方式中的半導體裝置及其製造方法，其中，第二n型金屬絕緣體半導體高介電常數膜中之鑭原子濃度與鎂原子濃度之和小於第一n型金屬絕緣體半導體高介電常數膜中之鑭原子濃度與鎂原子濃度之和。因此，即使不提高通道區域之雜質濃度，也可使具有第二n型金屬絕緣體半導體高介電常數膜之第二n型金屬絕緣體半導體電晶體之閾值電壓之絕對值大於具有第一n型金屬絕緣體半導體高介電常數膜之第一n型金屬絕緣體半導體電晶體之閾值電壓之絕對值。結果，既可使第二n型金屬絕緣體半導體電晶體之閾值電壓之絕對值大於第一n型金屬絕緣體半導體電晶體之閾值電壓之絕對值，又可抑制第二n型金屬絕緣體半導體電晶體之驅動電流的下降。
根據本發明另一實施方式中的半導體裝置及其製造方法，其中，第二p型金屬絕緣體半導體高介電常數膜中之鋁原子濃度小於第一p型金屬絕緣體半導體高介電常數膜中之鋁原子濃度。因此，即使不提高通道區域之雜質濃度，也可使具有第二p型金屬絕緣體半導體高介電常數膜之第二p型金屬絕緣體半導體電晶體之閾值電壓之絕對值大於具有第一p型金屬絕緣體半導體高介電常數膜之第一p型金屬絕緣體半導體電晶體之閾值電壓之絕對值。結果，既可使第二p型金屬絕緣體半導體電晶體之閾值電壓之絕對值大於第一p型金屬絕緣體半導體電晶體之閾值電壓之絕對值，又可抑制第二p型金屬絕緣體半導體電晶體之驅動電流下降。
下面，參考附圖說明本發明之實施方式。
(實施方式1)
圖1係一個部分剖面圖，概略地示出了本發明實施方式1中半導體裝置之結構。
如圖1所示，本實施方式中的半導體裝置100n具有第一與第二n型金屬絕緣體半導體電晶體T1n、T2n。在半導體基板SB上，第一與第二n型金屬絕緣體半導體電晶體T1n、T2n被用於隔離元件之氧化矽膜51相互隔開。其中，第一與第二n型金屬絕緣體半導體電晶體T1n、T2n各自具有第一與第二n型金屬絕緣體半導體閾值電壓。上述第二n型金屬絕緣體半導體閾值電壓之絕對值大於第一n型金屬絕緣體半導體閾值電壓之絕對值。
第一n型金屬絕緣體半導體電晶體T1n具有：第一n型金屬絕緣體半導體通道區域Cn1、第一n型金屬絕緣體半導體高介電常數膜H1n、第一n型金屬絕緣體半導體金屬電極M1n、柵多晶矽層GPS、一對n型源極/汲極區域SDn、n型源極前延和汲極前延EXn、矽化鎳層SCg、SCs、偏置隔離膜OS、氧化矽膜SO以及氮化物膜SN。
第二n型金屬絕緣體半導體電晶體T2n具有：第二n型金屬絕緣體半導體通道區域Cn2、第二n型金屬絕緣體半導體高介電常數膜H2n、第二n型金屬絕緣體半導體金屬電極M2n、柵多晶矽層GPS、一對n型源極/汲極區域SDn、n型源極前延和汲極前延EXn、矽化鎳層SCg、SCs、偏置隔離膜OS、氧化矽膜SO以及氮化物膜SN。
第一與第二n型金屬絕緣體半導體通道區域Cn1、Cn2係為形成n通道而添加了p型雜質之區域，設在半導體基板SB上。最好是第一與第二n型金屬絕緣體半導體通道區域Cn1、Cn2中各通道區域之雜質濃度相同。
第一與第二n型金屬絕緣體半導體高介電常數膜H1n、H2n分別為設在第一與第二n型金屬絕緣體半導體通道區域Cn1、Cn2上之鉿系絕緣膜。鉿系絕緣膜例如以二氧化鉿或者氧氮化鉿矽(HfSiON)為主要成分。第一n型金屬絕緣體半導體高介電常數膜H1n含有鑭和鎂中之至少一種金屬。第二n型金屬絕緣體半導體高介電常數膜H2n中鑭原子濃度與鎂原子濃度之和小於第一n型金屬絕緣體半導體高介電常數膜H1n中鑭原子濃度與鎂原子濃度之和。最好是第二n型金屬絕緣體半導體高介電常數膜H2n中既不含鑭，也不含鎂。
第一與第二n型金屬絕緣體半導體金屬電極M1n、M2n分別設在第一與第二n型金屬絕緣體半導體高介電常數膜H1n、H2n上。第一與第二n型金屬絕緣體半導體金屬電極M1n、M2n最好由同一材料形成，例如由TiN(氮化鈦)形成。
接下來，對半導體裝置100n之製造方法進行說明。圖2到圖5係部分剖面圖，概略地示出本發明實施方式1中半導體裝置之製造方法中第一到第四步驟之部分剖面圖。
如圖2所示，藉由將p型雜質注入半導體基板SB上，由此形成具有p型導電型之第一與第二n型金屬絕緣體半導體通道區域Cn1、Cn2。最好同時形成第一與第二n型金屬絕緣體半導體通道區域Cn1、Cn2。如前上述同時形成第一與第二n型金屬絕緣體半導體通道區域Cn1、Cn2時的結果為：第一與第二n型金屬絕緣體半導體通道區域Cn1、Cn2之雜質濃度相同。
如圖3所示，在第一與第二n型金屬絕緣體半導體通道區域Cn1、Cn2上形成高介電常數膜HK。上述高介電常數膜HK係介電常數比氧化矽膜高之鉿系絕緣膜。
如圖4所示，為覆蓋高介電常數膜HK中第一n型金屬絕緣體半導體通道區域Cn1上的部分且使高介電常數膜HK中第二n型金屬絕緣體半導體通道區域Cn2上的部分露出，而形成n型金屬絕緣體半導體蓋膜CPn。n型金屬絕緣體半導體蓋膜CPn係至少含有鑭和鎂中之一種金屬的膜。例如為氧化鑭膜或者氧化鎂膜。接下來，再依次沉積金屬層和多晶矽層。沉積上述金屬層，以使上述金屬層在第一n型金屬絕緣體半導體通道區域Cn1與第二n型金屬絕緣體半導體通道區域Cn2上，分別和n型金屬絕緣體半導體蓋膜CPn及高介電常數膜HK接觸。金屬層的材料例如為TiN(氮化鈦)。
如圖5所示，對上述多晶矽層和金屬層、n型金屬絕緣體半導體蓋膜CPn以及高介電常數膜HK進行圖案化。
如上上述，在第一n型金屬絕緣體半導體通道區域Cn1上形成以下各膜之疊層體，分別為：高介電常數膜HK被圖案化後形成之高介電常數膜HK1、n型金屬絕緣體半導體蓋膜CPn、上述金屬層被圖案化後形成之第一n型金屬絕緣體半導體金屬電極M1n以及上述多晶矽層被圖案化後形成之柵多晶矽層GPS。而且，同時在第二n型金屬絕緣體半導體通道區域Cn2上形成以下各膜之疊層體，分別為：高介電常數膜HK被圖案化後形成之第二n型金屬絕緣體半導體高介電常數膜H2n、上述金屬層被圖案化後形成之第二n型金屬絕緣體半導體金屬電極M2n以及上述多晶矽層被圖案化後形成之柵多晶矽層GPS。
接下來，形成n型源極前延和汲極前延EXn以及偏置隔離膜OS。
接著如圖1所示，形成氧化矽膜SO和氮化矽膜SN。接下來，形成n型源極/汲極區域SDn。再接著形成矽化鎳層SCg、SCs。由於伴隨著上述矽化鎳層SCg、SCs的形成而進行的熱處理或者另外進行的熱處理，n型金屬絕緣體半導體蓋膜CPn(圖5)將被擴散到高介電常數膜HK1中，由此而形成第一n型金屬絕緣體半導體高介電常數膜H1n。也就是說，n型金屬絕緣體半導體蓋膜CPn所含的鑭與鎂中之至少一種金屬擴散到高介電常數膜HK1(圖5)，亦即擴散到高介電常數膜HK(圖4)之第一n型金屬絕緣體半導體通道區域Cn1上的部分。
如上上述製造出了本實施方式中的半導體裝置100n。圖6係一個部分剖面圖，概略地示出了實施方式1之比較例中半導體裝置之結構。如圖6所示，在比較例所涉及的半導體裝置100nZ中，n型金屬絕緣體半導體電晶體TLnZ和THnZ都具有高介電常數膜HCn。為了使n型金屬絕緣體半導體電晶體THnZ之閾值電壓大於n型金屬絕緣體半導體電晶體TLnZ之閾值電壓，n型金屬絕緣體半導體電晶體THnZ之通道區域CHn之雜質濃度就高於n型金屬絕緣體半導體電晶體TLnZ之通道區域之雜質濃度CLn。因此，在通道區域CHn中，遷移率伴隨著雜質散射的增大而下降。從而導致n型金屬絕緣體半導體電晶體THnZ之驅動電流的下降。
根據本實施方式，鑭與鎂中之至少一種金屬的原子從n型金屬絕緣體半導體蓋膜CPn擴散到第一n型金屬絕緣體半導體高介電常數膜H1n中。其結果，第一n型金屬絕緣體半導體電晶體T1n中之第一n型金屬絕緣體半導體金屬電極M1n之功函數減小。具體而言，功函數從上述的無擴散狀態的值即4.50eV左右減小到接近4.05eV。其結果，造成了第一n型金屬絕緣體半導體電晶體T1n之閾值電壓之絕對值下降。
另一方面，與第一n型金屬絕緣體半導體高介電常數膜H1n不同，鑭與鎂中之任何一種金屬的原子都不擴散到第二n型金屬絕緣體半導體高介電常數膜H2n中。因此，第二n型金屬絕緣體半導體高介電常數膜H2n中鑭原子濃度與鎂原子濃度之和小於第一n型金屬絕緣體半導體高介電常數膜H1n中鑭原子濃度與鎂原子濃度之和。結果使第二n型金屬絕緣體半導體金屬電極M2n之功函數大於第一n型金屬絕緣體半導體金屬電極M1n之功函數。第二n型金屬絕緣體半導體電晶體T2n之閾值電壓之絕對值也因此大於第一n型金屬絕緣體半導體電晶體T1n之閾值電壓之絕對值。
也就是說，即使不提高第二n型金屬絕緣體半導體通道區域Cn2之雜質濃度，也可使第二n型金屬絕緣體半導體電晶體T2n之閾值電壓之絕對值增大。這樣，既可避免遷移率隨著雜質散射的增大而下降，又可使第二n型金屬絕緣體半導體電晶體T2n之閾值電壓之絕對值增大。結果，既可使第二n型金屬絕緣體半導體電晶體T2n之閾值電壓之絕對值大於第一n型金屬絕緣體半導體電晶體T1n之閾值電壓之絕對值，又可抑制第二n型金屬絕緣體半導體電晶體T2n之驅動電流下降。
如本實施方式上述，既可使第一與第二n型金屬絕緣體半導體電晶體T1n、T2n之閾值電壓互異，又可同時形成第一與第二n型金屬絕緣體半導體通道區域Cn1、Cn2。結果可簡化第一與第二n型金屬絕緣體半導體通道區域Cn1、Cn2之形成步驟。
(實施方式2)
圖7係一個部分剖面圖，概略地示出了本發明實施方式2中半導體裝置之結構。
如圖7所示，本實施方式中的半導體裝置100p具有第一與第二p型金屬絕緣體半導體電晶體T1p、T2p。在半導體基板SB上，第一與第二p型金屬絕緣體半導體電晶體T1p、T2p被用於隔離元件之氧化矽膜51相互隔離開。其中，第一與第二p型金屬絕緣體半導體電晶體T1p、T2p各自具有第一與第二p型金屬絕緣體半導體閾值電壓。上述第二p型金屬絕緣體半導體之閾值電壓之絕對值大於第一p型金屬絕緣體半導體閾值電壓之絕對值。
第一p型金屬絕緣體半導體電晶體T1p具有：第一p型金屬絕緣體半導體通道區域Cp1、第一p型金屬絕緣體半導體高介電常數膜H1p、第一p型金屬絕緣體半導體金屬電極M1p、柵多晶矽層GPS、一對p型源極/汲極區域SDp、p型源極前延和汲極前延EXp、矽化鎳層SCg、SCs、偏置隔離膜OS、氧化矽膜SO以及氮化物膜SN。
第二p型金屬絕緣體半導體電晶體T2p具有：第二p型金屬絕緣體半導體通道區域Cp2、第二p型金屬絕緣體半導體高介電常數膜H2p、第二p型金屬絕緣體半導體金屬電極M2p、柵多晶矽層GPS、一對p型源極/汲極區域SDp、p型源極前延和汲極前延EXp、矽化鎳層SCg、SCs、偏置隔離膜OS、氧化矽膜SO以及氮化物膜SN。
第一與第二p型金屬絕緣體半導體通道區域Cp1、Cp2係為形成p通道而添加了n型雜質之區域，設在半導體基板SB上。最好是第一與第二p型金屬絕緣體半導體通道區域Cp1、Cp2之雜質濃度相同。
第一與第二p型金屬絕緣體半導體高介電常數膜H1p、H2p係分別設在第一與第二p型金屬絕緣體半導體通道區域Cp1、Cp2上之鉿系絕緣膜。其中，第一p型金屬絕緣體半導體高介電常數膜H1p中含有鋁。第二p型金屬絕緣體半導體高介電常數膜H2p中的鋁原子濃度比第一p型金屬絕緣體半導體高介電常數膜H1p中的鋁原子濃度低。最好是第二p型金屬絕緣體半導體高介電常數膜H2p不含鋁。
第一與第二p型金屬絕緣體半導體金屬電極M1p、M2p分別設在第一與第二p型金屬絕緣體半導體高介電常數膜H1p、H2p上。其中，第一與第二p型金屬絕緣體半導體金屬電極M1p、M2p最好由同一材料形成，例如由TiN(氮化鈦)形成。
接下來，對半導體裝置100p之製造方法進行說明。圖8到圖11均為部分剖面圖，概略地示出了本發明實施方式2中半導體裝置之製造方法中第一到第四步驟。
如圖8所示，將n型雜質注入半導體基板SB上，由此形成具有n型導電型之第一與第二p型金屬絕緣體半導體通道區域Cp1、Cp2。最好是同時形成第一與第二p型金屬絕緣體半導體通道區域Cp1、Cp2。如上上述，同時形成第一與第二p型金屬絕緣體半導體通道區域Cp1、Cp2時的結果為：第一與第二p型金屬絕緣體半導體通道區域Cp1、Cp2之雜質濃度相同。
如圖9所示，在第一與第二p型金屬絕緣體半導體通道區域Cp1、Cp2上形成高介電常數膜HK。上述高介電常數膜HK係介電常數比氧化矽膜高的鉿系絕緣膜。
如圖10所示，為覆蓋上述高介電常數膜HK中第一p型金屬絕緣體半導體通道區域Cp1上的部分且使上述高介電常數膜HK中第二p型金屬絕緣體半導體通道區域Cp2上的部分露出，而形成p型金屬絕緣體半導體蓋膜CPp。p型金屬絕緣體半導體蓋膜CPp係含有鋁的膜。例如為氧化鋁膜。
接下來，再依次沉積金屬層和多晶矽層。沉積上述金屬層，以使上述金屬層在第一p型金屬絕緣體半導體通道區域Cp1與第二p型金屬絕緣體半導體通道區域Cp2上，分別和p型金屬絕緣體半導體蓋膜CPp及高介電常數膜HK接觸。金屬層的材料例如為TiN(氮化鈦)。
如圖11所示，對上述多晶矽層和金屬層、p型金屬絕緣體半導體蓋膜CPp以及高介電常數膜HK進行圖案化。
由此便可在第一p型金屬絕緣體半導體通道區域Cp1上形成以下各膜之疊層體：高介電常數膜HK被圖案化後而形成之高介電常數膜HK1、p型金屬絕緣體半導體蓋膜CPp、上述金屬層被圖案化後形成之第一p型金屬絕緣體半導體金屬電極M1p以及上述多晶矽層被圖案化後形成之柵多晶矽層GPS。而且，同時在第二p型金屬絕緣體半導體通道區域Cp2上形成以下各膜之疊層體：高介電常數膜HK被圖案化後而形成之第二p型金屬絕緣體半導體高介電常數膜H2p、上述金屬層被圖案化後形成之第二p型金屬絕緣體半導體金屬電極M2p以及上述多晶矽層被圖案化後形成之柵多晶矽層GPS。
接下來，形成p型源極前延和汲極前延EXp和偏置隔離膜OS。
再如圖7所示，形成氧化矽膜SO和氮化矽膜SN。接著形成p型源極/汲極區域SDp。接下來，再形成氮化鎳層SCg、SCs。由於伴隨著形成上述氮化鎳層SCg、SCs而進行的熱處理或者另外進行的熱處理，p型金屬絕緣體半導體蓋膜CPp(圖11)將被擴散到高介電常數膜HK1，由此而形成第一p型金屬絕緣體半導體高介電常數膜H1p。也就是說，p型金屬絕緣體半導體蓋膜CPp中所含的鋁擴散到高介電常數膜HK1(圖11)，亦即：擴散到高介電常數膜HK(圖10)之第一p型金屬絕緣體半導體通道區域Cp1上的部分。
如上所述，製造出本實施方式中的半導體裝置100p。此外，由於上述之外之構成要素與上述實施方式1中之構成要素大致相同，所以用同一個符號表示相同或者相對應之構成要素，不進行重複說明。
根據本實施方式，鋁原子從p型金屬絕緣體半導體蓋膜CPp擴散到第一p型金屬絕緣體半導體高介電常數膜H1p中。結果使第一p型金屬絕緣體半導體電晶體T1p中之第一p型金屬絕緣體半導體金屬電極M1p之功函數增大。具體地說就是功函數從上述無擴散狀態的值即4.50eV左右增大到接近5.17eV。結果使第一p型金屬絕緣體半導體電晶體T1p之閾值電壓之絕對值下降。
另一方面，與第一p型金屬絕緣體半導體高介電常數膜H1p不同，鋁原子不會擴散到第二p型金屬絕緣體半導體高介電常數膜H2p中。因此，第二p型金屬絕緣體半導體高介電常數膜H2p中之鋁原子濃度比第一p型金屬絕緣體半導體高介電常數膜H1p中之鋁原子濃度小。結果使第二p型金屬絕緣體半導體金屬電極M2p之功函數比第一p型金屬絕緣體半導體金屬電極M1p之功函數小。從而使第二p型金屬絕緣體半導體電晶體T2p之閾值電壓之絕對值比第一p型金屬絕緣體半導體電晶體T1p之閾值電壓之絕對值大。
也就是說，即使不提高第二p型金屬絕緣體半導體通道區域Cp2之雜質濃度，也可使第二p型金屬絕緣體半導體電晶體T2p之閾值電壓之絕對值增大。由此，既可避免遷移率伴隨著雜質散射的增大而下降，又可使第二p型金屬絕緣體半導體電晶體T2p之閾值電壓之絕對值增大。因而，既可使第二p型金屬絕緣體半導體電晶體T2p之閾值電壓之絕對值比第一p型金屬絕緣體半導體電晶體T1p之閾值電壓之絕對值大，又可抑制第二p型金屬絕緣體半導體電晶體T2p之驅動電流的下降。
如本實施方式上述，既能夠使第一與第二p型金屬絕緣體半導體電晶體T1p、T2p之閾值電壓互為不同，又可同時形成第一與第二p型金屬絕緣體半導體通道區域Cp1、Cp2。結果可簡化第一與第二p型金屬絕緣體半導體通道區域Cp1、Cp2之形成步驟。
(實施方式3)
圖12係一個部分剖面圖，概略地示出了本發明實施方式3中半導體裝置之結構。如圖12所示，本實施方式中的半導體裝置100c不僅具有實施方式2中半導體裝置100p之結構，還具有實施方式1之第一與第二n型金屬絕緣體半導體電晶體T1n、T2n。
此外，因為上述構成要素以外之構成要素與上述實施方式1或者實施方式2中之構成要素大致相同。所以用同一符號表示相同或者相對應之構成要素，不再進行重複說明。
如本實施方式上述，可獲得和實施方式1、實施方式2一樣的效果。而且，還可形成同時具有n型金屬絕緣體半導體結構與p型金屬絕緣體半導體結構之互補金屬絕緣體半導體(CMIS)結構。
(實施方式4)
圖13係一個部分剖面圖，概略地示出了本發明實施方式4中半導體裝置之結構。如圖13所示，本實施方式中半導體裝置100cV不僅具有實施方式2中的半導體裝置100p之結構，還具有實施方式1中第一n型金屬絕緣體半導體電晶體T1n以及第二n型金屬絕緣體半導體電晶體T2nV。第二n型金屬絕緣體半導體電晶體T2nV之結構與實施方式1中第一n型金屬絕緣體半導體電晶體T1n之結構相同。
此外，因為上述構成要素以外之構成要素與上述實施方式1或實施方式2中之構成要素大致相同，所以用同一符號表示相同或者相對應之構成要素，不再進行重複說明。
如本實施方式上述，可獲得與實施方式2一樣的效果；且能夠形成同時具有n型金屬絕緣體半導體結構和p型金屬絕緣體半導體結構之CMIS結構；但是，與實施方式3不同，上述實施方式不需要形成n型金屬絕緣體半導體蓋膜CPn(圖4)之步驟。
(實施方式5)
圖14係一框圖，概略地示出了本發明實施方式5中作為半導體裝置之半導體儲存裝置之結構。
如圖14所示，本實施方式5中作為半導體裝置之半導體儲存裝置，即SRAM裝置(Static Random Access Memory，靜態隨機存取記憶體裝置)100s具有儲存陣列MR和週邊電路部。週邊電路部包括：控制電路70、字驅動器60以及列選擇電路/輸入出控制電路65。
儲存陣列MR具有：集成佈置為矩陣狀之複數個儲存單元MC(單元部)、沿行方向(X方向)延伸之多條字線WL和沿列方向(Y方向)延伸之多條位線BL。儲存單元MC係用以儲存資訊之單元結構。
控制電路70根據位址ADD和控制信號CT的輸入對整個SRAM裝置100s進行控制，並向字驅動器60與列選擇電路/輸入出控制電路65發出必要的指令或者對字驅動器60與列選擇電路/輸入出控制電路65進行控制。字驅動器60對驅動字線WL而選出的行儲存單元MC進行存取。列選擇電路/輸入出控制電路65響應來自控制電路70的指令並選擇儲存陣列MR的列和進行選擇位線BL的列選擇操作。例如在寫入資料時，基於輸入資料DIN以規定之邏輯位準將位線BL進行驅動到，並進行資料寫入；在讀出資料時，基於在經由位線BL選擇出的儲存單元MC中流動的讀出電流選出的儲存單元MC，生成並輸出上述儲存單元MC所保持的輸出資料DOUT。
圖15係等效電路圖，概略地示出了圖14中半導體儲存裝置之儲存單元之結構。
如圖15所示，某個儲存單元MC佈置在多條位線BL(圖14)中所包括之互補型資料線107、108與多條字線WL(圖14)中所包括的字線WL 109之交叉部。儲存單元MC由觸發電路和一對存取電晶體Q3、Q4構成。其中觸發電路由一對反相電路構成。
觸發電路構成交叉耦合之兩個儲存節點N1、N2。儲存節點N1、N2具有一方為高電平、另一方為低電平之雙穩定狀態。可藉由向儲存單元MC提供規定之電源電壓，持續地保持上述雙穩定狀態。
一對存取電晶體Q3、Q4都為MOS(金屬氧化物半導體)電晶體。存取電晶體Q3之源極/汲極區域中之一區域連接在儲存節點N1上，源極/汲極區域中之另一區域連接在位線107上；存取電晶體Q4之源極/汲極區域中之一區域連接在儲存節點N2上，源極/汲極區域中之另一區域連接在位線108上。存取電晶體Q3、Q4各自的閘極連接在字線109上。這樣一來，便能夠由字線109控制存取電晶體Q3、Q4之導通與非導通狀態。
反相電路由一個驅動電晶體Q1(或Q2)與一個負載電晶體Q5(或Q6)構成。一對驅動電晶體Q1、Q2都為MOS電晶體。一對驅動電晶體Q1、Q2之源極區域各自連接在GND(接地電位)112與113上。驅動電晶體Q1之汲極區域連接在儲存節點N1上，驅動電晶體Q2之汲極區域連接在儲存節點N2。驅動電晶體Q1之閘極連接儲存節點N2上，驅動電晶體Q2之閘極連接在儲存節點N1上。
負載電晶體Q5、Q6都為MOS電晶體。負載電晶體Q5、Q6各自的源極區域連接在Vcc電源110、111上。負載電晶體Q5、Q6各自的汲極區域分別連接在儲存節點N1、N2上。負載電晶體Q5的閘極連接在驅動電晶體Q1之閘極和驅動電晶體Q2之汲極區域上；負載電晶體Q6之閘極連接在驅動電晶體Q2之閘極和驅動電晶體Q1之汲極區域上。
這樣，藉由使一對反相電路交叉耦合，便形成了觸發電路。
向儲存單元MC寫入資料時，選擇字線109並使存取電晶體Q3、Q4導通，根據所希望之邏輯值將電壓強制地施加給位元線對107、108。由此將觸發電路之雙穩定狀態設定為導通狀態或非導通狀態。當從儲存單元MC讀出資料時，讓存取電晶體Q3、Q4導通，將儲存節點N1、N2之電位傳達給位線107、108。
電晶體Q1到Q6中每個電晶體，都具有與在實施方式1或實施方式2中說明的第二n型金屬絕緣體半導體電晶體T2n及第二p型金屬絕緣體半導體電晶體T2p中的電晶體之一相同之結構。週邊電路部(圖14中儲存陣列MR以外的部分)所具有之電晶體，包括在實施方式1與實施方式2中說明的第一n型金屬絕緣體半導體電晶體T1n與第一p型金屬絕緣體半導體電晶體T1p中的最少一個。
如本實施方式上述，既可使電晶體Q1到Q6之閾值電壓之絕對值成為儲存陣列MR工作時充分大的值，又可抑制週邊電路部之閾值電壓之絕對值。因此可使半導體儲存裝置高速運行。
在特別要求細微化之區域，即儲存陣列MR區域中，既無需分開形成第一與第二n型金屬絕緣體半導體電晶體T1n、T2n，也無需分開形成第一與第二p型金屬絕緣體半導體電晶體T1p、T2p。因此，既可抑制伴隨因分開形成而導致的半導體儲存裝置的集成度的下降，又可獲得上述效果。
本發明的申請範圍並不僅限於上述內容，而是等同於申請專利範圍中上述之內容。所以，除了上述說明之內容以外，還包括在申請專利範圍中上述之範圍內對上述說明進行各種變更。
[產業上之可利用性]
本發明尤其是適用於具有閾值電壓互為不同之複數個金屬絕緣體半導體電晶體之半導體裝置及其製造方法。
100c,100cV,100n,100p．．．半導體裝置
100s．．．靜態隨機存取記憶體裝置
Cn1．．．第一n型金屬絕緣體半導體通道區域
Cn2．．．第二n型金屬絕緣體半導體通道區域
Cp1．．．第一p型金屬絕緣體半導體通道區域
Cp2．．．第二p型金屬絕緣體半導體通道區域
CPn．．．n型金屬絕緣體半導體蓋膜
CPp．．．p型金屬絕緣體半導體蓋膜
H1n．．．第一n型金屬絕緣體半導體高介電常數膜
H1p．．．第一p型金屬絕緣體半導體高介電常數膜
H2n．．．第二n型金屬絕緣體半導體高介電常數膜
H2p．．．第二p型金屬絕緣體半導體高介電常數膜
HK，HK1．．．高介電常數膜
M1n．．．第一n型金屬絕緣體半導體金屬電極
M1p．．．第一p型金屬絕緣體半導體金屬電極
M2n．．．第二n型金屬絕緣體半導體金屬電極
M2p．．．第二p型金屬絕緣體半導體金屬電極
Q1,Q2,Q3,Q4,Q5,Q6．．．電晶體
SB．．．半導體基板
T1n．．．第一n型金屬絕緣體半導體電晶體
T1p．．．第一p型金屬絕緣體半導體電晶體
T2n．．．第二n型金屬絕緣體半導體電晶體
T2p．．．第二p型金屬絕緣體半導體電晶體
圖1係一個部分剖面圖，概略地示出了本發明實施方式1中半導體裝置之結構；
圖2係一個部分剖面圖，概略地示出了本發明實施方式1中半導體裝置之製造方法中之第一步驟；
圖3係一個部分剖面圖，概略地示出了本發明實施方式1中半導體裝置之製造方法中之第二步驟；
圖4係一個部分剖面圖，概略地示出了本發明實施方式1中半導體裝置之製造方法中之第三步驟；
圖5係一個部分剖面圖，概略地示出了本發明實施方式1中半導體裝置之製造方法中之第四步驟；
圖6係一個部分剖面圖，概略地示出了實施方式1之比較例中半導體裝置之結構；
圖7係一個部分剖面圖，概略地示出了本發明實施方式2中半導體裝置之結構；
圖8係一個部分剖面圖，概略地示出了本發明實施方式2中半導體裝置之製造方法中之第一步驟；
圖9係一個部分剖面圖，概略地示出了本發明實施方式2中半導體裝置之製造方法中之第二步驟；
圖10係一個部分剖面圖，概略地示出了本發明實施方式2中半導體裝置之製造方法中之第三步驟；
圖11係一個部分剖面圖，概略地示出了本發明實施方式2中半導體裝置之製造方法中之第四步驟；
圖12係一個部分剖面圖，概略地示出了本發明實施方式3中半導體裝置之結構；
圖13係一個部分剖面圖，概略地示出了本發明實施方式4中半導體裝置之結構；
圖14係一框圖，概略地示出了本發明實施方式5中作為半導體裝置之半導體儲存裝置之結構；及
圖15係等效電路圖，概略地示出了圖14之半導體儲存裝置中儲存單元之結構。
51．．．氧化矽膜
100n．．．半導體裝置
Cn1．．．第一n型金屬絕緣體半導體通道區域
Cn2．．．第二n型金屬絕緣體半導體通道區域
EXn．．．n型源極前延和汲極前延
GPS．．．柵多晶矽層
H1n．．．第一n型金屬絕緣體半導體高介電常數膜
H2n．．．第二n型金屬絕緣體半導體高介電常數膜
M1n．．．第一n型金屬絕緣體半導體金屬電極
M2n．．．第二n型金屬絕緣體半導體金屬電極
OS．．．偏置隔離膜
SB．．．半導體基板
SCg/SCs．．．矽化鎳層
SDn．．．n型源極/汲極區域
SN．．．氮化物膜
SO．．．氧化矽膜
T1n．．．第一n型金屬絕緣體半導體電晶體
T2n．．．第二n型金屬絕緣體半導體電晶體

Claims (20)

  1. 一種半導體裝置，其中：包含：具有第一n型金屬絕緣體半導體閾值電壓之第一n型金屬絕緣體半導體電晶體及具有第二n型金屬絕緣體半導體閾值電壓之第二n型金屬絕緣體半導體電晶體；上述第一n型金屬絕緣體半導體電晶體包括：設於半導體基板上之第一n型金屬絕緣體半導體通道區域、設於上述第一n型金屬絕緣體半導體通道區域上且含有鑭與鎂中之至少一者之第一n型金屬絕緣體半導體高介電常數膜、及設於上述第一n型金屬絕緣體半導體高介電常數膜上之第一n型金屬絕緣體半導體金屬電極；上述第二n型金屬絕緣體半導體電晶體包括：設於半導體基板上之第二n型金屬絕緣體半導體通道區域、設於上述第二n型金屬絕緣體半導體通道區域上之第二n型金屬絕緣體半導體高介電常數膜、及設於上述第二n型金屬絕緣體半導體高介電常數膜上之第二n型金屬絕緣體半導體金屬電極；上述第二n型金屬絕緣體半導體閾值電壓之絕對值大於上述第一n型金屬絕緣體半導體閾值電壓之絕對值，上述第二n型金屬絕緣體半導體高介電常數膜中鑭原子濃度與鎂原子濃度之和小於上述第一n型金屬絕緣體半導體高介電常數膜中鑭原子濃度與鎂原子濃度之和。
  2. 如請求項1之半導體裝置，其中： 上述第一與第二n型金屬絕緣體半導體高介電常數膜係鉿系絕緣膜。
  3. 如請求項1之半導體裝置，其中：上述第二n型金屬絕緣體半導體高介電常數膜中既不含鑭，也不含鎂。
  4. 如請求項1之半導體裝置，其中：上述第一與第二n型金屬絕緣體半導體金屬電極包含同一種材料。
  5. 如請求項1之半導體裝置，其中：上述第一與第二n型通道區域之各個之雜質濃度相同。
  6. 如請求項1之半導體裝置，其中：上述半導體裝置係包含複數之單元部、及週邊電路部之靜態隨機存取記憶體(SRAM)裝置，上述複數之單元部用以儲存資訊，上述週邊電路部與上述複數之單元部之各個電連接且用於對上述複數之單元部進行資訊之讀出與寫入；上述週邊電路部包括上述第一n型金屬絕緣體半導體電晶體，上述單元部包括上述第二n型金屬絕緣體半導體電晶體。
  7. 一種半導體裝置，其中：包含：具有第一p型金屬絕緣體半導體閾值電壓之第一p型金屬絕緣體半導體電晶體和具有第二p型金屬絕緣體半導體閾值電壓之第二p型金屬絕緣體半導體電晶 體；其中，上述第一p型金屬絕緣體半導體電晶體包括：設於半導體基板上之第一p型金屬絕緣體半導體通道區域、設於上述第一p型金屬絕緣體半導體通道區域上且含有鋁之第一p型金屬絕緣體半導體高介電常數膜、及設於上述第一p型金屬絕緣體半導體高介電常數膜上之第一p型金屬絕緣體半導體金屬電極；上述第二p型金屬絕緣體半導體電晶體包括：設於半導體基板上之第二p型金屬絕緣體半導體通道區域、設於上述第二p型金屬絕緣體半導體通道區域上之第二p型金屬絕緣體半導體高介電常數膜、及設於上述第二p型金屬絕緣體半導體高介電常數膜上之第二p型金屬絕緣體半導體金屬電極；上述第二p型金屬絕緣體半導體閾值電壓之絕對值大於上述第一p型金屬絕緣體半導體閾值電壓之絕對值，上述第二p型金屬絕緣體半導體高介電常數膜中之鋁原子濃度小於上述第一p型金屬絕緣體半導體高介電常數膜中之鋁原子濃度。
  8. 如請求項7之半導體裝置，其中：上述第一與第二p型金屬絕緣體半導體高介電常數膜係鉿系絕緣膜。
  9. 如請求項7之半導體裝置，其中：上述第二p型金屬絕緣體半導體高介電常數膜中不含有鋁。
  10. 如請求項7之半導體裝置，其中：上述第一與第二p型金屬絕緣體半導體金屬電極包含同一種材料。
  11. 如請求項7之半導體裝置，其中：上述第一與第二p型通道區域之各個之雜質濃度相同。
  12. 如請求項7之半導體裝置，其中：上述半導體裝置係包含複數之單元部、及週邊電路部之靜態隨機存取記憶體裝置，上述複數之單元部用以儲存資訊，上述週邊電路部與上述複數之單元部之各個電連接且對上述複數之單元部進行資訊之讀出與寫入；上述週邊電路部包括上述第一p型金屬絕緣體半導體電晶體，上述單元部包括上述第二p型金屬絕緣體半導體電晶體。
  13. 如請求項7之半導體裝置，其中：進而包含：具有第一n型金屬絕緣體半導體閾值電壓之第一n型金屬絕緣體半導體電晶體及具有第二n型金屬絕緣體半導體閾值電壓之第二n型金屬絕緣體半導體電晶體；上述第一n型金屬絕緣體半導體電晶體包括：設於半導體基板上之第一n型金屬絕緣體半導體通道區域、設於上述第一n型金屬絕緣體半導體通道區域上且含有鑭與鎂中之至少一者之第一n型金屬絕緣體半導體高介電常數膜、以及設於上述第一n型金屬絕緣體半導體高介 電常數膜上之第一n型金屬絕緣體半導體金屬電極；上述第二n型金屬絕緣體半導體電晶體包括：設於半導體基板上之第二n型金屬絕緣體半導體通道區域、設於上述第二n型金屬絕緣體半導體通道區域上之第二n型金屬絕緣體半導體高介電常數膜、以及設於上述第二n型金屬絕緣體半導體高介電常數膜上之第二n型金屬絕緣體半導體金屬電極；上述第二n型金屬絕緣體半導體閾值電壓之絕對值大於上述第一n型金屬絕緣體半導體閾值電壓之絕對值，上述第二n型金屬絕緣體半導體高介電常數膜中之鑭原子濃度與鎂原子濃度之和小於上述第一n型金屬絕緣體半導體高介電常數膜中之鑭原子濃度與鎂原子濃度之和。
  14. 如請求項7之半導體裝置，其中：進而包含：具有第一n型金屬絕緣體半導體閾值電壓之第一n型金屬絕緣體半導體電晶體和具有第二n型金屬絕緣體半導體閾值電壓之第二n型金屬絕緣體半導體電晶體；上述第一n型金屬絕緣體半導體電晶體包括：設於半導體基板上之第一n型金屬絕緣體半導體通道區域、設於上述第一n型金屬絕緣體半導體通道區域上且含有鑭與鎂中之至少一者之第一n型金屬絕緣體半導體高介電常數膜、及設於上述第一n型金屬絕緣體半導體高介電常數膜上之第一n型金屬絕緣體半導體金屬電極； 上述第二n型金屬絕緣體半導體電晶體包括：設於半導體基板上之第二n型金屬絕緣體半導體通道區域、設於上述第二n型金屬絕緣體半導體通道區域上且含有鑭與鎂中之至少一者之第二n型金屬絕緣體半導體高介電常數膜、及設於上述第二n型金屬絕緣體半導體高介電常數膜上之第二n型金屬絕緣體半導體金屬電極；上述第二n型金屬絕緣體半導體閾值電壓之絕對值大於上述第一n型金屬絕緣體半導體閾值電壓之絕對值。
  15. 一種半導體裝置之製造方法，其包括以下步驟：藉由將p型雜質注入半導體基板上而形成具有p型導電型之第一及第二n型金屬絕緣體半導體通道區域之步驟；於上述第一及第二n型金屬絕緣體半導體通道區域上形成高介電常數膜之步驟；以覆蓋上述高介電常數膜中上述第一n型金屬絕緣體半導體通道區域上之部分且露出上述高介電常數膜中上述第二n型金屬絕緣體半導體通道區域上之部分的方式而形成含有鑭與鎂中之至少一者之n型金屬絕緣體半導體蓋膜之步驟；於上述第一n型金屬絕緣體半導體通道區域上隔著上述高介電常數膜及上述n型金屬絕緣體半導體蓋膜而形成第一n型金屬絕緣體半導體金屬電極，且於上述第二n型金屬絕緣體半導體通道區域上隔著上述高介電常數膜而形成第二n型金屬絕緣體半導體金屬電極之步驟；及 使上述n型金屬絕緣體半導體蓋膜所含有之鑭與鎂中之至少一者擴散至上述高介電常數膜之上述第一n型金屬絕緣體半導體通道區域上之部分之步驟。
  16. 如請求項15之半導體裝置之製造方法，其中：上述第一及第二n型金屬絕緣體半導體金屬電極包含同一種材料。
  17. 如請求項15或16之半導體裝置之製造方法，其中：形成上述第一及第二n型金屬絕緣體半導體通道區域之步驟係藉由同時形成上述第一及第二n型金屬絕緣體半導體通道區域之各個而進行。
  18. 一種半導體裝置之製造方法，其包括以下步驟：藉由將n型雜質注入半導體基板上而形成具有n型導電型之第一及第二p型金屬絕緣體半導體通道區域之步驟；於上述第一及第二p型金屬絕緣體半導體通道區域上形成高介電常數膜之步驟；以覆蓋上述高介電常數膜中上述第一p型金屬絕緣體半導體通道區域上之部分且露出上述高介電常數膜中上述第二p型金屬絕緣體半導體通道區域上之部分的方式而形成含有鋁的p型金屬絕緣體半導體蓋膜之步驟；於上述第一p型金屬絕緣體半導體通道區域上隔著上述高介電常數膜及上述p型金屬絕緣體半導體蓋膜而形成第一p型金屬絕緣體半導體金屬電極，且於上述第二p型金屬絕緣體半導體通道區域上隔著上述高介電常數膜 形成第二p型金屬絕緣體半導體金屬電極之步驟；及使上述p型金屬絕緣體半導體蓋膜所含有的鋁擴散至上述高介電常數膜之上述第一p型金屬絕緣體半導體通道區域上之部分之步驟。
  19. 如請求項18之半導體裝置之製造方法，其中：上述第一及第二p型金屬絕緣體半導體金屬電極包含同一種材料。
  20. 如請求項18或19之半導體裝置之製造方法，其中：形成上述第一及第二p型金屬絕緣體半導體通道區域之步驟係藉由同時形成上述第一及第二p型金屬絕緣體半導體通道區域之各個而進行。
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