JP2002329799A

JP2002329799A - 半導体装置

Info

Publication number: JP2002329799A
Application number: JP2001132740A
Authority: JP
Inventors: Tsuguo Sebe; 紹夫瀬部; Hiroaki Nakaoka; 弘明中岡; Isao Miyanaga; 績宮永
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-04-27
Filing date: 2001-04-27
Publication date: 2002-11-15

Abstract

(57)【要約】【課題】抵抗素子を備えた、温度による特性変化の小
さく且つ製造工程が少ない半導体装置を提供する。【解決手段】臨界膜厚以下の厚さのゲート絶縁膜を備
えたＭＯＳトランジスタＴｒＲ１を抵抗負荷素子として
使用することにより、温度による特性変化が小さい半導
体装置を形成する。また、半導体装置をＮチャネル型ト
ランジスタのみで形成することにより、装置の面積を縮
小し、且つ製造工程を少なくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に抵抗負荷素子を備えた半導体装置に関するもの
である。

【０００２】

【従来の技術】従来より、半導体記憶装置として、消
費電力が少なく、情報の保持及び読み取り特性に優れて
いるスタティックランダムアクセスメモリ（ＳＲＡＭ）
が知られている。このＳＲＡＭは，ハイ（Ｈｉｇｈ）ま
たはロー（Ｌｏｗ）のデータを記憶する複数のメモリセ
ルからなり、このメモリセルとしては、ＣＭＯＳ型及び
高抵抗負荷型の２種類のものが知られている。

【０００３】図５は、ＣＭＯＳ型のＳＲＡＭメモリセル
の等価回路を示す図である。同図に示すように、このメ
モリセルにおいて、Ｐチャネル型トランジスタＴｒｐ１
０１のゲートと駆動用Ｎチャネル型トランジスタＴｒｎ
１０１のゲートとがノードＮ１０５を介して互いに接続
され、トランジスタＴｒｐ１０１のドレインとトランジ
スタＴｒｎ１０１のドレインとがノードＮ１０３を介し
て互いに接続されてＣＭＯＳインバータが形成されてい
る。また、Ｐチャネル型トランジスタＴｒｐ１０２のゲ
ートと駆動用Ｎチャネル型トランジスタＴｒｎ１０２の
ゲートとがノードＮ１０６を介して互いに接続され、ト
ランジスタＴｒｐ１０２のドレインとトランジスタＴｒ
ｎ１０２のドレインとがノードＮ１０４を介して互いに
接続されてＣＭＯＳインバータが形成されている。さら
に、ノードＮ１０５とノードＮ１０４とが互いに接続さ
れ、ノードＮ１０３とノードＮ１０６とが互いに接続さ
れ、トランジスタＴｒｐ１０１のソースとトランジスタ
Ｔｒｐ１０２のソースとがノードＮ１０７を介して互い
に接続され、トランジスタＴｒｎ１０１のソースとトラ
ンジスタＴｒｎ１０２のソースとは、ノードＮ１０８を
介して互いに接続されている。ここで、トランジスタＴ
ｒｐ１０１のソースとトランジスタＴｒｐ１０２のソー
スとは、ノードＮ１０７を介して、電源Ｖｃｃに接続さ
れており、トランジスタＴｒｎ１０１のソースとトラン
ジスタＴｒｎ１０２のソースとは、ノード１０８を介し
て接地されている。また、ノードＮ１０３は、スイッチ
ングトランジスタＴｒｎ１０３を介してビット線１２１
に接続され、ノードＮ１０４は、スイッチングトランジ
スタＴｒｎ１０４を介してビット線１２２に接続されて
いる。また、スイッチングトランジスタＴｒｎ１０３及
びＴｒｎ１０４の各ゲートは、ワード線１２３に接続さ
れている。すなわち、トランジスタＴｒｎ１０１と、ト
ランジスタＴｒｎ１０２と、スイッチングトランジスタ
Ｔｒｎ１０３と、スイッチングトランジスタＴｒｎ１０
４とから構成されるフリップフロップが、ワード線１２
３及びビット線１２１，１２２を介して供給される信号
により制御されている。

【０００４】一方、図６は、高抵抗負荷型のＳＲＡＭメ
モリセルの等価回路を示す図である。同図に示すよう
に、このメモリセルにおいて、高抵抗素子Ｒ１０１の一
端は、ノードＮ１０３を介して駆動用Ｎチャネル型トラ
ンジスタＴｒ１０１のドレインに接続され、高抵抗素子
Ｒ１０２の一端はノードＮ１０４を介して駆動用Ｎチャ
ネル型トランジスタＴｒ１０２のドレインに接続されて
いる。また、トランジスタＴｒ１０１のドレインとトラ
ンジスタＴｒ１０２のゲートとがノードＮ１０３を介し
て互いに接続され、トランジスタＴｒ１０１のゲートと
トランジスタＴｒ１０２のドレインとがノードＮ１０４
を介して互いに接続されていることにより、フリップフ
ロップが構成されている。さらに、高抵抗素子Ｒ１０１
の他端と高抵抗素子Ｒ１０２の他端とはノードＮ１０９
を介して互いに接続されており、このノードＮ１０９は
電源Ｖｃｃにも接続されている。トランジスタＴｒ１０
１のソースとトランジスタＴｒ１０２のソースとは、ノ
ードＮ１１０を介して互いに接続されており、トランジ
スタＴｒ１０１のソースとトランジスタＴｒ１０２のソ
ースとは共にノードＮ１１０を介して接地されている。
ノードＮ１０３は、スイッチングトランジスタＴｒ１０
３を介してビット線１２１に接続され、ノードＮ１０４
は、スイッチングトランジスタＴｒ１０４を介してビッ
ト線１２２に接続されている。また、スイッチングトラ
ンジスタＴｒ１０３及びＴｒ１０４の各ゲートは、ワー
ド線１２３に接続されている。すなわち、トランジスタ
Ｔｒ１０１と、トランジスタＴｒ１０２と、高抵抗素子
Ｒ１０１と、高抵抗素子Ｒ１０２とにより構成されるフ
リップフロップが、ワード線１２３及びビット線１２
１，１２２を介して供給される信号により制御されてい
る。

【０００５】

【発明が解決しようとする課題】しかし、上述のＣＭＯ
Ｓ型及び高抵抗負荷型のメモリセルにはそれぞれ以下の
ような不具合があった。

【０００６】まず、ＣＭＯＳ型メモリセルにおいては、
フリップフロップを構成するために、Ｎチャネル型トラ
ンジスタとＰチャネル型トランジスタの両方を必要とす
る。そのため、ＣＭＯＳ型メモリセルを作成するには、
Ｎチャネル型トランジスタと、Ｐチャネル型トランジス
タとを分離するための領域と、Ｎチャネル型トランジス
タ４個と、Ｐチャネル型トランジスタ２個と、各トラン
ジスタを分離するための素子分離領域とをそれぞれ基板
上に形成する必要があり、メモリセルを形成するために
比較的大きな面積が必要であるという不具合があった。

【０００７】一方、従来の高抵抗負荷型メモリセルにお
いては、ＣＭＯＳ型メモリセルにおけるＰチャネル型ト
ランジスタの代わりに、高抵抗負荷素子を用いてフリッ
プフロップを構成するため、メモリセルをＮチャネル型
トランジスタのみで構成することができ、Ｐチャネル型
トランジスタとＮチャネル型トランジスタとの間の素子
分離領域が不要になる。

【０００８】また、図７は、従来の高抵抗負荷型メモリ
セル中の駆動用Ｎチャネル型トランジスタＴｒ１０１及
び高抵抗素子Ｒ１０１の構造を示す断面図である。同図
に示すように、駆動用のトランジスタＴｒ１０１は、Ｐ
型基板１０１上に形成されたゲート絶縁膜１０５と、ゲ
ート絶縁膜１０５の上に形成され、ポリシリコンからな
るゲート電極１０４と、ゲート電極１０４の上に設けら
れたシリサイド膜１１２と、ゲート絶縁膜１０５及びゲ
ート電極１０４の側面上に形成されたサイドウォール１
１１と、Ｐ型基板１０１内のゲート電極の両側方にＮ型
不純物をイオン注入することにより形成されたドレイン
領域１０２及びソース領域１０３と、ソース領域１０３
及びドレイン領域１０２の露出した表面上に設けられた
シリサイド膜１１３とを備えている。また、トランジス
タＴｒ１０１を含む活性領域の外側には、素子分離用絶
縁膜１１４（図示せず）が形成され、素子分離がなされ
ている。さらに、トランジスタＴｒ１０１のソース領域
１０３は、シリサイド膜１１３及びプラグ１１０を介し
て接地線（ＧＮＤ線）１０８に接続されており、トラン
ジスタＴｒ１０１のドレイン領域１０２は、シリサイド
膜１１３及びプラグ１０６を介して高抵抗素子Ｒ１０１
の一端に接続されており、高抵抗素子Ｒ１０１の他端は
プラグ１０９を介して電源線１０７（Ｖｃｃ）に接続さ
れている。この高抵抗素子Ｒ１０１は、基板上において
トランジスタＴｒ１０１の上方に積層することができる
ため、高抵抗負荷型メモリセルは、ＣＭＯＳ型メモリセ
ルに比べて微細化及び高集積化に有利である。

【０００９】しかしながら、これらの高抵抗素子Ｒ１０
１，Ｒ１０２には、メモリセルのデータ保持時に保持電
流（図６のＩＲ１０１あるいはＩＲ１０２）が流れるた
め、抵抗負荷が小さい場合には、負荷電流が増加し、待
機時の消費電流が増大するという不具合があった。その
ために、この高抵抗素子には、数Ｔ（テラ）Ωの抵抗値
が必要とされる。しかし、このような高抵抗素子を形成
するためには、例えば、特開平４−１５１８２５号公報
に記されるように、フリップフロップを構成するＮ型ト
ランジスタのソース・ドレイン領域上のコンタクトホー
ルの内壁部に多結晶シリコンの薄膜を形成する等の余分
な追加工程が必要であった。ここで用いられる多結晶シ
リコンは、トランジスタのゲート電極に使用されるもの
とは性質の異なる、高抵抗のものを使用する必要がある
からである。

【００１０】一方、追加工程なしにこのような高抵抗素
子を形成するには、トランジスタのゲート電極と同じ材
料（例えばＮ型不純物が注入された多結晶シリコン）で
ゲート電極の形成と同時に形成しなければならず、高抵
抗負荷型メモリセルの正常な動作に必要な数Ｔ（テラ）
Ωの抵抗値を持たせるには大きな面積を必要とする。こ
の場合、ＣＭＯＳ型に比べて微細化及び高集積化に有利
であるという高抵抗負荷型メモリセルの利点が損なわれ
る。

【００１１】また、従来の高抵抗負荷型メモリセルに
は、温度による特性差が大きいというもう１つの不具合
が存在する。一般的に、多結晶シリコンにより形成され
た抵抗素子の抵抗値は、高温になる程大きくなることが
知られている。先にも述べたように、高抵抗負荷型メモ
リセルにおいては、抵抗負荷の値によって、メモリセル
のデータ保持特性ならびにデータ保持電流が大きく左右
される。そのために、従来の追加工程により形成され
る、多結晶シリコンを用いた高抵抗負荷型メモリセルで
は、抵抗負荷の温度特性変化の影響から、メモリセルの
特性が常温動作時と低温、高温動作時とでは大きく異な
るという不具合があった。

【００１２】本発明の目的は、従来のＣＭＯＳ型または
高抵抗負荷型ＳＲＡＭメモリセルからなる半導体装置に
比べ、少ない工程で製造することができ、且つ温度によ
る特性変化の小さい半導体装置を提供することにある。

【００１３】

【課題を解決するための手段】本発明の半導体装置は、
抵抗素子を有する半導体装置であって、上記抵抗素子
は、第１の導体部と、第２の導体部と、上記第１の導体
部と上記第２の導体部の間に挟まれた絶縁膜とを備え、
上記絶縁膜は、上記第１の導体部と上記第２の導体部と
の間に所定の電圧を印加することにより、所定のトンネ
リング電流が流れる抵抗体である。

【００１４】これにより、トンネリング電流は温度変化
による影響を受けにくいため、温度変化による特性の変
化が小さい半導体装置を作製することができる。また、
大きい抵抗値を持つ抵抗素子を、従来のポリシリコンか
らなる抵抗素子よりも小さい面積で作製することができ
る。

【００１５】また、上記絶縁膜の膜厚が、３ｎｍ以下で
あることにより、例えばＳｉ酸化膜を絶縁膜として用い
た場合、そのトンネル限界が３ｎｍであることから、確
実に機能する上述の抵抗素子を形成することができる。

【００１６】上記第１の導体部が半導体基板の一部であ
り、上記第２の導体部がゲート電極であり、上記絶縁膜
がゲート絶縁膜であって、上記抵抗素子が、少なくとも
１つのソース・ドレイン領域をさらに備えたＭＩＳトラ
ンジスタ構造を有することにより、ＭＩＳトランジスタ
の製造プロセスを利用して、容易に抵抗素子を形成する
ことができる。

【００１７】ソース・ドレイン領域の一方が上記抵抗素
子の上記ソース・ドレイン領域の一方に接続され、ゲー
トに入力信号を受ける駆動用トランジスタをさらに備
え、上記抵抗素子がインバータの負荷素子として機能す
ることにより、温度による特性変化の小さいインバータ
が形成され、これを用いて、温度による影響を受けにく
いことが要求される高精度の機器を製造することができ
る。

【００１８】また、上記抵抗素子の上記ソース・ドレイ
ン領域の一方と上記駆動用トランジスタの上記ソース・
ドレイン領域の一方とが同一領域を共有するように設け
られていることにより、該抵抗素子の面積を小さくする
ことができ、半導体装置の高集積化に有利になる。

【００１９】さらに、上記抵抗素子がインバータの負荷
素子として機能している上記半導体装置において、もう
１つの負荷素子ともう１つの駆動用トランジスタとをさ
らに備え、２つの上記負荷素子と２つの上記駆動用トラ
ンジスタとがＳＲＡＭメモリセルを形成していることに
より、高集積化されたＳＲＡＭを少ない工程数で製造す
ることができる。

【００２０】また、上記負荷素子がＮチャネル型トラン
ジスタ構造を有し、上記駆動用トランジスタがＮチャネ
ル型トランジスタであることにより、Ｐチャネル型トラ
ンジスタとＮチャネル型トランジスタの間に必要であっ
た素子分離のための絶縁膜を形成する必要がなくなるた
め、半導体装置の面積を縮小することができる。特に、
ＳＲＡＭを備えた半導体装置においては、従来のＣＭＯ
Ｓ型ＳＲＡＭメモリセルを使用する場合に比べ、半導体
装置の面積を効果的に小さくすることができる。

【００２１】また、上記負荷素子のチャネル領域の不純
物濃度は、上記駆動用トランジスタのチャネル領域の不
純物濃度とは異なることにより、上記負荷素子の抵抗値
を適宜に調整することができる。

【００２２】また、上記駆動用トランジスタのゲート電
極は、ポリシリコン膜とシリサイド膜の積層膜で形成さ
れており、上記抵抗素子のゲート電極は、ポリシリコン
単体から形成されていることにより、上記抵抗素子の持
つ抵抗値を面積を変えずに大きくすることができる。

【００２３】上記抵抗素子は、上記ゲート電極のゲート
長方向の一端が素子分離用絶縁膜に重なるように設けら
れており、上記ソース・ドレイン領域は上記ゲート電極
のゲート長方向の他端側にしか形成されていないことに
より、抵抗素子の面積を小さくすることができ、半導体
装置の高集積化に有利になる。

【００２４】また、上記抵抗素子のゲート電極は、ノン
ドープのポリシリコンからなることにより、抵抗素子の
面積を変えずに抵抗値を大きくすることができる。

【００２５】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について、図を参照しながら説明す
る。

【００２６】図１は、本発明の第１の実施形態におけ
る、ＳＲＡＭメモリセルを備えた半導体装置の等価回路
図である。同図に示すように、この半導体装置は、従来
の高抵抗負荷型メモリセルの高抵抗素子をトランジスタ
によって構成した構造になっている。すなわち、本実施
形態の半導体装置において、Ｎチャネル型の駆動用トラ
ンジスタＴｒ１のドレイン領域とＮチャネル型の抵抗ト
ランジスタＴｒＲ１のソース領域（以下、抵抗トランジ
スタの不純物拡散領域のうち、駆動用トランジスタのド
レインと接続される不純物拡散領域の一方側をソース領
域とし、他方側をドレイン領域と称す）とが、ノードＮ
１を介して互いに接続され（実際は後述のように、駆動
用トランジスタＴｒ１のドレイン領域と抵抗トランジス
タＴｒＲ１のソース領域とは重なっている）、Ｎチャネ
ル型の駆動用トランジスタＴｒ２のドレインとＮチャネ
ル型の抵抗トランジスタＴｒＲ２のソース領域とがノー
ドＮ２を介して互いに接続され（実際は後述のように、
駆動用トランジスタＴｒ２のドレイン領域とＴｒＲ２の
ソース領域とは重なっている）ている。

【００２７】さらに、本実施形態の半導体装置におい
て、駆動用トランジスタＴｒ１のドレインと駆動用トラ
ンジスタＴｒ２のゲートとがノードＮ１を介して互いに
接続され、駆動用トランジスタＴｒ１のゲートと駆動用
トランジスタＴｒ２のドレインとがノードＮ２を介して
互いに接続され、抵抗トランジスタＴｒＲ１のゲートと
抵抗トランジスタＴｒＲ２のゲートとがノードＮ３を介
して互いに接続され、駆動用トランジスタＴｒ１のソー
スと駆動用トランジスタＴｒ２のソースとがノードＮ４
を介して互いに接続されている。

【００２８】また、抵抗トランジスタＴｒＲ１のゲート
と抵抗トランジスタＴｒＲ２のゲートとは、ノードＮ３
を介して電源（Ｖｃｃ）に接続されており、駆動用トラ
ンジスタＴｒ１のソースと駆動用トランジスタＴｒ２の
ソースとは、ノードＮ４を介して接地（ＧＮＤ）に接続
されている。また、ノードＮ１は、Ｎチャネル型のスイ
ッチングトランジスタＴｒ３を介してビット線２１に接
続され、ノードＮ２は、Ｎチャネル型のスイッチングト
ランジスタＴｒ４を介してビット線２２に接続されてい
る。

【００２９】また、スイッチングトランジスタＴｒ３及
びＴｒ４の各ゲートは、ワード線２３に接続されてい
る。すなわち、駆動用トランジスタＴｒ１と、駆動用ト
ランジスタＴｒ２と、抵抗トランジスタＴｒＲ１と、抵
抗トランジスタＴｒＲ２とにより構成されるフリップフ
ロップが、ワード線２３及びビット線２１，２２を介し
て供給される信号により制御されている。

【００３０】本実施形態の半導体装置の特徴は、抵抗ト
ランジスタＴｒＲ１及びＴｒＲ２を、後で説明するよう
に、抵抗素子として用いた点にある。この半導体装置に
おいて、例えば抵抗トランジスタＴｒＲ１のゲート電極
に電源電圧を印加すると、ゲートからソース領域へトン
ネリング電流が流れ、抵抗トランジスタＴｒＲ１はゲー
ト絶縁膜を抵抗体とする抵抗素子として機能するのであ
る。よって、本実施形態の半導体装置は、駆動用トラン
ジスタＴｒ１と抵抗トランジスタＴｒＲ１とから構成さ
れるインバータと、駆動用トランジスタＴｒ２と抵抗ト
ランジスタＴｒＲ２とから構成されるインバータとがク
ロスカップリング接続された構造を持つともいえる。

【００３１】次に、この抵抗トランジスタＴｒＲ１と駆
動用トランジスタＴｒ１とを例にとり、本実施形態の半
導体装置の構造について図を用いて説明する。図２は、
本実施形態の半導体装置における、駆動用トランジスタ
Ｔｒ１と抵抗トランジスタＴｒＲ１の模式的断面図であ
る。

【００３２】まず、本実施形態の半導体装置において、
駆動用トランジスタＴｒ１と抵抗トランジスタＴｒＲ１
とは、素子分離用絶縁膜１１により素子分離されたＰ型
Ｓｉ基板１内の同一の活性領域上に形成されている。

【００３３】駆動用トランジスタＴｒ１は、Ｐ型Ｓｉ基
板１上に形成されたシリコン酸化膜からなるゲート絶縁
膜５と、ゲート絶縁膜５の上に形成され、ゲート絶縁膜
５の上に形成されたポリシリコンからなるゲート電極４
と、ゲート電極４の上に形成されたシリサイド膜１６
と、ゲート絶縁膜５及びゲート電極４の側面上に形成さ
れたシリコン酸化膜からなるサイドウォール１３と、Ｐ
型Ｓｉ基板１内のゲート電極４の両側方に形成されたＮ
型不純物を含むソース領域２及びドレイン領域（抵抗ト
ランジスタＴｒＲ１のソース領域）３と、ソース領域２
及びドレイン領域（抵抗トランジスタＴｒＲ１のソース
領域）３の表面上に形成されたシリサイド膜１５とを備
えている。また、駆動用トランジスタＴｒ１のソース領
域２は、シリサイド膜１５及びプラグ１０を介して接地
線（ＧＮＤ線）８に接続されている。また、本実施形態
においては、駆動用トランジスタＴｒ１のドレイン領域
は抵抗トランジスタＴｒＲ１のソース領域と重複してい
る（以後ＳＤ重複領域３と称す）。したがって、駆動用
トランジスタＴｒ１のドレインと抵抗トランジスタＴｒ
Ｒ１の一端（ソース領域）とは、このＳＤ重複領域を共
有することによって接続されている。

【００３４】また、抵抗トランジスタＴｒＲ１は、Ｐ型
Ｓｉ基板上１に形成されたシリコン酸化膜からなるゲー
ト絶縁膜７と、ゲート絶縁膜７上に形成されたポリシリ
コンからなるゲート電極６と、ゲート電極６の上に形成
されたシリサイド膜１４と、ゲート絶縁膜７及びゲート
電極６の側面上に形成されたシリコン酸化膜からなるサ
イドウォール１２と、Ｐ型Ｓｉ基板１内のゲート電極６
の両側方に形成されたＮ型不純物を含むソース領域３
（駆動用トランジスタＴｒ１のドレイン領域と重複する
ＳＤ重複領域）及びドレイン領域１８と、ソース領域３
（駆動用トランジスタＴｒ１のドレイン領域と重複する
ＳＤ重複領域）及びドレイン領域１８の表面上に形成さ
れたシリサイド膜１５とを備えている。また、抵抗トラ
ンジスタＴｒＲ１のゲート電極６は、シリサイド膜１４
及びプラグ９を介して電源線１７（Ｖｃｃ）に接続され
て、ドレイン領域１８には何も接続せず電気的にオープ
ン状態にする。また、抵抗トランジスタＴｒＲ１のドレ
イン領域１８及びその上のシリサイド膜１５は形成する
必要はなく、ドレイン領域は設けずゲート電極６の一部
が素子分離絶縁膜１１と重なるように形成しソース領域
のみを設けてもよい。この場合、ドレイン領域がなくな
るので抵抗トランジスタＴｒＲ１の面積をさらに縮小す
ることができる。尚、ここまで駆動用トランジスタＴｒ
１と抵抗トランジスタＴｒＲ１の構造について述べた
が、ＳＲＡＭは線対称の装置であるので、駆動用トラン
ジスタＴｒ２と抵抗トランジスタＴｒＲ２についても同
様の構造をとっている。

【００３５】本実施形態においては、図２に示す抵抗ト
ランジスタＴｒＲ１のゲート絶縁膜７の膜厚は、３ｎｍ
以下となっている。これにより、ゲート電極６に電源電
圧がかかった場合に、トンネリング効果により、抵抗ト
ランジスタＴｒＲ１のゲート電極６からゲート絶縁膜７
を介してＳＤ重複領域３へと電流が流れる。

【００３６】一般的に、十分厚い膜厚のゲート絶縁膜を
備えたトランジスタのゲート電極に電源電圧と同等の電
圧をかけた場合、ゲート絶縁膜を介したトンネリングは
ほとんど生じないので、ゲート電極とソース−ドレイン
間に流れる電流はほとんど無視できるレベルである。故
に、抵抗トランジスタＴｒＲ１のゲート絶縁膜７の膜厚
が厚いと、ゲート電極６からゲート絶縁膜７を介してＳ
Ｄ重複領域３へ電流が流れないため、抵抗トランジスタ
ＴｒＲ１は、メモリセルの抵抗素子として所望の機能を
果たすことができない。一方、トランジスタのゲート絶
縁膜の膜厚が、トンネル限界（Ｓｉ熱酸化膜では３ｎｍ
程度）以下になると、トランジスタのゲート電極とソー
ス−ドレイン間のゲート絶縁膜を介したトンネリング電
流が無視できないレベルに増大することが知られてい
る。本実施形態における、抵抗素子として機能するトラ
ンジスタは、この性質を利用したものである。

【００３７】近年、ＭＩＳトランジスタの微細化が進
み、膜厚が３ｎｍ以下のＳｉ酸化膜からなるゲート絶縁
膜を備えたＭＩＳトランジスタが実際に開発されてい
る。本実施形態は、こういった薄いゲート絶縁膜のトラ
ンジスタから構成される半導体装置において利用でき
る。例えば、トランジスタの最小ゲート長が０．１μｍ
世代のＭＩＳＬＳＩにおいては、電源電圧は１．２Ｖ
に、ゲート絶縁膜の膜厚は２ｎｍ程度に設定されること
が予想される。この場合、ゲート電極に電源電圧相当の
電圧を印加すると、ソース・ドレイン領域に流れるトン
ネリング電流の電流密度は、約１×１０^-4Ａ／ｃｍ²オ
ーダーと予測され、本実施形態で、例えば３Ｔ（テラ）
Ωの抵抗素子を形成するために必要なゲート領域の面積
は０．４μｍ² でよい。つまり、本実施形態によれば、
大きな抵抗を持つ抵抗素子を微細なトランジスタを用い
て形成できるため、小さい面積でＳＲＡＭ装置を形成す
ることができる。

【００３８】また、本実施形態においては、ＳＲＡＭが
Ｎチャネル型トランジスタのみで構成されているので、
Ｎチャネル型トランジスタとＰチャネル型トランジスタ
の間に必要な素子分離用絶縁膜を形成する必要がない。
また、抵抗トランジスタＴｒＲ１及びＴｒＲ２にはドレ
イン領域を形成する必要がない。これに加えて、抵抗ト
ランジスタＴｒＲ１のソース領域は駆動用トランジスタ
Ｔｒ１のドレイン領域と重複しているので、従来のＣＭ
ＯＳ型のＳＲＡＭメモリセルに比べて、装置の面積を縮
小することができる。

【００３９】また、本実施形態の半導体装置において
は、抵抗素子となる抵抗トランジスタＴｒＲ１，ＴｒＲ
２を駆動用トランジスタＴｒ１，Ｔｒ２と同時に形成す
ることができるので、追加工程なしに抵抗素子を形成す
ることができる。つまり、本実施形態の半導体装置は、
抵抗素子の形成に追加工程が必要となる従来の高抵抗負
荷型ＳＲＡＭ装置に比べ、製造効率の面で有利である。

【００４０】これに加え、本実施形態に用いられる抵抗
トランジスタの抵抗値は、従来の抵抗素子の抵抗値に比
べ、温度による変化が非常に小さい。これは、以下に示
すように、ゲート絶縁膜７を通過するトンネリング電流
（図２中の矢印）が、温度による影響を受けにくいこと
に起因する。

【００４１】図３は、ＴｒタイプのＮチャネル型ＭＯＳ
トランジスタにおける、ゲートリーク電流の温度による
変化を示す図である。ここで、基板にかかる電圧を０
Ｖ、ゲートにかかる電圧を１．２Ｖとして測定を行なっ
た。同図の上側のグラフは、トランジスタのゲート絶縁
膜の厚さＴｏｘが１．８ｎｍのときの単位ゲート幅当た
りのゲートリーク電流であり、下側のグラフは、トラン
ジスタのゲート絶縁膜の厚さＴｏｘが２．２ｎｍのとき
の単位ゲート幅当たりのゲートリーク電流を示す。温度
条件は、３０〜１２５℃で変化させた。

【００４２】ゲート絶縁膜の厚さが１．８ｎｍのとき
は、ゲートリーク電流は、６〜７×１０^-10（Ａ／μ
ｍ）程度で温度による変化は少なく（同図上側）、ゲー
ト絶縁膜の厚さが２．２ｎｍのときは、ゲートリーク電
流は、約１×１０^-11（Ａ／μｍ）と、やはり温度によ
る変化は少なかった（同図下側）。

【００４３】この結果から、ＭＩＳトランジスタのゲー
ト絶縁膜を通過するトンネリング電流が、温度による影
響を受けにくいことが明らかとなった。このことから、
本実施形態の半導体装置は、温度による特性変化が少な
いことが分かる。よって、本実施形態の半導体装置によ
り、従来の高抵抗負荷型ＳＲＡＭメモリセルで存在し
た、温度により抵抗素子の抵抗値が変化するという不具
合を解決することができる。そのため、本実施形態の半
導体装置は、温度による特性変化が問題とされるよう
な、高精度を要求される機器に使用することができる。

【００４４】また、図３に示す結果より、トンネリング
電流量は、主としてトランジスタのゲート絶縁膜の厚さ
によって変わるので、本実施形態において、抵抗トラン
ジスタのゲート絶縁膜の厚さを変えることで、所望の抵
抗値を抵抗トランジスタに持たせることが可能である。
また、トンネリング電流量は、ゲート絶縁膜の面積とも
相関しているので、ゲート絶縁膜の面積を調節すること
によっても、所望の抵抗値を得ることが可能である。

【００４５】本実施形態において、ゲート絶縁膜として
シリコン酸化膜を用いたが、これに代えて、シリコン酸
窒化膜や金属酸化物等の絶縁膜を用いてもよい。このと
き、トンネリングの起こりやすさはゲート絶縁膜の材質
によって異なるので、トンネル限界の膜厚は、ゲート絶
縁膜の材質によって異なる。

【００４６】また、抵抗トランジスタＴｒＲ１，ＴｒＲ
２，駆動用トランジスタＴｒ１，Ｔｒ２及びスイッチン
グトランジスタＴｒ３，Ｔｒ４の各ゲート絶縁膜の膜厚
は、所望の抵抗値を得るために、各々異なっていてもよ
いし、同じであってもよい。駆動用トランジスタＴｒ
１，Ｔｒ２のゲート絶縁膜の膜厚が抵抗トランジスタＴ
ｒＲ１，ＴｒＲ２と同じ場合、同一のゲート電圧がかか
ると駆動用トランジスタＴｒ１，Ｔｒ２及びスイッチン
グトランジスタＴｒ３，Ｔｒ４においてトンネリングに
よる電流のリークが発生することになる。しかしなが
ら、駆動用トランジスタＴｒ１，Ｔｒ２及びスイッチン
グトランジスタＴｒ３，Ｔｒ４の各ゲート電極には、直
接電流電圧が接続されることはなく、選択用トランジス
タを介して電源に接続されるため、駆動用トランジスタ
にかかる電圧が抵抗トランジスタにかかる電圧よりも低
いこともあり、トランジスタの動作には何ら不具合は生
じない。

【００４７】また、抵抗トランジスタＴｒＲ１，ＴｒＲ
２，駆動用トランジスタＴｒ１，Ｔｒ２及びスイッチン
グトランジスタＴｒ３，Ｔｒ４の各ゲート絶縁膜の面積
についても、膜厚と同様、所望の抵抗値を得るために各
々異なっていてもよいし、同じであってもよい。

【００４８】また、本実施形態では、抵抗素子として用
いる抵抗トランジスタＴｒＲ１，ＴｒＲ２をＮチャネル
型トランジスタとしたが、これに代えて、Ｐチャネル型
トランジスタを用いてもよい。

【００４９】また、本実施形態では、抵抗素子として用
いる抵抗トランジスタＴｒＲ１，ＴｒＲ２のゲート電極
と駆動用Ｎチャネル型トランジスタＴｒ１，Ｔｒ２のゲ
ート電極とを同様の条件で形成したが、抵抗値を高める
ために、抵抗トランジスタＴｒＲ１，ＴｒＲ２のゲート
電極としてノンドープ（意識的に不純物を導入しない）
のポリシリコンを用いてもよいし、ゲート電極の上への
シリサイド膜の形成を省略することもできる。

【００５０】本実施形態では、抵抗トランジスタＴｒＲ
１，ＴｒＲ２のソース領域と駆動用トランジスタＴｒ
１，Ｔｒ２のドレイン領域とを共有領域に設けＳＤ重複
領域としたが、共有せずに各領域を設けてもよい。この
場合、抵抗トランジスタＴｒＲ１，ＴｒＲ２のソース領
域をイオン注入で形成する際に駆動用トランジスタＴｒ
１，Ｔｒ２のソース及びドレイン領域とは互いに異なる
濃度のイオンを注入してもよい。また、抵抗トランジス
タＴｒＲ１及びＴｒＲ２のチャネル領域の不純物濃度に
ついて、駆動用トランジスタＴｒ１，Ｔｒ２のチャネル
領域と異なった濃度にしておいてもよい。

【００５１】本実施形態において、抵抗トランジスタＴ
ｒＲ１，ＴｒＲ２のゲート絶縁膜の膜厚は３ｎｍ以下で
あるので、ゲートからソースへ流れる電流はほとんど直
接トンネリングに依っている。ここで、抵抗トランジス
タＴｒＲ１，ＴｒＲ２のゲート絶縁膜の膜厚を３ｎｍよ
りも厚くすることもできるが、あまりに厚いとゲート絶
縁膜を劣化させるＦＮトンネリングによる電流が流れる
おそれがある。

【００５２】尚、本実施形態の半導体装置は、コンピュ
ータのＣＰＵやメモリを装備した各種機器等、多様な機
器に使用される。これらの中でも、上述のように、特に
高精度を要求される機器に使用される。

【００５３】尚、本実施形態において、抵抗トランジス
タＴｒＲ１，ＴｒＲ２はトランジスタとしてではなく、
抵抗素子として機能しているので、正確にはトランジス
タ構造を持つ抵抗素子とすべきである。しかし、本明細
書中では、簡略化のため便宜的に抵抗トランジスタとい
う名称を用い、駆動用トランジスタのドレイン領域と重
複する不純物拡散領域を抵抗トランジスタのソース領域
として説明を行った。

【００５４】（第２の実施形態）本発明の第１の実施形
態において、駆動用トランジスタＴｒ１と抵抗トランジ
スタＴｒＲ１とは、Ｔｒ１のゲートを入力部、抵抗トラ
ンジスタＴｒＲ１と駆動用トランジスタＴｒ１との間を
出力部とするインバータを形成している。本発明の第２
の実施形態は、このインバータを、単独で半導体装置と
して使用するものである。

【００５５】図４は、第２の実施形態の半導体装置の等
価回路図である。同図に示すように、本実施形態におけ
る半導体装置において、Ｎチャネル型の駆動用トランジ
スタＴｒａのドレインと抵抗トランジスタＴｒＲａのソ
ースとがノードＮ５を介して互いに接続され、駆動用ト
ランジスタＴｒａのソースは接地線ＧＮＤに接続され、
抵抗トランジスタＴｒＲａのゲートは電源線（Ｖｃｃ）
に接続されている。すなわち、この本実施形態の半導体
装置は、駆動用トランジスタＴｒａのゲートが入力部、
抵抗トランジスタＴｒＲａと駆動用トランジスタＴｒａ
との間のノードＮ５を出力部とするインバータとなって
いる。この半導体装置の入力部に高電圧が印加された場
合は、駆動用トランジスタＴｒａが導通して低電圧が出
力され、入力部に低電圧が印加された場合は、駆動用ト
ランジスタＴｒａが導通せず、電源の高電圧が出力され
る。

【００５６】また、本実施形態で抵抗素子として用いら
れる抵抗トランジスタＴｒＲａの構造は、第１の実施形
態において用いられた抵抗トランジスタＴｒＲ１，Ｔｒ
Ｒ２と同一である。ここで、抵抗トランジスタＴｒＲａ
と駆動用トランジスタＴｒａとが共にＮチャネル型トラ
ンジスタであることにより、抵抗トランジスタＴｒＲａ
のソース領域と駆動用トランジスタＴｒａのドレイン領
域とが共有されている。これに加え、抵抗トランジスタ
ＴｒＲａのドレイン領域を形成する必要がないため、装
置の面積が縮小されている。また、Ｎチャネル型トラン
ジスタのみで装置が構成されているため、抵抗素子を別
工程で形成する必要がなく、製造効率を向上させること
ができる。

【００５７】また、本実施形態の半導体装置の特徴とし
て、温度による特性変化が小さいことが挙げられる。こ
れは、上述のように、ＭＩＳトランジスタにおけるトン
ネリング電流が、温度による影響を受けにくいことに起
因する。

【００５８】従来のポリシリコンからなる抵抗素子で
は、温度が高くなるにつれ抵抗値が大きくなるため、半
導体装置全体の特性が変化するという不具合があった
が、本実施形態によれば、この不具合を解決することが
できる。

【００５９】本実施形態の半導体装置は、各種機器に具
備される論理回路等に使用することができ、特に、温度
の影響を抑える必要がある、高い精度が要求される機器
にも使用することができる。

【００６０】また、上述のように、トンネリング電流量
は、主としてトランジスタのゲート絶縁膜の厚さによっ
て変わるので、本実施形態において、抵抗トランジスタ
のゲート絶縁膜の厚さを変えることで、所望の抵抗値を
抵抗トランジスタに持たせることが可能である。また、
トンネリング電流量は、ゲート絶縁膜の面積とも相関し
ているので、ゲート絶縁膜の面積を調節することによっ
ても、所望の抵抗値を得ることが可能である。

【００６１】また、本実施形態において、ゲート絶縁膜
としてシリコン酸化膜を用いたが、これに代えて、シリ
コン酸窒化膜や金属酸化物等の絶縁膜を用いてもよい。
このとき、トンネリングの起こりやすさはゲート絶縁膜
の材質によって異なるので、トンネル限界の膜厚は、ゲ
ート絶縁膜の材質によって異なる。

【００６２】尚、抵抗トランジスタＴｒＲａと駆動用ト
ランジスタＴｒａの各ゲート絶縁膜の膜厚は、所望の抵
抗値を得るために、各々異なっていてもよいし、同じで
あってもよい。また、各ゲート絶縁膜の面積も各々異な
っていてもよいし、同じであってもよい。

【００６３】また、本実施形態では、抵抗素子として用
いる抵抗トランジスタＴｒＲａのゲート電極と駆動用ト
ランジスタＴｒａのゲート電極とを同様の条件で形成し
たが、抵抗値を高めるために、抵抗トランジスタＴｒＲ
ａのゲート電極をノンドープのポリシリコンで形成して
もよいし、ゲート電極上部のシリサイド化を省略するこ
ともできる。

【００６４】本実施形態では、抵抗トランジスタＴｒＲ
ａのソース領域と駆動用トランジスタＴｒａのドレイン
領域とを共有領域に設けたが、共有せずに各領域を設け
てもよい。この場合、抵抗トランジスタＴｒＲａのソー
ス領域をイオン注入で形成する際に、駆動用トランジス
タＴｒａのソース及びドレイン領域とは異なる濃度のイ
オンを注入してもよい。また、抵抗トランジスタＴｒＲ
ａのドレイン領域は、電流が流れないため、特に形成し
ていなくともよい。また、抵抗トランジスタＴｒＲａの
チャネル領域の不純物濃度について、駆動用トランジス
タＴｒａのチャネル領域と異なった濃度にしておいても
よい。

【００６５】本実施形態において、抵抗トランジスタＴ
ｒＲａのゲート絶縁膜の膜厚は３ｎｍ以下であるので、
ゲートからソースへ流れる電流はほとんど直接トンネリ
ングに依っている。ここで、抵抗トランジスタＴｒＲａ
のゲート絶縁膜の膜厚を３ｎｍよりも厚くすることもで
きるが、あまりに厚いとゲート絶縁膜を劣化させるＦＮ
トンネリングによる電流が流れるおそれがある。

【００６６】（その他の実施形態）第１及び第２の実施
形態で用いた抵抗トランジスタを抵抗素子として、単独
で用いることも可能である。ここで使用される抵抗トラ
ンジスタは、第１及び第２の実施形態で用いられた抵抗
トランジスタと同一のものである。

【００６７】本実施形態において、抵抗トランジスタの
温度変化による特性の変化が小さいため、ＡＤコンバー
タ等、各種の高精度を要求される機器に本実施形態の半
導体装置を使用することができる。

【００６８】また、以上で述べた実施形態において、抵
抗素子としてＭＩＳトランジスタを使用したが、これに
限らず、Ｓｉからなる第１の導体層と、ポリシリコンか
らなる第２の導体層と、第１と第２の導体層に挟まれた
Ｓｉ酸化膜からなる絶縁膜とを備えた半導体装置を上述
の実施形態に用いることができる。この半導体装置にお
いて、電流は第２の導体層から絶縁膜を介して第１の導
体層に流れる。尚、本実施形態の半導体装置の絶縁膜の
厚みは、トンネリング電流が流れる臨界膜厚以下である
ことが好ましい。

【００６９】

【発明の効果】本発明において、抵抗素子をＭＩＳトラ
ンジスタで形成することにより、従来よりも温度特性が
改善され、且つ装置の面積を縮小された半導体装置が提
供される。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における高抵抗負荷型
ＳＲＡＭメモリセルからなる半導体装置の等価回路図で
ある。

【図２】本発明の第１の実施形態における高抵抗負荷型
メモリセルの駆動用トランジスタと高抵抗負荷部の模式
的断面図である。

【図３】ＭＯＳトランジスタにおけるゲートリーク電流
の温度による変化を示す図である。

【図４】本発明の第２の実施形態における半導体装置の
等価回路図である。

【図５】従来のＣＭＯＳ型ＳＲＡＭメモリセルからなる
半導体装置の等価回路図である。

【図６】従来の高抵抗負荷型ＳＲＡＭメモリセルからな
る半導体装置の等価回路図である。

【図７】従来の高抵抗負荷型メモリセルの駆動用トラン
ジスタと高抵抗負荷部の模式的断面図である。

【符号の説明】

１Ｐ型Ｓｉ基板２ソース領域３ＳＤ重複領域（駆動用
トランジスタのドレイン領域及び抵抗トランジスタのソ
ース領域）４，６ゲート電極５，７ゲート絶縁膜８接地線９，１０プラグ１１素子分離用絶縁膜１２，１３サイドウォール１４，１５，１６シリサイド膜１７電源線１８ドレイン領域２１，２２ビット線２３ワード線Ｔｒ１，Ｔｒ２，Ｔｒａ駆動用トランジスタＴｒ３，Ｔｒ４スイッチングトランジ
スタＴｒＲ１，ＴｒＲ２，ＴｒＲａ抵抗トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ノードＶｃｃ電源（線）ＧＮＤ接地

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮永績大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5F083 BS26 GA09 MA06 MA16 NA01

Claims

【特許請求の範囲】

【請求項１】抵抗素子を有する半導体装置であって、上記抵抗素子は、第１の導体部と、第２の導体部と、上記第１の導体部と上記第２の導体部の間に挟まれた絶
縁膜とを備え、上記絶縁膜は、上記第１の導体部と上記第２の導体部と
の間に所定の電圧を印加することにより、所定のトンネ
リング電流が流れる抵抗体である半導体装置。
【請求項２】請求項１に記載の半導体装置において、上記絶縁膜の膜厚が、３ｎｍ以下であることを特徴とす
る半導体装置。
【請求項３】請求項１または２に記載の半導体装置に
おいて、上記第１の導体部が半導体基板の一部であり、上記第２の導体部がゲート電極であり、上記絶縁膜がゲート絶縁膜であって、上記抵抗素子が、少なくとも１つのソース・ドレイン領
域をさらに備えたＭＩＳトランジスタ構造を有すること
を特徴とする半導体装置。
【請求項４】請求項３に記載の半導体装置において、ソース・ドレイン領域の一方が上記抵抗素子の上記ソー
ス・ドレイン領域の一方に接続され、ゲートに入力信号
を受ける駆動用トランジスタをさらに備え、上記抵抗素子がインバータの負荷素子として機能するこ
とを特徴とする半導体装置。
【請求項５】請求項４に記載の半導体装置において、上記抵抗素子の上記ソース・ドレイン領域の一方と上記
駆動用トランジスタの上記ソース・ドレイン領域の一方
とが同一領域を共有するように設けられていることを特
徴とする半導体装置。
【請求項６】請求項４または５に記載の半導体装置に
おいて、もう１つの負荷素子ともう１つの駆動用トランジスタと
をさらに備え、２つの上記負荷素子と２つの上記駆動用トランジスタと
がＳＲＡＭメモリセルを形成していることを特徴とする
半導体装置。
【請求項７】請求項４〜６のうちいずれか１つに記載
の半導体装置において、上記負荷素子がＮチャネル型トランジスタ構造を有し、上記駆動用トランジスタがＮチャネル型トランジスタで
あることを特徴とする半導体装置。
【請求項８】請求項４〜７のうちいずれか１つに記載
の半導体装置において、上記負荷素子のチャネル領域の不純物濃度は、上記駆動
用トランジスタのチャネル領域の不純物濃度とは異なる
ことを特徴とする半導体装置。
【請求項９】請求項４〜８のうちいずれか１つに記載
の半導体装置において、上記駆動用トランジスタのゲート電極は、ポリシリコン
膜とシリサイド膜の積層膜で形成されており、上記抵抗素子のゲート電極は、ポリシリコン単体で形成
されていることを特徴とする半導体装置。
【請求項１０】請求項３〜９のうちいずれか１つに記
載の半導体装置において、上記抵抗素子は、上記ゲート電極のゲート長方向の一端
が素子分離用絶縁膜に重なるように設けられており、上
記ソース・ドレイン領域は上記ゲート電極のゲート長方
向の他端側にしか形成されていないことを特徴とする半
導体装置。
【請求項１１】請求項３〜１０のうちいずれか１つに
記載の半導体装置において、上記抵抗素子のゲート電極は、ノンドープのポリシリコ
ンからなることを特徴とする半導体装置。