JPH10223779A - 異なるゲートキャパシタンスを有する絶縁ゲート電界効果トランジスタを備えた集積回路及びその形成方法 - Google Patents
異なるゲートキャパシタンスを有する絶縁ゲート電界効果トランジスタを備えた集積回路及びその形成方法Info
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- JPH10223779A JPH10223779A JP10014449A JP1444998A JPH10223779A JP H10223779 A JPH10223779 A JP H10223779A JP 10014449 A JP10014449 A JP 10014449A JP 1444998 A JP1444998 A JP 1444998A JP H10223779 A JPH10223779 A JP H10223779A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 単層基板上に形成され、先行技術より少な
い面積しか利用せずにすむ、異なるゲートキャパシタン
スを有する絶縁ゲート電界効果トランジスタを提供する
ことにある。 【解決手段】 単層基板上に、ゲートキャパシタンス
が異なる絶縁ゲート電界効果トランジスタを含む集積回
路を形成する際に、ゲート酸化膜の厚さを変えることや
異なる材料からゲート酸化膜を形成することにより、絶
縁ゲート電界効果トランジスタを構成する。それにより
ゲートキャパシタンスが大きい電界効果トランジスタで
も従来より小さい面積で形成することが可能である。
い面積しか利用せずにすむ、異なるゲートキャパシタン
スを有する絶縁ゲート電界効果トランジスタを提供する
ことにある。 【解決手段】 単層基板上に、ゲートキャパシタンス
が異なる絶縁ゲート電界効果トランジスタを含む集積回
路を形成する際に、ゲート酸化膜の厚さを変えることや
異なる材料からゲート酸化膜を形成することにより、絶
縁ゲート電界効果トランジスタを構成する。それにより
ゲートキャパシタンスが大きい電界効果トランジスタで
も従来より小さい面積で形成することが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、全般的に絶縁ゲー
ト電界効果トランジスタに関連し、特に単層基板上に形
成され、しかも異なるゲートキャパシタンスを有するよ
うな電界効果トランジスタに関連する。
ト電界効果トランジスタに関連し、特に単層基板上に形
成され、しかも異なるゲートキャパシタンスを有するよ
うな電界効果トランジスタに関連する。
【０００２】
【従来の技術】例えば、静的ランダムアクセス記憶装置
（ＳＲＡＭ）を絶縁ゲート電界効果トランジスタ（ＩＧ
ＦＥＴｓ）により構成する場合のような、ある状況にお
いては、単層半導体基板上にＩＧＦＥＴｓを形成する際
に、他のＩＧＦＥＴｓより十分に大きいゲートキャパシ
タンスを有するものをいくつか含むように形成すること
が望まれる。
（ＳＲＡＭ）を絶縁ゲート電界効果トランジスタ（ＩＧ
ＦＥＴｓ）により構成する場合のような、ある状況にお
いては、単層半導体基板上にＩＧＦＥＴｓを形成する際
に、他のＩＧＦＥＴｓより十分に大きいゲートキャパシ
タンスを有するものをいくつか含むように形成すること
が望まれる。
【０００３】ＩＧＦＥＴｓを用いて構成されるＳＲＡＭ
セルは、一般に、交差結合（cross-coupled）されたフ
リップフロップの形で双安定回路を含む。１組のゲート
トランジスタが、セル内の記憶トランジスタを異なるビ
ット線に結合する。ゲートトランジスタは、そのセル状
態を読み出すために、すなわち結合したビット線に高電
圧或いは低電圧を加えるために、オン或いはオフする。
ゲートトランジスタの１つがオンする時、電荷がその記
憶トランジスタから流れ出し、そして十分な電流が生じ
れば、結果的にセルの状態が変化する。状態を読み出し
ているとき、変化が起きることは、セル状態に対して望
ましいことではないのは明らかである。そのような意図
していない状態変化を防ぐために、セル内の記憶ＦＥＴ
は、一般のゲートＦＥＴより４〜５倍大きくする。実質
的に大きな領域を有し、そのため実質的に大きなキャパ
シタンスを有する記憶トランジスタは、読み出し動作中
実質的な電荷の流れを防ぎ、それによって読み出し動作
に対して応答するセルにおける意図しない状態変化を防
ぐことができる。
セルは、一般に、交差結合（cross-coupled）されたフ
リップフロップの形で双安定回路を含む。１組のゲート
トランジスタが、セル内の記憶トランジスタを異なるビ
ット線に結合する。ゲートトランジスタは、そのセル状
態を読み出すために、すなわち結合したビット線に高電
圧或いは低電圧を加えるために、オン或いはオフする。
ゲートトランジスタの１つがオンする時、電荷がその記
憶トランジスタから流れ出し、そして十分な電流が生じ
れば、結果的にセルの状態が変化する。状態を読み出し
ているとき、変化が起きることは、セル状態に対して望
ましいことではないのは明らかである。そのような意図
していない状態変化を防ぐために、セル内の記憶ＦＥＴ
は、一般のゲートＦＥＴより４〜５倍大きくする。実質
的に大きな領域を有し、そのため実質的に大きなキャパ
シタンスを有する記憶トランジスタは、読み出し動作中
実質的な電荷の流れを防ぎ、それによって読み出し動作
に対して応答するセルにおける意図しない状態変化を防
ぐことができる。
【０００４】基板上で他のトランジスタより４〜５倍大
きいトランジスタを利用することは、しかしながら、半
導体基板上の面積を占有し、結果的に基板上に形成され
うるデバイスの数を制限するので、不利である。
きいトランジスタを利用することは、しかしながら、半
導体基板上の面積を占有し、結果的に基板上に形成され
うるデバイスの数を制限するので、不利である。
【０００５】
【発明が解決しようとする課題】本発明の目的は、単層
基板上に形成され、しかも上述のような先行技術より少
ない面積しか利用せずにすむ、異なるゲートキャパシタ
ンスを有するＩＧＦＥＴｓを提供することにある。
基板上に形成され、しかも上述のような先行技術より少
ない面積しか利用せずにすむ、異なるゲートキャパシタ
ンスを有するＩＧＦＥＴｓを提供することにある。
【０００６】
【課題を解決するための手段】単層基板上に形成される
集積回路は、その基板上に形成される第１のＦＥＴを含
み、そのＦＥＴは第１の領域及び第１のキャパシタンス
を有する。基板上に形成される第２のＦＥＴは、実質的
に第１の領域に等しい領域を有するが、そのキャパシタ
ンスは、実質的に第１のキャパシタンスより小さい。１
つの特徴においては、ＦＥＴの内あるものが、他のＦＥ
Ｔよりも厚いゲート酸化膜を有する。もう１つの特徴に
おいては、ＦＥＴの内のあるもののゲート酸化膜が、他
のＦＥＴのゲート酸化膜とは異なる材料から形成され
る。
集積回路は、その基板上に形成される第１のＦＥＴを含
み、そのＦＥＴは第１の領域及び第１のキャパシタンス
を有する。基板上に形成される第２のＦＥＴは、実質的
に第１の領域に等しい領域を有するが、そのキャパシタ
ンスは、実質的に第１のキャパシタンスより小さい。１
つの特徴においては、ＦＥＴの内あるものが、他のＦＥ
Ｔよりも厚いゲート酸化膜を有する。もう１つの特徴に
おいては、ＦＥＴの内のあるもののゲート酸化膜が、他
のＦＥＴのゲート酸化膜とは異なる材料から形成され
る。
【０００７】単層基板上にそのようなＩＧＦＥＴｓを作
り上げるための方法はまた、ソース及びドレイン領域が
基板の表面に近接して形成することにより与えられる。
第１のゲート酸化膜の層は、第１及び第２のＦＥＴのチ
ャネルに渡って基板の表面上に形成される。第１のゲー
ト酸化膜の層は、それから窒化膜に覆われ、ＦＥＴの１
つのチャネル上にあるその窒化膜は、後にエッチングに
より取り除かれる。第２のゲート酸化膜の層は、エッチ
ングの結果として露出した第１のゲート酸化膜の層に堆
積する。その後、その窒化膜及びどちらか一方のＦＥＴ
のチャネル上にない第１の酸化膜の層の一部は、両方と
も取り除かれる。
り上げるための方法はまた、ソース及びドレイン領域が
基板の表面に近接して形成することにより与えられる。
第１のゲート酸化膜の層は、第１及び第２のＦＥＴのチ
ャネルに渡って基板の表面上に形成される。第１のゲー
ト酸化膜の層は、それから窒化膜に覆われ、ＦＥＴの１
つのチャネル上にあるその窒化膜は、後にエッチングに
より取り除かれる。第２のゲート酸化膜の層は、エッチ
ングの結果として露出した第１のゲート酸化膜の層に堆
積する。その後、その窒化膜及びどちらか一方のＦＥＴ
のチャネル上にない第１の酸化膜の層の一部は、両方と
も取り除かれる。
【０００８】本発明の前述したものやその他の目的、特
徴、利点は、図面を参照して進行する以下の好ましい実
施例の詳細な記述から、一層明らかになるであろう。
徴、利点は、図面を参照して進行する以下の好ましい実
施例の詳細な記述から、一層明らかになるであろう。
【０００９】
【発明の実施の形態】図１は、本発明の実施例を具体化
したＳＲＡＭメモリセルを示す。そのセルは、ＮＭＯＳ
記憶トランジスタ１２、１４を含む。記憶トランジス１
２はＰＭＯＳトランジスタ１８を通ってＶｃｃライン１
６に接続され、記憶トランジスタ１４は、ＰＭＯＳトラ
ンジスタ２０を通ってＶｃｃライン１６に接続される。
トランジスタ１２は、ＮＭＯＳゲートトランジスタ２４
を経由して第１のビット線２２に接続される。同じよう
にで、記憶トランジスタ１４は、ＮＭＯＳゲートトラン
ジスタ２８を経由して第２のビット線２６に接続され
る。
したＳＲＡＭメモリセルを示す。そのセルは、ＮＭＯＳ
記憶トランジスタ１２、１４を含む。記憶トランジス１
２はＰＭＯＳトランジスタ１８を通ってＶｃｃライン１
６に接続され、記憶トランジスタ１４は、ＰＭＯＳトラ
ンジスタ２０を通ってＶｃｃライン１６に接続される。
トランジスタ１２は、ＮＭＯＳゲートトランジスタ２４
を経由して第１のビット線２２に接続される。同じよう
にで、記憶トランジスタ１４は、ＮＭＯＳゲートトラン
ジスタ２８を経由して第２のビット線２６に接続され
る。
【００１０】図１に示すＳＲＡＭセルの回路図は、技術
的には既知である。しかしながらＳＲＡＭセルを形成す
る方法や結果的にできる集積回路が、本発明の主題にな
っており、図２−７を参照にして記述される好ましい実
施例においてそれを示す。
的には既知である。しかしながらＳＲＡＭセルを形成す
る方法や結果的にできる集積回路が、本発明の主題にな
っており、図２−７を参照にして記述される好ましい実
施例においてそれを示す。
【００１１】図２−７により、本発明に従った１組のＩ
ＧＦＥＴｓの構造を、絶縁層のある開口部における１組
のＮチャネルトランジスタ構造により連続的に示す。図
２において、Ｐ形にドープされたシリコンウエハーのよ
うな、Ｐ形半導体基板３２がフィールド酸化膜領域３
４，３６を有し、その中にはＮ＋にドープされた領域３
８，４０，４２が成長しており、それらの領域は既知の
方法により基板３２の表面に近接して形成されている。
後程にさらに明確にはするが、領域３８，４０は、ここ
では第２のＦＥＴと呼んでいるＦＥＴ２４のソース及び
ドレイン領域を構成し、領域４０，４２は、ここでは第
１のＦＥＴと呼んでいるＦＥＴ１２のソース及びドレイ
ン領域を構成する。領域３８と４０の間の領域は、ＦＥ
Ｔ２４のチャネルを構成し、領域４０と４２の間の領域
は、ＦＥＴ１２のチャネルを構成する。フィールド酸化
膜３４，３６及びＮ＋にドープされた領域３８，４０，
４２を既知の方法で基板３２上に形成した後、第１のゲ
ート酸化膜４４の層を、図２に示すようにフィールド酸
化膜領域３４，３６の間の基板表面に堆積させる。その
後、図３に示すように、窒化膜４６をゲート酸化膜４４
上に堆積させる。
ＧＦＥＴｓの構造を、絶縁層のある開口部における１組
のＮチャネルトランジスタ構造により連続的に示す。図
２において、Ｐ形にドープされたシリコンウエハーのよ
うな、Ｐ形半導体基板３２がフィールド酸化膜領域３
４，３６を有し、その中にはＮ＋にドープされた領域３
８，４０，４２が成長しており、それらの領域は既知の
方法により基板３２の表面に近接して形成されている。
後程にさらに明確にはするが、領域３８，４０は、ここ
では第２のＦＥＴと呼んでいるＦＥＴ２４のソース及び
ドレイン領域を構成し、領域４０，４２は、ここでは第
１のＦＥＴと呼んでいるＦＥＴ１２のソース及びドレイ
ン領域を構成する。領域３８と４０の間の領域は、ＦＥ
Ｔ２４のチャネルを構成し、領域４０と４２の間の領域
は、ＦＥＴ１２のチャネルを構成する。フィールド酸化
膜３４，３６及びＮ＋にドープされた領域３８，４０，
４２を既知の方法で基板３２上に形成した後、第１のゲ
ート酸化膜４４の層を、図２に示すようにフィールド酸
化膜領域３４，３６の間の基板表面に堆積させる。その
後、図３に示すように、窒化膜４６をゲート酸化膜４４
上に堆積させる。
【００１２】図４では、Ｎ＋にドープされた領域４０，
４２の間に画定されるチャネル上のエリアはマスクさ
れ、窒化膜４６内の開口部４８を作り出し、それによっ
て領域４０，４２の間に画定されるチャネル上のゲート
酸化膜層４４の一部が露出する。
４２の間に画定されるチャネル上のエリアはマスクさ
れ、窒化膜４６内の開口部４８を作り出し、それによっ
て領域４０，４２の間に画定されるチャネル上のゲート
酸化膜層４４の一部が露出する。
【００１３】次に図５では、第２のゲート酸化膜５０の
層を堆積させるが、そこで堆積するのは、窒化膜４６内
の開口部４８により露出したゲート酸化膜の一部分のみ
である。
層を堆積させるが、そこで堆積するのは、窒化膜４６内
の開口部４８により露出したゲート酸化膜の一部分のみ
である。
【００１４】その後、窒化膜４６の残りの部分は、図６
に示すように、ゲート酸化膜５０に覆われた部分を除い
て、エッチングされ、酸化膜４４が露出する。
に示すように、ゲート酸化膜５０に覆われた部分を除い
て、エッチングされ、酸化膜４４が露出する。
【００１５】その後、ポリシリコンゲート材料５２が、
トランジスタ２４内のゲート酸化膜４４の上方に向かっ
て露出した表面上及び、トランジスタ１２内のゲート酸
化膜５０の露出した表面上に形成される。同様に、肩状
酸化物（oxide shoulder）５４が、トランジスタ２４，
１２内のゲート材料５２の円周上に形成される。ゲート
材料５２及び肩状酸化物５４は、既知の方法において、
堆積させ、形成する。
トランジスタ２４内のゲート酸化膜４４の上方に向かっ
て露出した表面上及び、トランジスタ１２内のゲート酸
化膜５０の露出した表面上に形成される。同様に、肩状
酸化物（oxide shoulder）５４が、トランジスタ２４，
１２内のゲート材料５２の円周上に形成される。ゲート
材料５２及び肩状酸化物５４は、既知の方法において、
堆積させ、形成する。
【００１６】別の実施例では、異なるゲート材料が、各
トランジスタにおいて実質的に同じ厚さで堆積させるこ
とも可能であり、その場合は異なるゲートキャパシタン
スを生じる異なる材料、例えば二酸化シリコン及び窒化
シリコンを用いる。さらに別の実施例では、層４４は、
１つのゲート酸化膜材料であり、層４６で用いるのは別
のタイプの材料である。例えば二酸化シリコン及び窒化
シリコンがこれに当たる。
トランジスタにおいて実質的に同じ厚さで堆積させるこ
とも可能であり、その場合は異なるゲートキャパシタン
スを生じる異なる材料、例えば二酸化シリコン及び窒化
シリコンを用いる。さらに別の実施例では、層４４は、
１つのゲート酸化膜材料であり、層４６で用いるのは別
のタイプの材料である。例えば二酸化シリコン及び窒化
シリコンがこれに当たる。
【００１７】以上本発明について実施例を用いて説明し
たが、当業者にとって明らかなように、本発明はその技
術的範囲内において様々な変形・変更を加えて実施する
ことができる。
たが、当業者にとって明らかなように、本発明はその技
術的範囲内において様々な変形・変更を加えて実施する
ことができる。
【００１８】
【発明の効果】上述したように本発明によれば、単層基
板上に異なるゲートキャパシタンスを有する絶縁ゲート
電界効果トランジスタを構成でき、大きなゲートキャパ
シタンスを有する電界効果トランジスタが要求される集
積回路を従来より小さい面積で構成することが可能であ
る。
板上に異なるゲートキャパシタンスを有する絶縁ゲート
電界効果トランジスタを構成でき、大きなゲートキャパ
シタンスを有する電界効果トランジスタが要求される集
積回路を従来より小さい面積で構成することが可能であ
る。
【図１】ＩＧＦＥＴｓを用いて構成したＳＲＡＭセルの
略式回路図である。
略式回路図である。
【図２】図１にある回路内の２つのＩＧＦＥＴｓの形成
過程を示す断面図である。
過程を示す断面図である。
【図３】図１にある回路内の２つのＩＧＦＥＴｓの形成
過程を示す断面図である。
過程を示す断面図である。
【図４】図１にある回路内の２つのＩＧＦＥＴｓの形成
過程を示す断面図である。
過程を示す断面図である。
【図５】図１にある回路内の２つのＩＧＦＥＴｓの形成
過程を示す断面図である。
過程を示す断面図である。
【図６】図１にある回路内の２つのＩＧＦＥＴｓの形成
過程を示す断面図である。
過程を示す断面図である。
【図７】図１にある回路内の２つのＩＧＦＥＴｓの形成
過程を示す断面図である。
過程を示す断面図である。
１２ ＮＭＯＳ記憶トランジスタ １４ ＮＭＯＳ記憶トランジスタ １６ Ｖｃｃライン １８ ＰＭＯＳトランジスタ ２０ ＰＭＯＳトランジスタ ２２ 第１ビット線 ２４ ＮＭＯＳゲートトランジスタ ２６ 第２ビット線 ２８ ＮＭＯSゲートトランジスタ ３２ Ｐ形半導体基板 ３４ フィールド酸化膜領域 ３６ フィールド酸化膜領域 ３８ Ｎ＋にドープされた領域 ４０ Ｎ＋にドープされた領域 ４２ Ｎ＋にドープされた領域 ４４ 第１のゲート酸化膜 ４６ 窒化膜 ４８ 開口部 ５０ 第２のゲート酸化膜 ５２ ポリシリコンゲート材料 ５４ 肩状酸化物
Claims (16)
- 【請求項１】 単層半導体基板上に絶縁ゲート電界効
果トランジスタ（ＦＥＴ）を形成するための方法であっ
て、 第１のＦＥＴ及び第２のＦＥＴに対する前記基板の表面
に近接してソース及びゲート領域を形成する過程と、 前記基板の前記表面に第１のゲート酸化膜の層を形成す
る過程と、 前記第１の酸化膜の前記層上に窒化膜を形成する過程
と、 前記第１のＦＥＴに対するゲート開口部を形成するため
に窒化膜をエッチングで取り除く過程と、 前記エッチングの結果として露出した前記第１のゲート
酸化膜の層上に第２のゲート酸化膜の層を堆積する過程
と、かつ窒化膜を取り除く過程とを有することを特徴と
する絶縁ゲート電界効果トランジスタ形成方法。 - 【請求項２】 チャネルが、各ＦＥＴの前記ソース及
びドレイン領域の間の前記基板内に画定され、その各チ
ャネルが実質上同じ領域を含むことを特徴とする請求項
１に記載の方法。 - 【請求項３】 前記どちらか一方のＦＥＴの前記チャ
ネル上にない前記第１の酸化膜の層の部分を取り除く過
程を更に含むことを特徴とする請求項２に記載の方法。 - 【請求項４】 各ＦＥＴを実質的に同じ大きさにする
過程を更に有することを特徴とする請求項１に記載の方
法。 - 【請求項５】 前記第１のＦＥＴに対する前記第２の
ゲート酸化膜の層上にゲート端子を形成し、 かつ前記第２のＦＥＴに対する前記第１のゲート酸化膜
の層上にゲート端子を形成する過程を更に含むことを特
徴とする請求項１に記載の方法。 - 【請求項６】 単層基板上に形成される集積回路であ
って、 前記基板上に形成され、かつ第１の領域及び第１のキャ
パシタンスを有する第１のＦＥＴと、 前記基板上に形成され、かつ前記第１の領域に実質的に
等しい領域及び前記第１のキャパシタンスより実質的に
小さいキャパシタンスを有する第２のＦＥＴとを備えた
集積回路。 - 【請求項７】 前記第１及び第２のＦＥＴが各々絶縁
ゲート酸化膜を有し、前記第１のＦＥＴゲート酸化膜
は、前記第２のゲート酸化膜より実質的に厚いことを特
徴とする請求項６に記載の集積回路。 - 【請求項８】 前記絶縁ゲート酸化膜が、前記第１及
び第２のＦＥＴの両方のチャネル上に形成される第１の
ゲート酸化膜の層、及び前記第１のＦＥＴの前記第１の
層上に形成される第２のゲート酸化膜の層を含むことを
特徴とする請求項７に記載の集積回路。 - 【請求項９】 前記第１のＦＥＴが第１の材料から形
成されるゲート酸化膜を有し、前記第２のＦＥＴが第２
の材料から形成されるゲート酸化膜を有することを特徴
とする請求項６に記載の集積回路。 - 【請求項１０】 前記材料の内の１つは二酸化シリコ
ンであり、前記材料の別の１つは窒化シリコンであるこ
とを特徴とする請求項９に記載の集積回路。 - 【請求項１１】 前記ＦＥＴがＳＲＡＭ内に１組のＦ
ＥＴを含むことを特徴とする請求項６に記載の集積回
路。 - 【請求項１２】 前記ＦＥＴの内の１つのソースが前
記ＦＥＴの別の１つのドレインを共有することを特徴と
する請求項１１に記載の集積回路。 - 【請求項１３】 単層基板上に絶縁ゲート電界効果ト
ランジスタを形成するための方法であって、 第１のＦＥＴ及び第２のＦＥＴのための前記基板の表面
に近接してソース及びゲート領域を形成する過程と、 前記基板の前記表面上に第１のゲート酸化膜の層を形成
する過程と、 前記ゲート酸化膜の前記層上に窒化膜を形成する過程
と、 前記第２のＦＥＴに対するゲート開口部を形成するため
に前記窒化膜をエッチングにより取り除く過程と、 窒化膜をエッチングする結果として露出する前記ゲート
酸化膜の層の一部をエッチングにより取り除く過程と、
かつ窒化膜を取り除く過程とを有することを特徴とする
絶縁ゲート電界効果トランジスタ形成方法。 - 【請求項１４】 チャネルが、各ＦＥＴの前記ソース
及びドレイン領域の間の前記基板内に画定され、その各
チャネルが実質上同じ領域を含むことを特徴とする請求
項１３に記載の方法。 - 【請求項１５】 前記どちらか一方のＦＥＴの前記チ
ャネル上にない前記第１の酸化膜の層の部分を取り除く
過程を更に含むことを特徴とする請求項１４に記載の方
法。 - 【請求項１６】 各ＦＥＴを実質的に同じ大きさにす
る過程を更に有することを特徴とする請求項１３に記載
の方法。
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