JPH10116921A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH10116921A
JPH10116921A JP8267441A JP26744196A JPH10116921A JP H10116921 A JPH10116921 A JP H10116921A JP 8267441 A JP8267441 A JP 8267441A JP 26744196 A JP26744196 A JP 26744196A JP H10116921 A JPH10116921 A JP H10116921A
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Abstract

(57)【要約】 【課題】ＳＲＡＭのメモリセルのデータホールド特性を
改善すると共に、そのデータ保持電流を低減する。 【解決手段】各抵抗負荷Ｒ１，２が第１，第２のノード
Ｎ１，２を介して第１，第２の駆動トランジスタＴｒ
１，２に接続され，第１，第２のトランジスタのゲート
が前記第２，第１のノードＮ２，１にそれぞれ接続され
たフリップフロップと、前記第１，第２のノードと１対
のビット線１１，１２の間に接続されワード線１３によ
り制御される第１，第２のスイッチングトランジスタＴ
ｒ３，４とからなるメモリセルを含む半導体記憶装置に
おいて、前記第１，第２の駆動トランジスタのゲート長
Ｌ１を、このメモリセル以外の周辺部のトランジスタの
最小ゲート長Ｌ０よりも大きくする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にそのスタティックＲＡＭ（ＳＲＡＭ）のメモリ
セルに関する。
【０００２】
【従来の技術】一般に、半導体集積回路においては、Ｎ
型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを同一の半導体基
板上に形成する相補型ＭＯＳ（ＣＭＯＳ）ＦＥＴが、低
消費電力であるため多く用いられ、またＭＯＳＦＥＴの
ゲート長を短かくすることにより、高速動作、高集積化
が図られるため、メモリやマイクロコンピュータ等に広
く使用されている。
【０００３】メモリとして、ＳＲＡＭのメモリセルにＣ
ＭＯＳを使用した例が、特開平６―３０２７８６号公報
に示させているが、メモリセルにＣＭＯＳを用いた場
合、Ｎ型ＭＯＳＦＥＴが４個、Ｐ型ＭＯＳＦＥＴが２個
と、これらのＭＯＳＦＥＴを分離するための素子分離領
域が必要となる。そのため最近のＳＲＡＭでは、メモリ
セルの微細化のために、Ｐ型ＭＯＳＦＥＴの代りに１Ｔ
Ω以上の高抵抗負荷を用いることにより、メモリセルを
Ｎ型ＭＯＳＦＥＴのみで構成した高抵抗負荷型ＳＲＡＭ
が主流になっている。
【０００４】図５（ａ）はこの高抵抗負荷型ＳＲＡＭの
メモリセルの一例の回路図である。このメモリセルは、
高抵抗Ｒ１，２がそれぞれ記憶ノードＮ１，２を介して
接続された駆動用Ｎ型トランジスタ（ＭＯＳＦＥＴ）Ｔ
ｒ１，２を、そのドレインとゲートとを交互に接続して
フリップフロップを構成し、そのノードＮ１，２からス
イッチングトランジスタＴｒ３，４がビット線１１，１
２を介して接続され、ワード線１３により制御されるよ
うになっている。
【０００５】このメモリセルは、ノードＮ１がハイのデ
ータ、ノード２がロウのデータを記憶しているとする。
このメモリセルのデータを安定に保持しておくために
は、ノードＮ１の電位が駆動用Ｎ型トランジスタＴｒ２
の閾値電圧Ｖｔよりも十分高くなければならない。この
ノードＮ１の電位が閾値電圧Ｖｔよりも十分高いかどう
か、すなわちメモリの安定性（ホールド特性）は高抵抗
Ｒ１の値と、駆動用Ｎ型トランジスタＴｒ１のサブスレ
ッショルド電流ＩT1によって決まる。
【０００６】図５（ｂ）はこのＳＲＡＭの駆動用Ｎ型ト
ランジスタＴｒ１をゲート電圧が０Ｖのとき、リーク電
流を流さない理想トランジスタＴｒ０と、実際の駆動用
トランジスタＴｒ１のゲートに０Ｖを印加した時のソー
ス・ドレイン間の抵抗ＲSDに置き換えた等価回路であ
る。
【０００７】ここで電源電圧をＶｃｃとすると、ノード
Ｎ１の電位は抵抗分割により Ｖｃｃ×ＲSD／( Ｒ１＋ＲSD） と表される。この高抵抗Ｒ１，２の値が低ければ、ノー
ドＮ１の電位は高くなってハイデータを維持しやすくな
るが、ノードＮ２では高抵抗Ｒ２に流れる電流ＩR2が増
加してしまい、メモリセルのデータ保持電流が増加して
しまうことになる。
【０００８】サブスレッショルド電流ＩT1が増加すると
いうことは、抵抗ＲSDが減少することであり、ノードＮ
１の電位は引き下げられ、その結果メモリセルのホール
ド特性が悪化する。通常、安定した高負荷抵抗型メモリ
セルを実現するためには、その負荷電流に対してサブス
レッショルド電流ＩT1を１桁以上小さく抑えなければな
らない。
【０００９】一方、上述のようにゲート長Ｌが短かくな
るにつれ、メモリセルの設計に際して短チャネル効果の
影響を考慮する必要が生じてきた。前述した特開平６―
３０２７８６号公報では、ＣＭＯＳメモリセルの負荷用
Ｐ型ＭＯＳＦＥＴのゲート長を周辺回路のＰ型ＭＯＳＦ
ＥＴのゲート長よりも大きくして、その短チャネル効果
を抑制することが説明されている。これは、短チャネル
効果によるＣＭＯＳメモリセルのデータ保持電流の増加
を抑制しているものである。
【００１０】
【発明が解決しようとする課題】上述した従来の技術で
は、メモリセルの駆動用トランジスタのゲート長は、チ
ップ面積を小さくするために、その製品のトランジスタ
のゲート長の最小サイズで製作されているのが一般的で
ある。この場合、トランジスタのゲート長の短縮化につ
れ、駆動用トランジスタが短チャネル効果の影響を受け
るようになる。
【００１１】また、高負荷抵抗型メモリセルにおいて
は、その短チャネル効果により駆動用トランジスタのサ
ブスレッショルド電流が増加すると、メモリセルのホー
ルド特性が悪化するという問題が生ずる。この問題を解
決するために、負荷抵抗を小さくすると、負荷電流が増
加し、メモリセルのデータ保持電流が増加し、待機時の
消費電力が少ないというＳＲＡＭの特徴が損なわれると
いう問題がある。
【００１２】本発明の目的は、高抵抗負荷が用いられる
ようにして、メモリセルのホールド特性を維持し、かつ
データ保持電流を低減することのできるＳＲＡＭからな
る半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の構成は、各抵抗
負荷が第１，第２のノードを介して第１，第２の駆動ト
ランジスタに接続されこれら第１，第２のトランジスタ
のゲートが前記第２，第１のノードにそれぞれ接続され
たフリップフロップと、前記第１，第２のノードと１対
のビット線との間に接続されワード線により制御される
第１，第２のスイッチングトランジスタとからなるメモ
リセルを含む半導体記憶装置において、前記第１，第２
の駆動トランジスタのゲート長を、このメモリセル以外
の周辺部のトランジスタの最小ゲート長よりも大きくし
たことを特徴とする。
【００１４】また本発明において、メモリセルを構成す
るトランジスタが、Ｎ型ＭＯＳＦＥＴからなり、スタテ
ィックＲＡＭを構成することができる。
【００１５】この発明の構成によれば、駆動用トランジ
スタのサブスレッショルド電流を抑制できるので、メモ
リセルのホールド特性を保持し、かつデータ保持電流を
悪化を抑えることができる。
【００１６】
【発明の実態の形態】図１は本発明の一実施形態のＳＲ
ＡＭのメモリセルの駆動用トランジスタＴｒ１の模式的
断面図、図２はそのトランジスタを含むメモリセル部分
の平面図を示す。本実施形態のＳＲＡＭメモリセル部で
は、その回路構成は図５の従来例と同様であり、トラン
ジスタＴｒ１が、Ｐウェル１内にドレインとなるＮウェ
ル２と、ソースとなるＮウェル３とを形成し、これらる
Ｎウェル２，３の間にゲート領域４とゲート電極（Ｇ
１）５を設け、Ｎウェル２からノート６を介して高抵抗
Ｒ１が接続され、コンタクトホール９を介して電源線
（ＶCC）７と接続し、またＮウェル３からはコンタクト
ホール１０を介して接地線（ＧＮＤ) ８と接続してい
る。この実施形態では、駆動トランジスタＴｒ１のゲー
ト長Ｌ１が、このメモリセル以外の周辺回路のトランジ
スタのゲート長Ｌ０よりも大きくなっていることを特徴
とする。
【００１７】一般にトランジスタは、そのゲート長Ｌが
短くなるに従って、その短チャネル効果によりトランジ
スタのサブスレッショルド電流が増加していく。図３は
このトランジスタのサブスレッショルド係数Ｓとそのゲ
ート長Ｌとの関係を示した特性図である。この図による
と、ゲート長Ｌが０．５μｍ以上のときはサブスレッシ
ョルド係数Ｓはほぼ一定となっているが、ゲート長Ｌが
０．５μｍ以下になると、サブスレッショルド係数Ｓが
増加していくことが分る。
【００１８】このサブスレッショルド係数Ｓは、トラン
ジスタのゲート電圧がその閾値電圧Ｖｔ以下のとき、そ
のトレイン電流が１桁変化するために必要なゲート電圧
の変化量のことであり、この係数値が増加することはサ
ブスレッショルド電流が増加することを意味する。
【００１９】本実施形態のＳＲＡＭとしては、トランジ
スタのゲート長Ｌの最小寸法が０．３μｍのものを用い
るとする。このＳＲＡＭの回路のうち、論理回路、デコ
ーダなどの周辺回路では、トランジスタの動作速度が重
要であり、そのゲート長Ｌを最小寸法で製造したことに
よるサブスレッショルド電流の増加は余り問題とならな
いので、周辺回路のトランジスタはゲート長０．３μｍ
のＮ型ＭＯＳＦＥＴを使用する。
【００２０】一方、このＳＲＡＭのメモリセルの場合、
駆動用トランジスタのゲート長Ｌを最小寸法である０．
３μｍにしたとすると、そのサブスレッショルド電流の
増加により、メモリセルのハイ（ｈｉｇｈ）データを記
憶している側のノード電位が引き下げられてしまうの
で、メモリセルのホールド特性が悪化していくことにな
り、最悪に場合にはメモリセルのデータを読み出す時
に、このメモリセルのデータを破壊してしまう可能性が
ある。
【００２１】このメモリセルの駆動用トランジスタにも
用いるＮ型トランジスタのゲート長Ｌとサブスレッショ
ルド係数Ｓが、図３のような特性を有するとすると、こ
のＮ型トランジスタのゲート長Ｌが０．３μｍと０．５
μｍのときのサブスレッショルド係数Ｓはそれぞれ１３
０ｍＶ／decade，９０ｍＶ／decadeとなる。
【００２２】また図４は図３のサブスレッショルド係数
Ｓを有するゲート長Ｌが、０．３μｍと０．５μｍの２
種類のＮ型トランジスタで、その閾値電圧Ｖｔを０．６
Ｖに設定した場合のゲート電圧ＶG に対するサブスレッ
ショルド電流ＩVTを示している。ここで図中のＩVTはゲ
ート電圧ＶG が０．６Ｖの時のサブスレッショルド電流
である。
【００２３】この図４のように、ゲート電圧ＶG が０Ｖ
から閾値電圧Ｖｔの０．６Ｖまでの間、サブスレッショ
ルド電流ＩVTが対数的に変化するとすると、ゲート電圧
ＶGが０Ｖの時のサブスレッショルド電流ＩVTは、ゲー
ト長Ｌが、０．３μｍのときは約ＩT1×１０-4.6、０．
５μｍのときは約ＩT1×１０-6.6であり、約２桁の差が
あることが分る。従って、駆動用トランジスタのゲート
長Ｌを０．５μｍから０．３μｍに縮小する場合、ゲー
ト長０．５μｍのときと同等のデータ保持特性を得よう
とするならば、その負荷抵抗Ｒ１，２を２桁小さくしな
ければならないが、この場合にはメモリセルのデータ保
持電流が増加してしまい、その消費電力が大きくなって
しまう。
【００２４】このデータ保持特性を維持し、データ保持
電流の低減することを同時に満足させるためには、メモ
リセルの駆動用Ｎ型トランジスタのゲート長を、そのＳ
ＲＡＭのゲート長Ｌの最小寸法よりも相対的に長くする
必要がある。この最小ゲード寸法を０．３μｍとする
と、メモリセルの駆動用Ｎ型トランジスタのゲート長は
０．５μｍとすればよい。
【００２５】
【発明の効果】以上説明したように、本発明のＳＲＡＭ
のメモリセルを構成する駆動用Ｎ型トランジスタのゲー
ト長を、周辺回路を構成しているＮ型トランジスタのゲ
ート長よりも相対的に長くすることにより、このＳＲＡ
Ｍのメモリセルのホールド特性を改善すると共に、その
データ保持電流を低減することができるという効果があ
る。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体記憶装置のトラン
ジスタの模式的断面図である。
【図２】図１のトランジスタのメモリセル部分の平面図
である。
【図３】本実施形態によるサブスレッショルド係数のゲ
ート長に対する特性図である。
【図４】本実施形態によるドレイン電流の対ゲート電圧
特性を示す特性図である。
【図５】一般の半導体記憶装置のメモリセル部の回路図
およびその等価回路図である。
【符号の説明】
１ Ｐ型半導体基板 ２，３ Ｎウェル層（ソース、ドレイン） ４ ゲート ５，６ ノード ７ Ｖcc電源線 ８ ＧＮＤ線 ９，１０ コンタクトホール １１，１２ ビット線（ＢＬＴ，ＢＬＢ） １３ ワード線 Ｇ１〜Ｇ４ トランジスタＴｒ１〜４のゲート Ｌ１〜Ｌ４ ゲート長 Ｎ１，Ｎ２ ノード Ｒ１，Ｒ２ 高抵抗負荷 Ｔｒ１，２ 駆動トランジスタ Ｔｒ３，４ スイッチングトランジスタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 各抵抗負荷が第１，第２のノードを介し
    て第１，第２の駆動トランジスタに接続されこれら第
    １，第２のトランジスタのゲートが前記第２，第１のノ
    ードにそれぞれ接続されたフリップフロップと、前記第
    １，第２のノードと１対のビット線との間に接続されワ
    ード線により制御される第１，第２のスイッチングトラ
    ンジスタとからなるメモリセルを含む半導体記憶装置に
    おいて、前記第１，第２の駆動トランジスタのゲート長
    を、このメモリセル以外の周辺部のトランジスタの最小
    ゲート長よりも大きくしたことを特徴とする半導体記憶
    装置。
  2. 【請求項２】 メモリセルを構成するトランジスタが、
    Ｎ型ＭＯＳＦＥＴからなり、スタティックＲＡＭを構成
    する請求項１記載の半導体記憶装置。
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