JPH06302786A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH06302786A
JPH06302786A JP5083717A JP8371793A JPH06302786A JP H06302786 A JPH06302786 A JP H06302786A JP 5083717 A JP5083717 A JP 5083717A JP 8371793 A JP8371793 A JP 8371793A JP H06302786 A JPH06302786 A JP H06302786A
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JP
Japan
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misfet
type
gate electrode
memory cell
load
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Application number
JP5083717A
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English (en)
Inventor
Fumio Otsuka
文雄 大塚
Kozaburo Kurita
公三郎 栗田
Toshiro Takahashi
敏郎 高橋
Katsuhiko Ichinose
勝彦 一瀬
Shinichiro Mitani
真一郎 三谷
Yukihiro Bandai
享宏 万代
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Hitachi Ltd
Hitachi Computer Engineering Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 メモリセルおよび周辺回路を共にＣＭＯＳＦ
ＥＴで構成した半導体集積回路装置の集積度を向上させ
る。 【構成】 ＳＲＡＭのメモリセルの駆動用ＭＩＳＦＥＴ
Ｑｄ1 、Ｑｄ2 のゲート電極５ｄと負荷用ＭＩＳＦＥＴ
Ｑｐ1 、Ｑｐ2 のゲート電極５ｐとを共にｎ型で構成し
てゲート電極５ｄとゲート電極５ｐとの分離を不要に
し、メモリセルサイズを微細化する。また、負荷用ＭＩ
ＳＦＥＴＱｐ1 、Ｑｐ2 のゲート長を周辺回路のｐチャ
ネル型ＭＩＳＦＥＴのゲート長よりも大きくして短チャ
ネル効果を抑制する。さらに、周辺回路のｐチャネル型
ＭＩＳＦＥＴのゲート電極をｐ型で構成して短チャネル
効果を抑制する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型
ＭＩＳＦＥＴとを同一半導体基板上に形成したＣＭＯＳ
ＦＥＴ（相補形ＭＩＳＦＥＴ）を有する半導体集積回路
装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ｎチャネル型ＭＩＳＦＥＴとｐチャネル
型ＭＩＳＦＥＴとを同一半導体基板上に形成したＣＭＯ
ＳＦＥＴは、低消費電力化が可能であると共に、微細化
によって高速化も可能となることから、マイクロコンピ
ータ、ゲートアレイ、メモリを始めとするほとんど全て
のデバイスに適用されている。
【０００３】従来、一般的なＣＭＯＳデバイスは、ｎチ
ャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのそ
れぞれのゲート電極を共にｎ型の多結晶シリコンで構成
し、ｐチャネル型ＭＩＳＦＥＴのチャネル領域に基板と
反対の導電型の不純物（ｐ型不純物）を導入してしきい
値電圧〔Ｖth〕の合わせ込みを行っている。すなわち、
このＣＭＯＳ構造においては、ｎチャネル型ＭＩＳＦＥ
Ｔが表面チャネル型構造であるのに対し、ｐチャネル型
ＭＩＳＦＥＴは、チャネル領域にｐｎ接合を有する埋込
みチャネル型構造になっている。
【０００４】これに対し、上記のようなＣＭＯＳ構造を
微細化しようとすると、ｐチャネル型ＭＩＳＦＥＴにお
いて、短チャネル効果によるしきい値電圧〔Ｖth〕の低
下が顕著になることが問題であるとして、ｎチャネル型
ＭＩＳＦＥＴのゲート電極をｎ型の多結晶シリコンで構
成し、ｐチャネル型ＭＩＳＦＥＴのゲート電極をｐ型の
多結晶シリコンで構成する提案もなされている（「アイ
・イー・ディー・エム（ＩＥＤＭ）８８(1988)」Ｐ５６
〜Ｐ５９）。
【０００５】
【発明が解決しようとする課題】しかしながら、ｎチャ
ネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのそれ
ぞれのゲート電極を互いに異なる導電型の多結晶シリコ
ンで構成する前記従来技術は、多結晶シリコンに導入さ
れた不純物の相互拡散に起因するしきい値電圧〔Ｖth〕
の変動を防止するために、ｎチャネル型ＭＩＳＦＥＴの
ゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極と
を分離しなければならないため、その分、ＣＭＯＳＦＥ
Ｔの占有面積が大きくなり、デバイスの微細化が妨げら
れるという問題がある。
【０００６】本発明の目的は、メモリセルおよび周辺回
路のそれぞれをＣＭＯＳＦＥＴで構成した半導体集積回
路装置の微細化を促進することのできる技術を提供する
ことにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。
【０００９】本発明は、メモリセルおよび周辺回路のそ
れぞれを第１導電型のＭＩＳＦＥＴと第２導電型のＭＩ
ＳＦＥＴとで構成した半導体集積回路装置において、メ
モリセルの第１導電型のＭＩＳＦＥＴと第２導電型のＭ
ＩＳＦＥＴのそれぞれのゲート電極を第１導電型の導電
層で構成し、周辺回路の第１導電型のＭＩＳＦＥＴのゲ
ート電極を第１導電型の導電層で構成し、周辺回路の第
２導電型のＭＩＳＦＥＴのゲート電極を第２導電型の導
電層で構成し、メモリセルの第２導電型のＭＩＳＦＥＴ
のゲート長を周辺回路の第２導電型のＭＩＳＦＥＴのゲ
ート長よりも大きくしたものである。
【００１０】
【作用】上記した手段によれば、メモリセルの第１導電
型のＭＩＳＦＥＴと第２導電型のＭＩＳＦＥＴのそれぞ
れのゲート電極を同一の導電型の導電層で構成すること
により、第１導電型および第２導電型のＭＩＳＦＥＴの
ゲート電極の分離が不要となるので、メモリセルサイズ
の微細化が可能となる。また、メモリセルの第２導電型
のＭＩＳＦＥＴのゲート長を周辺回路の第２導電型のＭ
ＩＳＦＥＴのゲート長よりも大きくすることにより、メ
モリセルの第２導電型のＭＩＳＦＥＴの短チャネル効果
を抑制できる。
【００１１】上記した手段によれば、周辺回路の第１導
電型のＭＩＳＦＥＴのゲート電極を第１導電型の導電層
で構成し、周辺回路の第２導電型のＭＩＳＦＥＴのゲー
ト電極を第２導電型の導電層で構成することにより、短
チャネル効果による第２導電型のＭＩＳＦＥＴのしきい
値電圧〔Ｖth〕の低下を抑制できる。
【００１２】
【実施例】図３は、本発明の一実施例であるＳＲＡＭの
メモリセルＭＣの等価回路図である。
【００１３】図３に示すように、メモリセルＭＣは、フ
リップフロップ回路と２個の転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 とで構成され、ワード線ＷＬと相補性デー
タ線ＤＬ（第１データ線ＤＬ1 および第２データ線ＤＬ
2)との交差部に配置されている。フリップフロップ回路
は、情報蓄積部として構成され、１ビットの情報
（“１”または“０”）を記憶する。
【００１４】メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
1 、Ｑｔ2 のそれぞれは、ｎチャネル型で構成され、フ
リップフロップ回路の一対の入出力端子に半導体領域
（ソース領域乃至ドレイン領域）の一方が接続されてい
る。転送用ＭＩＳＦＥＴＱｔ1の他方の半導体領域は、
第１データ線ＤＬ1 に接続され、そのゲート電極はワー
ド線ＷＬに接続されている。転送用ＭＩＳＦＥＴＱｔ2
の他方の半導体領域は、第２データ線ＤＬ2 に接続さ
れ、そのゲート電極はワード線ＷＬに接続されている。
【００１５】フリップフロップ回路は、ｎチャネル型で
構成された２個の駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 お
よびｐチャネル型で構成された２個の負荷用ＭＩＳＦＥ
ＴＱｐ1 、Ｑｐ2 で構成されている。すなわち、本実施
例のＳＲＡＭのメモリセルＭＣは、完全ＣＭＯＳ構造で
構成されている。
【００１６】駆動用ＭＩＳＦＥＴＱｄ1 および負荷用Ｍ
ＩＳＦＥＴＱｐ1 は、互いのドレイン領域（フリップフ
ロップ回路の一方の入出力端子）が接続され、かつ互い
のゲート電極が接続されてＣＭＯＳを構成している。同
様に、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦ
ＥＴＱｐ2 は、互いのドレイン領域（フリップフロップ
回路の他方の入出力端子）が接続され、かつ互いのゲー
ト電極が接続されてＣＭＯＳを構成している。
【００１７】駆動用ＭＩＳＦＥＴＱｄ1 および負荷用Ｍ
ＩＳＦＥＴＱｐ1 のそれぞれのドレイン領域は、転送用
ＭＩＳＦＥＴＱｔ1 の一方の半導体領域に接続され、か
つ駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴ
Ｑｐ2 のそれぞれのゲート電極に接続されている。同様
に、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥ
ＴＱｐ2 のそれぞれのドレイン領域は、転送用ＭＩＳＦ
ＥＴＱｔ2 の一方の半導体領域に接続され、かつ駆動用
ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 の
それぞれのゲート電極に接続されている。
【００１８】駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のそれ
ぞれのソース領域は、基準電圧（ＶSS) に接続され、負
荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のそれぞれのソース領
域は、電源電圧（ＶCC) に接続されている。基準電圧
（ＶSS) は、例えば０Ｖ（グランド電位）であり、電源
電圧（ＶCC) は、例えば2.５Ｖである。
【００１９】図１は、上記ＳＲＡＭのメモリセルＭＣの
概略平面図である。同図に示すように、例えばｐ- 型シ
リコン単結晶からなる半導体基板（半導体チップ）１の
主面には、ｐ型ウエル２が形成されている。また、この
ｐ型ウエル２に隣接する領域（図の破線で囲んだ領域）
には、ｎ型ウエル３が形成されている。
【００２０】図２に示すように、上記ｐ型ウエル２の主
面には、周囲をフィールド絶縁膜４で囲まれたＬ字形の
活性領域が一対形成され、上記ｎ型ウエル３の主面に
は、周囲をフィールド絶縁膜４で囲まれた矩形の活性領
域が一対形成されている。
【００２１】図１に示すように、メモリセルＭＣを構成
する駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 、転送用ＭＩＳ
ＦＥＴＱｔ1 、Ｑｔ2 および負荷用ＭＩＳＦＥＴＱ
ｐ1 、Ｑｐ2 のうち、ｎチャネル型で構成された駆動用
ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 および転送用ＭＩＳＦＥＴ
Ｑｔ1 、Ｑｔ2 のそれぞれは、上記ｐ型ウエル２の活性
領域の主面に形成され、ｐチャネル型で構成された負荷
用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 は、上記ｎ型ウエル３の
活性領域の主面に形成されている。
【００２２】ｐ型ウエル２の活性領域の主面に形成され
た駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のそれぞれのゲー
ト電極５ｄは、例えば多結晶シリコン膜で形成されてい
る。この多結晶シリコン膜には、抵抗値を低減するため
にｎ型の不純物（例えばＰ）が導入されている。ゲート
電極５ｄのゲート長（Ｌｇ）は、例えば0.２μｍであ
る。
【００２３】駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のそれ
ぞれのソース領域６およびドレイン領域７は、ｎ型の半
導体領域で構成されている。駆動用ＭＩＳＦＥＴＱｄ1
のソース領域６上には、コンタクトホール８ａを通じて
配線９ａが接続されている。
【００２４】駆動用ＭＩＳＦＥＴＱｄ1 のソース領域６
は、この配線９ａを介して基準電圧（ＶSS）に接続され
ている。同様に、駆動用ＭＩＳＦＥＴＱｄ2 のソース領
域６上には、コンタクトホール８ｂを通じて配線９ｂが
接続されている。駆動用ＭＩＳＦＥＴＱｄ2 それぞれの
ソース領域６は、この配線９ｂを介して基準電圧
（ＶSS）に接続されている。
【００２５】ｐ型ウエル２の活性領域の主面に形成され
た転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のそれぞれのゲー
ト電極１０は、例えば多結晶シリコン膜で構成されてい
る。この多結晶シリコン膜には、抵抗値を低減するため
にｎ型の不純物（例えばＰ）が導入されている。ゲート
電極１０のゲート長（Ｌｇ）は、例えば0.４μｍであ
る。
【００２６】転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のそれ
ぞれのゲート電極１０には、ワード線ＷＬが接続されて
いる。このワード線ＷＬは、転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 のゲート電極１０と一体に構成されてい
る。
【００２７】転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のそれ
ぞれの半導体領域（ソース領域およびドレイン領域）１
１、１２は、ｎ型の半導体領域で構成されている。転送
用ＭＩＳＦＥＴＱｔ1 の一方の半導体領域１１は、前記
駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域７と一体に構
成されている。同様に、転送用ＭＩＳＦＥＴＱｔ2 の一
方の半導体領域１１は、前記駆動用ＭＩＳＦＥＴＱｄ2
のドレイン領域７と一体に構成されている。
【００２８】転送用ＭＩＳＦＥＴＱｔ1 の他方の半導体
領域１２上には、コンタクトホール１３ａを通じて配線
１４ａが接続されている。転送用ＭＩＳＦＥＴＱｔ1 の
半導体領域１２は、この配線１４ａを介して図示しない
第１データ線（ＤＬ1)に接続されている。同様に、転送
用ＭＩＳＦＥＴＱｔ2 の他方の半導体領域１２上には、
コンタクトホール１３ｂを通じて配線１４ｂが接続され
ている。転送用ＭＩＳＦＥＴＱｔ2 の半導体領域１２
は、この配線１４ｂを介して図示しない第２データ線
（ＤＬ2)に接続されている。
【００２９】ｎ型ウエル３の活性領域の主面に形成され
た負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のうち、負荷用Ｍ
ＩＳＦＥＴＱｐ1 のゲート電極５ｐは、前記駆動用ＭＩ
ＳＦＥＴＱｄ1 のゲート電極５ｄと一体に構成されてい
る。同様に、負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極５
ｐは、前記駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極５ｄ
と一体に構成されている。すなわち、負荷用ＭＩＳＦＥ
ＴＱｐ1 、Ｑｐ2 のそれぞれのゲート電極５ｐは、ｎ型
の不純物（例えばＰ）が導入された多結晶シリコン膜で
形成されている。ゲート電極５ｐのゲート長（Ｌｇ）
は、例えば0.３μｍである。
【００３０】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のそれ
ぞれのソース領域１５およびドレイン領域１６は、ｐ型
の半導体領域で構成されている。負荷用ＭＩＳＦＥＴＱ
ｐ1のソース領域１５上には、コンタクトホール１７ａ
を通じて配線１８ａが接続されている。負荷用ＭＩＳＦ
ＥＴＱｐ1 のソース領域１５は、この配線１８ａを介し
て電源電圧（ＶCC) に接続されている。同様に、負荷用
ＭＩＳＦＥＴＱｐ2 のソース領域１５上には、コンタク
トホール１７ｂを通じて配線１８ｂが接続されている。
負荷用ＭＩＳＦＥＴＱｐ2 のソース領域１５は、この配
線１８ｂを介して電源電圧（ＶCC) に接続されている。
【００３１】負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極５
ｐ（すなわち駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極５
ｄ）上には、コンタクトホール１９ｂを通じて配線２２
ｂが接続されている。負荷用ＭＩＳＦＥＴＱｐ2 のドレ
イン領域１６上には、コンタクトホール２０ｂを通じて
上記配線２２ｂが接続されている。駆動用ＭＩＳＦＥＴ
Ｑｄ2 のドレイン領域７（すなわち転送用ＭＩＳＦＥＴ
Ｑｔ2 の半導体領域１１）上には、コンタクトホール２
１ｂを通じて上記配線２２ｂが接続されている。すなわ
ち、負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極５ｐ（駆動
用ＭＩＳＦＥＴＱｄ1 のゲート電極５ｄ）と負荷用ＭＩ
ＳＦＥＴＱｐ2 のドレイン領域１６と駆動用ＭＩＳＦＥ
ＴＱｄ2 のドレイン領域７（転送用ＭＩＳＦＥＴＱｔ2
の半導体領域１１）とは、上記配線２２ｂを介して互い
に接続されている。
【００３２】負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極５
ｐ（すなわち駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極５
ｄ）上には、コンタクトホール１９ａを通じて配線２２
ａが接続されている。負荷用ＭＩＳＦＥＴＱｐ1 のドレ
イン領域１６上には、コンタクトホール２０ａを通じて
上記配線２２ａが接続されている。駆動用ＭＩＳＦＥＴ
Ｑｄ1 のドレイン領域７（すなわち転送用ＭＩＳＦＥＴ
Ｑｔ1 の半導体領域１１）上には、コンタクトホール２
１ａを通じて上記配線２２ａが接続されている。すなわ
ち、負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極５ｐ（駆動
用ＭＩＳＦＥＴＱｄ2 のゲート電極５ｄ）と負荷用ＭＩ
ＳＦＥＴＱｐ1 のドレイン領域１６と駆動用ＭＩＳＦＥ
ＴＱｄ1 のドレイン領域７（転送用ＭＩＳＦＥＴＱｔ1
の半導体領域１１）とは、上記配線２２ａを介して互い
に接続されている。
【００３３】図４は、従来のＳＲＡＭのメモリセルＭＣ
の概略平面図である。このＳＲＡＭは、ｎ型ウエル３の
活性領域の主面に形成された負荷用ＭＩＳＦＥＴＱ
ｐ1 、Ｑｐ2 のそれぞれのゲート電極５ｐをｐ型の不純
物（例えばＢＦ2)を導入した多結晶シリコン膜で形成
し、ｐ型ウエル２の活性領域の主面に形成された駆動用
ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のそれぞれのゲート電極５
ｄをｎ型の不純物（例えばＰ）を導入した多結晶シリコ
ン膜で構成している。
【００３４】すなわち、本実施例のＳＲＡＭは、負荷用
ＭＩＳＦＥＴＱｐ1 のゲート電極５ｐと駆動用ＭＩＳＦ
ＥＴＱｄ1 のゲート電極５ｄとを一体に構成し、負荷用
ＭＩＳＦＥＴＱｐ2 のゲート電極５ｐと駆動用ＭＩＳＦ
ＥＴＱｄ2 のゲート電極５ｄとを一体に構成しているの
に対し、図４に示す従来のＳＲＡＭは、負荷用ＭＩＳＦ
ＥＴＱｐ1 のゲート電極５ｐと駆動用ＭＩＳＦＥＴＱｄ
1 のゲート電極５ｄとを分離形成し、負荷用ＭＩＳＦＥ
ＴＱｐ2 のゲート電極５ｐと駆動用ＭＩＳＦＥＴＱｄ2
のゲート電極５ｄとを分離形成している。
【００３５】また、本実施例のＳＲＡＭの負荷用ＭＩＳ
ＦＥＴＱｐ1 、Ｑｐ2 は、ゲート電極５ｐのゲート長
（Ｌｇ）が、例えば0.３μｍであるのに対し、図４に示
す従来のＳＲＡＭの負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2
は、ゲート電極５ｐのゲート長（Ｌｇ）が、例えば0.２
μｍである。なお、この従来のＳＲＡＭの上記した以外
の構成は、本実施例のＳＲＡＭの構成とほぼ同一であ
る。
【００３６】上記図１と図４とを比較すれば明らかなよ
うに、本実施例のＳＲＡＭは、負荷用ＭＩＳＦＥＴＱｐ
1 、Ｑｐ2 のゲート長（0.３μｍ）が従来のＳＲＡＭの
負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲート長（0.２μ
ｍ）に比べて長いにもかかわらず、負荷用ＭＩＳＦＥＴ
Ｑｐ1 のゲート電極５ｐを駆動用ＭＩＳＦＥＴＱｄ1の
ゲート電極５ｄと一体に構成し、負荷用ＭＩＳＦＥＴＱ
ｐ2 のゲート電極５ｐを駆動用ＭＩＳＦＥＴＱｄ2 のゲ
ート電極５ｄと一体に構成したことにより、これらを分
離形成した従来のＳＲＡＭに比べて、メモリセルＭＣの
面積が小さくなっている。
【００３７】次に、図５〜図９を用いて、本実施例のＳ
ＲＡＭの製造方法の一例を簡単に説明する。
【００３８】まず、図５に示すように、ｐ- 形シリコン
単結晶からなる半導体基板１を用意し、メモリセル形成
領域（同図のＭで示す領域）および周辺回路形成領域
（同図のＣで示す領域）のそれぞれにｐ型ウエル２およ
びｎ型ウエル３を形成する。ｐ型ウエル２は、半導体基
板１の主面にイオン注入したｐ型不純物（例えばＢＦ2)
を引伸し拡散して形成し、ｎ型ウエル３は、半導体基板
１の主面にイオン注入したｎ型不純物（例えばＰ）を引
伸し拡散して形成する。
【００３９】次に、窒化シリコン膜を耐酸化マスクにし
た熱酸化法（ＬＯＣＯＳ法）を用いてｐ型ウエル２およ
びｎ型ウエル３のそれぞれの素子分離領域の主面にフィ
ールド絶縁膜４を形成した後、熱酸化法を用いてｐ型ウ
エル２およびｎ型ウエル３のそれぞれの素子分離領域の
主面にゲート絶縁膜２３を形成する。
【００４０】次に、図６に示すように、ＣＶＤ法を用い
て半導体基板１の全面に多結晶シリコン膜２４を堆積し
た後、フォトレジスト膜をマスクにしてメモリセル形成
領域のｐ型ウエル２およびｎ型ウエル３上の多結晶シリ
コン膜２４と、周辺回路形成領域のｐ型ウエル２上の多
結晶シリコン膜２４とにｎ型不純物（例えばＰ）をイオ
ン注入する。同様に、フォトレジスト膜をマスクにして
周辺回路形成領域のｎ型ウエル３上の多結晶シリコン膜
２４にｐ型不純物（例えばＢＦ2)をイオン注入する。
【００４１】次に、図７に示すように、ＣＶＤ法を用い
て多結晶シリコン膜２４上にタングステンシリサイド膜
２５を堆積する。
【００４２】次に、図８に示すように、フォトレジスト
膜をマスクにしてタングステンシリサイド膜２５および
多結晶シリコン膜２４をエッチングすることにより、メ
モリセル形成領域のｐ型ウエル２の主面に駆動用ＭＩＳ
ＦＥＴＱｄのゲート電極５ｄと転送用ＭＩＳＦＥＴＱｔ
のゲート電極１０とをそれぞれ形成し、メモリセル形成
領域のｎ型ウエル３の主面に負荷用ＭＩＳＦＥＴＱｐの
ゲート電極５ｐを形成する。また、周辺回路形成領域の
ｐ型ウエル２の主面にｎチャネル型ＭＩＳＦＥＴＱｃｎ
のゲート電極２６を形成し、ｎ型ウエル３の主面にｐチ
ャネル型ＭＩＳＦＥＴＱｃｐのゲート電極２７を形成す
る。
【００４３】メモリセルＭＣを構成する駆動用ＭＩＳＦ
ＥＴＱｄのゲート電極５ｄはｎ型で構成され、そのゲー
ト長は0.２μｍである。転送用ＭＩＳＦＥＴＱｔのゲー
ト電極１０はｎ型で構成され、そのゲート長は0.４μｍ
である。負荷用ＭＩＳＦＥＴＱｐのゲート電極５ｐはｎ
型で構成され、そのゲート長は0.３μｍである。
【００４４】他方、周辺回路を構成するｎチャネル型Ｍ
ＩＳＦＥＴＱｃｎのゲート電極２６はｎ型で構成され、
そのゲート長は0.２μｍである。また、ｐチャネル型Ｍ
ＩＳＦＥＴＱｃｐのゲート電極２７はｐ型で構成され、
そのゲート長は0.２μｍである。
【００４５】次に、フォトレジスト膜をマスクにして、
メモリセル形成領域のｐ型ウエル２および周辺回路形成
領域のｐ型ウエル２の主面にｎ型不純物（例えばＰ）を
イオン注入する。同様に、フォトレジスト膜をマスクに
して、メモリセル形成領域のｎ型ウエル３および周辺回
路形成領域のｎ型ウエル３の主面にｐ型不純物（例えば
ＢＦ2)をイオン注入する。
【００４６】次に、図９に示すように、半導体基板１の
全面に堆積した酸化シリコン膜をＲＩＥ(Reactive Ion
Etching)などの異方性エッチングでエッチングして、各
ゲート電極（５ｄ、５ｐ、１０、２６および２７）の側
壁にサイドウォール２８を形成する。
【００４７】次に、フォトレジスト膜をマスクにしてメ
モリセル形成領域のｐ型ウエル２および周辺回路形成領
域のｐ型ウエル２の主面にｎ型不純物（例えばＡｓ）を
イオン注入し、駆動用ＭＩＳＦＥＴＱｄのソース領域６
およびドレイン領域７、転送用ＭＩＳＦＥＴＱｔの半導
体領域（ソース領域およびドレイン領域）１１、１２、
ｎチャネル型ＭＩＳＦＥＴＱｃｎの半導体領域（ソース
領域およびドレイン領域）２９、３０を形成することに
より、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ、転送
用ＭＩＳＦＥＴＱｔおよび周辺回路のｎチャネル型ＭＩ
ＳＦＥＴＱｃｎが完成する。
【００４８】同様に、フォトレジスト膜をマスクにして
メモリセル形成領域のｎ型ウエル３および周辺回路形成
領域のｎ型ウエル３の主面にｐ型不純物（例えばＢＦ2)
をイオン注入し、負荷用ＭＩＳＦＥＴＱｐのソース領域
１５およびドレイン領域１６、ｐチャネル型ＭＩＳＦＥ
ＴＱｃｐの半導体領域（ソース領域およびドレイン領
域）３１、３２を形成することにより、メモリセルＭＣ
の負荷用ＭＩＳＦＥＴＱｐおよび周辺回路のｐチャネル
型ＭＩＳＦＥＴＱｃｐが完成する。
【００４９】以上のように構成される本実施例によれ
ば、下記のような効果を得ることができる。
【００５０】(1).メモリセルＭＣの駆動用ＭＩＳＦＥＴ
Ｑｄのゲート電極５ｄと負荷用ＭＩＳＦＥＴＱｐのゲー
ト電極５ｐとを共にｎ型で構成することにより、ゲート
電極５ｄとゲート電極５ｐとの分離が不要となるので、
メモリセルＭＣのサイズを微細化することが可能とな
る。
【００５１】(2).メモリセルＭＣの負荷用ＭＩＳＦＥＴ
Ｑｐのゲート電極５ｐのゲート長（0.３μｍ）を周辺回
路のｐチャネル型ＭＩＳＦＥＴＱｃｐのゲート電極２７
のゲート長（0.２μｍ）よりも大きくすることにより、
負荷用ＭＩＳＦＥＴＱｐの短チャネル効果を抑制するこ
とができる。
【００５２】(3).周辺回路のｐチャネル型ＭＩＳＦＥＴ
Ｑｃｐのゲート電極２７をｐ型で構成して表面チャネル
型構造とすることにより、ｐチャネル型ＭＩＳＦＥＴＱ
ｃｐの短チャネル効果を抑制することができる。
【００５３】(4).上記(1) 〜(3) により、ＳＲＡＭの微
細化を促進することができる。
【００５４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５５】前記実施例では、ＳＲＡＭに適用した場合
について説明したが、メモリセルおよび周辺回路のそれ
ぞれをＣＭＯＳＦＥＴで構成した全てのデバイスに適用
することができる。
【００５６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５７】(1).本発明によれば、メモリセルを構成す
るＣＭＯＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐ
チャネル型ＭＩＳＦＥＴ）のゲート電極の分離が不要と
なるので、メモリセルサイズの微細化が可能となる。
【００５８】(2).本発明によれば、メモリセルのｐチャ
ネル型ＭＩＳＦＥＴのゲート長を周辺回路のｐチャネル
型ＭＩＳＦＥＴのゲート長よりも大きくすることによ
り、メモリセルのｐチャネル型ＭＩＳＦＥＴの短チャネ
ル効果を抑制できる。
【００５９】(3).本発明によれば、周辺回路のｐチャネ
ル型ＭＩＳＦＥＴを表面チャネル型構造とすることによ
り、周辺回路のｐチャネル型ＭＩＳＦＥＴの短チャネル
効果を抑制できる。
【図面の簡単な説明】
【図１】本発明の一実施例であるＳＲＡＭのメモリセル
ＭＣの概略平面図である。
【図２】本発明の一実施例であるＳＲＡＭのメモリセル
ＭＣの活性領域のパターンを示す概略平面図である。
【図３】本発明の一実施例であるＳＲＡＭのメモリセル
ＭＣの等価回路図である。
【図４】従来のＳＲＡＭのメモリセルＭＣの概略平面図
である。
【図５】本発明の一実施例であるＳＲＡＭの製造方法を
示す半導体基板の要部断面図である。
【図６】本発明の一実施例であるＳＲＡＭの製造方法を
示す半導体基板の要部断面図である。
【図７】本発明の一実施例であるＳＲＡＭの製造方法を
示す半導体基板の要部断面図である。
【図８】本発明の一実施例であるＳＲＡＭの製造方法を
示す半導体基板の要部断面図である。
【図９】本発明の一実施例であるＳＲＡＭの製造方法を
示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板（チップ） ２ ｐ型ウエル ３ ｎ型ウエル ４ フィールド絶縁膜 ５ｄ ゲート電極 ５ｐ ゲート電極 ６ ソース領域 ７ ドレイン領域 ８ａ コンタクトホール ８ｂ コンタクトホール ９ａ 配線 ９ｂ 配線 １０ ゲート電極 １１ 半導体領域 １２ 半導体領域 １３ａ コンタクトホール １３ｂ コンタクトホール １４ａ 配線 １４ｂ 配線 １５ ソース領域 １６ ドレイン領域 １７ａ コンタクトホール １７ｂ コンタクトホール １８ａ 配線 １８ｂ 配線 １９ａ コンタクトホール １９ｂ コンタクトホール ２０ａ コンタクトホール ２０ｂ コンタクトホール ２１ａ コンタクトホール ２１ｂ コンタクトホール ２２ａ 配線 ２２ｂ 配線 ２３ ゲート絶縁膜 ２４ 多結晶シリコン膜 ２５ タングステンシリサイド膜 ２６ ゲート電極 ２７ ゲート電極 ２８ サイドウォール ２９ 半導体領域 ３０ 半導体領域 ３１ 半導体領域 ３２ 半導体領域 ＤＬ 相補性データ線 ＤＬ1 第１データ線 ＤＬ2 第２データ線 ＭＣ メモリセル Ｑｃｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｃｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｄ 駆動用ＭＩＳＦＥＴ Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ 負荷用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ 転送用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線 ＶCC 電源電圧 ＶSS 基準電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 栗田 公三郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 高橋 敏郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 一瀬 勝彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 三谷 真一郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 万代 享宏 神奈川県秦野市堀山下１番地 日立コンピ ュータエンジニアリング株式会社内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルおよび周辺回路のそれぞれを
    第１導電型のＭＩＳＦＥＴと第２導電型のＭＩＳＦＥＴ
    とで構成した半導体集積回路装置であって、前記メモリ
    セルの第１導電型のＭＩＳＦＥＴと第２導電型のＭＩＳ
    ＦＥＴのそれぞれのゲート電極を第１導電型の導電層で
    構成し、前記周辺回路の第１導電型のＭＩＳＦＥＴのゲ
    ート電極を第１導電型の導電層で構成し、前記周辺回路
    の第２導電型のＭＩＳＦＥＴのゲート電極を第２導電型
    の導電層で構成し、前記メモリセルの第２導電型のＭＩ
    ＳＦＥＴのゲート長を前記周辺回路の第２導電型のＭＩ
    ＳＦＥＴのゲート長よりも大きくしたことを特徴とする
    半導体集積回路装置。
  2. 【請求項２】 前記メモリセルは、第２導電型のウエル
    の主面にそれぞれ形成された第１導電型の転送用ＭＩＳ
    ＦＥＴおよび第１導電型の駆動用ＭＩＳＦＥＴと、第１
    導電型のウエルの主面に形成された第２導電型の負荷用
    ＭＩＳＦＥＴとで構成されたＳＲＡＭのメモリセルであ
    ることを特徴とする請求項１記載の半導体集積回路装
    置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100291153B1 (ko) * 1996-10-08 2001-07-12 가네꼬 히사시 스태틱램

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KR100291153B1 (ko) * 1996-10-08 2001-07-12 가네꼬 히사시 스태틱램

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