JPH056965A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
- Publication number
- JPH056965A JPH056965A JP3153662A JP15366291A JPH056965A JP H056965 A JPH056965 A JP H056965A JP 3153662 A JP3153662 A JP 3153662A JP 15366291 A JP15366291 A JP 15366291A JP H056965 A JPH056965 A JP H056965A
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- JP
- Japan
- Prior art keywords
- gate electrode
- gate
- formation region
- element formation
- oxide film
- Prior art date
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】フィールド酸化膜２により区画された素子形成
領域上に設けたゲート電極２を含む表面に酸化シリコン
膜６を設けてエッチバックし、露出したゲート電極２の
上面と接続したゲートコンタクト層７を素子形成領域上
に設ける。 【効果】ＭＯＳトランジスタのチャネル幅を縮小するこ
となくＭＯＳトランジスタの占有面積を縮減して高集積
化・高速化を向上させる。
領域上に設けたゲート電極２を含む表面に酸化シリコン
膜６を設けてエッチバックし、露出したゲート電極２の
上面と接続したゲートコンタクト層７を素子形成領域上
に設ける。 【効果】ＭＯＳトランジスタのチャネル幅を縮小するこ
となくＭＯＳトランジスタの占有面積を縮減して高集積
化・高速化を向上させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路及びその
製造方法に関し、特にＭＯＳトランジスタを有する半導
体集積回路及びその製造方法に関する。
製造方法に関し、特にＭＯＳトランジスタを有する半導
体集積回路及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路は微細化技術の発
達により高集積化・高速化が急速に進展しつつある。
達により高集積化・高速化が急速に進展しつつある。
【０００３】従来の半導体集積回路は、図２に示すよう
に、半導体基板上に設けて素子形成領域を区画するフィ
ールド酸化膜２と、素子形成領域上に設けたゲート酸化
膜上に設けたゲート電極４と、ゲート電極４に接続して
フィールド酸化膜２の上に設けたゲートコンタクト層７
と、ゲート電極４に整合して素子形成領域に設けたソー
ス・ドレイン領域用の拡散層５と、ゲートコンタクト層
７の上に設けたコンタクトホール９と、コンタクトホー
ル９を介してゲートコンタクト層７に接続するアルミニ
ウム電極１０とを有してＭＯＳトランジスタが構成され
る。
に、半導体基板上に設けて素子形成領域を区画するフィ
ールド酸化膜２と、素子形成領域上に設けたゲート酸化
膜上に設けたゲート電極４と、ゲート電極４に接続して
フィールド酸化膜２の上に設けたゲートコンタクト層７
と、ゲート電極４に整合して素子形成領域に設けたソー
ス・ドレイン領域用の拡散層５と、ゲートコンタクト層
７の上に設けたコンタクトホール９と、コンタクトホー
ル９を介してゲートコンタクト層７に接続するアルミニ
ウム電極１０とを有してＭＯＳトランジスタが構成され
る。
【０００４】
【発明が解決しようとする課題】この従来の半導体集積
回路は、フィールド絶縁膜上にゲートコンタクト層を設
けているため、ＭＯＳトランジスタの寸法を縮めるため
にはチャネル幅を小さくしなければならずＭＯＳトラン
ジスタの電流容量が減少してしまい、結果的にトランジ
スタ回路の動作速度が遅くなるという欠点があった。
回路は、フィールド絶縁膜上にゲートコンタクト層を設
けているため、ＭＯＳトランジスタの寸法を縮めるため
にはチャネル幅を小さくしなければならずＭＯＳトラン
ジスタの電流容量が減少してしまい、結果的にトランジ
スタ回路の動作速度が遅くなるという欠点があった。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板の一主面に設けて素子形成領域を区画す
るフィールド絶縁膜と、前記素子形成領域上に設けたゲ
ート電極と、前記ゲート電極に整合して前記素子形成領
域に設けた拡散層と、前記素子形成領域上の前記ゲート
電極に接続し且つ前記拡散層上に設けた絶縁膜上に延在
するゲートコンタクト層とを有する。
は、半導体基板の一主面に設けて素子形成領域を区画す
るフィールド絶縁膜と、前記素子形成領域上に設けたゲ
ート電極と、前記ゲート電極に整合して前記素子形成領
域に設けた拡散層と、前記素子形成領域上の前記ゲート
電極に接続し且つ前記拡散層上に設けた絶縁膜上に延在
するゲートコンタクト層とを有する。
【０００６】本発明の半導体集積回路の製造方法は、一
導電型半導体基板の一主面に選択的にフィールド絶縁膜
を設けて素子形成領域を区画する工程と、前記素子形成
領域上に選択的にゲート電極を設け前記ゲート電極に整
合して前記素子形成領域に逆導電型の拡散層を形成する
工程と、前記ゲート電極を含む表面に絶縁膜を堆積して
エッチバックし前記ゲート電極の上面のみを露出させる
工程と、前記ゲート電極を含む表面に導体層を堆積して
選択的にエッチングし前記ゲート電極と接続し且つ前記
拡散層上の絶縁膜上に延在するゲートコンタクト層を形
成する工程とを含んで構成される。
導電型半導体基板の一主面に選択的にフィールド絶縁膜
を設けて素子形成領域を区画する工程と、前記素子形成
領域上に選択的にゲート電極を設け前記ゲート電極に整
合して前記素子形成領域に逆導電型の拡散層を形成する
工程と、前記ゲート電極を含む表面に絶縁膜を堆積して
エッチバックし前記ゲート電極の上面のみを露出させる
工程と、前記ゲート電極を含む表面に導体層を堆積して
選択的にエッチングし前記ゲート電極と接続し且つ前記
拡散層上の絶縁膜上に延在するゲートコンタクト層を形
成する工程とを含んで構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１（ａ），（ｂ）は本発明の一実施例を
示す半導体チップの平面図及び断面図である。
示す半導体チップの平面図及び断面図である。
【０００９】図１（ａ），（ｂ）に示すように、Ｐ型の
シリコン基板１の表面を選択的に酸化してフィールド酸
化膜２を設け、素子形成領域を区画する。次に、素子形
成領域の表面を酸化してゲート酸化膜３を設け、ゲート
酸化膜３を含む表面に多結晶シリコン層を堆積して選択
的にエッチングし、ゲート電極４を形成する。次に、ゲ
ート電極４をマスクとしてＮ型不純物をイオン注入し、
Ｎ型の拡散層５を形成してソース・ドレイン領域を設け
る。次に、ゲート電極４を含む表面にＣＶＤ法により酸
化シリコン膜６を堆積してエッチバックし、ゲート電極
４の上面を露出させる。次に、ゲート電極４を含む表面
に多結晶シリコン層を堆積して選択的にエッチングし、
素子形成領域上のゲート電極４と接続して拡散層５の上
の酸化シリコン膜６上に延在するゲートコンタクト層７
を形成する。次に、ゲートコンタクト層７を含む表面に
酸化シリコン膜８を堆積してゲートコンタクト層７上に
コンタクトホール９を形成し、コンタクトホール９を含
む表面にアルミニウム層を堆積して選択的にエッチング
し、ゲートコンタクト層７と接続するアルミニウム電極
１０を形成する。
シリコン基板１の表面を選択的に酸化してフィールド酸
化膜２を設け、素子形成領域を区画する。次に、素子形
成領域の表面を酸化してゲート酸化膜３を設け、ゲート
酸化膜３を含む表面に多結晶シリコン層を堆積して選択
的にエッチングし、ゲート電極４を形成する。次に、ゲ
ート電極４をマスクとしてＮ型不純物をイオン注入し、
Ｎ型の拡散層５を形成してソース・ドレイン領域を設け
る。次に、ゲート電極４を含む表面にＣＶＤ法により酸
化シリコン膜６を堆積してエッチバックし、ゲート電極
４の上面を露出させる。次に、ゲート電極４を含む表面
に多結晶シリコン層を堆積して選択的にエッチングし、
素子形成領域上のゲート電極４と接続して拡散層５の上
の酸化シリコン膜６上に延在するゲートコンタクト層７
を形成する。次に、ゲートコンタクト層７を含む表面に
酸化シリコン膜８を堆積してゲートコンタクト層７上に
コンタクトホール９を形成し、コンタクトホール９を含
む表面にアルミニウム層を堆積して選択的にエッチング
し、ゲートコンタクト層７と接続するアルミニウム電極
１０を形成する。
【００１０】
【発明の効果】以上説明したように、本発明はＭＯＳト
ランジスタのソース・ドレイン領域上にゲートコンタク
ト層を設けることにより、チャネル幅を小さくすること
なく素子領域の面積を縮小することができ、半導体集積
回路の高集積化を実現できるという効果を有する。
ランジスタのソース・ドレイン領域上にゲートコンタク
ト層を設けることにより、チャネル幅を小さくすること
なく素子領域の面積を縮小することができ、半導体集積
回路の高集積化を実現できるという効果を有する。
【００１１】従来のＭＯＳトランジスタと本発明のＭＯ
Ｓトランジスタを、比較した場合、面積で約３０％縮小
できる。従って、ＭＯＳトランジスタの出力電流を低下
させることなく高集積度を向上させてトランジスタ回路
の高速化を実現できる。
Ｓトランジスタを、比較した場合、面積で約３０％縮小
できる。従って、ＭＯＳトランジスタの出力電流を低下
させることなく高集積度を向上させてトランジスタ回路
の高速化を実現できる。
【図１】本発明の一実施例を示す半導体チップの平面図
および断面図である。
および断面図である。
【図２】従来の半導体集積回路の一例を示す半導体チッ
プの平面図である。
プの平面図である。
１ シリコン基板
２ フィールド酸化膜
３ ゲート酸化膜
４ ゲート電極
５ 拡散層
６，８ 酸化シリコン膜
７ ゲートコンタクト層
９ コンタクトホール
１０ アルミニウム電極
Claims (2)
- 【請求項１】 半導体基板の一主面に設けて素子形成領
域を区画するフィールド絶縁膜と、前記素子形成領域上
に設けたゲート電極と、前記ゲート電極に整合して前記
素子形成領域に設けた拡散層と、前記素子形成領域上の
前記ゲート電極に接続し且つ前記拡散層上に設けた絶縁
膜上に延在するゲートコンタクト層とを有することを特
徴とする半導体集積回路。 - 【請求項２】 一導電型半導体基板の一主面に選択的に
フィールド絶縁膜を設けて素子形成領域を区画する工程
と、前記素子形成領域上に選択的にゲート電極を設け前
記ゲート電極に整合して前記素子形成領域に逆導電型の
拡散層を形成する工程と、前記ゲート電極を含む表面に
絶縁膜を堆積してエッチバックし前記ゲート電極の上面
のみを露出させる工程と、前記ゲート電極を含む表面に
導体層を堆積して選択的にエッチングし前記ゲート電極
と接続し且つ前記拡散層上の絶縁膜上に延在するゲート
コンタクト層を形成する工程とを含むことを特徴とする
半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153662A JPH056965A (ja) | 1991-06-26 | 1991-06-26 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153662A JPH056965A (ja) | 1991-06-26 | 1991-06-26 | 半導体集積回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056965A true JPH056965A (ja) | 1993-01-14 |
Family
ID=15567444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153662A Pending JPH056965A (ja) | 1991-06-26 | 1991-06-26 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056965A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7709900B2 (en) | 2004-07-22 | 2010-05-04 | Panasonic Corporation | Semiconductor device |
| WO2010113855A1 (ja) | 2009-04-03 | 2010-10-07 | ユニ・チャーム株式会社 | 吸収性物品製造装置、及び、吸収性物品を製造する方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533780A (en) * | 1976-06-30 | 1978-01-13 | Ibm | Method of producing fet transistor |
| JPS59181647A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62130538A (ja) * | 1985-11-30 | 1987-06-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
| JPS63292667A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | Ｍｏｓ型半導体装置 |
| JPH02280353A (ja) * | 1989-04-20 | 1990-11-16 | Nec Corp | 半導体集積回路 |
-
1991
- 1991-06-26 JP JP3153662A patent/JPH056965A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533780A (en) * | 1976-06-30 | 1978-01-13 | Ibm | Method of producing fet transistor |
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| JPS62130538A (ja) * | 1985-11-30 | 1987-06-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
| JPS63292667A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | Ｍｏｓ型半導体装置 |
| JPH02280353A (ja) * | 1989-04-20 | 1990-11-16 | Nec Corp | 半導体集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7709900B2 (en) | 2004-07-22 | 2010-05-04 | Panasonic Corporation | Semiconductor device |
| WO2010113855A1 (ja) | 2009-04-03 | 2010-10-07 | ユニ・チャーム株式会社 | 吸収性物品製造装置、及び、吸収性物品を製造する方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980331 |