JPS6113392B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、MOS型半導体集積回路において、
トランジスタのソース・ドレイン領域の面積をコ
ンタクトに必要な最小のものとし、又ソース・ド
レイン領域と多結晶シリコンの接続部の面積を最
小にすることにより、高密度、高集積化半導体集
積回路の新規な構造及びその製造方法を提供する
ことを目的とするものである。

まず第１図を参照して従来のｎ−チヤンネルシ
リコンゲートを用いた集積回路の構造とその製造
方法の一例を説明する。第１図ａにおいて１は半
導体基板でＰ型シリコンである。２はフイールド
酸化膜（厚さ約１μ）、３はゲート酸化膜（厚さ
約1000Å）、４は多結晶シリコンとシリコンのコ
ンタクトとなるべき窓で、フイールド酸化膜を形
成後通常のフオトエツチング工程により３，４の
部分に窓明けし、更に酸化を行なつてゲート酸化
膜を形成する。その後フオトエツチング工程によ
り窓４を形成する。次に多結晶シリコン５を通常
のCVD法により約5000Åの厚さで全面に形成
し、フオトエツチング工程によりゲート部分５−
１、フイールド部分５−２、コンタクト部分５−
３を形成する（第１図ｂ）。次に多結晶シリコン
をエツチングのマスクとしてゲート酸化膜をエツ
チングし、ソース・ドレインとなる窓６を形成す
る。次にｎ型不純物を多結晶シリコン５及び窓６
に拡散させる。ここでソース・ドレイン領域７が
形成される。このとき多結晶シリコンとシリコン
のコンタクト部５−３の所は多結晶シリコンを通
して不純物を基板に拡散する。次に第１図ｃで露
出している多結晶シリコン及びシリコン基板を酸
化し、次いでCVD法により全面に酸化膜８を形
成する。但しこの酸化工程は省くこともある。次
にコンタクトの窓９を形成し（第１図ｄ）、次い
で配線金属例えばアルミニウムを蒸着し、フオト
エツチング工程により電極１０を形成する（第１
図ｅ）。

第１図ｆは第１図ａ〜ｅに断面図として示した
ものの平面図の一例である。ａ〜ｅ図はｆ図のＡ
−A′断面図に相当する。

以上述べた従来の製造法では、1.ゲート５−１
と多結晶シリコン・シリコンのコンタクト５−３
を同時に形成するので、この間にエツチングする
ための間隔を必要とする（第１図ｂ参照）。2.多
結晶シリコン又はソース・ドレイン領域へのコン
タクト形成は、マスク合わせマージンを設けるた
めにそれぞれコンタクト窓より大きな領域を設け
なければならない（第１図ｆの９−１，９−２，
９−３，９−４参照）。このような理由からトラ
ンジスタ等へのコンタクト形成に余分の面積を必
要とし、より高密度化、高集積化が困難である。

本発明はかかる従来の欠点を改善するもので、
次に第２図を参照して本発明の実施例を説明す
る。第２図ｌは本発明の一実施例の平面図、第２
図ａ〜ｋは第２図ｌのＡ−A′における各断面図
による各工程を説明する図であり、この実施例は
ｎ−チヤンネルシリコンゲートMOS型集積回路
に適用した場合について述べる。

第２図ａにおいて１１は半導体基板で例えばＰ
型シリコンである。１２は耐酸化性膜であるシリ
コンナイトライド膜で、半導体基板表面の全面に
CVD法によつて形成し、フオトエツチング工程
でパターンを形成する。次にシリコンナイトライ
ド膜をマスクとして半導体基板をエツチングし、
次いで選択酸化を行ない絶縁膜１３を形成し、絶
縁膜１３で囲まれた複数個の島領域を形成する。
絶縁膜１３はほぼ基板のエツチング深さの２倍の
厚さとし酸化されない部分とほぼ平坦な表面を得
る（第２図ａ）。次に表面にフオトレジストのパ
ターン１４を形成し、まず選択的にシリコンナイ
トライド膜１２及び半導体基板１１の一部をエツ
チングしゲート領域となる開孔１５を形成する
（第２図ｂ）。次に新しいフオトレジストのパター
ン１６を形成し、選択的に絶縁膜１３をエツチン
グしゲート接続領域となる開孔１７を形成する
（第２図ｃ）。上述の第２図ｂとｃの工程はそれぞ
れ順番を逆にしてもよい。第２図のｂ，ｃでそれ
ぞれ選択的エツチングによりマスク合わせのずれ
を吸収しているのであるが、マスク合わせのずれ
が問題にならない場合には、同一のフオトレジス
トのパターンを用いてもよい。

次に酸化を行ない開孔にゲート酸化膜１８を形
成する。次にフオトレジストのパターン１９を形
成し選択的に酸化膜をエツチングし、基板の側面
２０を露出させる。このときシリコンナイトライ
ド膜１２−２がエツチングのマスクとなるのでマ
スク合わせに十分の余裕が取れる（第２図ｅ）。
次にフオトレジスト膜１９を除去し、全面に多結
晶シリコン２１を形成し、ｎ型不純物を拡散させ
る。もちろんｎ型不純物をドープした多結晶シリ
コンを形成してもよい。このとき多結晶シリコン
２１は露出した基板側面２０に接続するように形
成され、表面は基板へ形成した開孔１５，１７の
形状がほぼそのまま形成されている。

次に全面にフオトレジスト膜２２をスピナ法に
より塗布する。このときフオトレジスト膜は基板
表面の凹部では厚く、凸部では薄く形成される。
この膜厚の差を利用して例えば酸素プラズマによ
つてフオトレジスト膜を均一にエツチングし、パ
ターン２２−１を形成する（第２図ｇ）。次にフ
オトレジストパターン２２−１を用いて多結晶シ
リコンを選択的にエツチングする（第２図ｈ）。
次に露出したシリコンナイトライド膜１２を通し
てイオン注入により半導体基板にｎ型不純物を注
入し、ソース・ドレイン領域となるｎ型層２３を
形成する。このｎ型層２３は微少チヤンネル長の
トランジスタに対してはゲート電極の下部より浅
い所に形成する。続いて将来電極配線と接続する
部分以外のシリコンナイトライド膜をフオトエツ
チング工程により除去する（第２図ｉ）。但しこ
の図ではシリコンナイトライドの除去部分は示し
ていない。

次に酸化を行ない露出している基板及び多結晶
シリコン上に絶縁膜２４を形成する（第２図
ｊ）。このとき多結晶シリコンを通じての不純物
拡散層２３−３とｎ型層２３−２が接続するよう
にする。次に残存するシリコンナイトライド膜を
選択的に除去し、露出した基板表面に接続するよ
うに電極配線２５を形成する（第２図ｋ）。

上述の実施例ではイオン注入法によりｎ型層２
３を形成する例で説明したけれども、予め第２図
ａの段階でｎ型層をシリコンナイトライド１２の
下に形成しておいてもよい。

以上述べたように本発明によれば、 (イ) 半導体基板に設けた開孔の側面で多結晶シリ
コンと接続する余分の面積を要しない新規な構
造及びその製造方法を実現し、 (ロ) 半導体基板に埋込まれたゲート酸化膜及びゲ
ート電極の新規なセルフアライン構造及びその
製造方法を実現し、 (ハ) フイールド領域に囲まれたトランジスタ領域
とコンタクトの新規なセルフアライン構造及び
その製造方法を実現することができるものであ
る。

又、本発明によれば、マスク合わせのマージン
を十分精度よく吸収することが可能である。更に
本発明によれば、埋込み構造でソース・ドレイン
のｎ型層をゲート電極より浅い構造で形成するこ
とが可能となり、特に微少チヤンネル長トランジ
スタの耐圧向上に寄与できるものである。

以上述べたように本発明によれば、シリコンゲ
ートMOS集積回路において、ソース・ドレイン
領域にコンタクトのための余分の面積を必要とせ
ず、又多結晶シリコンと半導体基板を接続する場
所においても余分の面積を必要としないので、高
集積化、高密度化に有効であり、更に素子寸法の
縮少により寄生容量等も減少し、より高速の集積
回路が実現できる。

【図面の簡単な説明】

第１図のａ〜ｅは従来のシリコンゲートMOS
集積回路の製造工程を説明する断面図、ｆはその
平面図、第２図ａ〜ｋは本発明の一実施例による
シリコンゲートMOS集積回路の製造工程を示す
断面図であり、又、第２図ｋは本発明の一実施例
の断面図、第２図ｌは本発明の一実施例の平面図
である。 １１……Ｐ型半導体基板、１２……耐酸化性
膜、１５，１７……開孔、２１……ゲート電極
（多結晶シリコン）、２３……ｎ型層（ソース・ド
レイン領域）。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の表面に形成した基板と逆の導電
   型のソース・ドレイン領域と、このソース・ドレ
   イン領域より下に埋込まれたゲート領域上のゲー
   ト電極と、前記ゲート電極と接続されたフイール
   ド領域上のゲート接続電極とを備えたMOSトラ
   ンジスタを複数個有し、前記複数個のMOSトラ
   ンジスタのうちの少なくとも第１のトランジスタ
   のドレイン領域の側面に第２のトランジスタのゲ
   ート接続電極が接続されていることを特徴とする
   半導体装置。 ２ 前記半導体基板がシリコンで、ゲート電極が
   多結晶シリコンで構成されていることを特徴とす
   る特許請求の範囲第１項記載の半導体装置。 ３ 第１の導電型の半導体基板の一主面上に、表
   面が耐酸化性膜で覆われた第１及び第２の少なく
   とも２以上の島領域とこの各島領域を囲む厚い絶
   縁膜の領域を設ける工程と、前記第１及び第２の
   島領域のゲート領域にそれぞれ第１及び第２の開
   孔を形成してソース及びドレイン領域となる島領
   域を形成する工程と、前記第１の島領域のゲート
   領域と接続されるゲート接続電極領域を形成する
   ように前記厚い絶縁膜中に前記第２の島領域に達
   する第３の開孔を形成する工程と、前記第１、第
   ２及び第３の開孔により露出した半導体基板を酸
   化して薄い絶縁膜を形成する工程と、前記第３の
   開孔に接する第２の島領域の側面の絶縁膜を除去
   し、前記第１、第２及び第３の開孔に第２の導電
   型のゲート電極及びゲート接続電極となる半導体
   層を埋込む工程と、露出している半導体基板及び
   前記半導体層の表面を酸化して絶縁膜を形成する
   工程と、残存する耐酸化性膜を除去して半導体基
   板の露出部を形成し、この露出部を導体配線と接
   続する工程を含むことを特徴とする半導体装置の
   製造方法。