JPH07112066B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH07112066B2 JPH07112066B2 JP62010256A JP1025687A JPH07112066B2 JP H07112066 B2 JPH07112066 B2 JP H07112066B2 JP 62010256 A JP62010256 A JP 62010256A JP 1025687 A JP1025687 A JP 1025687A JP H07112066 B2 JPH07112066 B2 JP H07112066B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS型半導体集積回路装置およびその製造方
法に関する。
法に関する。
〔従来の技術〕 従来、集積回路装置の集積度を高めるための立体構造デ
バイス（３次元デバイス）としては、シリコン（Si）基
板の上に絶縁膜を成膜し、その上にSi層を成膜するSOI
技術がある。また、素子分離領域やキャパシタを小面積
化するため、Si基板に溝を掘ってここに分離領域やキャ
パシタを形成する技術およびキャパシタとMOSトランジ
スタを一緒に形成する技術がある。
バイス（３次元デバイス）としては、シリコン（Si）基
板の上に絶縁膜を成膜し、その上にSi層を成膜するSOI
技術がある。また、素子分離領域やキャパシタを小面積
化するため、Si基板に溝を掘ってここに分離領域やキャ
パシタを形成する技術およびキャパシタとMOSトランジ
スタを一緒に形成する技術がある。
上述した従来技術のうちSOI技術は、絶縁膜上に良質で
均一なSi単結晶が未だ形成できず、この解決には時間が
かかる。また、キャパシタ付き溝堀りトランジスタで
は、ソース電源が埋め込まれていないという欠点があっ
た。
均一なSi単結晶が未だ形成できず、この解決には時間が
かかる。また、キャパシタ付き溝堀りトランジスタで
は、ソース電源が埋め込まれていないという欠点があっ
た。
本発明の目的は、このような欠点を除き、装置の高集積
化と高速化を図り、製造工程を短縮した半導体集積回路
およびその製造方法を提供することにある。
化と高速化を図り、製造工程を短縮した半導体集積回路
およびその製造方法を提供することにある。
第１の発明の半導体集積回路装置の構成は、シリコン基
板表面から垂直に内部に穿された溝に接したこのシリコ
ン基板側に、この基板の表面から順次ドレイン用不純物
層，前記基板自体のゲート領域、ソース用不純物領域が
設けられ、前記溝の底面にはソース電源用不純物層が、
前記溝の側面には前記ゲート領域の表面にゲート絶縁膜
が、前記溝の内部にはその底面から順次ソース電源用電
極、絶縁膜およびゲート電極用金属がそれぞれ設けられ
た縦型構造のMOSトランジスタを有し、前記ソース用不
純物層が前記ソース電源用不純物層を介して前記シリコ
ン基板と同電位に保持されるようにしたことを特徴とす
る。
板表面から垂直に内部に穿された溝に接したこのシリコ
ン基板側に、この基板の表面から順次ドレイン用不純物
層，前記基板自体のゲート領域、ソース用不純物領域が
設けられ、前記溝の底面にはソース電源用不純物層が、
前記溝の側面には前記ゲート領域の表面にゲート絶縁膜
が、前記溝の内部にはその底面から順次ソース電源用電
極、絶縁膜およびゲート電極用金属がそれぞれ設けられ
た縦型構造のMOSトランジスタを有し、前記ソース用不
純物層が前記ソース電源用不純物層を介して前記シリコ
ン基板と同電位に保持されるようにしたことを特徴とす
る。
第２の発明の半導体集積回路装置の製造方法の構成は、
シリコン基板表面に第１の絶縁膜を形成し、この第１の
絶縁膜の所定領域を垂直エッチにて除去した後に、その
領域にドレイン用不純物をドープしてドレイン領域を形
成し、このドレイン領域に縦溝を形成し、この縦溝の側
面のシリコン基板をゲート領域とし、その縦溝の下部に
ソースおよびソース電源用不純物をドープしソース領域
を形成した後、これら各領域と前記縦溝の表面に高融点
金属を成膜し、続いて熱処理によりシリサイド化反応を
起させ、次に未反応の高融点金属膜を除去してセルフア
ラインなソース電極を形成することにより縦型MOSトラ
ンジスタを製造することを特徴とする。
シリコン基板表面に第１の絶縁膜を形成し、この第１の
絶縁膜の所定領域を垂直エッチにて除去した後に、その
領域にドレイン用不純物をドープしてドレイン領域を形
成し、このドレイン領域に縦溝を形成し、この縦溝の側
面のシリコン基板をゲート領域とし、その縦溝の下部に
ソースおよびソース電源用不純物をドープしソース領域
を形成した後、これら各領域と前記縦溝の表面に高融点
金属を成膜し、続いて熱処理によりシリサイド化反応を
起させ、次に未反応の高融点金属膜を除去してセルフア
ラインなソース電極を形成することにより縦型MOSトラ
ンジスタを製造することを特徴とする。
第３の発明の半導体集積回路装置の製造方法の構成は、
第１導電型の縦型構造MOSトランジスタを製作した後、
そのウェーハ表面を所定厚さで垂直エッチングに対する
マスク剤で覆い、第２導電型の縦型構造MOSトランジス
タを製作するための、数次の垂直エッチングに対して前
記マスク剤の膜をマスクとして用いることを特徴とす
る。
第１導電型の縦型構造MOSトランジスタを製作した後、
そのウェーハ表面を所定厚さで垂直エッチングに対する
マスク剤で覆い、第２導電型の縦型構造MOSトランジス
タを製作するための、数次の垂直エッチングに対して前
記マスク剤の膜をマスクとして用いることを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｊ）は本発明の一実施例を工程順に示
した断面図、第２図は第１図の（ｊ）の平面図である。
した断面図、第２図は第１図の（ｊ）の平面図である。
まず、第１図（ａ）に示す如く、比抵抗が数ΩcmのＰ型
Si基板１の表面に熱酸化した薄いSiO2膜２を形成し、こ
のSiO2膜２の所望の領域にAsをイオン注入し、深さ3000
Å程度の高濃度Ｎ型不純物層３を形成し、しかる後、Si
O2膜２の上に厚さ１μｍ程度のCVDSiO2膜４を形成す
る。このＮ型不純物層３は、従来、ＮチャンネルMOSト
ランジスタのドレイン引出し部となるものである。
Si基板１の表面に熱酸化した薄いSiO2膜２を形成し、こ
のSiO2膜２の所望の領域にAsをイオン注入し、深さ3000
Å程度の高濃度Ｎ型不純物層３を形成し、しかる後、Si
O2膜２の上に厚さ１μｍ程度のCVDSiO2膜４を形成す
る。このＮ型不純物層３は、従来、ＮチャンネルMOSト
ランジスタのドレイン引出し部となるものである。
次に、第１図（ｂ）の如く、通常のフォトリソグラフィ
工程を用いて、フォトレジストをマスクとするSiO2膜２
の垂直エッチングにより、CVDSiO2膜４と熱SiO2膜２を
一辺が1.2μｍの正方形状に除去する。次に、Asのドー
プにより深さ3000Åの高濃度Ｎ型不純物層６を形成す
る。不純物層６は、将来ＮチャンネルMOSトランジスタ
のドレインとなるものであるが、既に形成されている不
純物層２とつながって連続した高濃度Ｎ型不純物層とな
る。
工程を用いて、フォトレジストをマスクとするSiO2膜２
の垂直エッチングにより、CVDSiO2膜４と熱SiO2膜２を
一辺が1.2μｍの正方形状に除去する。次に、Asのドー
プにより深さ3000Åの高濃度Ｎ型不純物層６を形成す
る。不純物層６は、将来ＮチャンネルMOSトランジスタ
のドレインとなるものであるが、既に形成されている不
純物層２とつながって連続した高濃度Ｎ型不純物層とな
る。
次に、第１図（ｃ）に示す如く、熱酸化によって溝５の
露出したSi表面に、厚さ2000ÅのSiO2膜７を形成し、更
にCVDSiO2膜を3000Å堆積させた後、SiO2垂直エッチに
より、サイドウォール８を形成し、底面のSiO2７の除去
を行う。次に、第１図（ｄ）の如く、Si基板１を深さ1.
8μｍ垂直エッチする。
露出したSi表面に、厚さ2000ÅのSiO2膜７を形成し、更
にCVDSiO2膜を3000Å堆積させた後、SiO2垂直エッチに
より、サイドウォール８を形成し、底面のSiO2７の除去
を行う。次に、第１図（ｄ）の如く、Si基板１を深さ1.
8μｍ垂直エッチする。
次に、第１図（ｅ）に示す如く、熱酸化により溝５の露
出したSi表面に、厚さ1000ÅのSiO2膜９を形成した後、
SiO2垂直エッチにより、底面のSiO2膜９を除去し、続い
てSi垂直エッチにより、再に0.8μｍの深さの溝を掘
る。この溝の側面のSi基板１はゲート領域となるバック
ゲートに相当する。
出したSi表面に、厚さ1000ÅのSiO2膜９を形成した後、
SiO2垂直エッチにより、底面のSiO2膜９を除去し、続い
てSi垂直エッチにより、再に0.8μｍの深さの溝を掘
る。この溝の側面のSi基板１はゲート領域となるバック
ゲートに相当する。
次に、第１図（ｆ）に示す如く、溝の下部のSiが露出し
た部分にAsを拡散してソース領域となる深さ3000Åの高
濃度Ｎ型層10を形成し、更にイオン注入によりいっそう
高濃度のＢをドープしてアニールし、深さ5000Åの高濃
度Ｐ型層11を形成し、これらＮ型層10、Ｐ型層11が電源
を構成する。
た部分にAsを拡散してソース領域となる深さ3000Åの高
濃度Ｎ型層10を形成し、更にイオン注入によりいっそう
高濃度のＢをドープしてアニールし、深さ5000Åの高濃
度Ｐ型層11を形成し、これらＮ型層10、Ｐ型層11が電源
を構成する。
次に、第１図（ｇ）に示す如く、Ｗ層12を厚さ2000Å,C
VDで形成した後、アニールして溝下部のSiと接触した部
分をWSi2層13に変える。さらに、第１図（ｈ）に示す如
く、未反応のＷ層12を除去した後、溝側面のSiO2膜９を
等方エッチで除去する。この等方エッチでサイドウォー
ルSiO2８も殆んど除去される。
VDで形成した後、アニールして溝下部のSiと接触した部
分をWSi2層13に変える。さらに、第１図（ｈ）に示す如
く、未反応のＷ層12を除去した後、溝側面のSiO2膜９を
等方エッチで除去する。この等方エッチでサイドウォー
ルSiO2８も殆んど除去される。
次に、第１図（ｉ）に示す如く、熱酸化により溝の側面
に厚さ200ÅのSiO2膜14を形成する。この時、WSi2膜13
の表面も酸化され、酸化膜15が形成される。次に、第１
図（ｊ）に示す如く、リンドープポリシリコン16を5000
Å成膜し、図の左半分をレジストでマスクして、ポリシ
リコン垂直エッチを行い、更に、厚さ8000ÅのBPSG膜17
を成膜し、ドレイン引出し部３の表面に、配線コンタク
ト用窓をあけて金属配線18を形成する。
に厚さ200ÅのSiO2膜14を形成する。この時、WSi2膜13
の表面も酸化され、酸化膜15が形成される。次に、第１
図（ｊ）に示す如く、リンドープポリシリコン16を5000
Å成膜し、図の左半分をレジストでマスクして、ポリシ
リコン垂直エッチを行い、更に、厚さ8000ÅのBPSG膜17
を成膜し、ドレイン引出し部３の表面に、配線コンタク
ト用窓をあけて金属配線18を形成する。
第１図（ｊ）に於いて、Ｎ型不純物層６はドレイン、同
じく10はソースであり、SiO2膜14はゲート絶縁膜、リン
ドープポリシリコン16はゲート電極とゲート引出線であ
り、１つ縦型構造のＮチャンネルMOSトランジスタを構
成している。ソース10は、WSi2膜13とＰ型不純物層11を
通して、Ｐ型Si基板１と同電位に保持される。この第１
図（ｊ）の構造の平面図が第２図である。
じく10はソースであり、SiO2膜14はゲート絶縁膜、リン
ドープポリシリコン16はゲート電極とゲート引出線であ
り、１つ縦型構造のＮチャンネルMOSトランジスタを構
成している。ソース10は、WSi2膜13とＰ型不純物層11を
通して、Ｐ型Si基板１と同電位に保持される。この第１
図（ｊ）の構造の平面図が第２図である。
以上の説明は、Ｎチャンネルトランジスタについて説明
したが、全く同様のことがＰチャンネルトランジスタに
も適用できることは明らかである。
したが、全く同様のことがＰチャンネルトランジスタに
も適用できることは明らかである。
第３図（ａ）〜（ｆ）は本発明の第２の実施例を工程順
に示した断面図、第４図は第３図（ｆ）の平面図であ
り、CMOS集積回路に適用した例を示している。
に示した断面図、第４図は第３図（ｆ）の平面図であ
り、CMOS集積回路に適用した例を示している。
まず、第３図（ａ）に於いて、Ｐ型Si基板21の表面に厚
さ5000ÅのSiO2膜12を、熱酸化により形成した後、幅1.
2μｍの分離帯用溝を深さ７μｍで形成し、更に溝の内
側の熱酸化により厚さ1000ÅのSiO2膜23を形成した後、
CVDSiO2膜24によって溝を埋める。次に、第３図（ｂ）
に示す如く、分離帯の右側に深さ６μｍのＮ型ウェル25
を形成する。
さ5000ÅのSiO2膜12を、熱酸化により形成した後、幅1.
2μｍの分離帯用溝を深さ７μｍで形成し、更に溝の内
側の熱酸化により厚さ1000ÅのSiO2膜23を形成した後、
CVDSiO2膜24によって溝を埋める。次に、第３図（ｂ）
に示す如く、分離帯の右側に深さ６μｍのＮ型ウェル25
を形成する。
次に、第３図（ｃ）の如く、深さ3000ÅのＮ型ドレイン
引出部26と深さ5000ÅのＰ型ドレイン引出部27を形成し
た後、Si基板表面のSiO2膜を全て除去して改めて熱酸化
による1000ÅのSiO2膜28と、1.2μｍのCVDSiO2膜29を形
成する。
引出部26と深さ5000ÅのＰ型ドレイン引出部27を形成し
た後、Si基板表面のSiO2膜を全て除去して改めて熱酸化
による1000ÅのSiO2膜28と、1.2μｍのCVDSiO2膜29を形
成する。
次に、第３図（ｄ）に示す如く、Ｎチャンネルトランジ
スタ30を製作した後、厚さ8000ÅのCVDSiO2膜31を成膜
する。なお、トランジスタ30を製作する方法は、第１実
施例の工程と同じでよい。但し、ポリシリコンゲート電
極32は、引出部は形成しない。
スタ30を製作した後、厚さ8000ÅのCVDSiO2膜31を成膜
する。なお、トランジスタ30を製作する方法は、第１実
施例の工程と同じでよい。但し、ポリシリコンゲート電
極32は、引出部は形成しない。
次に、第３図（ｃ）に示す如く、Ｐチャンネルトランジ
スタ33を製作する。これもＮチャンネルトランジスタ30
の製作方法と殆んど同じであり、ゲート長すなわち、ソ
ース・ドレイン間距離調整のため溝堀り深さが異なる程
度である。なお、Ｐチャンネルトランジスタ底面の電源
用Ｎ型領域は、リンのイオン注入で形成し、xjを深くと
るようにした。また、ポリシリコンはゲート電極34とな
る。
スタ33を製作する。これもＮチャンネルトランジスタ30
の製作方法と殆んど同じであり、ゲート長すなわち、ソ
ース・ドレイン間距離調整のため溝堀り深さが異なる程
度である。なお、Ｐチャンネルトランジスタ底面の電源
用Ｎ型領域は、リンのイオン注入で形成し、xjを深くと
るようにした。また、ポリシリコンはゲート電極34とな
る。
次に、第３図（ｆ）に示す如く、CVDSiO2膜37を除去
し、リンドープポリシリコン膜35を成膜し、フォトリソ
グラフィ工程を経てポリシリコン垂直エッチにより両チ
ャンネルのゲート電極32,34を連結する配線を形成す
る。次に、厚さ8000ÅのBPSG膜36を成膜する。この第３
図（ｆ）を平面図に示したのが第４図である。
し、リンドープポリシリコン膜35を成膜し、フォトリソ
グラフィ工程を経てポリシリコン垂直エッチにより両チ
ャンネルのゲート電極32,34を連結する配線を形成す
る。次に、厚さ8000ÅのBPSG膜36を成膜する。この第３
図（ｆ）を平面図に示したのが第４図である。
以上の説明はＮチャンネルトランジスタを先に造る例を
説明したが、Ｐチャンネルトランジスタを先に造っても
全く同様である。
説明したが、Ｐチャンネルトランジスタを先に造っても
全く同様である。
以上説明したように本発明は、Si基板に穿たれた溝に接
したSi基板側に、上から順次ドレイン用不純物層、バッ
クゲート，ソース用不純物層およびソース電源用不純物
層を設け、溝の側面にはバックゲートの表面にゲート絶
縁膜を設け、溝の内部には、下から順次ソース電源用金
属，絶縁膜およびゲート電極用金属を設けて、MOSトラ
ンジスタを縦に形成できるので、集積回路チップ上の占
有表面積が小さくなり、集積回路の集積度を上げる効果
がある。また、溝の周囲長がトランジスタのゲート幅を
決定するので、小さい面積で大きなゲート幅となり、集
積回路の高速動作化に効果がある。
したSi基板側に、上から順次ドレイン用不純物層、バッ
クゲート，ソース用不純物層およびソース電源用不純物
層を設け、溝の側面にはバックゲートの表面にゲート絶
縁膜を設け、溝の内部には、下から順次ソース電源用金
属，絶縁膜およびゲート電極用金属を設けて、MOSトラ
ンジスタを縦に形成できるので、集積回路チップ上の占
有表面積が小さくなり、集積回路の集積度を上げる効果
がある。また、溝の周囲長がトランジスタのゲート幅を
決定するので、小さい面積で大きなゲート幅となり、集
積回路の高速動作化に効果がある。
また、本発明はSi垂直エッチに対してマスク性を有する
充分な厚さの絶縁膜で、溝堀り開始前のSi基板表面を覆
うことにより、この絶縁膜を垂直エッチする時にのみ事
前の位置合わせ工程と、フォトレジスト等のマスク剤を
要するが、以後の数回に及び垂直エッチの時には、絶縁
膜自体がマスク剤となるので、位置合わせ工程なしにMO
Sトランジスタが形成される。このため製造工程が短縮
化され、位置合わせ誤差を考慮しないでパタン設計出来
ることから、集積回路の集積度を上げる効果がある。ま
た、絶縁膜は数回の垂直エッチで厚さが減少するもの
の、ゲート金属形成完了時に適度の厚さを残すことがで
きるので、これをフィールド絶縁膜として使用すること
ができる。この絶縁膜が薄い場合には、ゲート電極形成
後、絶縁膜を追加成長して改めてフォトリソグラフィ工
程により、ゲート金属引出し用の窓あけと、引出し用金
属膜の成膜工程を要するから、充分な厚さの上記絶縁膜
を溝堀エッチ前に成膜しておくことはこの点からも製造
工程短縮の効果が大きい。
充分な厚さの絶縁膜で、溝堀り開始前のSi基板表面を覆
うことにより、この絶縁膜を垂直エッチする時にのみ事
前の位置合わせ工程と、フォトレジスト等のマスク剤を
要するが、以後の数回に及び垂直エッチの時には、絶縁
膜自体がマスク剤となるので、位置合わせ工程なしにMO
Sトランジスタが形成される。このため製造工程が短縮
化され、位置合わせ誤差を考慮しないでパタン設計出来
ることから、集積回路の集積度を上げる効果がある。ま
た、絶縁膜は数回の垂直エッチで厚さが減少するもの
の、ゲート金属形成完了時に適度の厚さを残すことがで
きるので、これをフィールド絶縁膜として使用すること
ができる。この絶縁膜が薄い場合には、ゲート電極形成
後、絶縁膜を追加成長して改めてフォトリソグラフィ工
程により、ゲート金属引出し用の窓あけと、引出し用金
属膜の成膜工程を要するから、充分な厚さの上記絶縁膜
を溝堀エッチ前に成膜しておくことはこの点からも製造
工程短縮の効果が大きい。
さらに、本発明の製造方法に於いて、表面絶縁膜溝堀り
後に、ドレイン用不純物をドープすることにより、ドレ
インを溝に接してセルフアラインで形成出来るので、ド
レイン面積の縮小から集積回路の集積度向上と、動作速
度向上の効果がある。また溝の下部外側にソースおよび
ソース電源用不純物をドープした後、高融点金属を成膜
し、続いてシリサイド化反応をさせた後、未反応の高融
点金属を除去することにより、ソース電源用電極をセル
フアラインで所望の位置に形成できると共に、その後の
ゲート電極形成を容易にすることができる。
後に、ドレイン用不純物をドープすることにより、ドレ
インを溝に接してセルフアラインで形成出来るので、ド
レイン面積の縮小から集積回路の集積度向上と、動作速
度向上の効果がある。また溝の下部外側にソースおよび
ソース電源用不純物をドープした後、高融点金属を成膜
し、続いてシリサイド化反応をさせた後、未反応の高融
点金属を除去することにより、ソース電源用電極をセル
フアラインで所望の位置に形成できると共に、その後の
ゲート電極形成を容易にすることができる。
さらに、本発明はCMOS集積回路の製造方法に於いて、第
１の導電型のMOSトランジスタ製作の後、ウェーハ表面
を垂直エッチに対する充分厚いマスク剤で覆うことによ
り、第２の導電型のトランジスタを最初の位置決めのた
めの位置合わせだけで、後は位置合わせなしで製作する
ことができ、製造工程短縮の効果がある。
１の導電型のMOSトランジスタ製作の後、ウェーハ表面
を垂直エッチに対する充分厚いマスク剤で覆うことによ
り、第２の導電型のトランジスタを最初の位置決めのた
めの位置合わせだけで、後は位置合わせなしで製作する
ことができ、製造工程短縮の効果がある。
第１図（ａ）〜（ｊ）は本発明の第１実施例を製作工程
順に示した断面図、第２図は第１図の実施例の平面図、
第３図（ａ）〜（ｆ）は本発明の第２の実施例を製造工
程順に示した断面図、第４図は第３図の平面図である。 1,21…Si基板、2,7,9,22,23,28…SiO2膜、3,26,27…ド
レイン引出部、4,24,29,31…CVDSiO2膜、５…溝、６…
ドレイン、８…SiO2サイドウォール、10…ソース（高濃
度Ｎ型層）、11…ソース電源用不純物層（高濃度Ｐ型
層）、12…高融点金属（Ｗ）層、13…ソース電極用シリ
サイド（WSi2層）、14…ゲートSiO2膜、15…シリサイド
の酸化膜、16,32,34…ゲート電極、17,36…BPSG膜、18
…金属配線、25…Ｎ型ウェル、30…ＮチャンネルMOSト
ランジスタ、33…ＰチャンネルMOSトランジスタ、35…
ゲート電極引出部。
順に示した断面図、第２図は第１図の実施例の平面図、
第３図（ａ）〜（ｆ）は本発明の第２の実施例を製造工
程順に示した断面図、第４図は第３図の平面図である。 1,21…Si基板、2,7,9,22,23,28…SiO2膜、3,26,27…ド
レイン引出部、4,24,29,31…CVDSiO2膜、５…溝、６…
ドレイン、８…SiO2サイドウォール、10…ソース（高濃
度Ｎ型層）、11…ソース電源用不純物層（高濃度Ｐ型
層）、12…高融点金属（Ｗ）層、13…ソース電極用シリ
サイド（WSi2層）、14…ゲートSiO2膜、15…シリサイド
の酸化膜、16,32,34…ゲート電極、17,36…BPSG膜、18
…金属配線、25…Ｎ型ウェル、30…ＮチャンネルMOSト
ランジスタ、33…ＰチャンネルMOSトランジスタ、35…
ゲート電極引出部。
Claims (2)
- 【請求項１】シリコン基板表面から垂直に内部に穿され
た溝に接したこのシリコン基板側に、この基板の表面か
ら順次ドレイン用不純物層、前記基板自体のゲート領
域、ソース用不純物領域が設けられ、前記溝の底面には
ソース電源用不純物層が、前記溝の側面には前記ゲート
領域の表面にゲート絶縁膜が、前記溝の内部にはその底
面から順次ソース電源用電極、絶縁膜およびゲート電極
用金属がそれぞれ設けられた縦型構造のMOSトランジス
タを有し、前記ソース用不純物層が前記ソース電源用不
純物層を介して前記シリコン基板と同電位に保持される
ようにしたことを特徴とする半導体集積回路装置。 - 【請求項２】シリコン基板表面に第１の絶縁膜を形成
し、この第１の絶縁膜の所定領域を垂直エッチにより除
去した後に、その領域にドレイン用不純物をドープして
ドレイン領域を形成し、このドレイン領域に縦溝を形成
し、この縦溝の側面のシリコン基板を熱酸化して酸化膜
のゲート領域とし、この縦溝の下部にソースおよびソー
ス電源用不純物をドープしソース領域を形成した後、こ
れら各領域と前記縦溝の表面に高融点金属を成膜し、続
いて熱処理により前記ソース領域上の高融点金属膜をシ
リサイド化し、次に未反応の高融点金属膜を除去してセ
ルフアラインなソース電極を形成することにより、縦型
MOSトランジスタを製造することを特徴とする半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62010256A JPH07112066B2 (ja) | 1987-01-19 | 1987-01-19 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62010256A JPH07112066B2 (ja) | 1987-01-19 | 1987-01-19 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63177565A JPS63177565A (ja) | 1988-07-21 |
| JPH07112066B2 true JPH07112066B2 (ja) | 1995-11-29 |
Family
ID=11745235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62010256A Expired - Lifetime JPH07112066B2 (ja) | 1987-01-19 | 1987-01-19 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112066B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4434108A1 (de) * | 1994-09-23 | 1996-03-28 | Siemens Ag | Verfahren zur Erzeugung eines niederohmigen Kontaktes zwischen einer Metallisierungsschicht und einem Halbleitermaterial |
| US6706604B2 (en) | 1999-03-25 | 2004-03-16 | Hitachi, Ltd. | Method of manufacturing a trench MOS gate device |
| US6459123B1 (en) * | 1999-04-30 | 2002-10-01 | Infineon Technologies Richmond, Lp | Double gated transistor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS539482A (en) * | 1976-07-15 | 1978-01-27 | Hitachi Ltd | Mis semiconductor device and its production |
| JPS58207675A (ja) * | 1982-05-28 | 1983-12-03 | Oki Electric Ind Co Ltd | Ｍｉｓ型半導体装置 |
| JPS59138367A (ja) * | 1983-01-28 | 1984-08-08 | Sony Corp | 半導体装置 |
-
1987
- 1987-01-19 JP JP62010256A patent/JPH07112066B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63177565A (ja) | 1988-07-21 |
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