JP2000150877A - 縦型ｍｏｓｆｅｔの製造方法 - Google Patents
縦型ｍｏｓｆｅｔの製造方法Info
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- JP2000150877A JP2000150877A JP10325211A JP32521198A JP2000150877A JP 2000150877 A JP2000150877 A JP 2000150877A JP 10325211 A JP10325211 A JP 10325211A JP 32521198 A JP32521198 A JP 32521198A JP 2000150877 A JP2000150877 A JP 2000150877A
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Abstract
(57)【要約】 （修正有）
【課題】 Ｕ溝の側壁近傍に形成されるチャネル領域の
不純物濃度を正確に制御することで、しきい値電圧特性
が改善された縦型ＭＯＳＦＥＴを提供する。 【解決手段】 半導体基板１中にベース領域７及びソー
ス領域８を形成し（第１ステップ）、基板１上にパッド
酸化膜２および窒化膜３を形成し、パターニングし（第
２ステップ）、これらをマスクとし、基板１を選択的に
エッチングしてトレンチ４を形成し（第３ステップ）、
トレンチ側面に斜め方向から選択的に不純物イオンを注
入し（第４ステップ）、さらにトレンチ４の側面にフィ
ールド酸化膜５を形成する（第５ステップ）。トレンチ
４の側面に不純物イオンを斜め注入するので不純物濃度
を正確に制御でき、その後形成されるＵ溝６近傍の縦型
ＭＯＳＦＥＴのチャネル９の不純物濃度が均一となる。
さらに、第１ステップを第３ステップの前、または後に
行ういずれの場合にも不純物濃度が均一なチャネルが得
られる。
不純物濃度を正確に制御することで、しきい値電圧特性
が改善された縦型ＭＯＳＦＥＴを提供する。 【解決手段】 半導体基板１中にベース領域７及びソー
ス領域８を形成し（第１ステップ）、基板１上にパッド
酸化膜２および窒化膜３を形成し、パターニングし（第
２ステップ）、これらをマスクとし、基板１を選択的に
エッチングしてトレンチ４を形成し（第３ステップ）、
トレンチ側面に斜め方向から選択的に不純物イオンを注
入し（第４ステップ）、さらにトレンチ４の側面にフィ
ールド酸化膜５を形成する（第５ステップ）。トレンチ
４の側面に不純物イオンを斜め注入するので不純物濃度
を正確に制御でき、その後形成されるＵ溝６近傍の縦型
ＭＯＳＦＥＴのチャネル９の不純物濃度が均一となる。
さらに、第１ステップを第３ステップの前、または後に
行ういずれの場合にも不純物濃度が均一なチャネルが得
られる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に縦型ＭＯＳＦＥＴの製造方法に関するものであ
る。
し、特に縦型ＭＯＳＦＥＴの製造方法に関するものであ
る。
【０００２】
【従来の技術】縦型ＭＯＳＦＥＴは、その製造方法に関
する従来の技術が特開平１０−２２３８９４号公報に記
載されている。図３（ａ）〜（ｄ）は、この従来の縦型
ＭＯＳＦＥＴの製造方法の各工程段階を示す断面図であ
る。まず、図３（ａ）に示すように、ｎ型半導体基板１
上にパッド酸化膜２を形成し、その上に窒化膜３を形成
する。次に、図示しないフォトレジストパターンを形成
し、これをマスクとして窒化膜３及びパッド酸化膜２を
パターニングする。引き続き、窒化膜３及びパッド酸化
膜２をマスクとして、半導体基板１表面のエッチングを
行い、半導体基板１中にトレンチ４を形成する（図３
ｂ）。
する従来の技術が特開平１０−２２３８９４号公報に記
載されている。図３（ａ）〜（ｄ）は、この従来の縦型
ＭＯＳＦＥＴの製造方法の各工程段階を示す断面図であ
る。まず、図３（ａ）に示すように、ｎ型半導体基板１
上にパッド酸化膜２を形成し、その上に窒化膜３を形成
する。次に、図示しないフォトレジストパターンを形成
し、これをマスクとして窒化膜３及びパッド酸化膜２を
パターニングする。引き続き、窒化膜３及びパッド酸化
膜２をマスクとして、半導体基板１表面のエッチングを
行い、半導体基板１中にトレンチ４を形成する（図３
ｂ）。
【０００３】次に、高温のフィールド酸化によってトレ
ンチ４の内壁部に、フィールド酸化膜５を形成する。こ
のフィールド酸化により、トレンチ４の内壁の表面が酸
化してふくらむことで、トレンチ４の上部及び底部のコ
ーナーが丸みを帯びた形状となり、Ｕ字状の溝６（以
下、Ｕ溝６と称す）が形成される（図３ｃ）。
ンチ４の内壁部に、フィールド酸化膜５を形成する。こ
のフィールド酸化により、トレンチ４の内壁の表面が酸
化してふくらむことで、トレンチ４の上部及び底部のコ
ーナーが丸みを帯びた形状となり、Ｕ字状の溝６（以
下、Ｕ溝６と称す）が形成される（図３ｃ）。
【０００４】次に、窒化膜３を除去しフィールド酸化膜
５及びパッド酸化膜２をマスクとして、半導体基板１の
表面部分に不純物イオンを注入し、これを熱拡散する。
これによりｐ型ベース領域７およびｎ型ソース領域８を
形成し、またＵ溝の側壁近傍にチャネル領域９を形成す
る（図３ｄ）。次いで、パッド酸化膜２及びフィールド
酸化膜５をそれぞれ除去し、ゲート酸化膜１０及びゲー
トポリシリコン電極１１をそれぞれ形成する。
５及びパッド酸化膜２をマスクとして、半導体基板１の
表面部分に不純物イオンを注入し、これを熱拡散する。
これによりｐ型ベース領域７およびｎ型ソース領域８を
形成し、またＵ溝の側壁近傍にチャネル領域９を形成す
る（図３ｄ）。次いで、パッド酸化膜２及びフィールド
酸化膜５をそれぞれ除去し、ゲート酸化膜１０及びゲー
トポリシリコン電極１１をそれぞれ形成する。
【０００５】続いて、ゲートポリシリコン電極１１上に
絶縁のための層間絶縁膜１２を形成し、更に、層間絶縁
膜１２上にアルミニウムのスパッタリング及びパターニ
ングによってソース電極１３を形成する（図３ｅ）。
絶縁のための層間絶縁膜１２を形成し、更に、層間絶縁
膜１２上にアルミニウムのスパッタリング及びパターニ
ングによってソース電極１３を形成する（図３ｅ）。
【０００６】
【発明が解決しようとする課題】上記したような従来技
術により製造された縦型ＭＯＳＦＥＴでは、チャネル領
域９の形成にあたってフィールド酸化膜５をマスクとし
てイオン注入するため、フィールド酸化膜５の成長ばら
つきが、縦型ＭＯＳＦＥＴのチャネル領域の不純物濃度
にばらつきを生じさせる（図３ｄ）。このチャネル領域
の不純物濃度のばらつきは、縦型ＭＯＳＦＥＴのしきい
値電圧（以下、Ｖｔｈと称す）特性に影響を与えるとい
う問題がある。
術により製造された縦型ＭＯＳＦＥＴでは、チャネル領
域９の形成にあたってフィールド酸化膜５をマスクとし
てイオン注入するため、フィールド酸化膜５の成長ばら
つきが、縦型ＭＯＳＦＥＴのチャネル領域の不純物濃度
にばらつきを生じさせる（図３ｄ）。このチャネル領域
の不純物濃度のばらつきは、縦型ＭＯＳＦＥＴのしきい
値電圧（以下、Ｖｔｈと称す）特性に影響を与えるとい
う問題がある。
【０００７】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、Ｕ溝
の側壁近傍に形成されるチャネル領域の不純物濃度を正
確に制御することで、Ｖｔｈ特性が改善された縦型ＭＯ
ＳＦＥＴを提供することを目的とする。
する問題点を解決するためになされたものであり、Ｕ溝
の側壁近傍に形成されるチャネル領域の不純物濃度を正
確に制御することで、Ｖｔｈ特性が改善された縦型ＭＯ
ＳＦＥＴを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の縦型ＭＯＳＦＥＴの製造方法は、半導体基
板中にベース領域及びソース領域を形成する第１ステッ
プ、前記半導体基板上にパッド酸化膜および窒化膜を形
成し、パッド酸化膜及び窒化膜をパターニングする第２
ステップ、パッド酸化膜及び窒化膜をマスクとし、前記
半導体基板を選択的にエッチングしてトレンチを形成す
る第３ステップ、前記トレンチの側面に斜め方向から選
択的に不純物イオンを注入する第４ステップ、及び、前
記トレンチの側面にフィールド酸化膜を形成する第５ス
テップを有することを特徴とする。
め、本発明の縦型ＭＯＳＦＥＴの製造方法は、半導体基
板中にベース領域及びソース領域を形成する第１ステッ
プ、前記半導体基板上にパッド酸化膜および窒化膜を形
成し、パッド酸化膜及び窒化膜をパターニングする第２
ステップ、パッド酸化膜及び窒化膜をマスクとし、前記
半導体基板を選択的にエッチングしてトレンチを形成す
る第３ステップ、前記トレンチの側面に斜め方向から選
択的に不純物イオンを注入する第４ステップ、及び、前
記トレンチの側面にフィールド酸化膜を形成する第５ス
テップを有することを特徴とする。
【０００９】本発明の縦型ＭＯＳＦＥＴの製造方法によ
ると、トレンチの側面に斜め方向から不純物イオンを注
入するので、不純物濃度を正確に制御でき、その後形成
されるＵ溝近傍の縦型ＭＯＳＦＥＴのチャネルの不純物
濃度が均一となる。
ると、トレンチの側面に斜め方向から不純物イオンを注
入するので、不純物濃度を正確に制御でき、その後形成
されるＵ溝近傍の縦型ＭＯＳＦＥＴのチャネルの不純物
濃度が均一となる。
【００１０】第１ステップを第３ステップの前に有する
ことも、第１ステップを第３ステップの後に有すること
もできる。いずれの場合にも不純物濃度が均一なチャネ
ルが得られる。
ことも、第１ステップを第３ステップの後に有すること
もできる。いずれの場合にも不純物濃度が均一なチャネ
ルが得られる。
【００１１】
【発明の実施の形態】次に、本発明の縦型ＭＯＳＦＥＴ
の製造方法について図面を参照して説明する。図１
（ａ）〜（ｅ）は本発明の一実施形態例の縦型ＭＯＳＦ
ＥＴの製造方法の各工程段階を示す断面図である。
の製造方法について図面を参照して説明する。図１
（ａ）〜（ｅ）は本発明の一実施形態例の縦型ＭＯＳＦ
ＥＴの製造方法の各工程段階を示す断面図である。
【００１２】本実施形態例の縦型ＭＯＳＦＥＴの製造方
法は、まず、ｎ型半導体基板１の上面からｐ型不純物イ
オン及びｎ型不純物イオンの選択的注入を行い、ｐ型ベ
ース領域７及びｎ型ソース領域８を夫々形成する（図１
ａ）。
法は、まず、ｎ型半導体基板１の上面からｐ型不純物イ
オン及びｎ型不純物イオンの選択的注入を行い、ｐ型ベ
ース領域７及びｎ型ソース領域８を夫々形成する（図１
ａ）。
【００１３】次に、基板１上にパッド酸化膜２および窒
化膜３を全面に形成する（図１ｂ）。次いで、フォトリ
ソグラフィー技術により図示しないフォトレジストパタ
ーンを形成し、これをマスクとして窒化膜３及びパッド
酸化膜２のパターニングをそれぞれ行う。引き続き、窒
化膜３およびパッド酸化膜２をマスクとして、半導体基
板１表面のエッチングを行い、トレンチ４を形成する。
次いで、トレンチ４側面に斜め方向から選択的にｎ型不
純物のイオンを注入（ラウンドイオン注入）することに
よって、側壁近傍のｐ型ベース領域７内に形成するチャ
ネル９の不純物濃度を制御する（図１ｃ）。
化膜３を全面に形成する（図１ｂ）。次いで、フォトリ
ソグラフィー技術により図示しないフォトレジストパタ
ーンを形成し、これをマスクとして窒化膜３及びパッド
酸化膜２のパターニングをそれぞれ行う。引き続き、窒
化膜３およびパッド酸化膜２をマスクとして、半導体基
板１表面のエッチングを行い、トレンチ４を形成する。
次いで、トレンチ４側面に斜め方向から選択的にｎ型不
純物のイオンを注入（ラウンドイオン注入）することに
よって、側壁近傍のｐ型ベース領域７内に形成するチャ
ネル９の不純物濃度を制御する（図１ｃ）。
【００１４】次に、トレンチ４の内壁を高温でのフィー
ルド酸化によって酸化し、フィールド酸化膜５を形成す
る。これによってトレンチ４の上部および底部コーナの
角が丸くなり、Ｕ溝６が形成される（図１ｄ）。次い
で、パッド酸化膜２およびフィールド酸化膜５をそれぞ
れ除去し、熱酸化によりゲート酸化膜１０を形成し、更
に、スパッタリング及びフォトリソグラフィー技術によ
りゲートポリシリコン電極１１を形成する。
ルド酸化によって酸化し、フィールド酸化膜５を形成す
る。これによってトレンチ４の上部および底部コーナの
角が丸くなり、Ｕ溝６が形成される（図１ｄ）。次い
で、パッド酸化膜２およびフィールド酸化膜５をそれぞ
れ除去し、熱酸化によりゲート酸化膜１０を形成し、更
に、スパッタリング及びフォトリソグラフィー技術によ
りゲートポリシリコン電極１１を形成する。
【００１５】続いて、ゲートポリシリコン電極１１上に
層間絶縁膜１２を形成する。さらに、スパッタリングに
よりアルミニウム等による導電膜を形成し、これをパタ
ーニングしてソース電極１３とする（図１ｅ）。以上の
ように形成される半導体基板１の裏面に、ドレイン領域
及びドレイン電極を形成し、縦型ＭＯＳＦＥＴを完成す
る。
層間絶縁膜１２を形成する。さらに、スパッタリングに
よりアルミニウム等による導電膜を形成し、これをパタ
ーニングしてソース電極１３とする（図１ｅ）。以上の
ように形成される半導体基板１の裏面に、ドレイン領域
及びドレイン電極を形成し、縦型ＭＯＳＦＥＴを完成す
る。
【００１６】上記実施例の方法によれば、トレンチの側
面にラウンドイオン注入によってチャネル領域への不純
物注入を行ったので、チャネル領域で正確な不純物濃度
が得られ、Ｖｔｈ特性の良好な縦型ＭＯＳＦＥＴが形成
される。
面にラウンドイオン注入によってチャネル領域への不純
物注入を行ったので、チャネル領域で正確な不純物濃度
が得られ、Ｖｔｈ特性の良好な縦型ＭＯＳＦＥＴが形成
される。
【００１７】図２は上記方法によって形成された縦型Ｍ
ＯＳＦＥＴの構造を示す断面図である。同図において、
半導体基板１の表面には、それぞれ縦型ＭＯＳＦＥＴと
なるユニットセルが所定の間隔で配列される。各ＭＯＳ
ＦＥＴは対応するＵ溝６上に形成されている。ベース領
域７は一様なｐ−領域として形成され、一対のソース領
域８はｎ＋領域としてＵ溝６の両側壁近傍の基板表面に
形成されている。
ＯＳＦＥＴの構造を示す断面図である。同図において、
半導体基板１の表面には、それぞれ縦型ＭＯＳＦＥＴと
なるユニットセルが所定の間隔で配列される。各ＭＯＳ
ＦＥＴは対応するＵ溝６上に形成されている。ベース領
域７は一様なｐ−領域として形成され、一対のソース領
域８はｎ＋領域としてＵ溝６の両側壁近傍の基板表面に
形成されている。
【００１８】Ｕ溝６の内壁には、ゲート酸化膜１０が形
成され、その上にポリシリコン等からなるゲートポリシ
リコン電極１１が形成され、さらにその上にＢＰＳＧ
（ＢｏｒｏｎＰｈｏｓｐｈａｔｅＳｉｌｉｃａｔｅＧｌ
ａｓｓ）等からなる層間絶縁膜１２が形成されている。
また、層間絶縁膜１２上にはアルミニウム等からなるソ
ース電極１３が形成され、ソース電極１３はソース領域
８とオーミック接触している。ドレイン領域１４は、半
導体基板領域１の下方にｎ＋領域として形成され、基板
裏面のドレイン電極１５にオーミック接触している。Ｕ
溝６の側壁近傍のベース領域部分はチャネル領域９を成
している。
成され、その上にポリシリコン等からなるゲートポリシ
リコン電極１１が形成され、さらにその上にＢＰＳＧ
（ＢｏｒｏｎＰｈｏｓｐｈａｔｅＳｉｌｉｃａｔｅＧｌ
ａｓｓ）等からなる層間絶縁膜１２が形成されている。
また、層間絶縁膜１２上にはアルミニウム等からなるソ
ース電極１３が形成され、ソース電極１３はソース領域
８とオーミック接触している。ドレイン領域１４は、半
導体基板領域１の下方にｎ＋領域として形成され、基板
裏面のドレイン電極１５にオーミック接触している。Ｕ
溝６の側壁近傍のベース領域部分はチャネル領域９を成
している。
【００１９】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置は、上記実施形
態例の構成にのみ限定されるものでなく、上記実施形態
例の構成から種々の修正および変更を施した半導体装置
も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体装置は、上記実施形
態例の構成にのみ限定されるものでなく、上記実施形態
例の構成から種々の修正および変更を施した半導体装置
も、本発明の範囲に含まれる。
【００２０】
【発明の効果】以上説明したように、本発明の縦型ＭＯ
ＳＦＥＴの製造方法は、トレンチの側面に斜め注入によ
って不純物イオンを導入したことにより、チャネルの不
純物濃度を正確に制御することができるので、均一なし
きい値電圧を有する縦型ＭＯＳＦＥＴが得られる。
ＳＦＥＴの製造方法は、トレンチの側面に斜め注入によ
って不純物イオンを導入したことにより、チャネルの不
純物濃度を正確に制御することができるので、均一なし
きい値電圧を有する縦型ＭＯＳＦＥＴが得られる。
【図１】本発明の一実施形態例の縦型ＭＯＳＦＥＴの製
造方法の各工程段階を示す断面図である。
造方法の各工程段階を示す断面図である。
【図２】縦型ＭＯＳＦＥＴの構造を示す断面図である。
【図３】従来の縦型ＭＯＳＦＥＴの製造方法の各工程段
階を示す断面図である。
階を示す断面図である。
１ 半導体基板（ｎ−） ２ パッド酸化膜 ３ 窒化膜 ４ トレンチ ５ フィールド酸化膜 ６ Ｕ溝 ７ ベース領域（ｐ−） ８ ソース領域（ｎ＋） ９ チャネル １０ ゲート酸化膜 １１ ゲートポリシリコン電極 １２ 層間絶縁膜 １３ ソース電極 １４ ドレイン領域（ｎ＋） １５ ドレイン電極
Claims (3)
- 【請求項１】 半導体基板中にベース領域及びソース領
域を形成する第１ステップ、 前記半導体基板上にパッ
ド酸化膜および窒化膜を形成し、該パッド酸化膜及び窒
化膜をパターニングする第２ステップ、 前記パッド酸化膜及び窒化膜をマスクとし、前記半導体
基板を選択的にエッチングしてトレンチを形成する第３
ステップ、 前記トレンチの側面に斜め方向から選択的に不純物イオ
ンを注入する第４ステップ、及び前記トレンチの側面に
フィールド酸化膜を形成する第５ステップを有すること
を特徴とする縦型ＭＯＳＦＥＴの製造方法。 - 【請求項２】 前記第１ステップを第３ステップの前に
有することを特徴とする、請求項１に記載の縦型ＭＯＳ
ＦＥＴの製造方法。 - 【請求項３】 前記第１ステップを第３ステップの後に
有することを特徴とする、請求項１に記載の縦型ＭＯＳ
ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325211A JP2000150877A (ja) | 1998-11-16 | 1998-11-16 | 縦型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325211A JP2000150877A (ja) | 1998-11-16 | 1998-11-16 | 縦型ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150877A true JP2000150877A (ja) | 2000-05-30 |
Family
ID=18174276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10325211A Pending JP2000150877A (ja) | 1998-11-16 | 1998-11-16 | 縦型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150877A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339063A (ja) * | 2000-05-30 | 2001-12-07 | Denso Corp | 半導体装置およびその製造方法 |
| JP2003017699A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 半導体素子及びその製造方法 |
| US6730961B2 (en) | 2001-12-18 | 2004-05-04 | Fuji Electric Co., Ltd. | Semiconductor device |
| US6861702B2 (en) | 2001-05-11 | 2005-03-01 | Fuji Electric Co., Ltd. | Semiconductor device |
| US7049202B2 (en) | 2001-05-18 | 2006-05-23 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
| JP2006135150A (ja) * | 2004-11-08 | 2006-05-25 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
-
1998
- 1998-11-16 JP JP10325211A patent/JP2000150877A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339063A (ja) * | 2000-05-30 | 2001-12-07 | Denso Corp | 半導体装置およびその製造方法 |
| US6861702B2 (en) | 2001-05-11 | 2005-03-01 | Fuji Electric Co., Ltd. | Semiconductor device |
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| US7312133B2 (en) | 2001-05-18 | 2007-12-25 | Fuji Electric Holdings Co., Ltd. | Method of manufacturing semiconductor device |
| JP2003017699A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 半導体素子及びその製造方法 |
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| JP2006135150A (ja) * | 2004-11-08 | 2006-05-25 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
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