JPH10200106A

JPH10200106A - 半導体装置及びその製造方法

Info

Publication number: JPH10200106A
Application number: JP9004008A
Authority: JP
Inventors: Kazuto Ikemoto; 和人池本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-01-13
Filing date: 1997-01-13
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】ソース／ドレインの接合位置の位置を制御し
て、ゲート界面からの深さを調整することにより、短チ
ャネル効果の生じにくい半導体装置及びその製造方法を
提供する。【解決手段】第１導電型の半導体基板１上にゲート絶
縁膜２ａを介してゲート電極３が形成され、これの上面
及び側面に絶縁層２ｂが形成され、これらゲート電極３
を挟む両側の第１導電型の半導体基板１表面上にソース
部及びドレイン部を構成する第２導電型の半導体層４，
５，６を有し、また第１導電型の半導体基板１の表面
に、第２導電型の半導体層４，５，６からの不純物拡散
による第２導電型の半導体領域７が形成されて成る半導
体装置１０を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特に
ＭＯＳトランジスタ等のいわゆるＭＩＳトランジスタ及
びその製造方法に係わる。

【０００２】

【従来の技術】従来ＭＩＳトランジスタの構造として
は、一般的に図９に示すような構造のものが知られてい
る。

【０００３】このＭＩＳトランジスタ５０は、第１導電
型例えばｐ型の半導体基板５１の表面に、拡散層による
第２導電型例えばｎ型のソース領域５２及びドレイン領
域５３が形成され、ソース領域５２及びドレイン領域５
３のチャネル側に隣接して低不純物濃度のＬＤＤ（Ligh
tly Doped Drain ）領域５４が形成され、半導体基板５
１上にはゲート絶縁膜５５を介してゲート電極５６が形
成されて構成される。

【０００４】

【発明が解決しようとする課題】このＭＩＳトランジス
タ５０の場合、ソース領域５２、ドレイン領域５３、及
びＬＤＤ領域５４を形成する際に、ゲート電極５６とゲ
ート絶縁膜５５の界面、即ちゲート界面５７の位置から
不純物をイオン注入することにより形成するため、ソー
ス領域５２、ドレイン領域５３、及びＬＤＤ領域５４の
接合位置がゲート界面５７より深い位置になってしま
う。

【０００５】ゲート長の短いＭＩＳトランジスタ５０に
おいては、短チャネル効果と呼ばれる問題があり、その
原因の１つとして、ドレインにバイアス電圧が印加され
たとき、ドレイン領域５３からソース領域５２に向かっ
て空乏層が拡がり、パンチスルーが生じ閾値電圧の降下
を招くことが挙げられる。そして、ソース領域５２、ド
レイン領域５３、ＬＤＤ領域５４の接合位置がゲート界
面５７より深く形成されているほど、この空乏層が拡が
りやすく、結果として閾値電圧の降下を招きやすい。

【０００６】そこで、この接合位置を浅くするため、エ
ネルギーを低くしてイオン注入が行われているが、ソー
ス領域５２、ドレイン領域５３及びＬＤＤ領域５４の半
導体基板５１の表面の位置では、電流を流すために、あ
る程度の不純物濃度が必要であり、接合位置を浅くする
にはおのずと限界がある。

【０００７】そこで、図１０に示すように、ｐ型半導体
基板４１に形成した凹部にゲート絶縁膜４２を介してゲ
ート電極４３を形成し、凹部の外部にｎ型のソース領域
４４、ドレイン領域４５、ＬＤＤ領域４６を形成して、
ソース領域４４、ドレイン領域４５の接合位置をゲート
界面４７とほぼ同じ位置にしたＭＩＳトランジスタ４０
を形成する方法がある（特願平６−１４８８５６号出願
参照）。

【０００８】しかしながら、この構造のＭＩＳトランジ
スタ４０においては、ソース領域４４及びドレイン領域
４５を不純物のイオン注入及びその後の拡散により形成
するため、ソース領域４４及びドレイン領域４５を形成
する際に、接合位置を正確に制御することが難しく、ゲ
ート界面４７とソース、ドレインの接合位置を合わせに
くいという問題がある。

【０００９】上述した問題の解決のために、本発明にお
いては、ソース、ドレインの接合位置を制御して、ゲー
ト界面からの深さを調整することにより、短チャネル効
果の生じにくい半導体装置、即ちＭＩＳトランジスタ及
びその製造方法を提供するものである。

【００１０】

【課題を解決するための手段】本発明の半導体装置は、
第１導電型の半導体基板上にゲート絶縁膜を介してゲー
ト電極が形成され、これの上面及び側面に絶縁層が形成
され、これらゲート電極を挟む両側の第１導電型の半導
体基板表面上にソース部及びドレイン部を構成する第２
導電型の半導体層を有し、また第１導電型の半導体基板
の表面に、第２導電型の半導体層からの不純物拡散によ
る第２導電型の半導体領域が形成されて成るものであ
る。

【００１１】上述の本発明の構成によれば、ソース部及
びドレイン部が第１導電型の半導体基板上に形成された
第２導電型の半導体層と、これよりの不純物拡散で半導
体基板表面に形成された第２導電型の半導体領域とで構
成されることにより、半導体基板内の、ソース部及びド
レイン部の接合深さが、比較的薄い第２導電型の半導体
領域の厚さに相当するため、接合位置をゲート界面とな
る半導体基板表面から浅くすることができる。従って、
第２導電型の半導体領域から第１導電型の半導体基板内
への空乏層の拡がりを少なくして短チャネル効果を抑制
した半導体装置を構成することができる。

【００１２】また本発明の半導体装置の製造方法は、第
１導電型の半導体基板上にゲート絶縁膜を介してゲート
電極を形成する工程と、ゲート電極の上面及び側面に絶
縁層を形成する工程と、第１導電型の半導体基板表面上
に、選択的にソース部及びドレイン部を構成する第２導
電型の半導体層を形成する工程と、第２導電型の半導体
層からの第２導電型の不純物の拡散を行って、第１導電
型の半導体基板に第２導電型の半導体領域を形成する工
程とを有するものである。

【００１３】上述の本発明製法によれば、第１導電型の
半導体基板上に第２導電型の半導体層を形成し、またこ
の第２導電型の半導体層から半導体基板表面に不純物の
拡散を行って第２導電型の半導体領域を形成し、これら
第２導電型の半導体層と半導体領域でソース部及びドレ
イン部を形成することにより、ソース部及びドレイン部
の接合深さが、比較的薄い第２導電型の半導体領域の厚
さに相当するため、接合位置をゲート界面となる半導体
基板表面から浅くすることができる。従って、第２導電
型の半導体領域から第１導電型の半導体基板内への空乏
層の拡がりを少なくして短チャネル効果を抑制すること
ができる。

【００１４】

【発明の実施の形態】本発明は、第１導電型の半導体基
板上にゲート絶縁膜を介してゲート電極が形成され、ゲ
ート電極の上面及び側面に絶縁層が形成され、ゲート電
極を挟む両側の第１導電型の半導体基板表面上にソース
部及びドレイン部を構成する第２導電型の半導体層を有
し、第１導電型の半導体基板の表面に、第２導電型の半
導体層からの不純物拡散による第２導電型の半導体領域
が形成されて成る半導体装置である。

【００１５】また本発明は、上記半導体装置において、
第２導電型の半導体層上のゲート電極の側面に絶縁層を
介して、絶縁性サイドウォールが形成され、第２導電型
の半導体層にソース領域及びドレイン領域が、絶縁性サ
イドウォールとセルフアラインして形成されて成る構成
とする。

【００１６】また本発明は、上記半導体装置において、
第２導電型の半導体層内の上部に、ソース領域及びドレ
イン領域が形成されて成る構成とする。

【００１７】また本発明は、上記半導体装置において、
第２導電型の半導体層上に、第２導電型の半導体層より
高不純物濃度の第２導電型の半導体層からなるソース領
域及びドレイン領域が形成されて成る構成とする。

【００１８】また本発明は、第１導電型の半導体基板上
にゲート絶縁膜を介してゲート電極を形成する工程と、
ゲート電極の上面及び側面に絶縁層を形成する工程と、
第１導電型の半導体基板表面上に、選択的にソース部及
びドレイン部を構成する第２導電型の半導体層を形成す
る工程と、第２導電型の半導体層からの第２導電型の不
純物の拡散を行って、第１導電型の半導体基板に第２導
電型の半導体領域を形成する工程とを有する半導体装置
の製造方法である。

【００１９】また本発明は、上記半導体装置の製造方法
において、第２導電型の半導体層を形成する工程の後
に、第２導電型の半導体層上のゲート電極の側面に絶縁
層を介して、絶縁性サイドウォールを形成する工程と、
絶縁性サイドウォールをマスクとして第２導電型の半導
体層に第２導電型の不純物のイオン注入を行って、ソー
ス領域及びドレイン領域を形成する。

【００２０】また本発明は、上記半導体装置の製造方法
において、第２導電型の半導体層を形成する工程の後
に、第２導電型の半導体層内の上部に第２導電型の不純
物のイオン注入を行って、ソース領域及びドレイン領域
を形成する。

【００２１】また本発明は、上記半導体装置の製造方法
において、第２導電型の半導体層を形成する工程の後
に、第２導電型の半導体層上に、第２導電型の半導体層
より高不純物濃度の第２導電型の半導体層を形成して、
ソース領域及びドレイン領域を形成する。

【００２２】以下、図面を参照して本発明の半導体装置
及びその製造方法の実施例を説明する。図１は、本発明
の半導体装置、本例ではＭＩＳトランジスタ１０の実施
例の概略構成図である。

【００２３】このＭＩＳトランジスタ１０は、第１導電
型、本例ではｐ型の半導体基板１上にゲート絶縁膜２ａ
を介してゲート電極３が形成され、且つゲート電極３が
絶縁膜２ｂによって被覆され、半導体基板１上のゲート
電極３を挟む両側には、第２導電型、本例ではｎ型のソ
ース領域４及びドレイン領域５が形成され、このソース
領域４及びドレイン領域５のゲート電極３側は、第２導
電型即ちｎ型の不純物濃度の低いＬＤＤ（Lightly Dope
d Drain ）領域６となっている。これらソース領域４、
ドレイン領域５及びＬＤＤ領域６は、半導体基板１上に
新たに形成した第２導電型即ちｎ型の半導体層により形
成されている。また、ソース領域４、ドレイン領域５及
びＬＤＤ領域６からの半導体基板１表面へのｎ型の不純
物の拡散により、ＬＤＤ拡散層７が半導体基板１表面に
薄く形成されている。

【００２４】さらに、ソース領域４、ドレイン領域５及
びＬＤＤ領域６上のゲート電極３の側面には絶縁性のサ
イドウォール８が形成されて成る。この構成のＭＩＳト
ランジスタ１０においては、半導体基板１の表面が前述
のゲート界面９となる。

【００２５】このＭＩＳトランジスタ１０の構成によれ
ば、ソース領域４、ドレイン領域５、及びＬＤＤ領域６
を半導体基板１上に形成することにより、ゲート界面９
となる半導体基板１の表面から、ソース、ドレインの接
合部までの深さは、ＬＤＤ拡散層７の厚さに相当し、従
来に比して大幅に浅く形成できる。ソース領域４、ドレ
イン領域５、ＬＤＤ領域６の接合部がゲート界面９に対
して極めて浅いため、ドレインにバイアス電圧が印加さ
れた場合でも空乏層の拡がりを抑えることができ、パン
チスルーを抑制することができる。即ち、短チャネル効
果を抑制できる。

【００２６】次に、この構造のＭＩＳトランジスタ１０
の製造方法を説明する。まず、図２Ａに示すように、第
１導電型、本例では例えばｐ型のシリコンからなる半導
体基板１の表面に、例えば表面を熱酸化することにより
酸化シリコン膜を形成してゲート絶縁膜２ａを形成す
る。

【００２７】次に、図２Ｂに示すように、ゲート絶縁膜
２ａ上にｎ型又はｐ型の不純物を含有するポリシリコン
層を成長させ、ゲート絶縁膜２ａ及びポリシリコン層に
フォトリソグラフィやエッチングを行って、半導体基板
１上にゲート絶縁膜２ａを介してゲート電極３を形成す
る。

【００２８】次に、図２Ｃに示すように、ゲート電極３
の表面を酸化することにより、ゲート電極３を覆う絶縁
膜２ｂを形成する。

【００２９】次に、図３Ｄに示すように、半導体基板１
表面上にある絶縁膜２ｂを取り除く。続いて、図３Ｅに
示すように、半導体基板１と反対導電型の第２導電型、
例えばｎ型の不純物を含んだポリシリコン層１２を形成
した後、フォトリソグラフィ工程の後、ゲート電極３部
のポリシリコン層１２をエッチオフする。このポリシリ
コン層１２は、エピタキシャル成長又は堆積成長等によ
り形成する。

【００３０】次に、ゲート電極３上に例えばＳｉＯ₂か
らなる絶縁膜を成長させ、反応性イオンエッチング（Ｒ
ＩＥ）等により、この絶縁膜をゲート電極の両側のみ残
し、図３Ｆに示すように、絶縁性サイドウォール８を形
成する。

【００３１】次に、図４Ｇに示すように、絶縁性サイド
ウォール８をマスクとして、ポリシリコン層１２に第２
導電型、本例ではｎ型の不純物をイオン注入することに
より、ソース領域４及びドレイン領域５を形成する。こ
のとき絶縁性サイドウォール８によりイオン注入がされ
なかった領域が、前述のＬＤＤ領域６となる。

【００３２】次に、図４Ｈに示すように、熱拡散により
ポリシリコン層１２に含まれるｎ型不純物を半導体基板
１表面に拡散しＬＤＤ拡散層７を形成する。このように
して、図１に示したＭＩＳトランジスタ１０を形成する
ことができる。また、以上の工程の前後及び途中に、さ
らにＭＩＳトランジスタ１０の動作を制御するためのイ
オン注入や拡散等の工程が含まれることもある。

【００３３】上述の製造方法により、接合位置がゲート
界面９から浅く形成されるので、前述のように短チャネ
ル効果を生じにくいＭＩＳトランジスタ１０を製造する
ことができる。

【００３４】続いて、本発明による半導体装置及びその
製造方法の他の実施例について説明する。この例は、第
２導電型の半導体層を厚く形成して、その上部をソース
領域及びドレイン領域とする場合の例である。

【００３５】図５は、この他の実施例であり、この例で
はＭＩＳトランジスタを示す。このＭＩＳトランジスタ
２０は、先の例のＭＩＳトランジスタ１０と同様に、第
１導電型、本例ではｐ型の半導体基板１上にゲート絶縁
膜２ａを介してゲート電極３が形成され、且つゲート電
極３が絶縁膜２ｂにて被覆される。そして、本例では、
半導体基板１上のゲート電極３を挟む両側に、第２導電
型（ｎ型）の半導体層２１が形成され、一方の第２導電
型の半導体層２１内の上部が第２導電型のソース領域４
として形成され、他方の第２導電型の半導体層２１内の
上部が第２導電型のドレイン領域５として形成され、各
第２導電型の半導体層２１内の下部にＬＤＤ領域６が形
成されて成る。

【００３６】また、先の例のＭＩＳトランジスタ１０と
同様に、ソース領域４、ドレイン領域５及びＬＤＤ領域
６からの半導体基板１表面への不純物の拡散により、Ｌ
ＤＤ拡散層７が半導体基板１表面に薄く形成されてい
る。この構成のＭＩＳトランジスタ２０においても、半
導体基板１の表面が前述のゲート界面９となる。

【００３７】このＭＩＳトランジスタ２０の構成によれ
ば、先の例と同様に、ゲート界面９となる半導体基板１
の表面から、ソース、ドレインの接合部までの深さは、
ＬＤＤ拡散層７の厚さに相当し、従来に比して大幅に浅
く形成できる。即ち、短チャネル効果を抑制できる。

【００３８】次に、このＭＩＳトランジスタ２０の製造
方法を示す。まず、先のＭＩＳトランジスタ１０の製造
方法の図２Ａ〜図３Ｄと同様にして、半導体基板１上に
ゲート絶縁膜２ａ、ゲート電極３及び絶縁膜２ｂを形成
する。

【００３９】次に、図６Ｅに示すように、半導体基板１
と反対導電型の例えばｎ型の不純物を含んだポリシリコ
ンからなる第２導電型の半導体層２１をエピタキシャル
成長又は堆積成長等により形成した後、フォトリソグラ
フィ工程の後、ゲート電極３部の第２導電型の半導体層
２１をエッチオフする。尚、この第２導電型の半導体層
２１は、先の例のＭＩＳトランジスタ１０のポリシリコ
ン層１２より、比較的厚く形成する。

【００４０】次に、図６Ｆに示すように、第２導電型の
半導体層２１に第２導電型即ちｎ型の不純物のイオン注
入を行うことにより、第２導電型の半導体層２１内の上
部に、第２導電型即ちｎ型のソース領域４及びドレイン
領域５を形成する。このとき第２導電型の半導体層２１
内の下部のイオン注入がされなかった領域が、前述のＬ
ＤＤ領域６となる。

【００４１】次に、図６Ｇに示すように、熱拡散により
第２導電型の半導体層２１に含まれるｎ型不純物を半導
体基板１表面に拡散しＬＤＤ拡散層７を形成する。この
ようにして図５に示したＭＩＳトランジスタ２０を形成
することができる。

【００４２】上述の製造方法により、接合位置がゲート
界面９から浅く形成されるので、先の例と同様に、短チ
ャネル効果を生じにくいＭＩＳトランジスタ１０を製造
することができる。

【００４３】続いて、本発明による半導体装置及びその
製造方法のさらに他の実施例について説明する。この例
は、半導体基板上に第２導電型の半導体層を２層の半導
体層の積層構造として形成して、その上部をソース領域
及びドレイン領域とする場合の例である。

【００４４】図７は、この他の実施例であり、この例で
はＭＩＳトランジスタを示す。このＭＩＳトランジスタ
３０は、先の例のＭＩＳトランジスタ１０と同様に、第
１導電型、本例ではｐ型の半導体基板１上にゲート絶縁
膜２ａを介してゲート電極３が形成され、且つゲート電
極３が絶縁膜２ｂにて被覆される。そして、本例では、
半導体基板１上のゲート電極３を挟む両側に、第２導電
型（ｎ型）のＬＤＤ領域６が形成され、一方のＬＤＤ領
域６の上には第２導電型のソース領域４が、他方のＬＤ
Ｄ領域６の上には第２導電型のドレイン領域５が形成さ
れて成る。ソース領域４及びドレイン領域５は、その下
のＬＤＤ領域６を構成する半導体層よりも第２導電型の
不純物濃度の高い半導体層により構成されている。

【００４５】また、先の例のＭＩＳトランジスタ１０，
２０と同様に、ＬＤＤ領域６からの半導体基板１表面へ
の不純物の拡散により、ＬＤＤ拡散層７が半導体基板１
表面に薄く形成されている。この構成のＭＩＳトランジ
スタ３０においても、半導体基板１の表面が前述のゲー
ト界面９となる。

【００４６】このＭＩＳトランジスタ３０の構成によれ
ば、先の例と同様に、ゲート界面９となる半導体基板１
の表面から、ソース、ドレインの接合部までの深さは、
ＬＤＤ拡散層７の厚さに相当し、従来に比して大幅に浅
く形成できる。即ち、短チャネル効果を抑制できる。

【００４７】次に、このＭＩＳトランジスタ３０の製造
方法を示す。まず、先のＭＩＳトランジスタ１０の製造
方法の図２Ａ〜図３Ｄと同様にして、半導体基板１上に
ゲート絶縁膜２ａ、ゲート電極３及び絶縁膜２ｂを形成
する。

【００４８】次に、図８Ｅに示すように、半導体基板１
と反対導電型の例えばｎ型の不純物を含んだポリシリコ
ンからなる第２導電型の半導体層をエピタキシャル成長
又は堆積成長等により形成した後、フォトリソグラフィ
工程の後、ゲート電極３部の第２導電型の半導体層をエ
ッチオフして、この第２導電型の半導体層からなるＬＤ
Ｄ領域６を形成する。

【００４９】次に、図８Ｆに示すように、ＬＤＤ領域６
上に、さらにこのＬＤＤ領域６より第２導電型即ちｎ型
の不純物の濃度が高い半導体層を形成した後、フォトリ
ソグラフィ工程の後、ゲート電極３部の第２導電型の半
導体層をエッチオフして、この高不純物濃度の第２導電
型の半導体層からなるソース領域４及びドレイン領域５
を形成する。

【００５０】次に、図６Ｇに示すように、熱拡散により
第２導電型のＬＤＤ領域６に含まれるｎ型不純物を半導
体基板１表面に拡散しＬＤＤ拡散層７を形成する。この
ようにして図７に示したＭＩＳトランジスタ３０を形成
することができる。

【００５１】上述の製造方法により、接合位置がゲート
界面９から浅く形成されるので、先の例と同様に、短チ
ャネル効果を生じにくいＭＩＳトランジスタ１０を製造
することができる。

【００５２】本発明の半導体装置及びその製造方法は、
上述の例に限定されるものではなく、本発明の要旨を逸
脱しない範囲でその他様々な構成が取り得る。

【００５３】

【発明の効果】上述の本発明による半導体装置によれ
ば、空乏層の拡がりを抑え、閾値電圧の降下を抑制する
ため、短チャネル効果が抑制される。従って、短チャネ
ル化に伴い生じるゲート長のバラツキに対して、閾値電
圧の変動を小さくすることができる。これにより、半導
体装置のゲート長を微細化して半導体装置の集積化を図
ることができる。

【００５４】また、上述の本発明による半導体装置の製
造方法によれば、ゲート界面から接合位置への深さを浅
く形成することができ、空乏層の拡がりが抑制され短チ
ャネル効果が生じにくい半導体装置を製造することがで
きる。従って本発明製法により、ゲート長を小さくして
集積化を図った半導体装置を製造することができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の実施例の概略構成図（断
面図）である。

【図２】Ａ〜Ｃ図１の半導体装置の製造工程の工程図
である。

【図３】Ｄ〜Ｆ図１の半導体装置の製造工程の工程図
である。

【図４】Ｇ，Ｈ図１の半導体装置の製造工程の工程図
である。

【図５】本発明の半導体装置の他の実施例の概略構成図
（断面図）である。

【図６】Ｅ〜Ｇ図５の半導体装置の製造工程の工程図
である。

【図７】本発明の半導体装置のさらに他の実施例の概略
構成図（断面図）である。

【図８】Ｅ〜Ｇ図７の半導体装置の製造工程の工程図
である。

【図９】従来のＭＩＳトランジスタの概略構成図（断面
図）である。

【図１０】従来の他のＭＩＳトランジスタの概略構成図
（断面図）である。

【符号の説明】

１半導体基板、２ａゲート絶縁膜、２ｂ絶縁膜、
３ゲート電極、４ソース領域、５ドレイン領域、６
ＬＤＤ領域、７ＬＤＤ拡散層、８絶縁性サイドウ
ォール、９ゲート界面、１０，２０，３０ＭＩＳト
ランジスタ、１２ポリシリコン層、２１第２導電型
の半導体層、４０，５０ＭＩＳトランジスタ、４１，
５１半導体基板、４２，５５ゲート絶縁膜、４３，
５６ゲート電極、４４，５２ソース領域、４５，５３
ドレイン領域、４６，５４ＬＤＤ領域、４７，５７
ゲート界面

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板上にゲート絶縁
膜を介してゲート電極が形成され、上記ゲート電極の上面及び側面に絶縁層が形成され、上記ゲート電極を挟む両側の上記第１導電型の半導体基
板表面上にソース部及びドレイン部を構成する第２導電
型の半導体層を有し、上記第１導電型の半導体基板の表面に、上記第２導電型
の半導体からの不純物拡散による第２導電型の半導体領
域が形成されて成ることを特徴とする半導体装置。
【請求項２】上記第２導電型の半導体層上の上記ゲー
ト電極の側面に上記絶縁層を介して、絶縁性サイドウォ
ールが形成され、上記第２導電型の半導体層にソース領
域及びドレイン領域が、該絶縁性サイドウォールとセル
フアラインして形成されて成ることを特徴とする請求項
１に記載の半導体装置。
【請求項３】上記第２導電型の半導体層内の上部に、
ソース領域及びドレイン領域が形成されて成ることを特
徴とする請求項１に記載の半導体装置。
【請求項４】上記第２導電型の半導体層上に、該第２
導電型の半導体層より高不純物濃度の第２導電型の半導
体層からなるソース領域及びドレイン領域が形成されて
成ることを特徴とする請求項１に記載の半導体装置。
【請求項５】第１導電型の半導体基板上にゲート絶縁
膜を介してゲート電極を形成する工程と、上記ゲート電極の上面及び側面に絶縁層を形成する工程
と、上記第１導電型の半導体基板表面上に、選択的にソース
部及びドレイン部を構成する第２導電型の半導体層を形
成する工程と、上記第２導電型の半導体層からの第２導電型の不純物の
拡散を行って、上記第１導電型の半導体基板に第２導電
型の半導体領域を形成する工程とを有することを特徴と
する半導体装置の製造方法。
【請求項６】上記第２導電型の半導体層を形成する工
程の後に、上記第２導電型の半導体層上の上記ゲート電
極の側面に上記絶縁層を介して、絶縁性サイドウォール
を形成する工程と、上記絶縁性サイドウォールをマスク
として上記第２導電型の半導体層に第２導電型の不純物
のイオン注入を行って、ソース領域及びドレイン領域を
形成する工程とを有することを特徴とする請求項５に記
載の半導体装置の製造方法。
【請求項７】上記第２導電型の半導体層を形成する工
程の後に、該第２導電型の半導体層内の上部に第２導電
型の不純物のイオン注入を行って、ソース領域及びドレ
イン領域を形成する工程とを有することを特徴とする請
求項５に記載の半導体装置の製造方法。
【請求項８】上記第２導電型の半導体層を形成する工
程の後に、該第２導電型の半導体層上に、該第２導電型
の半導体層より高不純物濃度の第２導電型の半導体層を
形成して、ソース領域及びドレイン領域を形成する工程
とを有することを特徴とする請求項５に記載の半導体装
置の製造方法。