JP2004266278A - 上昇されたソース／ドレーン構造を有するｍｏｓトランジスタ及びこの製造方法 - Google Patents

上昇されたソース／ドレーン構造を有するｍｏｓトランジスタ及びこの製造方法 Download PDF

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Abstract

【課題】 上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ及びこの製造方法に関するものである
【解決手段】 トランジスタ及びこの製造方法は、ソース及びドレーン拡散領域を含み、チャンネル領域への不純物の拡散を緩和させるか、防止することができる。これは、前記下部基板上に形成されるエピタキシャル膜内に前記上昇されたソース及びドレーン拡張領域を具備することにより達成される。従って、有効チャンネルの長さが増加され、同時に不純物がチャンネル領域内に拡散されることが制限される。このような理由で、トランジスタの動作特性は、前記ソース／ドレーン拡張領域、ソース／ドレーン領域、チャンネル幅及び前記下部基板内に形成される選択的なトレンチなどの相対的なサイズ（即ち、深さ及び幅）を調節することにより正確に決定することができる。多様な実施例において、前記ソース／ドレーン領域及びソース／ドレーン拡張領域は、部分的に又は十分に前記エピタキシャル膜を通過するか、又は前記下部基板まで延長されることができる。
【選択図】 図３

Description

本発明は上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ及びこの製造方法に関し、より詳細には本発明はチャンネル領域内部に不純物が拡散されることが緩和されるか、防止されるソース／ドレーン拡張領域を含むトランジスタを提供する。
半導体産業において、集積回路内のＭＯＳトランジスタのサイズを減少させることは、一般的な目標である。前記目標は、必然的に集積回路の製造原価を減少させながらも、回路の動作及びスピード特性を向上させる方向に推進される。前記集積化は、トランジスタのサイズを縮小させる方法で行うことができ、このような方法の例としては、ゲートの長さ、ゲート酸化膜の厚さ及びチャンネルドーピングレベル増加によるジャンクション深さの減少などを挙げることができる。しかし、ＭＯＳトランジスタの集積化は、一般的にショットチャンネル効果という現象を発生させる。ショットチャンネル現象は、トランジスタのスイッチング動作を困難にするもので、その理由は、しきい電圧が非正常的に増加し前記スイッチング動作がゲート電極により効果的に調節されないためである。力学的に、ソース／ドレーン周辺の空乏層は、チャンネル領域にますます増加し、これによりチャンネルでの反転（ｉｎｖｅｒｓｉｏｎ）が起こるために、ゲートには更に減少されたポテンシャルが要求される。
図１を参照すると、従来の集積化されたＭＯＳトランジスタ１００は、半導体基板１０２上に形成され、ソース拡張領域１０６ａ及びドレーン拡張領域１０６ｂを含む。ソース拡張領域１０６ａ及びドレーン拡張領域１０６ｂは、ＭＯＳトランジスタがサブミクロン又はナノメーター級になって発生するショットチャンネル効果を最小化させるために、シャロージャンクションを有する。又、前記ＭＯＳトランジスタ１００は、ソース拡張領域１０６ａ及びドレーン拡張領域１０６ｂと比較して更に深いジャンクションを有し、低抵抗を有するソース領域１０８ａ及びドレーン領域１０８ｂを含む。又、前記ＭＯＳトランジスタ１００は、ゲート構造物１１０を含み、前記ゲート構造物１１０は、ゲート絶縁膜１１２及びゲート電極１１４を含む。前記ゲート構造物１１０の側面上には一般的にシリコン窒化物（ＳｉＮ）で構成される絶縁スペーサ１１８が蒸着される。又、前記ＭＯＳトランジスタ１００は、前記ソース／ドレーン１０６ａ、１０６ｂ及びゲート電極１１４との低抵抗の電気的コンタクトを提供するためのシリサイド領域１２０ａ、１２０ｂ、１２０ｃを含む。前記ＭＯＳトランジスタ１００は、シャロートレンチ素子分離構造１１４により他の素子と電気的に分離される。
第１の問題は、前記ソース／ドレーン拡張領域１０６ａ、１０６ｂでの不純物は、前記ゲート１１０直下の領域に拡散される傾向があるというものである。前記ゲート１１０直下に形成されるソース／ドレーン拡張領域１０６ａ、１０６ｂの部位は、側面スペーサ直下に形成される前記拡張領域１０６ａ、１０６ｂ部位と比較して相対的に高い抵抗を有する。このような理由で、前記トランジスタ１００は、前記ソース及びドレーンと並列に連結される時の有効抵抗Ｒを有する。前記有効抵抗は、電流の流れを抑制し、これにより動作スピードは減少される。
第２の問題は、チャンネル不純物濃度の増加及びこれによる電界効果トランジスタのしきい電圧の増加に関するものである。ＭＯＳトランジスタのサイズを縮小させる要求を満足させるために、チャンネル不純物領域の不純物濃度を増加させなければならない。同時に、半導体装置は、更に低い印加電圧、例えば、３．３〜５Ｖで動作するように構成されている。前記のように低い印加電圧で動作させるために、電界効果トランジスタのしきい電圧も更に低いものを要求している。このような理由で、前記チャンネル不純物濃度増加によるＭＯＳトランジスタのしきい電圧の増加は好ましくない。一方では、半導体装置の高集積化によりチャンネルドーピングレベルが増加し漏洩電流の増加及びジャンクション降伏（ｂｒｅａｋｄｏｗｎ）が発生する。
前述した短所を克服するために、基板から上昇されたソース／ドレーン構造が提示された。図２を参照すると、ゲート絶縁膜２１２及びゲート電極２１４を含むゲート構造物２１０は、半導体基板２０２上に形成される。次いで、ソース拡張領域２０６ａ及びドレーン拡張領域２０６ｂは、基板内に形成される。ゲート構造物２１０の側面上には一般的にシリコン窒化物で構成されるスペーサ２１８が形成される。一般的にシリコンで構成されるエピタキシャル膜２０５は、前記ソース／ドレーン拡張領域２０６ａ、２０６ｂの露出された部位上に成長され、一般的に選択的エピタキシャル成長工程を用いて成長される。エピタキシャル膜２０５の成長以後に、上昇されたソース２０８ａ及び上昇されたドレーン２０８ｂを形成するために不純物を注入して活性化する。又、前記ＭＯＳトランジスタ２００は、前記上昇されたソース／ドレーン２０８ａ、２０８ｂ及びゲート電極２１４との低抵抗の電気的コンタクトを提供するためのシリサイド領域２２０ａ、２２０ｂ、２２０ｃを含む。
図２の構造により提供される上昇されたソース／ドレーンを有するＭＯＳトランジスタは、ソース／ドレーン領域２０８ａ、２０８ｂを基板から上昇させるにつれて、厚さ及びドーピングレベルを増加させることにより、ソース及びドレーン領域の抵抗を効果的に減少させることができる。しかし、ソース／ドレーン拡張領域２０８ａ、２０８ｂの不純物が前記ゲート電極２１０直下へ拡散することは防止できないため、前記ソース／ドレーン拡張領域２０６ａ、２０６ｂを通じてジャンクション漏洩電流が発生する可能性がある。
本発明は、従来例の限界を克服するために、上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ及びこの製造方法に関するものである。より詳細には、本発明はチャンネル領域内部に不純物が拡散されることが緩和されるか、防止されるソース／ドレーン拡張領域を含むトランジスタを提供する。これは、下部基板上に形成されているエピタキシャル膜内部に上昇されたソース及びドレーン拡張領域を形成することにより達成される。このように行うことにより、有効チャンネル長さは増加し、同時にチャンネル領域への不純物の拡散は制限される。
本発明に係るトランジスタの動作特性は、下部基板に形成されるソース／ドレーン拡張領域、ソース／ドレーン領域、チャンネル長さ及び選択的トレンチの相対的なサイズ（即ち、深さ及び幅）を調節することにより、正確に計算することができる。多様な実施例で、前記ソース／ドレーン領域及び前記ソース／ドレーン拡張領域は前記エピタキシャル膜又は下部シリコン基板内部まで部分的に又は十分に延長させることができる。
本発明は、上昇されたソース／ドレーンを有するＭＯＳトランジスタを形成する方法に関するものである。犠牲ゲートパターンは基板上に提供される。エピタキシャル膜は、前記犠牲膜近傍の基板上に提供される。前記シリコン窒化膜及びシリコン酸化膜は、前記犠牲ゲートパターンに隣接したエピタキシャル膜上に提供される。前記犠牲ゲートパターンは基板の一部分及びエピタキシャル膜の側壁部位が露出されるように除去される。ゲート絶縁膜は、前記基板の露出された部位上部面及びエピタキシャル膜の側壁に沿って提供される。ゲート電極は、前記ゲート絶縁膜上に提供される。前記シリコン酸化膜及びシリコン窒化膜は除去される。前記エピタキシャル膜は、前記ゲート電極をマスクとして不純物がドーピングされ、これによって前記ゲート絶縁膜に隣接した部位のエピタキシャル膜内にソース／ドレーン拡張領域が形成される。絶縁スペーサは、ゲート電極の上部側面に提供される。前記エピタキシャル膜は、ゲート電極及び絶縁スペーサをマスクとして用いて不純物がドーピングされ、これにより前記ソース／ドレーン拡張領域に隣接してディープ（ｄｅｅｐ）ソース／ドレーン領域が形成される。
第１実施例において、前記ソース／ドレーン拡張領域は、前記エピタキシャル膜上に前記シリコン窒化膜及びシリコン酸化膜を提供する前に、前記エピタキシャル膜内に不純物をドーピングして形成される。前記犠牲酸化膜を形成するための工程は、順次前記シリコン酸化膜及びシリコン窒化膜を形成し、前記犠牲酸化膜パターンを形成するために前記膜をパターニングする工程を含む。
前記基板は、例えば、シリコン、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）、シリコンゲルマニウム、ＳＧＯＩ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）、ストレインドシリコン（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）、ストレインド−ＳＯＩ（ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）及びガリウムヒ素（ＧａＡｓ）で構成された群から選択されたタイプ（ｔｙｐｅ）である。前記基板は、選択的に第１導電タイプの物質で形成され、前記エピタキシャル膜内のドーピングに用いられる不純物は前記第１導電タイプとは相反する第２導電タイプである。パッド酸化膜はエピタキシャル膜上に形成される。
前記犠牲ゲートパターンに隣接するエピタキシャル膜上にシリコン窒化膜及びシリコン酸化膜を提供する工程は、順次、エピタキシャル膜及び犠牲ゲートパターン上にシリコン窒化膜、シリコン酸化膜を提供する。そして、前記犠牲ゲートパターンの上部面が露出されるように前記シリコン窒化膜、シリコン酸化膜及び犠牲ゲートパターンを平坦化する。前記シリコン酸化膜は、例えば、化学気相蒸着（ＣＶＤ）方法により提供される。前記平坦化工程は、例えば、化学機械的研磨（ＣＭＰ）工程又はエッチバック工程を含む。
前記犠牲ゲートパターンの除去は、前記基板表面が露出されるように前記犠牲ゲートパターンをエッチングするか、又は前記基板にリセスを形成して行われ、これによりゲート絶縁膜はリセスされた基板の底及び側壁上に形成される。前記リセスの好ましい厚さは、少なくとも５０ｎｍである。
前記犠牲ゲートパターンを除去した後に、前記基板の露出部位は前記チャンネル領域を形成するための不純物がドーピングされるか、或いは選択的に前記基板上に犠牲酸化膜パターンを形成する前に、前記犠牲ゲートパターンにより覆われる基板部位でチャンネル領域に該当する部位に不純物がドーピングされる。
前記ゲート絶縁膜は、好ましくはシリコン酸化物、シリコン酸化窒化物、チタニウム酸化物及び高誘電定数物質で構成される群から選択された物質からなる。
前記ゲート電極を提供する工程は、例えば、ゲート絶縁膜及びシリコン酸化膜上にゲート電極物質膜を形成する。次いで、前記ゲート電極物質膜及びシリコン酸化膜を平坦化する。前記平坦化は、例えば、化学機械的研磨又はエッチバック工程を含む。
前記ゲート電極は、ポリシリコン膜、シリコンゲルマニウム膜、シリサイド膜、金属膜及びこれらの積層膜で構成された群から選択された物質からなる。前記シリコン酸化膜及びシリコン窒化膜除去工程は、ウェットエッチング工程を用いた除去を含む。
前記ゲート絶縁膜上部の側壁に絶縁スペーサを提供する段階は、例えば、結果物上にシリコン窒化膜を提供する段階と、前記シリコン窒化膜を異方性エッチングする段階と、を含む。前記シリコン窒化膜を提供する前に、前記シリコン酸化バッファー膜を前記結果物上に提供することもできる。
前記ゲート電極及び絶縁スペーサをマスクとして用いてエピタキシャル膜に不純物をドーピングして、前記ソース／ドレーン拡張領域に隣接するソース／ドレーン領域を形成する段階は、例えば、ソース／ドレーン拡張領域と同一なタイプの不純物でドーピングする。
シリサイド工程は、選択的に前記ソース／ドレーン領域及びゲート電極上に形成する。前記シリサイド膜は、例えばコバルトシリサイド膜を含む。
前記ソース／ドレーン拡張領域は、例えば、第１深さを有するように形成され、前記ディープソース／ドレーン領域は第２深さを有するように形成される。一例として、前記第１深さは第２深さよりも浅い。前記ソース／ドレーン領域及び／又は前記ソース／ドレーン拡張領域は選択的に基板まで延長される。
前記基板内のトレンチ素子分離構造は、ディープソース／ドレーン領域の向かい合う面に形成することができ、例えばシャロー素子分離工程により形成される。
本発明は、上昇されたソース／ドレーン構造を有するＭＯＳトランジスタに関するものである。ゲート絶縁膜は、基板上に提供される。ゲート電極は、前記ゲート絶縁膜上に提供される。エピタキシャル膜は、前記ゲート絶縁膜と隣接した前記基板上に提供される。第１ソース／ドレーン領域は、前記ゲート電極の下部側面部位の前記ゲート絶縁膜に隣接したエピタキシャル膜内に提供される。
一例として、前記ゲート絶縁膜は、前記ゲート電極の底部及び下部側面部位まで延長される。前記ソース／ドレーン領域は、前記エピタキシャル膜に不純物をドーピングして形成される。前記基板は、第１導電タイプの物質で形成され、前記エピタキシャル膜をドーピングするのに用いられた不純物は、前記第１導電タイプとの反対の第２導電タイプで形成される。
絶縁スペーサは、前記ゲート電極の上部側面部位のエピタキシャル膜上に提供される。そして、第２ソース／ドレーン領域は、前記ゲート電極に向かい合う第１ソース／ドレーン領域と隣接して提供することができる。この場合、第２ソース／ドレーン領域は、例えば、前記ゲート電極及び絶縁スペーサをマスクとして用いて露出された基板に不純物をドーピングして形成される。前記第１ソース／ドレーン領域は、ソース／ドレーン拡張領域を含み、第２ソース／ドレーン領域は、ディープソース／ドレーン領域を含む。第１ソース／ドレーン領域は、前記エピタキシャル膜内の第１深さに形成され、前記第２ソース／ドレーン領域は、第２深さに形成される。前記第１深さは、例えば、第２深さよりも浅い。前記第１ソース／ドレーン領域及び／又は第２ソース／ドレーン領域は選択的に前記基板部位まで延長される。
前記基板は、シリコン、シリコン−オン−インシュレーター（ＳＯＩ、Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）、シリコンゲルマニウム、シリコンゲルマニウム−オン−インシュレーター（ＳＧＯＩ、Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）、ストレインドシリコン（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）、ストレインドシリコン−オン−インシュレーター（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）及びＧａＡｓからなる群から選択された形態で構成することができる。前記エピタキシャル膜はシリコンを含む。
前記ゲート絶縁膜及びゲート電極は、前記基板上部面に形成されているトレンチまで延長される。一例として、前記トレンチは５０ｎｍ以下の深さを有する。
チャンネル領域は、ゲート電極下及びゲート電極の下部側面に隣接した基板に形成される。
前記ゲート絶縁膜は、シリコン酸化物、シリコン酸化窒化物（ＳｉＯＮ）、チタニウム酸化物及び高誘電物質からなる群から選択された物質で構成される。前記ゲート電極は、ポリシリコン膜、シリコンゲルマニウム膜、シリサイド膜及び金属膜及び積層膜からなる群から選択された物質で構成される。シリコン酸化バッファー膜は、前記ゲート電極と絶縁スペーサとの間に提供され得る。例えば、コバルトシリサイド膜を含むシリサイド膜は、ソース／ドレーン領域及びゲート電極上に形成することができる。
本発明に係るＭＯＳトランジスタ３００は、図３に開示されている。ゲート電極３１４は、ゲート３１０を形成するための基板上に形成される。前記ゲート絶縁膜３１２は、例えばシリコン酸化物（ＳｉＯ２）からなり、これはゲート電極３１４底面及び前記ゲート電極３１４の下部側面に形成される。エピタキシャル膜３０５は、例えばシリコン又はシリコンゲルマニウムからなり、これはゲート３１０の向かい合う面と隣接する基板上に形成される。前記エピタキシャル膜３０５において、ソース拡張領域３０６ａ及びドレーン拡張領域３０６ｂは、スペーサ３１８の下に形成される。ソース３０８ａ及びドレーン３０８ｂは、ソース／ドレーン拡張領域３０６ａ、３０６ｂの露出された部位、即ち、前記スペーサ下に位置しないエピタキシャル領域の所定部位に形成される。前記ＭＯＳトランジスタは、選択的に前記上昇されたソース／ドレーン３０８ａ、３０８ｂ及びゲート電極３１４に低抵抗コンタクトを提供するためのシリサイド領域３２０ａ、３２０ｂ、３２０ｃを含む。
絶縁スペーサ３１８は、例えば、シリコン窒化膜を含む。更に、選択的なシリコン酸化膜３１６は、バッファー膜としてシリコン窒化膜スペーサ３１８とゲート電極膜３１４及びエピタキシャル膜３０５のような他のシリコン膜との間に形成することができる。
図４を参照すると、ゲート電極４１４は、選択的にトレンチ４１７又は半導体基板でリセスされた部位に形成される。この場合、ゲート絶縁膜４１２は、部分的にゲート電極下、下部及び側壁に形成され、例えば、図示されたように、半導体基板のゲートトレンチ４１７の底及び側面上及び前記エピタキシャル膜４０５の側壁上に形成される。図４の実施例のトレンチは、ソース及びドレーン拡張領域４０６ａ、４０６ｂ間にチャンネル領域を効果的に延長するように提供される。
本発明のトランジスタ構造の有効チャンネルの長さは、幾つかの要素を調節することにより変化させることができ、その要素はエピタキシャル膜３０５、４０５の厚さ、ソース／ドレーン拡張領域３０６ａ、３０６ｂ、４０６ａ、４０６ｂの深さ、ソース／ドレーン領域３０８ａ、３０８ｂ、４０８ａ、４０８ｂの深さ及び前記ゲートトレンチ４１７の深さを含む。
図３及び図４の好ましい実施例において、ソース／ドレーン領域３０８ａ、３０８ｂ、４０８ａ、４０８ｂの深さは、図示されたように、半導体基板３０２、４０２まで延長される。選択的に、前記ソース／ドレーン拡張領域３０６ａ、３０６ｂ、４０６ａ、４０６ｂの深さは、図示してないが、半導体基板３０２、４０２まで延長することができる。図５の例において、前記ソース／ドレーン領域５０８ａ、５０８ｂは、前記エピタキシャル膜５０５及び半導体基板５０２の境界まで延長され、同時に前記ソース／ドレーン拡張領域５０６ａ、５０６ｂは、エピタキシャル膜５０５を部分的に通じて延長される。図６の例において、前記ソース／ドレーン領域６０８ａ、６０８ｂは、エピタキシャル膜６０５と半導体基板６０２との間の境界まで延長され、前記ソース／ドレーン拡張領域６０６ａ、６０６ｂは、前記エピタキシャル膜６０５と半導体基板６０２との間の境界まで延長される。図７の例として、前記ソース／ドレーン領域７０８ａ、７０８ｂは、部分的にエピタキシャル膜７０５を通じて延長され、前記ソース／ドレーン拡張領域７０６ａ、７０６ｂは、部分的にエピタキシャル膜７０５を通じて延長されるが、前記ソース／ドレーン領域７０８ａ、７０８ｂの深さとは異なる深さを有する。
チャンネル長さを調節することにより、多様な特性を有する素子を形成することができ、素子のサイズを縮小しなくてもショットチャンネル効果を防止することができる。従来のトランジスタにおいては、チャンネル長さはゲート長さにより調節された。しかし、本発明のトランジスタは、チャンネル長さはゲート長さにより調節することができるのみならず、エピタキシャル膜の厚さ、ソース／ドレーン領域の深さ及びゲートトレンチ深さにより調節することができる。
本発明によると、図３に図示されたように、前記ソース／ドレーン拡張領域３０６ａ、３０６ｂの不純物は、エピタキシャル膜３０５内に位置するので、以後に熱処理工程を行っても、従来の例のように、前記不純物は前記ゲート下の領域に拡散されない。このような理由で、ゲート長さによるチャンネル長さの減少を防止することができる。更に、チャンネル長さはゲート下部側面のみならずゲート電極下に位置する部位を含んだ長さに、エピタキシャル膜の厚さ、前記エピタキシャル膜のソース／ドレーン拡張領域の深さ、又は基板におけるゲートトレンチ深さを調節することによって、延長することができる。このような理由で、最小限のゲート長さを有するゲート電極構造で充分なチャンネル長さを有するトランジスタを形成することができる。
本発明によると、前記ソース拡張領域とドレーン拡張領域との間のチャンネル領域での不純物濃度分布は非常に精密に調節することができる。その結果として、ＭＯＳトランジスタのしきい電圧を正確に予測することができ、又、半導体装置は最適の電気的特性を得ることができる。
例えば、エピタキシャル内のソース／ドレーン領域を低濃度不純物を有するように形成することにより、前記ＭＯＳトランジスタのしきい電圧の上昇を抑制することができ、半導体装置の動作電圧を減少させることができる。
半導体基板の物質はシリコンに限定されず、他の半導体物質又はシリコン−オン−インシュレーター、シリコンゲルマニウム、シリコンゲルマニウム−オン−インシュレーター、ストレインドシリコン、ストレインドシリコン−オン−インシュレーター及びＧａＡｓを含む構成のうち、いずれか一つで構成することができる。前記ＳＯＩ基板７０２上に形成されたＭＯＳトランジスタが図示された本発明の実施例に係る断面図は、図８及び図９である。図８の実施例において、前記ＭＯＳトランジスタ８００は、ＳＯＩ基板８０２上に形成され、図３の実施例のように、前記ＳＯＩ基板８０２に形成されるゲート８１０を含む。図９の実施例において、前記ＭＯＳトランジスタ８００は、ＳＯＩ基板８０２上に形成され、図４の実施例のように、前記ＳＯＩ基板８０２内に形成されているトレンチ８１７内に形成されたゲート８１０を含む。このような理由で、本発明に関連されたトランジスタ８００は、ＳＯＩ製造工程とも充分に相互互換される。このように、前記トランジスタにおける前記チャンネル不純物領域の厚さは維持するか、減少させることができ、反対に、上昇されたソース／ドレーン領域のジャンクション深さは増加させることができる。
ＳＯＩ基板では、前記シリコン表面の厚さも相対的に薄くなるため、前記ソース／ドレーン領域の深さは薄くなる。その結果、前記ソース／ドレーン領域の抵抗は増加する。本発明は、前記ソース／ドレーン領域が前記エピタキシャル膜により適切な厚さを有することにより前記問題点を緩和することができる。
前記ゲート絶縁膜３１２、４１２は、シリコン酸化膜で形成することができ、前述したようにシリコン酸化窒化膜（ＳｉＯＮ）に代替することができる。又、前記ゲート絶縁膜は、チタニウム酸化膜のように高誘電定数物質からなる膜に代替することができる。前記ゲート絶縁膜は、例えば蒸着工程や熱的酸化工程で形成することができる。前記ゲート電極、シリコンゲルマニウム、シリサイド膜又は金属膜は、例えばポリシリコン膜に代替することができる。又、前記物質の複合膜としても使用することができる。
本発明の第１実施例は、図３を参照して説明した。本発明の第１実施例に係る半導体装置の製造方法は、図１０乃至図２１を参照して説明する。
図１０を参照すると、まず、半導体基板３０２にシャロートレンチ素子分離工程により素子分離膜３０４を形成する。次いで、ウェル領域及びチャンネル不純物領域を形成するために、前記シリコン基板３０２内に不純物をドーピングする。次いで、シリコン酸化膜３３２及びシリコン窒化膜３３４を、前記シリコン基板３０２上に形成し、これを異方性エッチングしてダミーゲート電極３３０を形成する。
図１１を参照すると、ダミーゲート３３０の側面上の基板上に選択的にエピタキシャル膜３０５を成長する。例えば、前記エピタキシャル膜３０５は、シリコン基板表面上に形成され、シリコン窒化膜３３４又は酸化トレンチ素子分離膜３０４には形成されないように選択的エピタキシャル成長工程により形成することができる。この段階において、前記エピタキシャル膜３０５は、選択的に前記ソース／ドレーン拡張領域を形成するためにドーピングされるか、ドーピングされない状態に残すこともできる。好ましくは、前記ソース／ドレーン拡張領域のドーピングは、図１８に図示されたように、ゲート電極を形成した後に行われる。万一、エピタキシャル膜のドーピングを、本段階で行う場合には、不純物のイオン注入中に前記エピタキシャル膜３０５を保護するためのバッファー膜として選択的パッド酸化膜（図示せず）が前記エピタキシャル膜上に提供される。前記選択的パッド酸化膜は熱酸化により成長される。
図１２に図示されたように、シリコン窒化膜３３７は、図１１構造の結果物の全表面領域に形成される。次いで、シリコン酸化膜３３８を、例えば化学気相蒸着法により形成する。次いで、図１３に図示されたように、前記シリコン酸化膜３３８表面が平坦化され前記シリコン窒化物３３４が表面に露出されるように、前記シリコン酸化膜３３８を、例えば化学機械的研磨又は全面エッチバック工程により平坦化する。
図１４を参照すると、前記シリコン窒化膜３３４及びシリコン酸化膜３３２を含むダミーゲート３３０を除去し前記半導体基板の表面部分を露出させる。前記チャンネル領域上の前記半導体基板の表面が露出されるので、図１０に図示したウェル領域の形成時にチャンネル不純物領域を形成する代わりに、前記チャンネル不純物領域はこの段階で行うこともできる。このような理由で、前記チャンネル不純物領域は、前記ダミーゲートパターンが除去された領域下部分に位置する基板部位に形成される。前記説明したことは、図４の実施例での特別な長所であり、前記実施例は前記半導体基板にトレンチを形成し、前記トレンチ下にチャンネル領域を形成する工程を含む。
図１５を参照すると、例えばシリコン酸化膜で形成されるゲート絶縁膜３１２は、前記エピタキシャル膜３０５の側壁及びチャンネル不純物領域の露出された部位上に形成される。前記ゲート絶縁膜３１２は、熱酸化工程によるシリコン酸化物で形成することもできるが、シリコン酸化窒化物（ＳｉＯＮ）、アルミニウム酸化物、ハフニウム酸化物（ＨｆＯ２）、又はチタニウム酸化物のような高誘電定数を有する物質でも形成することができる。次いで、ゲート絶縁膜３１２上に、例えばポリシリコン物質でゲート電極３１４を形成する。前記ゲート電極３１４は、例えばシリコンゲルマニウム、シリサイド膜、タングステン膜、チタニウム窒化膜、金属膜又はこれらの積層膜に代替することができる。図１６を参照すると、前記ポリシリコン膜３１４は、例えば化学機械的研磨又は全面エッチバック工程により平坦化して、ゲート絶縁膜３１２の上部が除去され、シリコン酸化膜３３８が露出されるようにする。次いで、図１７を参照すると、例えばウェットエッチング工程を行ってシリコン酸化膜及びシリコン窒化膜を除去させてゲート構造物３１０を形成する。
次いで、図１８を参照すると、前記シリコン基板３０２と反対の導電タイプを有する不純物を前記エピタキシャル膜３０５にイオン注入して前記ソース／ドレーン拡張領域３０６ａ、３０６ｂを形成する。例えば、シリコン酸化物質のパッド酸化膜３１６は、熱酸化又は蒸着により形成することができ、前記エピタキシャル膜３０５上に、前記イオン注入工程を行う間に前記エピタキシャル膜３０５に発生する表面損傷を防止するためのバッファー膜として、選択的に形成することができる。
図１９を参照すると、シリコン窒化膜は基板をカバーするように提供され、ドライエッチング工程のような異方性エッチングにより前記ゲート３１０の上部側壁上にスペーサ３１８が形成される。前記シリコン窒化スペーサ３１８と他のシリコン膜、即ち、前記ゲート電極３１４及び前記エピタキシャル膜３０５との間に具備される前記シリコン酸化バッファー膜３１６は、前記異方性エッチング工程後にも残っている。
図２０を参照すると、ゲート３１０及びスペーサ３１８をマスクとして用いて、前記ソース／ドレーン拡張領域３０６ａ、３０６ｂと同様な導電タイプを有する不純物を前記エピタキシャル膜３０５内にイオン注入してソース／ドレーン領域３０８ａ、３０８ｂを形成する。この時、前記ソース／ドレーン拡張領域３０６ａ、３０６ｂは、前記スペーサ３１８下に残っており、前記ソース／ドレーン領域３０８ａ、３０８ｂは、前記エピタキシャル膜３０５内で前記スペーサ３１８の側面に形成される。前記ソース／ドレーン領域３０８ａ、３０８ｂの深さは、例えば前記不純物の濃度及び露出時間のようなドーピング工程によって調節することができる。
図２１を参照すると、例えばスパッタリング方法によりコバルト膜を形成し、次いで窒素又はアルゴン雰囲気下で５００〜１０００℃の温度で熱処理して、前記コバルト膜と前記エピタキシャル膜３０５及びゲート３１０内のシリコンとを反応させ、前記ソース／ドレーン領域３０８ａ、３０８ｂの露出された表面及びゲート電極３１４の上部面のそれぞれにセルフアラインされたコバルトシリサイド膜３２０ａ、３２０ｂ、３２０ｃを形成する。未反応のコバルト膜は、通常の方法で除去する。前記シリサイド膜は、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、チタニウム（Ｔｉ）、及びこれらの複合物質を含む物質のうち、適切な物質に代替することもできる。
このように、前記ゲート電極３１４を形成した後まで、前記ソース／ドレーン拡張領域３０６ａ、３０６ｂの形成を後に延期することにより、幾つかの段階は本発明のトランジスタ構造の製造のために要求される。前述したように、前記ソース／ドレーン拡張領域３０６ａ、３０６ｂは、前記ダミーゲートパターン３３０をマスクとして用いて図１１に図示した段階で形成することもできる。しかし、この場合には、追加的な段階が要求される。
本発明の第２実施例は、図４を参照して説明した。第２実施例において、前記ゲート電極４１４は、トレンチ又は前記半導体基板のリセスされた部位４１７に形成される。前記第２実施例のトランジスタの構成の他の要素は前記第１実施例と類似しているので、同一な説明は省略した。図４の要素の参照番号は、前に「４」が付与され、後の「４ｘｘ」の要素は、同一な「３ｘｘ」で表示された図３の要素と同一な目的を行うための役割を果たす。
本発明の第２実施例に係る半導体装置の製造方法は、図２２乃至図２４を参照にして説明する。
図２２に図示された段階を形成するための工程は、本発明の第１実施例の図１０乃至図１３と同一である。
図２２を参照すると、前記シリコン窒化膜及びシリコン酸化膜を含むダミーゲートパターンを前記半導体基板４０２の表面部位が露出されるように除去する。前記露出された半導体基板の表面は、トレンチ４１７又はリセスされた領域が形成されるようにエッチングする。前記トレンチ４１７の深さは、結果物装置で要求されるチャンネルの長さにより決定されるが、前記トレンチ４１７が深くなるほど有効チャンネルの長さは増加する。一般的に前記トレンチ４１７の深さは５０ｎｍ以下である。
前述したように、前記チャンネル領域上の半導体基板の表面は露出されるため、前記チャンネル不純物領域は、選択的に本工程で形成することができ、前記図１０で説明したように、ウェル領域を形成する工程時に前記チャンネル不純物領域を形成することもできる。このように、前記チャンネル不純物領域は、前記ダミーゲートパターンが除去された領域下に位置する前記半導体基板内に形成される。前記説明したものは、本発明の実施例の特別な長所であり、本発明の実施例は前記基板上にトレンチを形成し、前記トレンチ下にチャンネル領域を形成することを含み、これにより前記チャンネル領域は前記トレンチが形成される前まで前記チャンネル領域が十分に定義されない。
図２３を参照すると、例えばシリコン酸化膜で構成されるゲート絶縁膜４１２は、前記露出されたチャンネル不純物領域、トレンチ４１７側壁及び前記エピタキシャル膜の側壁上に形成される。前述したように、ゲート絶縁膜４１２は、熱酸化工程によりシリコン酸化膜で形成することができ、シリコン酸化窒化膜、アルミニウム酸化膜、ハフニウム酸化膜、又はチタニウム酸化膜のような高誘電定数物質を蒸着して形成することもできる。次に、例えばポリシリコン膜からなるゲート電極４１４は、前記ゲート絶縁膜４１２上に形成される。前記ゲート電極４１４は、例えばシリコンゲルマニウム膜、シリサイド膜、タングステン膜、チタニウム膜、チタニウム窒化膜、金属膜又はこれらの積層膜に代替して形成することもできる。図２４を参照すると、前記ポリシリコン膜は、化学機械的研磨又は全面エッチバック工程により平坦化して前記ポリシリコン膜の上部を除去して、前記シリコン酸化膜４３８を露出させる。
その後の工程は、第１実施例において図１７乃至図２０を参照にして説明したものと同様である。
結果物トランジスタの動作特性は、前記ソース／ドレーン拡張領域、前記ソース／ドレーン領域、チャンネル領域の幅及びトレンチの相対的なサイズ（即ち、深さ及び幅）を調節することにより正確に計算することができる。多様な実施例において、ソース／ドレーン領域及びソース／ドレーン拡張領域は部分的に又は十分に前記エピタキシャル膜を通過するように、又は半導体基板の下部分までも延長することができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
従来のＭＯＳトランジスタの断面図である。 上昇されたソース／ドレーン領域を有する従来のＭＯＳトランジスタの断面図である。 本発明の第１実施例に係る上昇されたソース／ドレーン領域を有する従来のＭＯＳトランジスタの断面図である。 本発明の第２実施例に係る上昇されたソース／ドレーン領域を有する従来のＭＯＳトランジスタの断面図である。 上昇されたソース／ドレーン領域を有し、ソース／ドレーン領域及びソース／ドレーン拡張領域が互いに異なる深さを有する本発明に係るＭＯＳトランジスタの断面図である。 上昇されたソース／ドレーン領域を有し、ソース／ドレーン領域及びソース／ドレーン拡張領域が互いに異なる深さを有する本発明に係るＭＯＳトランジスタの断面図である。 上昇されたソース／ドレーン領域を有し、ソース／ドレーン領域及びソース／ドレーン拡張領域が互いに異なる深さを有する本発明に係るＭＯＳトランジスタの断面図である。 本発明の第１及び第２実施例によってシリコン−オン−インシュレーター基板上に、上昇されたソース／ドレーン領域を有するＭＯＳトランジスタの断面図である。 本発明の第１及び第２実施例によってシリコン−オン−インシュレーター基板上に、上昇されたソース／ドレーン領域を有するＭＯＳトランジスタの断面図である。 本発明の第１実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第１実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第１実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第１実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第１実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第１実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第１実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第１実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第１実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第１実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第１実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第１実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第２実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第２実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第２実施例に係るＭＯＳトランジスタの製造方法を示す断面図である。
符号の説明
１００、２００、３００、７００、８００ ＭＯＳトランジスタ
１０２、２０２、３０２ 半導体基板
１０６ａ、２０６ａ、３０６ａ ソース拡張領域
１０６ｂ、２０６ｂ、３０６ｂ ドレーン拡張領域
１１０、２１０ ゲート構造物
１１２、２１２ ゲート絶縁膜
１１４、２１４ ゲート電極
１１８ 絶縁スペーサ
１２０ａ、１２０ｂ、１２０ｃ シリサイド領域
３０４ 素子分離膜
３３０ ダミーゲート電極
７０２ ＳＯＩ基板

Claims (92)

  1. 基板上に犠牲ゲートパターンを提供する段階と、
    前記犠牲ゲートパターンに隣接した基板上にエピタキシャル膜を提供する段階と、
    前記犠牲ゲートパターンに隣接した前記エピタキシャル膜上に第１絶縁膜及び第２絶縁膜を提供する段階と、
    前記基板の部位及び前記エピタキシャル膜の側壁が露出されるように前記犠牲ゲートパターンを除去する段階と、
    前記基板の露出された部位の上部面及びエピタキシャル膜の側壁に沿ってゲート絶縁膜を提供する段階と、
    前記ゲート絶縁膜上にゲート電極を提供する段階と、
    前記第２絶縁膜及び第１絶縁膜を除去する段階と、
    前記ゲート電極をマスクとして前記ゲート絶縁膜と隣接するエピタキシャル膜内にソース／ドレーン拡張領域を形成するために、前記エピタキシャル膜内に不純物をドーピングする段階と、
    前記ゲート電極の上部面の側壁上に絶縁スペーサを形成する段階と、
    前記ゲート電極及びスペーサをマスクとして前記ソース／ドレーン拡張領域に隣接するディープソース／ドレーン領域を形成するために、前記エピタキシャル膜内に不純物をドーピングする段階と、
    を含むことを特徴とする上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  2. 前記ソース／ドレーン拡張領域は、前記エピタキシャル膜上にシリコン窒化膜及びシリコン酸化膜を提供する前に前記エピタキシャル膜に不純物をドーピングして形成することを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  3. 前記犠牲ゲートパターンを提供する段階は、順次シリコン酸化膜及びシリコン窒化膜を形成し、前記犠牲ゲートパターンを形成するために、前記膜をパターニングする段階を含むことを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  4. 前記半導体基板は、シリコン、シリコン−オン−インシュレーター（ＳＯＩ）、シリコンゲルマニウム、シリコンゲルマニウム−オン−インシュレーター（ＳＧＯＩ）、ストレインドシリコン、ストレインドシリコン−オン−インシュレーター、及びＧａＡｓからなる群より選択された形態であることを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  5. 前記エピタキシャル膜上にパッド酸化膜を形成する段階を更に行うことを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  6. 前記犠牲ゲートパターンと隣接するエピタキシャル膜上に第１絶縁膜及び第２絶縁膜を提供する段階は、
    前記エピタキシャル膜及び前記犠牲ゲートパターン上に順次シリコン窒化膜及びシリコン酸化膜を提供する段階と、
    前記犠牲ゲートパターンの上部表面が露出されるように前記シリコン窒化膜、シリコン酸化膜、及び犠牲ゲートパターンを平坦化する段階と、
    を含むことを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  7. 前記平坦化は、化学機械的研磨工程又は全面エッチバック工程による平坦化を含むことを特徴とする請求項６記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  8. 前記犠牲ゲートパターンの除去は、前記基板の上部表面が露出されるように前記犠牲ゲートパターンをエッチングして行われることを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  9. 前記犠牲ゲートパターンの除去は、前記基板内にリセスが形成されるように前記犠牲ゲートパターンをエッチングして行われることを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  10. 前記ゲート絶縁膜の提供は、前記基板のリセス内の底及び側壁上にも前記ゲート絶縁膜を提供して成ることを特徴とする請求項９記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  11. 前記リセスの深さは、５０ｎｍ以下であることを特徴とする請求項９記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  12. 前記基板の露出された部位にチャンネル領域を形成するための不純物をドーピングする段階は、前記犠牲ゲートパターンを除去した後に更に行うことを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  13. 前記基板のチャンネル領域に不純物をドーピングする段階は、前記基板上に犠牲ゲートパターンを提供する前に行うことを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  14. 前記ゲート絶縁膜は、シリコン酸化物、シリコン酸化窒化物、チタニウム窒化物、及び高誘電定数物質で構成される群より選択された一つの物質を含むことを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  15. 前記ゲート絶縁膜を提供する段階は、蒸着又は熱酸化工程を用いて形成する段階を含むことを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  16. 前記ゲート電極を提供する段階は、
    前記ゲート絶縁膜及び第２絶縁膜上にゲート電極膜を形成する段階と、
    前記ゲート電極膜及び第２絶縁膜を平坦化する段階と、
    を行うことを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  17. 前記平坦化は、化学機械的研磨工程又は全面エッチバック工程による平坦化を含むことを特徴とする請求項１６記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  18. 前記ゲート電極は、ポリシリコン膜、シリコンゲルマニウム膜、シリサイド膜、金属膜、及びこれらの積層膜で構成される物質群より選択された物質からなることを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  19. 前記第２絶縁膜及び第１絶縁膜の除去は、ウェットエッチング工程を用いて除去する工程を含むことを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  20. 前記ゲート電極の上部側面上に絶縁膜スペーサを提供する段階は、
    該段階よりも前の段階までに形成された結果構造物上にシリコン窒化膜を提供する段階と、
    前記シリコン窒化膜を異方性エッチングする段階と、
    を含むことを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  21. 前記シリコン窒化膜を提供する前に、前記結果構造物上にシリコン酸化バッファー膜を更に提供することを特徴とする請求項２０記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  22. ソース／ドレーン領域及びゲート電極上にシリサイド膜を形成する段階を更に行うことを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  23. 前記シリサイド膜は、コバルト、ニッケル、タングステン、チタニウム、及びこれらの積層膜で構成される群より選択された物質を含むことを特徴とする請求項２２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  24. 前記ソース／ドレーン拡張領域の深さは、前記ディープソース／ドレーンの深さよりも浅いことを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  25. 前記ディープソース／ドレーン領域は、前記基板まで延長されることを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  26. 前記ソース／ドレーン拡張領域は、前記基板まで延長されることを特徴とする請求項１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  27. 基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記基板上に前記ゲート絶縁膜に隣接して具備されたエピタキシャル膜と、
    前記ゲート電極の下部で、前記ゲート絶縁膜に隣接したエピタキシャル膜内に具備される第１ソース／ドレーン領域と、
    前記ゲート電極の上部で、エピタキシャル膜上に形成された絶縁スペーサと、
    を含むことを特徴とする上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  28. 前記ゲート絶縁膜は、前記ゲート電極の下部分及び底部分に沿って延長されたことを特徴とする請求項２７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  29. 前記第１ソース／ドレーン領域は、不純物をエピタキシャル膜内に注入して形成されたことを特徴とする請求項２７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  30. 前記ゲート電極と向かい合う第１ソース／ドレーン領域と隣接して第２ソース／ドレーン領域を更に含むことを特徴とする請求項２７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  31. 前記第２ソース／ドレーン領域は、マスクとしてゲート電極及び絶縁スペーサを用いて露出された表面に不純物をドーピングして形成されたことを特徴とする請求項３０記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  32. 前記第１ソース／ドレーン領域は、ソース／ドレーン拡張領域を含み、前記第２ソース／ドレーン領域は、ディープソース／ドレーン領域を含むことを特徴とする請求項３０記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  33. 前記第１ソース／ドレーン領域の深さは、前記第２ソース／ドレーンの深さよりも浅いことを特徴とする請求項３０記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  34. 前記第２ソース／ドレーン領域は、基板部位まで延長されたことを特徴とする請求項３０記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  35. 前記第１ソース／ドレーン領域は、基板部位まで延長されたことを特徴とする請求項３０記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  36. 前記基板は、シリコン、シリコン−オン−インシュレーター（ＳＯＩ）、シリコンゲルマニウム、シリコンゲルマニウム−オン−インシュレーター（ＳＧＯＩ）、ストレインドシリコン、ストレインドシリコン−オン−インシュレーター、及びＧａＡｓで構成される群より選択された形態に形成されたことを特徴とする請求項２７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  37. 前記エピタキシャル膜は、シリコン又はシリコンゲルマニウムからなることを特徴とする請求項２７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  38. 前記ゲート絶縁膜及びゲート電極は、前記基板の上部面内に形成されたトレンチまで延長されたことを特徴とする請求項２７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  39. 前記トレンチの深さは、５０ｎｍ以下であることを特徴とする請求項３８記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  40. 前記ゲート電極の下及び前記ゲート電極の下部側面部位と隣接した基板内にチャンネル領域が更に具備されたことを特徴とする請求項２７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  41. 前記ゲート絶縁膜は、シリコン酸化物、シリコン酸化窒化物、チタニウム窒化物、及び高誘電定数物質からなる群より選択された一つの物質を含むことを特徴とする請求項２７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタの製造方法。
  42. 前記ゲート絶縁膜は、蒸着又は熱酸化工程を用いて形成されたことを特徴とする請求項２７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  43. 前記ゲート電極は、ポリシリコン膜、シリコンゲルマニウム膜、シリサイド膜、金属膜、及びこれらの積層膜からなる群より選択された物質で構成されることを特徴とする請求項２７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  44. 前記ゲート電極と絶縁スペーサとの間にシリコン酸化バッファー膜を更に含むことを特徴とする請求項２７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  45. 前記ソース／ドレーン領域及びゲート電極上にシリサイド膜を更に含むことを特徴とする請求項２７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  46. 前記シリサイド膜は、コバルト、ニッケル、タングステン、チタニウム、及びこれらの積層膜で構成される群より選択された物質からなることを特徴とする請求項４５記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  47. 基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に、前記ゲート絶縁膜がパターンの底部及び下部側面部にかけて延長されるように形成されるゲート電極と、
    前記基板上に前記ゲート絶縁膜に隣接して具備されたエピタキシャル膜と、
    前記ゲート電極の下部で、前記ゲート絶縁膜に隣接したエピタキシャル膜内に具備される第１ソース／ドレーン領域と、
    前記ゲート電極と向かい合う第１ソース／ドレーン領域と隣接した部位のエピタキシャル膜内に形成される第２ソース／ドレーン領域と、
    を含むことを特徴とする上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  48. 前記第１ソース／ドレーン領域は、不純物をエピタキシャル膜内に注入して形成されたことを特徴とする請求項４７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  49. 前記ゲート電極の上部面部位のエピタキシャル膜上には絶縁スペーサを含み、第２ソース／ドレーン領域は、前記ゲート電極及び絶縁スペーサをマスクとして用いて不純物を露出された表面上にドーピングさせて形成されたことを特徴とする請求項４７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  50. 前記第１ソース／ドレーン領域は、ソース／ドレーン拡張領域を含み、前記第２ソース／ドレーン領域は、ディープソース／ドレーン領域を含むことを特徴とする請求項４９記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  51. 前記基板は、シリコン、シリコン−オン−インシュレーター（ＳＯＩ）、シリコンゲルマニウム、シリコンゲルマニウム−オン−インシュレーター（ＳＧＯＩ）、ストレインドシリコン、ストレインドシリコン−オン−インシュレーター、及びＧａＡｓで構成される群より選択された形態であることを特徴とする請求項４７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  52. 前記第１ソース／ドレーン領域は、前記エピタキシャル領域内に第１深さに形成され、前記第２ソース／ドレーン領域は、第２深さに形成され、前記第１深さは第２深さよりも浅いことを特徴とする請求項４７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  53. 前記第２ソース／ドレーン領域は、基板部位まで延長されたことを特徴とする請求項４７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  54. 上部にトレンチを有する基板と、
    前記トレンチに沿って具備されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記トレンチまで延長され、前記ゲート絶縁膜がパターンの底部及び側面下部に沿って延長されるように具備されたゲート電極と、
    前記基板上に前記ゲート絶縁膜に隣接して具備されたエピタキシャル膜と、
    前記ゲート電極の下部側面部位で前記ゲート絶縁膜に隣接したエピタキシャル膜内に具備される第１ソース／ドレーン領域と、
    前記ゲート電極と向かい合う第１ソース／ドレーンに隣接して具備される第２ソース／ドレーン領域と、
    を含むことを特徴とする上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  55. 前記第１ソース／ドレーン領域は、前記エピタキシャル膜に不純物をドーピングして形成されたことを特徴とする請求項５４記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  56. 前記ゲート電極の上部側面部位のエピタキシャル膜上には、絶縁スペーサを含み、第２ソース／ドレーン領域は、前記ゲート電極及び絶縁スペーサをマスクとして用いて露出された表面上に不純物をドーピングさせて形成されたことを特徴とする請求項５４記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  57. 前記第１ソース／ドレーン領域は、ソース／ドレーン拡張領域を含み、前記第２ソース／ドレーン領域は、ディープソース／ドレーン領域を含むことを特徴とする請求項５６記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  58. 前記基板は、シリコン、シリコン−オン−インシュレーター（ＳＯＩ）、シリコンゲルマニウム、シリコンゲルマニウム−オン−インシュレーター（ＳＧＯＩ）、ストレインドシリコン、ストレインドシリコン−オン−インシュレーター、及びＧａＡｓで構成される群より選択された形態であることを特徴とする請求項５４記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  59. 前記第１ソース／ドレーン領域は、前記エピタキシャル領域内に第１深さに形成され、前記第２ソース／ドレーン領域は、第２深さに形成され、前記第１深さは第２深さよりも浅いことを特徴とする請求項５４記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  60. 前記第２ソース／ドレーン領域は、基板部位まで延長されたことを特徴とする請求項５４記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  61. 前記第１ソース／ドレーン領域は、基板部位まで延長されたことを特徴とする請求項５４記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  62. 基板上に具備されるゲート絶縁膜と、
    前記ゲート絶縁膜上に、前記ゲート絶縁膜がパターンの底部及び下部側面に沿って延長されるように具備されるゲート電極と、
    前記ゲート絶縁膜に隣接する基板上に具備されるエピタキシャル膜と、
    前記ゲート電極の下部側面でゲート絶縁膜に隣接する前記エピタキシャル膜内に具備され、前記エピタキシャル膜に不純物をドーピングして形成されるソース／ドレーン拡張領域と、
    前記ゲート電極の上部側面で前記エピタキシャル膜上に具備される絶縁スペーサと、
    前記ゲート電極と向かい合う前記ソース／ドレーン拡張領域に隣接して具備され、前記ゲート電極及び絶縁スペーサをマスクとして用いて不純物をエピタキシャル膜内にドーピングさせて形成されるディープソース／ドレーン領域と、
    を含むことを特徴とする上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  63. 前記基板は、シリコン、シリコン−オン−インシュレーター（ＳＯＩ）、シリコンゲルマニウム、シリコンゲルマニウム−オン−インシュレーター（ＳＧＯＩ）、ストレインドシリコン、ストレインドシリコン−オン−インシュレーター、及びＧａＡｓで構成される群より選択された形態であることを特徴とする請求項６２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  64. 前記ディープソース／ドレーン領域は、エピタキシャル膜下の基板まで延長されたことを特徴とする請求項６２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  65. 前記ソース／ドレーン拡張領域は、基板部位まで延長されたことを特徴とする請求項６２記載のソース／ドレーン構造を有するＭＯＳトランジスタ。
  66. 前記ゲート電極は、前記基板の上部に形成されたトレンチまで延長されたことを特徴とする請求項６２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  67. 上部にトレンチを有する基板と、
    前記トレンチに沿って具備された絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記トレンチまで延長され、前記ゲート絶縁膜がパターンの底部及び側面下部に沿って延長されるゲート電極と、
    前記基板上に前記ゲート絶縁膜に隣接して具備されたエピタキシャル膜と、
    前記ゲート電極下部側面で前記ゲート絶縁膜と隣接するエピタキシャル膜内に具備され、前記エピタキシャル膜内に不純物をドーピングして形成されるソース／ドレーン拡張領域と、
    前記ゲート電極の上部側面でエピタキシャル膜上に具備される絶縁スペーサと、
    前記ゲート電極と向かい合うソース／ドレーン拡張領域に隣接して具備され、前記ゲート電極及び絶縁スペーサをマスクとして前記エピタキシャル膜内に不純物をドーピングして形成されるディープソース／ドレーン領域と、
    を含むことを特徴とする上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  68. 前記基板は、シリコン、シリコン−オン−インシュレーター（ＳＯＩ）、シリコンゲルマニウム、シリコンゲルマニウム−オン−インシュレーター（ＳＧＯＩ）、ストレインドシリコン、ストレインドシリコン−オン−インシュレーター、及びＧａＡｓで構成される群より選択された形態であることを特徴とする請求項６７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  69. 前記ディープソース／ドレーン領域は、エピタキシャル膜下の基板まで延長されたことを特徴とする請求項６７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  70. 前記ソース／ドレーン拡張領域は、前記エピタキシャル膜下の基板部位まで延長されたことを特徴とする請求項６７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  71. 前記トレンチの深さは、５０ｎｍ以下であることを特徴とする請求項６７記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  72. 基板上に具備されるゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜が底部及び側面下部に沿って延長されるように具備されるゲート電極と、
    前記基板上に前記ゲート絶縁膜に隣接して具備されるエピタキシャル膜と、
    前記ゲート電極の下部で、前記ゲート絶縁膜に隣接したエピタキシャル膜内に具備される第１ソース／ドレーン領域と、
    を含むことを特徴とする上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  73. 前記ゲート電極の上部面でエピタキシャル膜上に絶縁スペーサを具備することを特徴とする請求項７２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  74. 前記ゲート絶縁膜は、前記ゲート電極の底部及び下部側面部位に沿って延長されたことを特徴とする請求項７２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  75. 前記第１ソース／ドレーン領域は、前記エピタキシャル膜内に不純物をドーピングして形成されたことを特徴とする請求項７２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  76. 前記ゲート電極と向かい合う第１ソース／ドレーン領域に隣接する第２ソース／ドレーン領域を更に含むことを特徴とする請求項７２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  77. 前記第２ソース／ドレーン領域は、前記ゲート電極及び絶縁スペーサをマスクとして不純物を露出された表面にドーピングさせて形成されたことを特徴とする請求項７６記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  78. 前記第１ソース／ドレーン領域は、ソース／ドレーン拡張領域を含み、第２ソース／ドレーン領域は、ディープソース／ドレーン領域を含むことを特徴とする請求項７６記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  79. 前記第１ソース／ドレーン領域の深さは、前記第２ソース／ドレーン領域の深さよりも浅いことを特徴とする請求項７６記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  80. 前記第２ソース／ドレーン領域は、基板部位まで延長されたことを特徴とする請求項７６記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  81. 前記第１ソース／ドレーン領域は、基板部位まで延長されたことを特徴とする請求項７６記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  82. 前記基板は、シリコン、シリコン−オン−インシュレーター（ＳＯＩ）、シリコンゲルマニウム、シリコンゲルマニウム−オン−インシュレーター（ＳＧＯＩ）、ストレインドシリコン、ストレインドシリコン−オン−インシュレーター、及びＧａＡｓで構成される群より選択された形態であることを特徴とする請求項７２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  83. 前記エピタキシャル膜は、シリコン又はシリコンゲルマニウムからなることを特徴とする請求項７２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  84. 前記ゲート絶縁膜及びゲート電極は、前記基板上部に形成されたトレンチまで延長されたことを特徴とする請求項７２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  85. 前記トレンチは、５０ｎｍ以下の深さを有することを特徴とする請求項８４記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  86. 前記ゲート電極底の下及び前記ゲート電極の下部側面部位と隣接する部位の基板内にチャンネル領域が具備されることを特徴とする請求項７２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  87. 前記ゲート絶縁膜は、シリコン酸化物、シリコン酸化窒化物、チタニウム窒化物、及び高誘電定数物質で構成される群より選択された一つの物質を含むことを特徴とする請求項７２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  88. 前記ゲート絶縁膜は、蒸着又は熱酸化工程により形成されることを特徴とする請求項７２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  89. 前記ゲート電極は、ポリシリコン膜、シリコンゲルマニウム膜、シリサイド膜、金属膜、及びこれらの積層膜で構成される物質群より選択された一つの物質を含むことを特徴とする請求項７２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  90. 前記ゲート電極と絶縁スペーサとの間にシリコン酸化バッファー膜を更に具備することを特徴とする請求項７２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  91. 前記ソース／ドレーン領域及び前記ゲート電極上にシリサイド膜を更に具備することを特徴とする請求項７２記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。
  92. 前記シリサイド膜は、コバルト、ニッケル、タングステン、チタニウム、及びこれらの複合膜で構成される群より選択された物質を含むことを特徴とする請求項９１記載の上昇されたソース／ドレーン構造を有するＭＯＳトランジスタ。

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