CN112331558B - Ldmos晶体管及其制造方法 - Google Patents

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Abstract

公开了一种LDMOS晶体管及其制造方法，所述方法包括：在第一掺杂类型的衬底上形成外延层；在所述外延层的上表面形成栅极结构；在所述外延层内形成第二掺杂类型的源区，所述第二掺杂类型与所述第一掺杂类型相反；在所述外延层上表面以及所述栅极结构上形成图案化的第一绝缘层，所述图案化的第一绝缘层至少包括覆盖所述栅极结构靠近所述源区的侧壁的侧墙，且至少裸露部分所述源区；采用所述侧墙作为掩膜，形成第一导电通道，所述第一导电通道由所述源区延伸至所述衬底的上表面，以将所述源区与所述衬底连接；以及在所述外延层内形成第二掺杂类型的漏区。根据本发明提供的方法形成的LDMOS晶体管，不仅解决工艺一致性问题，还减小了源区下方的横向体电阻。

Description

LDMOS晶体管及其制造方法
技术领域
本发明涉及半导体器件技术领域，更具体地，涉及LDMOS晶体管及其制造方法。
背景技术
在各种电子系统中，诸如DC至DC电压变换器之类的电压调节器用于提供稳定的电压源。低功率设备(例如笔记本、移动电话等)中的电池管理尤其需要高效率的DC至DC变换器。开关型电压调节器通过将输入DC电压转换成高频电压、然后对高频输入电压进行滤波以产生输出DC电压来产生输出电压。具体地，开关型调节器包括用于交替地将DC电压源(例如电池)耦合至负载(例如集成电路(IC))和将二者去耦合的功率开关。
功率开关可以是半导体器件，包括金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅双极晶体管(IGBT)等。LDMOS晶体管的源区形成在与LDMOS晶体管的导电类型相反掺杂类型的体区中，漏区形成在与器件的导电类型相同掺杂类型的高阻的漂移区中。由于漂移区的存在，LDMOS晶体管的漏极可以承受高电压。因此，LDMOS晶体管具有大驱动电流、低导通电阻和高击穿电压的优点，广泛地用于开关型调节器。
现有技术的LDMOS晶体管，如图1所示，包括P衬底901、P外延层902、P掺杂区903、P体区904、N漂移区905、源区906、漏区907、栅极908、源极电极909以及漏极电极910。在形成LDMOS晶体管的现有工艺中，通过位于P外延层902的P掺杂区903连接位于P外延层902上表面的源区906和P衬底901，从而使得源极电极909可位于P衬底901的下表面。实现该结构的工艺一般为，一道或多道离子注入，然后进行高温推结，使得P掺杂区903向P外延层902下表面扩散。
然而，LDMOS晶体管中的P掺杂区903进行高温扩散时，不仅存在纵向扩散，而且会产生横向扩散，这就导致LDMOS晶体管的尺寸很难缩小，此外，P掺杂区903本身的电阻也会给LDMOS晶体管带来不利影响，从而影响产品性能。
发明内容
综上所述，本发明提供一种LDMOS晶体管及其制造方法，以减小LDMOS晶体管结构的尺寸，减小电阻，提高产品性能。
根据本发明的一方面，提供一种制造LDMOS晶体管的方法，包括：在第一掺杂类型的衬底上形成外延层；在所述外延层的上表面形成栅极结构；在所述外延层内形成第二掺杂类型的源区，所述第二掺杂类型与所述第一掺杂类型相反；在所述外延层上表面以及所述栅极结构上形成图案化的第一绝缘层，所述图案化的第一绝缘层至少包括覆盖所述栅极结构靠近所述源区的侧壁的侧墙，且至少裸露部分所述源区；采用所述侧墙作为掩膜，形成第一导电通道，所述第一导电通道由所述源区延伸至所述衬底的上表面，以将所述源区与所述衬底连接；以及
在所述外延层内形成第二掺杂类型的漏区。
优选地，形成图案化的第一绝缘层的方法包括：形成覆盖所述外延层上表面以及覆盖所述栅极结构上表面和侧壁的第一绝缘层；在所述第一绝缘层上形成图案化的掩膜层，所述图案化的掩膜层裸露所述源区上方和部分所述栅极结构上方的第一绝缘层；以及采用刻蚀工艺部分刻蚀被所述图案化的掩膜层裸露的所述第一绝缘层以形成覆盖所述栅极结构侧壁的所述侧墙。
优选地，形成所述第一导电通道的方法包括：以所述侧墙，所述栅极结构，所述图案化的掩膜层为掩膜，采用刻蚀工艺自对准刻蚀所述外延层以形成第一沟槽；以及在所述第一沟槽中填充第一导电材料，以形成所述第一导电通道。
优选地，刻蚀所述外延层的同时，部分所述侧墙，部分所述栅极结构，以及部分所述图案化的掩膜层也被刻蚀。
优选地，所述栅极结构的最顶层包括第一阻挡层，所述外延层和所述第一阻挡层具有高的刻蚀选择比。
优选地，所述栅极结构最顶层的部分所述第一阻挡层至少被刻蚀。
优选地，所述栅极结构的最顶层包括氮化物。
优选地，所述刻蚀工艺为各向异性刻蚀工艺。
优选地，还包括：在填充所述第一沟槽前，在被所述第一沟槽暴露的衬底中形成第一掺杂类型的体接触区，所述体接触区通过所述第一导电通道与所述源区连接。
优选地，还包括：去除被刻蚀后在第一绝缘层上保留的所述图案化的掩膜层。
优选地，还包括：在所述第一导电通道，所述栅极结构以及所述图案化第一绝缘层上沉积第二导电材料，刻蚀靠近所述漏区的部分第二导电材料以形成屏蔽导体层，所述屏蔽导体层与所述第一导电通道电连接。
优选地，形成所述漏区的方法包括：在所述屏蔽导体层和所述图案化的第一绝缘层上沉积第二绝缘层；依次刻蚀部分所述第二绝缘层和所述图案化的第一绝缘层以形成第二沟槽；以及通过所述第二沟槽形成从外延层的上表面延伸至其内的所述漏区。
优选地，还包括：用第三导电材料填充所述第二沟槽以形成所述第二导电通道，在所述第二绝缘层的上表面形成漏极电极，使得所述第二导电通道连接所述漏区和所述漏极电极。
优选地，形成所述栅极结构的步骤包括：在所述衬底的上表面形成栅极介质层，在所述栅极介质层上形成栅极导体，在所述栅极导体上形成硅化物层，在所述硅化物上形成第三绝缘层，以及在所述第三绝缘层形成第一阻挡层；依次刻蚀第一阻挡层、所述第三绝缘层、所述硅化物层、所述栅极导体，以在所述衬底的上表面的形成所述栅极结构。
优选地，形成所述源区之前，还包括：以所述栅极结构作为掩膜，在所述外延层的第一区域内进行第一掺杂类型的掺杂，以形成从所述外延层的上表面延伸至其内的体区，其中，所述源区位于所述体区中，所述体区至少部分延伸至所述栅极结构的下方。
优选地，形成所述源区之前，还包括：以所述栅极结构作为掩膜，在所述外延层的第二区域内进行第二掺杂类型的掺杂，以形成从所述衬底的上表面延伸至其内的漂移区，其中，所述漏区位于所述漂移区中。
优选地，还包括：在所述衬底的下表面形成源极电极，所述源极电极通过所述第一导电通道与所述源区电连接。
根据本发明的另一方面，提供一种LDMOS晶体管，包括：位于第一掺杂类型的衬底上的外延层；位于所述外延层的上表面的栅极结构；位于所述外延层内的第二掺杂类型的源区，所述第二掺杂类型与所述第一掺杂类型相反；覆盖所述外延层的上表面以及所述栅极结构的图案化的第一绝缘层，所述图案化的第一绝缘层至少包括覆盖所述栅极结构靠近所述源区的侧壁的侧墙；由所述源区延伸至所述衬底上表面的第一导电通道，所述源区通过所述第一导电通道与所述衬底连接；覆盖所述第一导电通道和所述图案化的第一绝缘层的屏蔽导体层；以及位于所述外延层内的漏区。
优选地，所述第一导电通道以所述侧墙为掩膜自对准形成。
优选地，所述图案化的第一绝缘层至少裸露部分所述栅极结构的上表面。
优选地，所述第一导电通道与所述侧墙的部分侧面接触。
优选地，所述屏蔽导体层裸露靠近所述漏区的所述图案化的第一绝缘层。
优选地，还包括：位于所述衬底内的第一掺杂类型的体接触区，所述第一导电通道将所述体接触区和所述源区连接。
优选地，还包括：在所述外延层的第一区域，从所述外延层上表面延伸至其内的具有第一掺杂类型的体区，所述源区位于所述体区中，所述体区至少部分延伸至所述栅极结构的下方。
优选地，其中，还包括：在所述外延层的第二区域，从所述外延层上表面延伸至其内的具有第二掺杂类型的漂移区，所述漏区位于所述漂移区中。
优选地，其中，还包括：位于所述屏蔽导体层和所述图案化的第一绝缘层上的第二绝缘层；位于所述第二绝缘层上表面的漏极电极；以及连接所述漏区和所述漏极电极的第二导电通道，所述第二导电通道由所述第二绝缘层延伸至所述漏区。
优选地，其中，所述栅极结构包括：位于所述衬底的上表面的栅极介质层，位于所述栅极介质层上的栅极导体，位于所述栅极导体上的硅化物层，位于所述硅化物上的第三绝缘层，以及位于所述第三绝缘层上的第一阻挡层，至少所述栅极介质层、所述栅极导体、所述硅化物层以及所述第三绝缘层的尺寸对应。
优选地，其中，所述栅极介质层，所述栅极导体，所述硅化物以及所述第三绝缘层具有相同的宽度，所述第一阻挡层的宽度小于所述第三绝缘层的宽度。
优选地，其中，所述屏蔽导体层依次与所述第一导电通道的上表面，所述侧墙，所述第三绝缘层的上表面，所述第一阻挡层的侧面，所述图案化第一绝缘层的上表面接触。
优选地，其中，所述第三绝缘层靠近所述源区的部分上表面被所述第一阻挡层裸露。
优选地，其中，所述第一阻挡层为氮化物。
优选地，其中，还包括：位于所述衬底的下表面的源极电极。
根据本发明提供的制造LDMOS晶体管的方法，利用侧墙为掩膜，自对准工艺形成第一导电通道，可以保证源区与栅极之间的距离等于侧墙的宽度，以减小源区下的横向体电阻，有利于提高EAS(雪崩能量)；同时也有效的避免了第一导电通道与栅极结构的对准偏差，解决了工艺的一致性问题；且场板与第一导电通道的上表面直接接触，使得两者之间的接触性更好，提高了工艺的稳定性，从而提高了产品性能。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出根据现有技术LDMOS晶体管的截面图；
图2示出根据本发明实施例LDMOS晶体管的截面图；
图3a至3j示出根据本发明实施例制造LDMOS晶体管的各阶段截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“冲丝”是指在引线框上固定芯片以及进行引线键合之后，在注入封装料的过程中，彼此相邻的引线由于封装料的冲击而彼此接触导致短路的现象。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明实施例的LDMOS(Laterally Diffused Metal Oxide Semiconductor)晶体管为横向扩散金属绝缘物半导体晶体管。
图2示出根据本发明实施例LDMOS晶体管的截面图。
请参照图2，衬底201例如由硅组成，并且是第一掺杂类型的。第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。为了形成N型外延半导体层或区域，可以在外延半导体层和区域中注入N型掺杂剂(例如P、As)。为了形成P型外延层202或区域，可以在外延层202和区域中掺入P型掺杂剂(例如B)。在一个示例中，衬底201是P型掺杂。
第一掺杂类型的外延层202位于衬底201的上表面，外延层202例如由硅组成。外延层202相对于衬底201是轻掺杂层。通过减薄技术减薄衬底201的下表面(与上表面相对)，使源极电极216位于衬底201的下表面。衬底201和外延层202分别包括第一区域以及第二区域，第一区域位于栅极结构203的一侧，第二区域位于栅极结构203的另一侧。位于衬底201内有第一掺杂类型的体接触区209，具体地，位于衬底201的第一区域内。衬底201的第一区域与外延层202的第一区域相对应，即外延层202的第一区域位于衬底201的第一区域上方；衬底201的第二区域与外延层202的第二区域相对应，即外延层202的第二区域位于衬底201的第二区域上方。
体区204位于外延层202内，具体地，位于外延层202的第一区域内，为第一掺杂类型。漂移区205位于外延层202内，具体地，位于外延层202的第二区域内，为第二掺杂类型。体区204与漂移区205在外延层202内可以接触。源区206位于外延层202的第一区域内，具体地，位于体区204内，体区204将源区206和漂移区205隔开。漏区213位于外延层202的第二区域内，具体地，位于漂移区205内。
栅极结构203位于外延层202的上表面，进一步地，栅极结构203至少位于体区204上方。其中栅极结构203包括栅极介质层31、栅极导体32、硅化物层33、第三绝缘层34以及第一阻挡层35。栅极介质层31将栅极导体32与外延层202隔开，硅化物层33位于栅极导体32上，第三绝缘层34位于硅化物层33上，第一阻挡层35位于第三绝缘层34上。其中，至少栅极介质层31、栅极导体32、硅化物层33以及第三绝缘层34的尺寸对应，即至少栅极介质层31、栅极导体32、硅化物层33以及第三绝缘层34的宽度相同。所述第一阻挡层35的宽度小于等于所述第三绝缘层34的宽度。具体地，在本实施中，所述第一阻挡层35位于部分所述第三绝缘层34上，即所述第一阻挡层35的宽度小于所述第三绝缘层34的宽度。所述第三绝缘层34靠近所述源区206部分的上表面被所述第一阻挡层35裸露。进一步地，所述第三绝缘层34被第一阻挡层35裸露的部分的厚度小于等于其被第一阻挡层35覆盖的部分的厚度。
第一绝缘层207为所述LDMOS晶体管的场绝缘层，其位于外延层202和部分栅极结构203上，具体的，第一绝缘层207包括位于外延层202上的第一水平部分、位于栅极结构203两侧壁的竖直部分、位于栅极结构203上的第二水平部分，具体地，所述第一绝缘层207包括位于漂移区205上，位于栅极结构靠近漂移区一侧的侧壁上，以及位于所述第一阻挡层35上的第一部分和位于栅极结构靠近源区一侧的侧壁上的第二部分，所述第二部分作为侧墙2071。所述侧墙2071覆盖所述源区206，所述侧墙2071远离所述栅极结构一侧的侧边与所述源区206远离所述栅极结构一侧的侧边对齐。
在另一实施例中，所述栅极结构的栅极介质层31、栅极导体32、硅化物层33、第三绝缘层34以及第一阻挡层35也可以具有相同的宽度。所述第一绝缘层207也可覆盖所述栅极结构整个上表面。
第一导电通道210由源区206延伸至衬底201中的体接触区209处，使得第一导电通道210与体接触区209相接触。进一步地，第一导电通道210可以由侧墙2071延伸至衬底201中的体接触区209处，即第一导电通道210可以与侧墙2071的部分侧壁接触。其中，第一导电通道210由上而下依次穿过源区206、体区204及外延层202，从而将源区206与衬底201连接。所述第一导电通道210是以所述侧墙2071作为掩膜自对准形成。
屏蔽导体层211位于第一绝缘层207上，具体的，所述屏蔽导体层211依次与第一导电通道210的上表面，所述侧墙307的侧壁和上表面，所述第三绝缘层34的部分上表面，所述第一阻挡层35的侧壁，以及所述第一绝缘层207的第一部分的上表面接触。且所述屏蔽导体层211暴露出位于漂移区205上方的部分第一绝缘层207，所述屏蔽导体层211作为所述LDMOS晶体管的场板。所述第一导电通道210将屏蔽导体层211、源区206和体接触区209电连接，以使得所述LDMOS晶体管的场板与源区230的电位相同，例如，连接地电位。
第二绝缘层212位于屏蔽导体层211以及第一绝缘层207被屏蔽导体层211裸露部分上。第二导电通道214由第二绝缘层212向外延层202的方向延伸，并依次穿过第二绝缘层212、第一绝缘层207，最终与漏区213相接触。漏极电极215位于所述第二绝缘层212和第二导电通道214上，以通过所述第二导电通道214与所述漏区213电连接。
根据本发明实施例的LDMOS晶体管，位于外延层第一区域的具有高的深宽比的第一导电通道，该第一导电通道将源区和衬底连接，使得源极电极可以位于衬底的下表面。高的深宽的第一导电通道不仅可以减小LDMOS晶体管结构的尺寸，且可以减小电阻；另外，利用侧墙为掩膜，自对准工艺形成第一导电通道，可以保证源区与栅极之间的距离等与侧墙的宽度，以减小源区下的横向体电阻，有利于提高EAS(雪崩能量)；且场板与第一导电通道的上表面直接接触，使得两者之间的接触性更好，提高了工艺的稳定性，从而提高了产品性能。
图3a和3j示出根据本发明实施例制造LDMOS晶体管的各阶段截面图。
如图3a所示，在衬底201的上表面上形成外延层202。通过热氧化的方式，在外延层202的上表面形成栅极介质层31，在栅极介质层31上形成栅极导体32，在栅极导体32上形成硅化物层33，在硅化物层33上形成第三绝缘层34，以及在所述第三绝缘层34上形成第一阻挡层35。采用已知的刻蚀工艺，进一步刻蚀栅极介质层31、栅极导体32、硅化物层33，第三绝缘层34，以及第一阻挡层35以形成栅极结构203，使得栅极结构203位于外延层202的部分上表面。其中，栅极介质层31以及第三绝缘层34可以由氧化物组成，例如，氧化硅。硅化物层33可以包括具有过渡金属的硅化物，例如Ti、W等。所述第一阻挡层35可以由氮化物组成，例如，氮化硅。
随后，如在图3b所示中，采用上述栅极结构203为掩膜，通过自对准工艺注入N型离子，在外延层202中形成漂移区205，漂移区205位于外延层202的第二区域内。采用上述栅极结构203为掩膜，通过自对准工艺注入P型离子，在外延层202中形成体区204，体区204位于外延层202的第一区域内；再采用退火等热处理，使得形成的体区204在外延层202中发生扩散，延伸至栅极结构203的下方，并最终与漂移区205接触。采用N型离子注入在体区204中形成源区206，源区206位于外延层202的第一区域内，并且体区204将源区206与漂移区205隔离。
随后，如在图3c所示中，在外延层202以及栅极结构203上沉积第一绝缘层207，使得第一绝缘层207将外延层202的上表面、栅极结构203的上表面以及栅极结构203的侧面覆盖。第一绝缘层207的形状与外延层202上表面、栅极结构203的结构对应，具体的，第一绝缘层207可以为氧化层。
随后，如在图3d所示中，在第一绝缘层207上形成掩膜层，并刻蚀所述掩膜层形成图案化的掩膜层208，所述图案化的掩膜层208裸露所述源区206上方和部分所述栅极结构203上方的第一绝缘层207。其中，所述掩膜层可以选择光刻胶。
随后，如在图3e所示中，部分刻蚀被所述图案化的掩膜层208裸露的所述第一绝缘层207以形成覆盖所述栅极结构侧壁的侧墙2071。所述刻蚀为各向异性刻蚀。具体地，以所述图案化的掩膜层208为掩膜，刻蚀所述第一绝缘层207，直至所述栅极结构上方被所述图案化的掩膜层208裸露的第一绝缘层207被刻蚀完，形成覆盖所述栅极结构侧壁的所述侧墙2071。
随后，如在图3f所示中，以所述侧墙2071，所述栅极结构203，所述图案化的掩膜层208为掩膜，自对准刻蚀所述外延层202以形成第一沟槽310。所述刻蚀为各向异性刻蚀。第一沟槽310依次穿过源区206，体区204以及外延层202到达衬底201的上表面，从而使得衬底201的部分上表面被第一沟槽310暴露，然后采用P型离子注入，在衬底201内形成体接触区209。
其中，在刻蚀所述外延层202时，所述侧墙2071，所述部分栅极结构203，所述图案化的掩膜层208也被部分刻蚀。具体地，所述栅极结构被所述第一绝缘层207裸露的部分的第一阻挡层35被刻蚀，进一步地，所述第三绝缘层34也被部分刻蚀。其中，所述第一阻挡层优选为氮化物，例如，氮化硅。所述外延层和所述第一阻挡层的材料具有高的刻蚀选择比。
最后，去除保留在所述第一绝缘层207上的图案化的掩膜层208。
当然，在另一实施例中，所述图案化的掩膜层208也可只裸露所述源区上的第一绝缘层，然后刻蚀所述源区206上方的第一绝缘层以形成覆盖所述栅极结构侧壁的侧墙2071。那么在形成第一沟槽的过程中，所述栅极结构的上表面由于被所述图案化的掩膜层208覆盖，而不会被刻蚀。具体的工艺过程在此不做限制，只要能实现利用侧墙作为掩膜，自对准形成第一沟槽，进而形成第一导电通道即可。
随后，如在图3g所示中，将导电材料填充到第一沟槽310内，形成第一导电通道210。具体的，首先在第一沟槽310和第一绝缘层207上沉积导电材料，使得导电材料填充第一沟槽，然后回刻所沉积的导电材料，以去除第一沟槽之外的导电材料，从而在第一沟槽中形成第一导电通道210。在一实施例中，第一导电通道210依次穿过源区206、体区204以及外延层202而到达衬底201的上表面，即第一导电通道210的一端到达衬底201的上表面，与体接触区209接触，另一端到达源区上表面，使得所述第一导电通道210将源区206与衬底201连接。优选地，第一导电通道210的另一端可延伸至与所述侧墙2071接触。
随后，如在图3h所示中，在所述第一导电通道210上，所述第一绝缘层207以及栅极结构203上沉积导电材料，以形成屏蔽导体层211，即所述屏蔽导体层211依次与所述第一导电通道210的上表面，所述侧墙2071，所述第三绝缘层的上表面，所述第一阻挡层的侧面，所述图案化第一绝缘层207的上表面接触。所述屏蔽导体层211作为所述LDMOS晶体管的场板，所述屏蔽导体层211裸露所述漂移区205上方的部分所述第一绝缘层207。所述第一导电通道210与屏蔽导体层211的接触使得LDMOS晶体管的场板电位与LDMOS晶体管的源区206的电位相同，例如二者均为地电位。在本实施例中，所述屏蔽导体层211优选为多晶硅或钨，当然也可以选择其他导电材料。
随后，如在图3i所示中，在屏蔽导体层211以及第一绝缘层207上沉积第二绝缘层212，第二绝缘层212覆盖所述屏蔽导体层211以及第一绝缘层207的上表面。其中，第二绝缘层212可以为氧化层。
随后，如在图3j所示中，采用刻蚀工艺，对位于外延层202第二区域上表面的第一绝缘层207、第二绝缘层212进行刻蚀，使得外延层202的第二区域的部分上表面暴露，以形成第二沟槽。第二沟槽由第二绝缘层212向外延层202的方向延伸，并依次穿过第二绝缘层212、第一绝缘层207到达漂移区205的表面，即第二沟槽的一端到达第二绝缘层212的上表面，第二沟槽的另一端到达外延层202的上表面。采用N型离子注入，在暴露的外延层202上形成漏区213，漏区213位于漂移区205以及外延层202第二区域内。
随后，将导电材料沉积到第二沟槽内，形成第二导电通道214。第二导电通道214的一端到达第二绝缘层212的上表面，另一端到达外延层202的上表面，并与漏区213接触。
随后，如在图2所示中，在第二绝缘层212的上表面形成漏极电极215，第二导电通道214将漏极电极215与漏区213连接。
通过减薄技术减薄的衬底201的下表面，再在下表面沉积金属层，以形成源极电极216，源极电极216通过第一导电通道210分别与源区206、屏蔽导体层211电连接。
上述实施例中，第一导电通道210、第二导电通道214、源极电极216、栅极导体32、屏蔽导体层211、以及漏极电极215可以分别由导电材料形成，包括诸如铝合金或铜之类的金属材料。
根据本发明实施例提供的制造LDMOS晶体管的方法，利用侧墙为掩膜，自对准工艺形成第一导电通道，可以保证源区与栅极之间的距离等于侧墙的宽度，以减小源区下的横向体电阻，有利于提高EAS(雪崩能量)；同时也有效的避免了第一导电通道与栅极结构的对准偏差，解决了工艺的一致性问题；且场板与第一导电通道的上表面直接接触，使得两者之间的接触性更好，提高了工艺的稳定性，从而提高了产品性能。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (30)

1.一种制造LDMOS晶体管的方法，包括：
在第一掺杂类型的衬底上形成外延层；
在所述外延层的上表面形成栅极结构；
在所述外延层内形成第二掺杂类型的源区，所述第二掺杂类型与所述第一掺杂类型相反；
在所述外延层上表面以及所述栅极结构上形成图案化的第一绝缘层，所述图案化的第一绝缘层至少包括覆盖所述栅极结构靠近所述源区的侧壁的侧墙，且至少裸露部分所述源区；
采用所述侧墙作为掩膜，形成第一导电通道，所述第一导电通道由所述源区延伸至所述衬底的上表面，以将所述源区与所述衬底连接；以及
在所述外延层内形成第二掺杂类型的漏区，
其中，形成图案化的第一绝缘层的方法包括：
形成覆盖所述外延层上表面以及覆盖所述栅极结构上表面和侧壁的第一绝缘层；
在所述第一绝缘层上形成图案化的掩膜层，所述图案化的掩膜层裸露所述源区上方和部分所述栅极结构上方的第一绝缘层；以及
采用刻蚀工艺部分刻蚀被所述图案化的掩膜层裸露的所述第一绝缘层以形成覆盖所述栅极结构侧壁的所述侧墙。
2.根据权利要求1所述的方法，其中，形成所述第一导电通道的方法包括：
以所述侧墙，所述栅极结构，所述图案化的掩膜层为掩膜，采用刻蚀工艺自对准刻蚀所述外延层以形成第一沟槽；以及
在所述第一沟槽中填充第一导电材料，以形成所述第一导电通道。
3.根据权利要求2所述的方法，其中，刻蚀所述外延层的同时，部分所述侧墙，部分所述栅极结构，以及部分所述图案化的掩膜层也被刻蚀。
4.根据权利要求3所述的方法，其中，所述栅极结构的最顶层包括第一阻挡层，所述外延层和所述第一阻挡层具有高的刻蚀选择比。
5.根据权利要求4所述的方法，其中，所述栅极结构最顶层的部分所述第一阻挡层至少被刻蚀。
6.根据权利要求1所述的方法，其中，所述栅极结构的最顶层包括氮化物。
7.根据权利要求2所述的方法，其中，所述刻蚀工艺为各向异性刻蚀工艺。
8.根据权利要求2所述的方法，其中，还包括：
在填充所述第一沟槽前，在被所述第一沟槽暴露的衬底中形成第一掺杂类型的体接触区，所述体接触区通过所述第一导电通道与所述源区连接。
9.根据权利要求3所述的方法，其中，还包括：去除被刻蚀后在第一绝缘层上保留的所述图案化的掩膜层。
10.根据权利要求1所述的方法，其中，还包括：
在所述第一导电通道，所述栅极结构以及所述图案化第一绝缘层上沉积第二导电材料，
刻蚀靠近所述漏区的部分第二导电材料以形成屏蔽导体层，所述屏蔽导体层与所述第一导电通道电连接。
11.根据权利要求10所述的方法，其中，形成所述漏区的方法包括：
在所述屏蔽导体层和所述图案化的第一绝缘层上沉积第二绝缘层；
依次刻蚀部分所述第二绝缘层和所述图案化的第一绝缘层以形成第二沟槽；以及
通过所述第二沟槽形成从外延层的上表面延伸至其内的所述漏区。
12.根据权利要求11所述的方法，其中，还包括：用第三导电材料填充所述第二沟槽以形成第二导电通道，在所述第二绝缘层的上表面形成漏极电极，使得所述第二导电通道连接所述漏区和所述漏极电极。
13.根据权利要求4所述的方法，其中，形成所述栅极结构的步骤包括：
在所述衬底的上表面形成栅极介质层，在所述栅极介质层上形成栅极导体，在所述栅极导体上形成硅化物层，在所述硅化物上形成第三绝缘层，以及在所述第三绝缘层形成第一阻挡层；
依次刻蚀第一阻挡层、所述第三绝缘层、所述硅化物层、所述栅极导体，以在所述衬底的上表面的形成所述栅极结构。
14.根据权利要求1所述的方法，其中，形成所述源区之前，还包括：以所述栅极结构作为掩膜，在所述外延层的第一区域内进行第一掺杂类型的掺杂，以形成从所述外延层的上表面延伸至其内的体区，其中，所述源区位于所述体区中，所述体区至少部分延伸至所述栅极结构的下方。
15.根据权利要求1所述的方法，其中，形成所述源区之前，还包括：以所述栅极结构作为掩膜，在所述外延层的第二区域内进行第二掺杂类型的掺杂，以形成从所述衬底的上表面延伸至其内的漂移区，其中，所述漏区位于所述漂移区中。
16.根据权利要求1所述的方法，其中，还包括：
在所述衬底的下表面形成源极电极，所述源极电极通过所述第一导电通道与所述源区电连接。
17.一种LDMOS晶体管，包括：
位于第一掺杂类型的衬底上的外延层；
位于所述外延层的上表面的栅极结构；
位于所述外延层内的第二掺杂类型的源区，所述第二掺杂类型与所述第一掺杂类型相反；
覆盖所述外延层的上表面以及所述栅极结构的图案化的第一绝缘层，所述图案化的第一绝缘层至少包括覆盖所述栅极结构靠近所述源区的侧壁的侧墙；
由所述源区延伸至所述衬底上表面的第一导电通道，所述源区通过所述第一导电通道与所述衬底连接；
覆盖所述第一导电通道和所述图案化的第一绝缘层的屏蔽导体层；以及
位于所述外延层内的漏区，
其中，所述栅极结构包括：
位于所述衬底的上表面的栅极介质层，位于所述栅极介质层上的栅极导体，位于所述栅极导体上的硅化物层，位于所述硅化物上的第三绝缘层，以及位于所述第三绝缘层上的第一阻挡层，
至少所述栅极介质层、所述栅极导体、所述硅化物层以及所述第三绝缘层的尺寸对应。
18.根据权利要求17所述的LDMOS晶体管，其中，所述第一导电通道以所述侧墙为掩膜自对准形成。
19.根据权利要求17所述的LDMOS晶体管，其中，所述图案化的第一绝缘层至少裸露部分所述栅极结构的上表面。
20.根据权利要求17所述的LDMOS晶体管，其中，所述第一导电通道与所述侧墙的部分侧面接触。
21.根据权利要求17所述的LDMOS晶体管，其中，所述屏蔽导体层裸露靠近所述漏区的所述图案化的第一绝缘层。
22.根据权利要求17所述的LDMOS晶体管，其中，还包括：
位于所述衬底内的第一掺杂类型的体接触区，所述第一导电通道将所述体接触区和所述源区连接。
23.根据权利要求17所述的LDMOS晶体管，其中，还包括：在所述外延层的第一区域，从所述外延层上表面延伸至其内的具有第一掺杂类型的体区，所述源区位于所述体区中，所述体区至少部分延伸至所述栅极结构的下方。
24.根据权利要求17所述的LDMOS晶体管，其中，还包括：在所述外延层的第二区域，从所述外延层上表面延伸至其内的具有第二掺杂类型的漂移区，所述漏区位于所述漂移区中。
25.根据权利要求17所述的LDMOS晶体管，其中，还包括：
位于所述屏蔽导体层和所述图案化的第一绝缘层上的第二绝缘层；
位于所述第二绝缘层上表面的漏极电极；以及
连接所述漏区和所述漏极电极的第二导电通道，所述第二导电通道由所述第二绝缘层延伸至所述漏区。
26.根据权利要求17所述的LDMOS晶体管，其中，所述栅极介质层，所述栅极导体，所述硅化物以及所述第三绝缘层具有相同的宽度，所述第一阻挡层的宽度小于所述第三绝缘层的宽度。
27.根据权利要求17所述的LDMOS晶体管，其中，所述屏蔽导体层依次与所述第一导电通道的上表面，所述侧墙，所述第三绝缘层的上表面，所述第一阻挡层的侧面，所述图案化第一绝缘层的上表面接触。
28.根据权利要求17所述的LDMOS晶体管，其中，所述第三绝缘层靠近所述源区的部分上表面被所述第一阻挡层裸露。
29.根据权利要求17所述的LDMOS晶体管，其中，所述第一阻挡层为氮化物。
30.根据权利要求17所述的LDMOS晶体管，其中，还包括：位于所述衬底的下表面的源极电极。
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