DE102004005502A1 - MOS-Transistor mit erhöhter Source-/Drain-Struktur und zugehöriges Herstellungsverfahren - Google Patents

MOS-Transistor mit erhöhter Source-/Drain-Struktur und zugehöriges Herstellungsverfahren Download PDF

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Abstract

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines MOS-Transistors mit erhöhter Source-/Drain-Struktur sowie auf einen so herstellbaren MOS-Transistor mit einer Gate-Dielektrikumschicht (312) auf einem Substrat (302), einer Gate-Elektrode (314) auf der Gate-Dielektrikumschicht, einer Epitaxieschicht (305) benachbart zu der Gate-Dielektrikumschicht auf dem Substrat und ersten Source-/Drain-Bereichen (306a, 306b) in der Epitaxieschicht. DOLLAR A Erfindungsgemäß sind die ersten Source-/Drain-Bereiche (306a, 306b) benachbart zu der Gate-Dielektrikumschicht (312) an einem unteren Seitenbereich der Gate-Elektrode angeordnet. Zudem ist ein isolierender Abstandshalter (318) auf der Epitaxieschicht (305) an einem oberen Seitenbereich der Gate-Elektrode angeordnet und/oder die Gate-Dielektrikumschicht erstreckt sich auch über einen unteren Seitenbereich der Gate-Elektrode hinweg. DOLLAR A Verwendung in der MOS-Halbleitertechnologie.

Description

  • Die Erfindung bezieht sich auf einen MOS-Transistor mit erhöhter Source-/Drain-Struktur sowie auf ein Verfahren zu dessen Herstellung.
  • In der Halbleiterindustrie ist die Minimierung der Elementabmessung von MOS-Transistoren in integrierten Schaltkreisen ein allgemeines Ziel. Dieses Ziel wird im Wesentlichen wegen der Notwendigkeit verfolgt, integrierte Schaltkreise bei immer geringeren Kosten herzustellen und dabei Schaltkreisfunktionalität und -geschwindigkeit zu verbessern. Ein derartiges Herunterskalieren kann durch Reduzieren der charakteristischen Abmessungen der Transistoren, d.h. Reduzieren der Gate-Längen, der Dicke des Gate-Oxids und der Übergangstiefen, und durch Erhöhen der Kanaldotierniveaus erreicht werden. Herunterskalierte MOS-Transistoren leiden jedoch im Allgemeinen an einem Phänomen, das als "Kurzkanaleffekt" bezeichnet wird. Der Kurzkanaleffekt hat einen nachteiligen Einfluss auf die Schaltleistungsfähigkeit der Transistoren, da ein derartiges Schalten durch die Gate-Elektrode ineffizient gesteuert wird, was zu einer unerwünschten Abnahme der Schwellenspannung führt. Mechanisch belegen die Verarmungsgebiete um die Source- und die Drain-Elektrode herum einen zunehmend größeren Bruchteil des Kanalgebiets, so dass ein niedrigeres Potential auf der Gate-Elektrode notwendig ist, um eine Inversion in dem Kanal zu erreichen.
  • Bezugnehmend auf 1 beinhaltet ein herkömmlicher, herunterskalierter MOS-Transistor 100, der innerhalb eines Halbleitersubstrats 102 gefertigt ist, einen Source-Erweiterungsbereich 106a und einen Drain-Erweiterungsbereich 106b. Der Source-Erweiterungsbereich 106a und der Drain-Erweiterungsbereich 106b weisen flache Übergänge auf, um den Kurzkanaleffekt zu minimieren, der in MOS-Transistoren mit Submikrometer- oder Nanometer-Abmessungen auftritt. Der MOS-Transistor 100 beinhaltet des Weiteren einen Source-Bereich 108a und einen Drain-Bereich 108b, die tiefere Übergänge relativ zu dem Source-Erweiterungsbereich 106a und dem Drain-Erweiterungsbereich 106b aufweisen, um einen niedrigeren Widerstandswert bereitzustellen. Der MOS-Transistor 100 beinhaltet außerdem eine Gate-Struktur 110, die aus einem Gate-Dielektrikum 112 und einer Gate-Elektrode 114 besteht. Ein isolierender Abstandshalter 118, der typischerweise aus Siliciumnitrid (SiN) besteht, ist an den Seitenwänden der Gate-Struktur 110 angeordnet. Der MOS-Transistor 100 beinhaltet des Weiteren Silicid-Gebiete 120a, 120b und 120c, um einen niederohmigen elektrischen Kontakt mit dem Source-/Drain-Gebiet 108a/108b und der Gate-Elektrode 114 bereitzustellen. Der MOS-Transistor ist von anderen Bauelementen durch flache Grabenisolationsstrukturen 104 elektrisch isoliert.
  • Ein Problem liegt darin, dass Störstellen in den Source-/Drain-Erweiterungsbereichen 106a/106b dazu tendieren, in den Bereich unmittelbar unter der Gate-Elektrode 110 zu diffundieren. Die Teile der Source-/Drain-Erweiterungsbereiche 106a/106b, die unmittelbar unter der Gate-Elektrode 110 ausgebildet sind, weisen einen höheren elektrischen Widerstandswert relativ zu den Teilen der Erweiterungsbereiche 106a/106b auf, die sich unmittelbar unter den Seitenwandabstandshaltern 118 befinden. Aus diesem Grund weist der Transistor 100 effektive Widerstände auf, die seriell mit Source- und Drain-Elektrode verbunden sind. Dies verhindert den Fluss elektrischen Stroms, wodurch die Betriebsgeschwindigkeit verringert wird.
  • Ein zweites Problem betrifft den Anstieg der Kanaldotiermittelkonzentration, der seinerseits einen Anstieg der Schwellenspannung in dem Feldeffekttransistor verursacht. Um Miniaturisierungsanforderungen in MOS-Transistoren zu genügen, wird die Störstellenkonzentration des Kanalstörstellenbereichs notwendigerweise angehoben. Gleichzeitig sind gegenwärtige Halbleiterbauelemente dafür ausgelegt, mit einer niedrigeren Leistungsversorgungsspannung zu arbeiten, wie einer, die im Bereich zwischen 5V und 3,3V liegt. Für einen Betrieb mit einer derart niedrigen Leistungsversorgungsspannung muss die Schwellenspannung des Feldeffekttransistors niedriger sein. Aus diesem Grund ist jeglicher Anstieg der Schwellenspannung des MOS-Transistors aufgrund des Anstiegs der Kanaldotiermittelkonzentration unerwünscht. Andererseits verursacht ein Kanaldotierniveau, das in herunterskalierten Bauelementen zu hoch ist, überflüssige Leckströme und Übergangsdurchbrüche.
  • In einem Versuch, die angegebenen Schwierigkeiten zu überwinden, wurden bereits erhöhte, d.h. angehobene Source- und Drain-Strukturen vorgeschlagen. 2 zeigt einen solchen MOS-Transistor 200 mit einer Gate-Struktur 210, die aus einem Gate-Dielektrikum 212 und einer Gate-Elektrode 214 besteht und auf der Oberfläche eines Halbleitersubstrats 202 ausgebildet ist. Des Weiteren sind ein Source-Erweiterungsbereich 206a und ein Drain-Erweiterungsbereich 206b in dem Halbleitersubstrat 202 ausgebildet. Ein Abstandshalter 218, der typischerweise aus Siliciumnitrid (SiN) besteht, ist an den Seitenwänden der Gate-Struktur 210 ausgebildet. Eine Epitaxieschicht, die typischerweise aus Silicium besteht, ist auf freiliegende Teile der Source-/Drain-Erweiterungsbereiche 206a/206b aufgewachsen, typischerweise unter Verwendung von selektivem epitaktischem Aufwachsen. Nach dem Aufwachsen der Epitaxieschicht werden Dotierstoffe implantiert und aktiviert, um einen erhöhten Source-Bereich 208a und einen erhöhten Drain-Bereich 208b zu bilden. Der MOS-Transistor 200 beinhaltet des Weiteren Silicidbereiche 220a, 220b und 220c, um elektrische Kontakte zu den erhöhten Source-/Drain-Bereichen 208a/208b und der Gate-Elektrode 214 bereitzustellen.
  • Ein MOS-Transistor mit einem erhöhten Source-/Drain-Bereich, der gemäß der Struktur von 2 hergestellt ist, ist effektiv hinsichtlich einer Reduzierung des Widerstands der Source- und Drain-Bereiche durch Erhöhen der Dicke und des Dotierniveaus mittels Erhöhen der Source-/Drain-Bereiche 208a/208b. Es ist jedoch unvermeidbar, dass die Dotierstoffe der Source-/Drain-Erweiterungsbereiche 206a/206b in das Gebiet unmittelbar unter der Gate-Struktur 210 diffundieren, was zu einem Übergangsleckstrom über die Source-/Drain-Erweiterungsbereiche 206a/206b führt.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines MOS-Transistors der eingangs genannten Art sowie eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben erwähnten Schwierigkeiten ganz oder teilweise beheben lassen und sich insbesondere eine Diffusion von Dotierstoffen aus Source-/Drain-Erweiterungsbereichen in einen Kanalbereich ganz oder weitgehend vermeiden lässt.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Verfahrens zur Herstellung eines MOS-Transistors mit erhöhter Source-/Drain-Struktur mit den Merkmalen des Anspruchs 1 und eines MOS-Transistors mit den Merkmalen des Anspruchs 27 oder 28.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Insbesondere stellt die Erfindung einen Transistor bereit, der Source-/Drain-Erweiterungsbereiche beinhaltet, in denen die Diffusion von Dotierstoffen in den Kanalbereich gemildert oder eliminiert ist. Dies wird teilweise durch Erhöhen der Source-/Drain-Erweiterungsbereiche in die Epitaxieschicht erreicht, die auf dem darunterliegenden Substrat ausgebildet ist. Dadurch wird die Kanallänge vergrößert, während eine Diffusion von Dotierstoffen in den Kanalbereich begrenzt wird.
  • Die Leistungscharakteristika des Transistors der Erfindung können durch Steuern der jeweiligen Geometrien (d.h. der Tiefen und Weiten) der Source-/Drain-Erweiterungsbereiche, der Soruce-/Drain-Bereiche, der Kanalbreite und eines optionalen Grabens, der in dem darunterliegenden Substrat ausgebildet ist, festgelegt werden., In den verschiedenen Ausführungsformen können sich die Source-/Drain-Bereiche und die Source-/Drain-Erweiterungsbereiche teilweise oder vollständig durch die Epitaxieschicht hindurch oder sogar in das darunterliegende Halbleitersubstrat hinein erstrecken.
    •
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Hierbei zeigen:
  • 1 eine schematische Querschnittansicht eines herkömmlichen MOS-Transistors,
  • 2 eine schematische Querschnittansicht eines herkömmlichen MOS-Transistors mit erhöhter Source-/Drain-Struktur,
  • 3 eine schematische Querschnittansicht eines MOS-Transistors mit erhöhter Source-/Drain-Struktur gemäß einer ersten Ausführungsform der Erfindung,
  • 4 eine schematische Querschnittansicht eines MOS-Transistors mit erhöhter Source-/Drain-Struktur gemäß einer zweiten Ausführungsform der Erfindung,
  • 5, 6 und 7 schematische Querschnittansichten von MOS-Transistoren mit erhöhten Source-/Drain-Strukturen gemäß der Erfindung, wobei Source- und Drain-Bereiche und Source- und Drain-Erweiterungsbereiche verschiedene Tiefen aufweisen,
  • 8A und 8B schematische Querschnittansichten eines MOS-Transistors mit erhöhter Source-/Drain-Struktur gemäß der ersten und der zweiten Ausführungsform der Erfindung, die auf einem Silicium-auf-Isolator(SOI)-Substrat ausgebildet sind,
  • 9A bis 9L schematische Querschnittansichten zur Veranschaulichung eines Verfahrens zur Herstellung des MOS-Transistors der ersten Ausführungsform der Erfindung und
  • 10A bis 10C schematische Querschnittansichten zur Veranschaulichung eines Verfahrens zur Herstellung des MOS-Transistors der zweiten Ausführungsform der Erfindung.
  • Eine MOS-Transistorstruktur 300 gemäß der Erfindung ist in 3 dargestellt. Eine Gate-Elektrode 314 ist über einem Halbleitersubstrat 302 ausgebildet, um eine Gate-Elektrode 310 zu bilden. Ein Gate-Dielektrikum 312, zum Beispiel aus Siliciumoxid (SiO2), ist unter der Gate-Elektrode 314 und an einem unteren Bereich von Seitenwänden der Gate-Elektrode 314 ausgebildet. Eine Epitaxieschicht 305, die zum Bei spiel aus Silicium oder Silicium-Germanium besteht, ist auf dem Substrat 302 benachbart zu entgegengesetzten Seiten der Gate-Elektrode 310 ausgebildet. Ein isolierender Abstandshalter 318 ist mit entsprechenden Teilen an einem oberen Bereich der Seitenwände der Gate-Elektrode 310 ausgebildet. In der Epitaxieschicht 305 sind unter den Abstandshalterteilen 318 ein Source-Erweiterungsbereich 306a bzw. ein Drain-Erweiterungsbereich 306b ausgebildet. Ein Source-Bereich 308a und ein Drain-Bereich 308b sind auf den freiliegenden Teilen der Source-/Drain-Erweiterungsbereiche 306a, 306b ausgebildet, d.h. Teilen der Epitaxiebereiche, die nicht unter den Abstandshalterteilen 318 liegen. Der MOS-Transistor 300 kann des Weiteren optional Silicidbereiche 320a, 320b und 320c beinhalten, um niederohmige elektrische Kontakte für die erhöhten Source-/Drain-Bereiche 306a, 306b und die Gate-Elektrode 314 bereitzustellen.
  • Der isolierende Abstandshalter 318 besteht zum Beispiel aus Siliciumnitrid (SiN). Außerdem kann eine optionale Siliciumoxidschicht 316 als Pufferschicht zwischen dem SiN-Abstandshalter 318 und den anderen Siliciumschichten, wie der Gate-Elektrode 314 und der Epitaxieschicht 305, ausgebildet sein.
  • Bei einer weiteren, in 4 gezeigten Ausführungsform 400 der Erfindung ist die Gate-Elektrode 414 in einem Graben 417 oder einem vertieften Bereich eines Halbleitersubstrats 402 ausgebildet. In diesem Fall ist ein Gate-Dielektrikum 412 teilweise unter und am unteren Bereich der Seitenwände der Gate-Elektrode zum Beispiel auf dem Boden und an Seitenflächen des Gate-Grabens 417 des Halbleitersubstrats 402 und an Seitenwänden einer Epitaxieschicht 405 ausgebildet, wie gezeigt. Die Graben-Ausführungsform von 4 sorgt für eine effektive Verlängerung des Kanalbereichs zwischen Source- und Drain-Erweiterungsbereichen 406a, 406b, die zusätzlich zu Source- und Drain-Bereichen 408a, 408b ausgebildet sind.
  • Die effektive Kanallänge der Transistorstruktur der Erfindung kann durch Steuern verschiedener Faktoren variiert werden, wie der Dicke der Epitaxieschicht 305 bzw. 405, der Tiefe der Source-/Drain-Erweiterungsbereiche 306a, 306b bzw. 406a, 406b, der Tiefe der Source-/Drain-Bereiche 308a, 308b bzw. 408a, 408b und der Tiefe des Gate-Grabens 417.
  • In den exemplarischen Ausführungsformen der 3 und 4 erstrecken sich die Tiefen der Source-/Drain-Bereiche 308a, 308b bzw. 408a, 408b in das Halbleitersubstrat 302 bzw. 402 hinein, während sich die Source/-Drain-Erweiterungsbereiche 306a, 306b bzw. 406a, 406b nur in einen oberen Teil der Epitaxieschicht 305 bzw. 405 mit Abstand über dem Halbleitersubstrat 302 bzw. 402 erstrecken, wie gezeigt. Alternativ können sich auch die Tiefen der Source-/Drain-Erweiterungsbereiche 306a, 306b bzw. 406a, 406b in das Halbleitersubstrat 302 bzw. 402 hinein erstrecken (nicht gezeigt). Bei einem in 5 gezeigten Ausführungsbeispiel 500 erstrecken sich Source-/Drain-Bereiche 508a, 508b bis zu der Grenze zwischen Epitaxieschicht 505 und Halbleitersubstrat 502, während sich Source-/Drain-Erweiterungsbereiche 506a, 506b nur über einen oberen Teil der Epitaxieschicht 505 erstrecken. Bei einem in 6 gezeigten Ausführungsbeispiel 600 erstrecken sich Source-/Drain-Bereiche 608a, 608b bis zu der Grenze zwischen Epitaxieschicht 605 und Halbleitersubstrat 602, und Source-/Drain-Erweiterungsbereiche 606a, 606b erstrecken sich ebenfalls bis zu der Grenze zwischen der Epitaxieschicht 605 und dem Halbleitersubstrat 602. Bei einem in 7 gezeigten Ausführungsbeispiel 700 erstrecken sich Source-/Drain-Bereiche 708a, 708b nur über einen oberen Teil einer Epitaxieschicht 705 mit Abstand zum Halbeitersubstrat 702, und Source-/Drain-Erweiterungsbereiche 706a, 706b erstrecken sich ebenfalls nur über einen oberen Teil der Epitaxieschicht 705 bis zu einer anderen Tiefe als die Source-/Drain-Bereiche 708a, 708b.
  • Durch Steuern der Kanallänge können verschiedene Bauelementcharakteristika erreicht werden, und der Kurzkanaleffekt kann verhindert werden, ungeachtet der Notwendigkeit für ein Herunterskalieren der Bauelementabmessung. In einem herkömmlichen Transistor ist die Kanallänge primär durch die Gate-Länge bestimmt; in dem Transistor der Erfindung ist die Kanallänge hingegen nicht nur von der Gate-Länge, sondern auch von der Dicke der Epitaxieschicht, der Dicke der Source-/Drain-Bereiche und der Tiefe des Gate-Grabens abhängig.
  • Da sich unter Bezugnahme auf 3 gemäß der Erfindung die Störstellen der Source-/Drain-Erweiterungsbereiche 306a/306b in der Epitaxieschicht befinden, diffundieren sie im Gegensatz zu den herkömmlichen Ausführungsformen selbst nach einer Wärmebehandlung des Siliciumsubstrats 302 nicht in das Gebiet unter der Gate-Elektrode 310. Auf diese Weise wird eine Verkürzung der Kanallänge relativ zu der Gate-Länge verhindert. Des Weiteren kann der Kanal variabel verlängert werden, indem er sich längs des unteren Seitenwandteils der Gate-Elektrode und des Bereichs erstreckt, der sich unmittelbar unter der Gate-Elektrode befindet. Dazu wird die Dicke der Epitaxieschicht 305, die Tiefe der Source-/Drain-Erweiterungsbereiche 306a, 306b in der Epitaxieschicht und/oder die Tiefe des Gate-Grabens 317 in dem Halbleitersubstrat entsprechend gesteuert. Auf diese Weise kann ein Kanal mit ausreichender Länge in einer Transistorstruktur erzielt werden, die eine minimierte Gate-Länge aufweist.
  • Gemäß der Erfindung kann die Konzentrationsverteilung von Störstellen in dem Kanalbereich zwischen dem Source-Erweiterungsbereich und dem Drain-Erweiterungsbereich präzise gesteuert werden. Demzufolge kann die resultierende Schwellenspannung eines MOS-Transistors genau vorhergesagt werden, so dass ein Halbleiterbauelement mit optimalen elektrischen Eigenschaften erzielt werden kann.
  • Ein Anstieg der Schwellenspannung des MOS-Transistors kann zum Beispiel durch das Bilden der Source-/Drain-Bereiche 308a, 308b in der Epitaxieschicht 305 mit niedrigen Störstellenkonzentrationen unterdrückt werden, wodurch eine Kompatibilität mit einer Abnahme der Leistungsversorgungsspannung des Halbleiterbauelements erzielt wird.
  • Das Material des Halbleitersubstrats ist nicht auf Silicium beschränkt, sondern kann jegliches einer Anzahl anderer Halbleitermaterialien oder -konfigurationen beinhalten, einschließlich Silicium-auf-Isolator (SOI), SiGe, SiGe-auf-Isolator (SGOI), verspanntes Silicium (Silicium-auf-SiGe), verspanntes Silicium-auf-Isolator und GaAs. Eine schematische Querschnittansicht von Ausführungsformen der Erfindung, bei denen ein MOS-Transistor 700 auf einem SOI-Substrat ausgebildet ist, sind in den 8A und 8B gezeigt. In der Ausführungsform von 8A beinhaltet ein auf einem SOI-Substrat 802 ausgebildeter MOS-Transistor 800 eine Gate-Elektrode 810, die auf dem SOI-Substrat 802 ausgebildet ist, wie in der Ausführungsform von 3. In der Ausführungsform von 8B ist bei dem auf dem SOI-Substrat 802 ausgebildeten MOS-Transistor 800 die Gate-Elektrode 810 in einem Graben 817 ausgebildet, der in dem SOI-Substrat 802 ausgebildet ist, wie in der Ausführungsform von 4. Auf diese Weise sind die Transistoren 700, 800 gemäß der Erfindung vollständig kompatibel mit SOI-Fertigungsprozessen. Somit kann die Dicke des Kanalstörstellenbereichs in dem Transistor aufrechterhalten oder dramatisch verringert werden, während die Übergangstiefen der resultierenden angehobenen Source-/Drainbereiche vergrößert werden.
  • In einem SOI-Bauelement wird die Tiefe der Source-/Drainbereiche flach, da die Dicke des Oberflächensiliciums relativ gering ist. Demzufolge nimmt der resultierende Widerstandswert des Source-/Drainbereichs zu. Die Erfindung vermindert dieses Problem, da die Source-/Drainbereiche dank der Epitaxieschicht eine adäquate Tiefe aufweisen.
  • Das Gate-Dielektrikum 312, 412 kann aus einem Siliciumoxidfilm gebildet werden, wie vorstehend angegeben, oder alternativ aus Siliciumoxynitrid (SiON). Alternativ kann ein Film verwendet werden, der aus einem Material mit hoher Dielektrizitätskonstante besteht, wie Tantaloxid. Die Gate-Dielektrikumschicht kann zum Beispiel in einem Depositionsprozess gebildet werden, oder alternativ in einem thermischen Oxidationsprozess. Für die Gate-Elektrode kann zum Beispiel ein Silicium-Germanium-Film, ein Silicidfilm oder ein Metallfilm anstelle des Polysiliciumfilms verwendet werden. Optional kann ein Laminatfilm der vorstehenden Materialien verwendet werden.
  • Vorstehend wurde eine erste Ausführungsform der Erfindung unter Bezugnahme auf 3 gezeigt und beschrieben. Ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß der ersten Ausführungsform der Erfindung wird nunmehr unter Bezugnahme auf die 9A bis 9L beschrieben.
  • Am Anfang wird bezugnehmend auf 9A ein Elementisolationsfilm 304 in einem Siliciumsubstrat 302 zum Beispiel durch ein Isolationsverfahren mit einem flachen Graben gebildet. Als nächstes werden Störstellen in das Siliciumsubstrat 302 dotiert, um so in nicht gezeigter Weise ein Muldengebiet und ein Kanalstörstellengebiet zu erzeugen. Als nächstes werden ein Siliciumoxidfilm 332 und ein Siliciumnitridfilm 334 sequentiell auf dem Siliciumsubstrat 302 gebildet und einem anisotropen Ätzvorgang unterworfen, um eine Dummy-Gate-Elektrode 330 zu erzeugen.
  • Als nächstes wird bezugnehmend auf 9B eine Epitaxieschicht 305 selektiv auf dem Substrat 302 seitlich der Dummy-Gate-Elektrode 330 aufgewachsen. Es kann zum Beispiel selektives epitaktisches Aufwachsen (SEG) zur Erzeugung der Epitaxieschicht 305 derart verwendet werden, dass diese auf der Oberfläche des Siliciumsubstrats und nicht auf der Siliciumnitridschicht 334 oder den Oxidgrabenisolationselementen 304 gebildet wird. Die Epitaxieschicht 305 kann in diesem Stadium optional dotiert werden, um die Source-/Drain-Erweiterungsbereiche zu bilden, oder alternativ undotiert bleiben. In einer bevorzugten Ausführungsform folgt der Bildung der Gate-Elektrode eine Dotierung der Source-/Drain-Erweiterungsbereiche, wie nachstehend unter Bezugnahme auf 9I beschrieben. Wenn die Epitaxieschicht in diesem Stadium dotiert wird, wird auf der Epitaxieschicht 305 eine nicht gezeigte, optionale Kontaktstellenoxidschicht als Pufferschicht bereitgestellt, um die Epitaxieschicht während der Implantation von Dotierstellen zu schützen. Die optionale Kontaktstellenoxidschicht kann durch thermische Oxidation aufgewachsen werden.
  • Wie in 9C gezeigt, wird auf der gesamten Oberfläche der resultierenden Struktur von 9B ein Siliciumnitridfilm 337 gebildet. Als nächstes wird ein Siliciumoxidfilm 338 zum Beispiel durch ein CVD-Verfahren gebildet. Anschließend wird der Siliciumoxidfilm 338 zum Beispiel einer chemisch-mechanischen Polierbehandlung oder einer Rückätzbehandlung der gesamten Oberfläche unterworfen, um so die Oberfläche des Siliciumoxidfilms 338 zu planarisieren und die Oberfläche des Siliciumnitrids 334 freizulegen, wie in 9D gezeigt.
  • Bezugnehmend auf 9E wird die Dummy-Gate-Elektrode 330 einschließlich des Siliciumnitridfilms 334 und des Siliciumoxidfilms 332 entfernt, wodurch ein Teil der Oberfläche des Halbleitersubstrats 302 freigelegt wird. Da die Oberfläche des Halbleitersubstrats 302 über dem Kanalbereich freigelegt ist, kann optional der Kanalstörstellenbereich zu diesem Zeitpunkt gebildet werden, statt dass der Kanalstörstellenbereich während der Bildung des Muldenbereichs gebildet wird, wie vorstehend unter Bezugnahme auf 9A beschrieben. Auf diese Weise kann der Kanalstörstellenbereich in dem Halbleitersubstrat 302 in einem Bereich gebildet werden, der unter dem Bereich der jetzt entfernten Dummy-Gate-Struktur lokalisiert ist. Dies ist für die Ausführungsform von 4 besonders vorteilhaft, die einen in dem Halbleitersubstrat ausgebildeten Graben und einen unter dem Graben ausgebildeten Kanalbereich beinhaltet.
  • Bezugnehmend auf 9F wird auf dem freigelegten Kanalstörstellenbereich und den Seitenwänden der Epitaxieschicht 305 eine Gate-Dielektrikumschicht 312 zum Beispiel aus einem Siliciumoxidfilm gebildet. Die Gate-Dielektrikumschicht 312 kann unter Verwendung eines thermischen Oxidationsprozesses aus Siliciumoxid gebildet werden, oder es kann alternativ eine Deposition eines Materials mit hoher Dielektrizitätskonstante verwendet werden, wie Siliciumoxynitrid (SiON), Aluminiumoxid, HfO2 oder Tantaloxid. Als nächstes wird eine Gate-Elektrode 314 zum Beispiel aus einem Polysiliciumfilm auf dem Gate-Dielektrikum 312 aufgebracht. Das Material der Gate-Elektrode 314 kann alternativ zum Beispiel einen Silicium-Germanium-Film, einen Silicidfilm, einen Wolframfilm, einen TiN-Film oder einen Metallfilm oder Laminate derselben umfassen. Unter Bezugnahme auf 9G wird als nächstes der Polysiliciumfilm zum Beispiel durch eine chemischmechanische Polierbehandlung oder eine Rückätzbehandlung der gesamten Oberfläche planarisiert, um den oberen Teil der Gate-Dielektrikumschicht 312 zu entfernen und den Siliciumoxidfilm 338 freizulegen. Als nächstes werden bezugnehmend auf 9H die Siliciumoxidschicht 338 und die Siliciumnitridschicht 337 zum Beispiel durch einen Nassätzprozess entfernt, um eine Gate-Struktur 310 zu bilden.
  • Als nächstes werden, wie in 91 gezeigt, Störstellen mit einem Leitfähigkeitstyp, der jenem des Siliciumsubstrats entgegengesetzt ist, in die Epitaxieschicht 305 implantiert, um so einen Source- und einen Drain- Erweiterungsbereich 306a, 306b zu erzeugen. Ein Kontaktstellenoxidfilm 316, zum Beispiel aus Siliciumoxidmaterial, der durch thermische Oxidation oder Deposition gebildet wird, kann optional auf der Epitaxieschicht 305 als Pufferschicht gebildet werden, um die Oberfläche der Epitaxieschicht 305 vor einer Schädigung während des Implantationsprozesses zu schützen.
  • Bezugnehmend auf 9J wird ein Siliciumnitridfilm (SiN) bereitgestellt, um das Substrat zu schützen, das dann einem anisotropen Ätzvorgang oder alternativ einem Trockenätzprozess unterworfen wird, um so Abstandshalter 318 an den oberen Seitenwänden der Gate-Elektrode 310 zu erzeugen. Die Siliciumoxid-Pufferschicht 316 verbleibt nach dem anisotropen Ätzvorgang zwischen dem SiN-Abstandshalter 318 und den anderen Siliciumschichten, wie der Gate-Elektrode 314 und der Epitaxieschicht 305.
  • Bezugnehmend auf 9K werden unter Verwendung der Gate-Elektrode 310 und der Abstandshalter 318 als Maske Störstellen mit dem gleichen Leitfähigkeitstyp wie jenem der Source-/Drain-Erweiterungsbereiche 306a, 306b in die Epitaxieschicht 305 implantiert, um so einen Source-Bereich 308a und einen Drain-Bereich 308b zu bilden. Zu diesem Zeitpunkt verbleiben die Source-/Drain-Erweiterungsbereiche 306a, 306b unter den Abstandshaltern 318, und die Source-/Drain-Bereiche 308a, 308b werden neben den Abstandshaltern 318 in der Epitaxieschicht gebildet. Die Tiefe der Source- und Drain-Bereiche 308a, 308b wird gemäß dem Dotierprozess zum Beispiel entsprechend der Konzentration von Störstellen und der Länge der Einwirkungszeit gesteuert.
  • Bezugnehmend auf 9L wird ein Kobaltfilm zum Beispiel durch ein Sputterverfahren erzeugt und dann einer Wärmebehandlung bei einer Temperatur im Bereich zwischen 500°C und 1000°C in einer Stickstoffatmosphäre oder einer Argonatmosphäre unterworfen, um so zu ermög lichen, dass der Kobaltfilm mit dem Silicium in der Epitaxieschicht 305 und der Gate-Elektrode 310 reagiert, und dadurch Kobaltsilicidfilme 320a, 320b und 320c in einer selbstjustierten Weise auf freigelegten Oberflächen der Source-/Drain-Bereiche 308a, 308b beziehungsweise der Gate-Elektrode 314 zu bilden. Der nicht reagierte Kobaltfilm wird dann unter Verwendung herkömmlicher Mittel entfernt. Alternativ können die Silicidfilme andere geeignete Materialen beinhalten, die Co, Ni, W, Ti und Kombinationen derselben umfassen.
  • Auf diese Weise sind durch Verschieben der Bildung der Source-/Drain-Erweiterungsbereiche 306a, 306b auf einen Zeitpunkt nach der Bildung der Gate-Elektrode 314 zur Herstellung der Transistorstruktur der Erfindung weniger Schritte erforderlich. Alternativ können die Source-/Drain-Erweiterungsbereiche 306a, 306b, wie vorstehend erwähnt, in dem in 9B gezeigten Schritt unter Verwendung der Dummy-Gate-Struktur 330 als Maske erzeugt werden. Diese Vorgehensweise erfordert jedoch zusätzliche Schritte.
  • Eine zweite Ausführungsform der Erfindung wird nun unter Bezugnahme auf 4 beschrieben. In der zweiten Ausführungsform ist die Gate-Elektrode 414 in einem Graben oder einem vertieften Bereich 417 des Halbleitersubstrats 402 gebildet. Weitere Komponenten der Transistorkonfiguration der zweiten Ausführungsform sind jenen der vorstehenden ersten Konfiguration ähnlich, und daher wird auf deren wiederholte Beschreibung verzichtet. Eine jeweilige Komponente von 4 mit einem Bezugszeichen der Form "4xx" dient dem gleichen Zweck wie die vorstehend beschriebene Komponente von 3 mit dem entsprechenden Bezugszeichen der Form "3xx", wobei "xx" für einen restlichen Bezugszeichenteil steht.
  • Ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß der zweiten Ausführungsform der Erfindung wird nunmehr unter Bezugnah me auf die 10A bis 10C beschrieben. Die Prozesse, die dem in 10A gezeigten Schritt vorausgehen, sind identisch zu jenen, die in den 9A bis 9D vorstehend unter Bezugnahme auf die erste Ausführungsform gezeigt sind.
  • Bezugnehmend auf 10A wird die Dummy-Gate-Elektrode einschließlich des Siliciumnitridfilms und des Siliciumoxidfilms entfernt, wobei ein Teil der Oberfläche des Halbleitersubstrats 402 freigelegt wird. Die freigelegte Oberfläche des Halbleitersubstrats wird des Weiteren einem Ätzvorgang unterworfen, um einen Graben 417 oder vertieften Bereich zu bilden. Die Tiefe des Grabens 417 ist gemäß der gewünschten Kanallänge des resultierenden Bauelements festgelegt; je tiefer der Graben 417, desto länger die effektive Kanallänge. Im Allgemeinen beträgt die Tiefe des Grabens 417 weniger als 50nm.
  • Da die Oberfläche des Halbeitersubstrats über dem Kanalbereich freigelegt ist, kann, wie vorstehend erwähnt, der Kanalstörstellenbereich optional zu diesem Zeitpunkt gebildet werden, statt den Kanalstörstellenbereich während der Bildung des Muldenbereichs zu erzeugen, wie vorstehend unter Bezugnahme auf 9A beschrieben. Auf diese Weise kann der Kanalstörstellenbereich in dem Halbleitersubstrat in einem Gebiet gebildet werden, das auf die Fläche unter dem Gebiet der nun entfernten Dummy-Gate-Struktur lokalisiert ist. Dies ist für die vorliegende Ausführungsform besonders vorteilhaft, die einen in dem Halbleitersubstrat ausgebildeten Graben und einen unter dem Graben ausgebildeten Kanalbereich beinhaltet, da der Kanalbereich nicht vollständig definiert ist, bis der Graben gebildet ist.
  • Bezugnehmend auf 10B wird eine Gate-Dielektriumschicht 412 zum Beispiel aus einem Siliciumoxidfilm auf dem freigelegten Kanalstörstellenbereich, den Seitenwänden des Grabens 417 und den Seitenwänden der Epitaxieschicht 405 gebildet. Wie vorstehend beschrieben, kann die Gate-Dielektrikumschicht 412 unter Verwendung eines thermischen Oxidationsprozesses aus Siliciumoxid gebildet werden, oder es kann alternativ eine Deposition eines Materials mit hoher Dielektrizitätskonstante verwendet werden, wie Siliciumoxynitrid (SiON), Aluminiumoxid, HfO2 oder Tantaloxid. Als nächstes wird eine Gate-Elektrode 414 zum Beispiel aus einem Polysiliciumfilm auf der Gate-Dielektrikumschicht 412 aufgebracht. Das Material der Gate-Elektrode 414 kann alternativ zum Beispiel einen Silicium-Germanium-Film, einen Silicidfilm, einen Wolframfilm, einen TiN-Film oder einen Metallfilm oder Laminate derselben umfassen. Unter Bezugnahme auf 10C wird der Polysiliciumfilm als nächstes zum Beispiel durch eine chemisch-mechanische Polierbehandlung oder eine Rückätzbehandlung der gesamten Oberfläche planarisiert, um den oberen Teil der Gate-Dielektrikumschicht 412 zu entfernen und den Siliciumoxidfilm 438 freizulegen.
  • Danach sind die Prozesse identisch mit jenen, die unter Bezugnahme auf die in der ersten Ausführungsform beschriebenen 9H bis 9L gezeigt sind.
  • Die Leistungsfähigkeitscharakteristika des resultierenden Transistors können durch Steuern der jeweiligen Geometrien (d.h. Tiefen und Breiten) der Source-/Drain-Erweiterungsbereiche, der Source-/Drain-Bereiche, der Kanalbreite und des optionalen Grabens präzise festgelegt werden. In den verschiedenen Ausführungsformen können sich die Source-/Drain-Bereiche und die Source-/Drain-Erweiterungsbereiche teilweise oder vollständig durch die Epitaxieschicht oder sogar in das darunterliegende Halbleitersubstrat erstrecken.

Claims (53)

  1. Verfahren zur Herstellung eines MOS-Transistors mit erhöhter Source-/Drain-Struktur, gekennzeichnet durch folgende Schritte: – Bereitstellen einer Opfer-Gate-Struktur (330) auf einem Substrat (302), – Bereitstellen einer Epitaxieschicht (305) auf dem Substrat benachbart zu der Opfer-Gate-Struktur, – Bereitstellen einer ersten isolierenden Schicht (337) und einer zweiten isolierenden Schicht (338) auf der Epitaxieschicht benachbart zu der Opfer-Gate-Struktur, – Entfernen der Opfer-Gate-Struktur, um einen Teil des Substrats und Wandbereiche der Epitaxieschicht freizulegen, – Bereitstellen einer Gate-Dielektrikumschicht (312) auf dem freigelegten Teil des Substrats und entlang der Wandbereiche der Epitaxieschicht, – Bereitstellen einer Gate-Elektrode (314) auf der Gate-Dielektrikumschicht, – Entfernen der zweiten isolierenden Schicht und der ersten isolierenden Schicht, – Dotieren der Epitaxieschicht mit Störstellen unter Verwendung der Gate-Elektrode als Maske, um Source-/Drain-Erweiterungsbereiche (306a, 306b) in der Epitaxieschicht benachbart zur Gate-Dielektrikumschicht zu bilden, – Bereitstellen von isolierenden Abstandshaltern (318) an Seitenwänden eines oberen Bereichs der Gate-Elektrode und – Dotieren der Epitaxieschicht mit Störstellen unter Verwendung der Gate-Elektrode und der isolierenden Abstandshalter als Maske, um tiefe Source-/Drain-Bereiche (308a, 308b) benachbart zu den Source-/Drain-Erweiterungsbereichen zu bilden.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Source-/Drain-Erweiterungsbereiche durch Dotieren der Epitaxieschicht mit Störstellen vor der Bereitstellung eines Siliciumnitridfilms und eines Siliciumoxidfilms auf der Epitaxieschicht gebildet werden.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Bereitstellen der Opfer-Gate-Struktur eine sequentielle Bildung eines Siliciumoxidfilms und eines Siliciumnitridfilms sowie eine Strukturierung der sequentiell gebildeten Filme beinhaltet, um die Opfer-Gate-Struktur zu erzeugen.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Substrat von einem Typ ist, der aus der Gruppe ausgewählt ist, die aus Silicium, Silicium-auf-Isolator (SOI), Si-Ge, SiGe-auf-Isolator (SGOI), verspanntem Silicium, verspanntem Silicium-auf-Isolator und GaAs besteht.
  5. Verfahren nach einem der Ansprüche 1 bis 4, gekennzeichnet durch das Bilden einer Kontaktstellenoxidschicht (320a, 320b) auf der Epitaxieschicht.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Bereitstellung der ersten isolierenden Schicht und der zweiten isolierenden Schicht auf der Epitaxieschicht benachbart zu der Opfer-Gate-Struktur folgende Schritte umfasst: – sequentielles Bereitstellen eines Siliciumnitridfilms und eines Siliciumoxidfilms auf der Epitaxieschicht und der Opfer-Gate-Struktur und – Planarisieren des Siliciumnitridfilms, des Siliciumoxidfilms und der Opfer-Gate-Struktur, um eine Oberseite der Opfer-Gate-Struktur freizulegen.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass das Planarisieren ein Planarisieren durch einen chemisch-mechanischen Polierprozess (CMP) oder eine Rückätzbehandlung beinhaltet.
  8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Entfernen der Opfer-Gate-Struktur ein Ätzen der Opfer-Gate-Struktur beinhaltet, um eine Oberseite des Substrats freizulegen.
  9. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Entfernen der Opfer-Gate-Struktur ein Ätzen der Opfer-Gate-Struktur beinhaltet, um eine Vertiefung in dem Substrat zu erzeugen.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass das Bereitstellen der Gate-Dielektrikumschicht ein Bereitstellen der Gate-Dielektrikumschicht auf einem Boden und an Seitenwänden der Vertiefung des Substrats beinhaltet.
  11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Vertiefung eine Tiefe von weniger als 50nm aufweist.
  12. Verfahren nach einem der Ansprüche 1 bis 11, gekennzeichnet durch ein Dotieren des freigelegten Bereichs des Substrats mit Störstellen nach der Entfernung der Opfer-Gate-Struktur, um einen Kanalbereich zu erzeugen.
  13. Verfahren nach einem der Ansprüche 1 bis 11, gekennzeichnet durch ein Dotieren eines Kanalbereichs des Substrats mit Störstellen vor der Bereitstellung der Opfer-Gate-Struktur auf dem Substrat.
  14. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die Gate-Dielektrikumschicht ein Material beinhaltet, das aus der Gruppe von Materialien ausgewählt ist, die aus Siliciumoxidfilm, Siliciumoxynitrid (SiON), Tantaloxid und einem Material mit hoher Dielektrizitätskonstante besteht.
  15. Verfahren nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die Bereitstellung der Gate-Dielektrikumschicht eine Bildung der Gate-Dielektrikumschicht unter Verwendung eines Depositions- oder eines thermischen Oxidationsprozesses beinhaltet.
  16. Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die Bereitstellung der Gate-Elektrode folgende Schritte umfasst: – Bilden eines Films aus einem Gate-Elektrodenmaterial auf der Gate-Dielektrikumschicht und der zweiten isolierenden Schicht und – Planarisieren des Gate-Elektrodenmaterialfilms und der zweiten isolierenden Schicht.
  17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass das Planarisieren ein Planarisieren durch einen chemisch-mechanischen Polierprozess (CMP) oder eine Rückätzbehandlung beinhaltet.
  18. Verfahren nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass die Gate-Elektrode ein Material beinhaltet, das aus der Gruppe von Materialien ausgewählt ist, die aus Polysiliciumfilm, Silicium-Germanium-Film, Silicidfilm, Metallfilm und Laminatfilm besteht.
  19. Verfahren nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass das Entfernen der zweiten isolierenden Schicht und der ersten isolierenden Schicht eine Entfernung unter Verwendung eines Nassätzprozesses beinhaltet.
  20. Verfahren nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, dass das Bereitstellen von isolierenden Abstandshaltern an Seitenwänden eines oberen Bereichs der Gate-Elektrode folgende Schritte umfasst: – Bereitstellen eines Siliciumnitridfilms auf der zuvor resultierenden Struktur und – anisotropes Ätzen des Siliciumnitridfilms.
  21. Verfahren nach Anspruch 20, gekennzeichnet durch das Bereitstellen einer Siliciumoxid-Pufferschicht auf der resultierenden Struktur, bevor der Siliciumnitridfilm bereitgestellt wird.
  22. Verfahren nach einem der Ansprüche 1 bis 21, gekennzeichnet durch die Bildung eines Silicidfilms auf den Source-/Drain-Bereichen und der Gate-Elektrode.
  23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass der Silicidfilm ein Material beinhaltet, das aus einer Gruppe ausgewählt ist, die aus Co, Ni, W, Ti und Kombinationen derselben besteht.
  24. Verfahren nach einem der Ansprüche 1 bis 23, dadurch gekennzeichnet, dass die Tiefe der Source-/Drain-Erweiterungsbereiche geringer als die Tiefe der tiefen Source-/Drain-Bereiche ist.
  25. Verfahren nach einem der Ansprüche 1 bis 24, dadurch gekennzeichnet, dass sich die tiefen Source-/Drain-Bereiche in das Substrat hinein erstrecken.
  26. Verfahren nach einem der Ansprüche 1 bis 25, dadurch gekennzeichnet, dass sich die Source-/Drain-Erweiterungsbereiche in das Substrat hinein erstrecken.
  27. MOS-Transistor mit erhöhter Source-/Drain-Struktur mit – einer Gate-Dielektrikumschicht (312) auf einem Substrat (302), – einer Gate-Elektrode (314) auf der Gate-Dielektrikumschicht, – einer Epitaxieschicht (305) benachbart zu der Gate-Dielektrikumschicht auf dem Substrat, – ersten Source-/Drain-Bereichen (306a, 306b) in der Epitaxieschicht und – einem isolierenden Abstandshalter (318), dadurch gekennzeichnet, dass – die ersten Source-/Drain-Bereiche (306a, 306b) benachbart zu der Gate-Dielektrikumschicht (312) an einem unteren Seitenbereich der Gate-Elektrode (314) angeordnet sind und – der isolierende Abstandshalter (318) auf der Epitaxieschicht (305) an einem oberen Seitenbereich der Gate-Elektrode angeordnet ist.
  28. MOS-Transistor mit erhöhter Source-/Drain-Struktur mit – einer Gate-Dielektrikumschicht (312) auf einem Substrat (302), – einer Gate-Elektrode (314) auf der Gate-Dielektrikumschicht, – einer Epitaxieschicht (305) benachbart zu der Gate-Dielektrikumschicht auf dem Substrat und – ersten Source-/Drain-Bereichen (306a, 306b) in der Epitaxieschicht, dadurch gekennzeichnet, dass – sich die Gate-Dielektrikumschicht (312) über einen unteren Bereich und einen unteren Seitenbereich der Gate-Elektrode (314) hinweg erstreckt und – die ersten Source-/Drain-Bereiche (306a, 306b) benachbart zu der Gate-Dielektrikumschicht (312) an einem unteren Seitenbereich der Gate-Elektrode angeordnet sind.
  29. MOS-Transistor nach Anspruch 28, gekennzeichnet durch einen isolierenden Abstandshalter (318) auf der Epitaxieschicht an einem oberen Seitenbereich der Gate-Elektrode.
  30. MOS-Transistor nach Anspruch 27, dadurch gekennzeichnet, dass sich die Gate-Dielektrikumschicht über einen Bodenbereich und untere Seitenbereiche der Gate-Elektrode hinweg erstreckt.
  31. MOS-Transistor nach einem der Ansprüche 27 bis 30, dadurch gekennzeichnet, dass die ersten Source-/Drain-Bereiche durch Dotieren der Epitaxieschicht mit Störstellen erzeugt werden.
  32. MOS-Transistor nach einem der Ansprüche 27 bis 31, gekennzeichnet durch zweite Source-/Drain-Bereiche (308a, 308b) benachbart zu den ersten Source-/Drain-Bereichen entgegengesetzt zu der Gate-Elektrode.
  33. MOS-Transistor nach Anspruch 32, dadurch gekennzeichnet, dass die zweiten Source-/Drain-Bereiche durch Dotieren von freiliegenden Oberflächen mit Störstellen unter Verwendung der Ga te-Elektrode und eines isolierenden Abstandshalters als Maske erzeugt werden.
  34. MOS-Transistor nach Anspruch 32 oder 33, dadurch gekennzeichnet, dass die ersten Source-/Drain-Bereiche Source-/Drain-Erweiterungsbereiche beinhalten und die zweiten Source-/Drain-Bereiche tiefe Source-/Drain-Bereiche beinhalten.
  35. MOS-Transistor nach einem der Ansprüche 32 bis 34, dadurch gekennzeichnet, dass die ersten Source-/Drain-Bereiche bis zu einer ersten Tiefe in der Epitaxieschicht ausgebildet sind und die zweiten Source-/Drain-Bereiche bis zu einer zweiten Tiefe ausgebildet sind, wobei die erste Tiefe geringer als die zweite Tiefe ist.
  36. MOS-Transistor nach einem der Ansprüche 32 bis 35, dadurch gekennzeichnet, dass sich die zweiten Source-/Drain-Bereiche in einen Teil des Substrats hinein erstrecken.
  37. MOS-Transistor nach einem der Ansprüche 27 bis 36, dadurch gekennzeichnet, dass sich die ersten Source-/Drain-Bereiche in einen Teil des Substrats hinein erstrecken.
  38. MOS-Transistor nach einem der Ansprüche 27 bis 37, dadurch gekennzeichnet, dass das Substrat aus einem Typ gebildet ist, der aus der Gruppe ausgewählt ist, die aus Silicium, Silicium-auf-Isolator (SOI), SiGe, SiGe-auf-Isolator (SGOI), verspanntem Silicium, verspanntem Silicium-auf-Isolator und GaAs besteht.
  39. MOS-Transistor nach einem der Ansprüche 27 bis 38, dadurch gekennzeichnet, dass die Epitaxieschicht Silicium oder Silicium-Germanium beinhaltet.
  40. MOS-Transistor nach einem der Ansprüche 27 bis 39, dadurch gekennzeichnet, dass sich die Gate-Dielektrikumschicht und die Gate-Elektrode in einen Graben hinein erstrecken, der in einem oberen Bereich des Substrats ausgebildet ist.
  41. MOS-Transistor nach Anspruch 40, dadurch gekennzeichnet, dass der Graben eine Tiefe aufweist, die geringer als 50nm ist.
  42. MOS-Transistor nach einem der Ansprüche 27 bis 41, gekennzeichnet durch einen Kanalbereich in dem Substrat unter der Gate-Elektrode und benachbart zum unteren Seitenbereich der Gate-Elektrode.
  43. MOS-Transistor nach einem der Ansprüche 27 bis 42, dadurch gekennzeichnet, dass die Gate-Dielektrikumschicht ein Material beinhaltet, das aus der Gruppe von Materialien ausgewählt ist, die aus Siliciumoxidfilm, Siliciumoxynitrid (SiON), Tantaloxid und einem Material mit hoher Dielektrizitätskonstante besteht.
  44. MOS-Transistor nach einem der Ansprüche 27 bis 43, dadurch gekennzeichnet, dass die Gate-Dielektrikumschicht unter Verwendung eines Depositions- oder eines thermischen Oxidationsprozesses gebildet ist.
  45. MOS-Transistor nach einem der Ansprüche 27 bis 44, dadurch gekennzeichnet, dass die Gate-Elektrode ein Material beinhaltet, das aus der Gruppe von Materialien ausgewählt ist, die aus Polysiliciumfilm, Silicium-Germanium-Film, Silicidfilm, Metallfilm und Laminatfilm besteht.
  46. MOS-Transistor nach einem der Ansprüche 27 bis 45, gekennzeichnet durch eine Siliciumoxid-Pufferschicht zwischen der Gate-Elektrode und dem isolierenden Abstandshalter.
  47. MOS-Transistor nach einem der Ansprüche 27 bis 46, gekennzeichnet durch einen Silicidfilm auf den ersten und/oder zweiten Source-/Drain-Bereichen und der Gate-Elektrode.
  48. MOS-Transistor nach einem der Ansprüche 27 bis 47, dadurch gekennzeichnet, dass der Silicidfilm ein Material beinhaltet, das aus einer Gruppe ausgewählt ist, die aus Co, Ni, W, Ti und Kombinationen derselben besteht.
  49. MOS-Transistor nach einem der Ansprüche 28 bis 48, dadurch gekennzeichnet, dass das Substrat einen Graben in einem oberen Bereich desselben aufweist, die Gate-Dielektrikumschicht den Graben auskleidet und sich die Gate-Elektrode in den Graben hinein erstreckt.
  50. MOS-Transistor nach einem der Ansprüche 34 bis 48, dadurch gekennzeichnet, dass die Source-/Drain-Erweiterungsbereiche durch Dotieren der Epitaxieschicht mit Störstellen gebildet sind und die tiefen Source-/Drain-Bereiche benachbart zu den Source-/Drain-Erweiterungsbereichen entgegengesetzt zu der Gate-Elektrode gebildet sind, wobei die tiefen Source-/Drain-Bereiche durch Dotieren der Epitaxieschicht mit Störstellen unter Verwendung der Gate-Elektrode und eines isolierenden Abstandshalters als Maske gebildet sind.
  51. MOS-Transistor nach Anspruch 50, dadurch gekennzeichnet, dass sich die tiefen Source-/Drain-Bereiche in das Substrat unter der Epitaxieschicht erstrecken.
  52. MOS-Transistor nach Anspruch 50 oder 51, dadurch gekennzeichnet, dass sich die Gate-Elektrode in einen Graben hinein erstreckt, der in einem oberen Bereich des Substrats ausgebildet ist.
  53. MOS-Transistor nach einem der Ansprüche 34 bis 52, dadurch gekennzeichnet, dass sich die Source-/Drain-Erweiterungsbereiche in das Substrat unter der Epitaxieschicht erstrecken.
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