DE10131237B4 - Feldeffekttrasistor und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Feldeffekttransistor, insbesondere MIS-Feldeffekttransistor, mit:
a) einem Sourcegebiet und einem Draingebiet,
b) einem Kanalgebiet (8), das zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist,
c) einer Gatelektrode (11), die elektrisch isoliert vom Kanalgebiet über dem Kanalgebiet angeordnet ist,
d) einer Grabenisolation (3), die das Kanalgebiet (8) seitlich begrenzt,
e) wobei zumindest ein Teilgebiet (8a, 8b) des Kanalgebiets (8) einen Teil (6) der Grabenisolation (3) überdeckt.

Description

  • Die vorliegende Erfindung betrifft einen Feldeffekttransistor und ein Verfahren zu seiner Herstellung.
  • Die charakteristischen Parameter von herkömmlichen Feldeffekttransistoren, insbesondere von planaren MIS-Feldeffekttransistoren (MISFET), verschlechtern sich zunehmend mit fortgesetzter Strukturverkleinerung (Skalierung) und Erhöhung der Packungsdichte von integrierten Schaltungen. So sinkt beispielsweise mit verkürzter Kanallänge des Transistors die Einsatzspannung VT des Transistors. Gleichzeitig erhöhen sich mit verkürzter Kanallänge die Feldstärke im Kanalgebiet und der Sperrstrom IOFF (SCE: short channel effect; roll-off). Weiterhin verändert sich mit verminderter Kanalweite der Flußstrom ION in nichtlinearen Weise. Zusätzlich werden am Übergang des Kanals zur Isolation die Geometrie und Dotierung des Feldeffekttransistors modifiziert. Allgemein gewinnen die Kanalgrenzen bei Skalierung gegenüber dem zentralen Kanalbereich an relativer Bedeutung (NCE: narrow channel effect, INCE: inverse narrow channel effect).
  • Um trotz der genannten Schwierigkeiten eine Verbesserung/Aufrechterhaltung der Performance Leistungsverhalten von Feldeffekttransistoren bei fortschreitender Strukturverkleinerung (Skalierung) gewährleisten zu können, werden eine Reihe von Maßnahmen vorgeschlagen bzw. durchgeführt. So erfolgt beispielsweise mit der MISFET-Skalierung zugleich eine angepaßte Skalierung der internen Betriebsspannungspegel. Weiterhin erfolgt in der Regel eine Optimierung der Dotierungsprofile der Wannen- und Kanalgebiete sowie der Source- und Draingebiete. Gleichzeitig wird üblicherweise eine Skalierung des Gateisolators bezüglich Dicke und Material durchgeführt.
  • Weitere Verbesserungen ergeben sich durch die Verwendung von salicierten Source- und Drain-Gebieten (S/D) sowie salicierten Gate-Elektroden. Durch eine Minimierung der parasitären Widerstände bzw. Kapazitäten der Anschlußmetallisierung, beispielsweise durch die Verwendung einer Kupferverdrahtung, und der Zwischenisolatoren, beispielsweise durch die Verwendung von sogenannten „low-k" Materialien, kann eine weitere Verbesserung erzielt werden. Im Fall von DRAM-Speicherzellen kann auch eine Anpassung der Ausleselogik an die sich mit jedem „Shrink" verkleinernden "ON"-Ströme der jeweiligen Arraytransistoren (z.B. Reduktion der Widerstände der Gatebahnen) vorgenommen werden.
  • Eine weitere Möglichkeit, die Performance von Feldeffekttransistoren aufrechzuerhalten bzw. zu verbessern, besteht in der Verwendung modifizierte Transistoranordnungen, die beispielsweise erhöhte Source/Drainbereiche („elevated S/D") aufweisen oder die auf einer sogenannten „silicon on insulator" Technologie (SOI) basieren oder die im Kanalgebiet ein Material mit einer höheren Trägerbeweglichkeit, z.B. SiGe, aufweisen. Zusätzliche Möglichkeiten, die sich bei Senkung der Betriebstemperatur ergeben, sind hier nicht dargestellt.
  • Die Einführung der Trench-Feldisolation (STI: shallow trench isolation) anstelle konventioneller LOCOS-Feldisolation trägt ebenfalls zur Verbesserung der Situation bei. Wird eine Trench-Feldisolation (STI: shallow trench isolation) anstelle einer konventionellen LOCOS-Feldisolation eingesetzt, so müssen in der Regel zusätzliche Maßnahmen zur Minimierung des sogenannten „inverse narrow channel effect" (INCE) ergriffen werden. So wird beispielsweise eine positiven Stufenhöhe der STI-Oberkante über der Halbleiteroberfläche eingestellt, um ein sogenanntes „wrap- around Gate" zu vermeiden. Weiterhin kann eine lokale Aufdotierung des Transistorkanals am Übergang zur Feldisolation, der sogenannten „corner region, zusätzlich zur normalen Kanaldotierung vorgesehen sein.
  • Durch eine Oxidation der STI-Flanken während der STI-Prozessierung kann eine sogenannte „birdsbeak Geometrie" und Kantenverrundung der aktiven Gebiete am Übergang zur Trenchisolation erzeugt werden. Im Prozeßablauf spricht man dabei von „corner rounding", „mini LOCOS" bzw. „post CMP oxidation". Auch diese Maßnahmen dienen dazu, dem „inverse narrow channel effect" (INCE) entgegenzuwirken. Eine Verstärkung dieser Wirkung kann dabei durch ein vorheriges laterales Rückätzen des Padoxids erreicht werden. Eine Kantenverrundung der aktiven Gebiete kann auch mittels thermischer Oberflächentransformation erzeugt werden. Weiterhin kann ein Nitrid-Spacer Schutzring („guardring") vorgesehen sein. Zur Vermeidung einer Gateüberlappung über die corner-Region kann ein selbstjustierter Abschluß der Gatekante vor der Feldisolationsgrenze vorgesehen sein. Dies kann beispielsweise durch eine gemeinsame Strukturierung von Poly-Gate und aktivem Gebiet bei der STI-Strukturierung erfolgen.
  • Trotz all dieser Maßnahmen wird es jedoch immer schwieriger, ab etwa 100nm Strukturgröße einen ausreichenden Flußstrom ION zu gewährleisten, ohne daß die Gefahr des Tunnelns oder der Degradation der Gateoxid-Stabilität des MISFET besteht. Daher wurden eine Reihe von alternativen Transistoranordnungen vorgeschlagen.
  • Das Dokument US 4,979,014 offenbart eine MOS-Transistor, der eine stegförmige Erhöhung auf einem Halbleitersubstrat aufweist. Der Kanal dieses Transistors ist entlang der stegförmigen Erhöhung angeordnet und weist neben dem einen Kanalbereich an der Oberseite der stegförmigen Erhöhung noch zwei weitere Kanalbereiche an den Seitenwänden der stegförmigen Erhöhung auf. Der Transistor gemäß Dokument US 4,979,014 zeigt einen ausgeprägten „Ecken-Effekt" („corner effect"), der dazu verwendet wird, eine große Verarmungszone zu erzeugen.
  • Das Dokument Huang et al. „Sub 50-nm FinFET: PMOS" IEDM 1999 offenbart einen „FinFET" genannten Transistor, der eine Doppel-Gate Struktur an den Seitenwänden der stegförmigen Erhöhung („Fin") aufweist. Der FinFET vermeidet den INCE mittels einer dickeren Isolatorschicht auf der schmalen Fin-Deckfläche.
    •
  • Leider besitzen all die genannten Maßnahme entweder nur eine eingeschränkte Wirksamkeit oder sie erfordern eine großen prozeßtechnischen Aufwand. Es ist daher die Aufgabe der vorliegenden Erfindung, einen Feldeffekttransistor und Verfahren zu seiner Herstellung bereitzustellen, welche die genannten Schwierigkeiten vermindern bzw. vermeiden.
  • Es ist die Aufgabe der vorliegenden Erfindung, einen Feldeffekttransistor bereitzustellen, der einen ausreichenden Flußstrom ION zur Verfügung stellt und der mit einem geringem Aufwand, kompatibel zum bisherigen, konventionellen Integrationsprozeß für planare MOSFETs hergestellt werden kann.
  • Diese Aufgabe wird von dem Feldeffekttransistor gemäß dem Patentanspruch 1 sowie von dem Verfahren zur Herstellung eines Feldeffekttransistors gemäß dem unabhängigen Patentanspruch 8 gelöst.
  • Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den abhängigen Patentansprüchen, der Beschreibung und den beiliegenden Zeichnungen.
  • Erfindungsgemäß wird ein Feldeffekttransistor bereitgestellt, der die folgenden Merkmale umfaßt:
    • a) ein Sourcegebiet und ein Draingebiet,
    • b) ein Kanalgebiet, das zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist,
    • c) eine Gatelektrode, die elektrisch isoliert vom Kanalgebiet über dem Kanalgebiet angeordnet ist,
    • d) eine Grabenisolation, die das Kanalgebiet seitlich begrenzt,
    • e) wobei zumindest ein Teilgebiet des Kanalgebiets einen Teil der Grabenisolation überdeckt.
  • Weiterhin wird erfindungsgemäß ein Verfahren zur Herstellung eines Feldeffekttransistors bereitgestellt, das die folgenden Schritte umfaßt:
    • a) ein Halbleitersubstrat mit zumindest einem aktiven Gebiet und einer bereits fertiggestellten Grabenisolation wird bereitgestellt,
    • b) eine selektive Epitaxie wird durchgeführt, wobei über dem aktiven Gebiet und über einem Teil der Grabenisolation ein im wesentlichen monokristallines Halbleitermaterial gebildet wird, so daß ein Kanalgebiet erzeugt wird,
    • c) auf dem Kanalgebiet wird ein Gateoxid und auf dem Gateoxid wird eine Gatelektrode erzeugt, und
    • d) Source- und Draingebiete werden erzeugt.
  • Der erfindungsgemäße Feldeffekttransistor besitzt den Vorteil, daß eine deutliche Erhöhung der für den Flußstrom ION wirksamen Kanalweite gegenüber bisher verwendeten, konventionellen Transistorstrukturen gewährleistest werden kann, ohne daß eine Verringerung der erzielbaren Integrationsdichte hingenommen werden muß. So läßt sich beispielsweise der Flußstrom ION um bis 50% steigern, ohne daß die Anordnung der aktiven Gebiete bzw. der Grabenisolation verändert werden muß. Der erfindugsgemäße Transistor nutzt in vorteilhafter Weise einen Teil der Fläche, die bei herkömmlichen Transistoren für die Isolation zwischen den Transistoren vorgesehen ist. Die Vergrößerung der Kanalweite kann dabei selbstjustiert ohne die Gefahr von Kurzschlüssen erfolgen.
  • Der erfindungsgemäße Feldeffekttransistor bzw. das erfindungsgemäße Verfahren ermöglicht eine Erhöhung der Packungsdichte strukturierter, aktiver Gebiete, da die Möglichkeiten der verwendeten Lithografie, auch unter Nutzung der Belichtung von Strukturen die kleiner als die sogenannte „Groundrule" sind, nahezu vollständig ausgenutzt werden können. So ist es beispielsweise möglich, bei optimaler Strukturbelegung auf dem Wafer (gleiche Dimension bei Stegbreite und Abstand zwischen den Stegen – so genannte „equal space- equal line"), kleinere aktive Gebiete zu erzeugen und den eigentlichen Transistor dann aber auf das geforderte Designmaß (insbesondere Kanalweite) zu prozessieren.
  • Soll beispielsweise ein Transistor in einer 110 nm Technologie (Kanalweite ≈ 110 nm) hergestellt werden, so kann eine Belichtung bzw. Strukturierung auf 90 nm (Breite aktives Gebiet: 90 nm, Breite Grabenisolation: 90 nm) vorgenommen werden. Dementsprechend ergibt sich eine deutlich erhöhte Integrationsdichte. Anschließend kann mit Hilfe der Tatsache, daß ein Teilgebiet des Kanalgebiets einen Teil der Grabenisolation überdeckt, ein Transistor erzeugt werden, der eine Kanalbreite von 110 nm (wie im Design gefordert) aufweist. Die laterale Ausdehnung der Grabenisolation an der Oberfläche des Wafers sinkt dementsprechend auf 70 nm.
  • Der erfindungsgemäße Feldeffekttransistor besitzt darüber hinaus den Vorteil, daß der bei herkömmlichen Transistoren geometrisch bedingte "Corner"-Effekt, infolge feldinduzierter lokaler Elektronenanreicherung, weitgehend vermieden werden kann. Weiterhin kann bei dem erfindungsgemäßen Feldeffekttransistor auf die bisherige starke Topologie zwischen der Grabenisolation und dem Kanalgebiet verzichtet werden. Der erfindungsgemäße Feldeffekttransistor bzw. das erfindungsgemäße Verfahren besitzt weiterhin den Vorteil, daß es ohne großen Aufwand in unterschiedliche Halbleitertechnologien (z.B. Logik oder Speicher) integriert werden kann.
  • Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Feldeffekttransistors ist das Kanalgebiet ein epitaktisch erzeugtes Halbleitergebiet. Dementsprechend weist der Feldeffekttransistor eine sehr gute Oberfläche für Gateoxid auf, da epitaktisch gewachsene Oberflächen in der Regel deutlich defektfreier als herkömmliche Halbleiteroberfläche sind. Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Feldeffekttransistors ist entlang der Oberkante der Grabenisolation eine nutenförmige Ausnehmung vorgesehen.
  • Gemäß einer weiteren bevorzugten Ausführungsform nimmt das Teilgebiet des Kanalgebiets, das einen Teil der Grabenisolation überdeckt, mehr als 10%, bevorzugt mehr als 20%, des Kanalgebiets ein. Weiterhin ist es bevorzugt, wenn die Breite des Kanalgebiets größer als das 1,2-fache, bevorzugt größer als das 1,4-fache, der minimalen Strukturgröße F ist, welche mit der zur Herstellung des Transistors verwendeten Lithographie herstellbar ist.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Feldeffekttransistors ist die Oberfläche des Kanalgebietes unterhalb der Oberfläche der Grabenisolation angeordnet.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Feldeffekttransistors ist die Oberfläche des Kanalgebietes oberhalb der Oberfläche der Grabenisolation angeordnet und somit weist das Kanalgebiet horizontale und vertikale Bereiche auf.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird vor der selektiven Epitaxie in Schritt b) eine Ätzung durchgeführt, wobei zumindest ein an das aktive Gebiet angrenzender Teil der Grabenisolation geätzt wird, so daß entlang der Oberkante der Grabenisolation eine nutenförmige Ausnehmung erzeugt wird. Dabei ist es insbesondere bevorzugt, wenn der an das aktive Gebiet angrenzende Teil der Grabenisolation isotrop geätzt wird. Weiterhin ist es bevorzugt, wenn in Schritt a) die Oberfläche des aktiven Gebietes unterhalb der Oberfläche der Grabenisolation angeordnet ist.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird vor der Erzeugung des Gateoxids ein Opferoxid aufgebracht, daß anschließend wieder entfernt wird. Durch die Verwendung eines Opferoxids kommt es zu einer sehr guten Durchoxidation der Grenzfläche zwischen dem Teil des Kanalgebiets, das die Grabenisolation überdeckt, und der Grabenisolation, die bevorzugt mit Oxid gefüllt ist.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist in Schritt a) über dem aktiven Gebiet eine Oxidschicht angeordnet und die Oxidschicht wird auf dem aktiven Gebiet mit der Ätzung der Grabenisolation entfernt, so daß entlang der Oberkante der Grabenisolation eine nutenförmige Ausnehmung erzeugt wird. Dabei ist es insbesondere bevorzugt, wenn die Ätzung der Oxidschicht und der Grabenisolation selektiv zu dem Material des aktiven Gebiets erfolgt.
  • Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die Ätzung der Grabenisolation mit der Entfernung der Oxidschicht beendet. Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die Ätzung der Grabenisolation auch nach der Entfernung der Oxidschicht fortgesetzt, so daß eine erweiterte nutenförmige Ausnehmung entsteht.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die selektive Epitaxie in Schritt b) so durchgeführt, daß die Oberfläche des Kanalgebietes (8) unterhalb der Oberfläche (3a) der Grabenisolation (3) angeordnet ist. weiterhin ist es bevorzugt, wenn nach der selektiven Epitaxie eine Wärmebehandlung zur Planarisierung der Epitaxie-Oberfläche durchgeführt wird.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die selektive Epitaxie in Schritt b) so durchgeführt, daß die Oberfläche des Kanalgebietes oberhalb der Oberfläche der Grabenisolation angeordnet ist und das Kanalgebiet mit horizontalem und vertikalen Bereichen gebildet wird.
  • Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird mit der selektiven Epitaxie monokristallines Silizium gebildet.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird vor der selektiven Epitaxie das aktive Gebiet und der geätzte Teil der Grabenisolation mit einem Rasterkraftmikroskop vermessen. Weiterhin ist es bevorzugt, wenn die Ätzung des an das aktive Gebiet angrenzenden Teils der Grabenisolation durch eine naßchemische Ätzung erfolgt.
    •
  • Die Erfindung wird nachfolgend anhand von Figuren der Zeichnung näher dargestellt. Es zeigen:
  • 1 – 3 eine erste Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors, und
  • 4 – 7 eine weitere Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors,
  • 8 – 13 eine weitere Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors, und
  • 14 eine vergrößerte Ansicht des in 13 gezeigten, erfindungsgemäßen Feldeffekttransistors.
  • Die 1 bis 3 zeigen eine erste Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors. Ausgangspunkt des erfindungsgemäßen Verfahrens ist ein Halbleitersubstrat 1, beispielsweise ein Silziumsubstrat, das aktive Gebiete 2 und eine bereits fertiggestellte Grabenisolation 3 zwischen den aktiven Gebieten 2 aufweist. Aus Gründen der Übersichtlichkeit ist von den vielen aktiven Gebieten, die typischerweise in dem Halbleitersubstrat 1 vorhanden sind, nur ein aktives Gebiet gezeigt. Im Bereich des aktiven Gebiets wird im Folgenden der Feldeffekttransistor erzeugt.
  • Über dem aktiven Gebiet sind eine Padoxidschicht 4 und eine Padnitridschicht 5 angeordnet. Diese Schichten wurden unter anderem zur Erzeugung der Grabenisolation 3 eingesetzt. Die Grabenisolation 3 erhält man beispielsweise dadurch, daß ein in das Halbleitersubstrat 1 geätzter Graben, mit Hilfe eines HDP-Verfahrens („high density plasma") mit Siliziumoxid gefüllt wird. Dabei kann zwischen dem Halbleitersubstrat 1 und der Oxidfüllung noch ein sogenannter „Liner", beispielsweise ein Nitridliner (nicht gezeigt), vorgesehen sein. Nach der Abscheidung des Siliziumoxids wird ein CMP-Schritt („chemical mechanical polishing") durchgeführt, so daß die Padnitridschicht 5 freigelegt wird. Die sich daraus ergebende Situation ist in 1 dargestellt.
  • Da bei dem erfindungsgemäßen Verfahren, im Gegensatz zu herkömmlichen Verfahren, der CMP-Schritt nicht zur finalen Einstellung der Stufenhöhe zischen der Oberflächen 3a der Grabenisolation 3 und der tiefer liegenden Oberfläche 2a des aktiven Gebiets 2 eingesetzt werden muß, besitzt dieser CMP-Schritt im Rahmen des erfindungsgemäßen Verfahren ein deutlich vergrößertes Prozeßfenster, was sich wiederum positiv auf die Prozeßstabilität auswirkt. Auf einen bei herkömmlichen Verfahren notwendigen, sogenannten „Nitridpullback" der Padnitridschicht 5 kann bei dem erfindungsgemäßen Verfahren verzichtet werden.
  • Nach dem die Padnitridschicht 5 durch eine Nitrid-Ätzung entfernt ist, wird eine Oxid-Ätzung durchgeführt, welche das Oxid der Grabenisolation 3 und insbesondere einen an das aktive Gebiet 5 angrenzenden Teil der Grabenisolation 3 ätzt. Gleichzeitig wird mit dieser Ätzung auch die Padoxidschicht 4 entfernt. Bei dieser Ätzung entsteht entlang der Oberkante der Grabenisolation eine nutenförmige Ausnehmung 6.
  • Bevorzugt wird für diese Ätzung eine naßchemische Ätzung eingesetzt, welche die Padoxidschicht 4 bzw. das Oxid der Grabenisolation 3 selektiv zu dem aktiven Gebiet 2 ätzt. Eine derartige Ätzung kann beispielsweise mit gepufferter HF-Säure (BHF) durchgeführt werden. Bei dem vorliegenden Beispiel wird die Ätzung der Grabenisolation 3 mit der Entfernung der Padoxidschicht 4 beendet. Die sich daraus ergebende Situation ist in 2 dargestellt.
  • Zur Einstellung von optimalen Prozeßparametern die nachfolgend durchgeführte selektive Epitaxie kann die in 2 gezeigte Struktur vor der selektiven Epitaxie mit einem Rasterkraftmikroskop vermessen werden. Anschließend wird eine selektive Siliziumepitaxie durchgeführt, wobei über dem aktiven Gebiet 2 und über der nutenförmigen Ausnehmung 6 der Grabenisolation 3 im wesentlichen monokristallines Silizium 7 gebildet wird. Dabei kann bereits während der selektiven Siliziumepitaxie eine Dotierung des monokristallinen Siliziums 7 erfolgen. Eine Dotierung des monokristallinen Siliziums 7 kann jedoch auch nach der selektiven Siliziumepitaxie durchgeführt werden. Durch die selektive Siliziumepitaxie wurden die Gebiete erzeugt, die im Folgenden die Source/Drain-Gebiete und insbesondere das Kanalgebiet 8 des Transistors bilden werden.
  • Die nutenförmige Ausnehmung 6 der Grabenisolation 3 muß bei der selektiven Epitaxie nicht vollständig mit Silizium aufgefüllt werden. Es kann immer noch eine positive Stufenhöhe zwischen dem monokristallinen Silizium 7 und der Oberfläche 3a der Grabenisolation verbleiben. Dementsprechend ist die Oberfläche des Kanalgebietes 8 unterhalb der Oberfläche 3a der Grabenisolation 3 angeordnet. Gegenüber den herkömmlichen Verfahren besitzt das erfindungsgemäße Verfahren jedoch den Vorteil, daß die bisher vorhandenen starken Topologieunterschiede weitgehend bzw. vollständig abgebaut werden können.
  • Nach Erzeugung des monokristallinen Siliziums 7 erfolgt die Erzeugung der Gateoxidschicht (nicht gezeigt) und der Gateelektrode (nicht gezeigt). Nach einer Strukturierung der Gateeleletrode werden durch eine Dotierung die Source- und Drainbereiche (nicht gezeigt) hergestellt.
  • Man erkennt, daß durch die Teilgebiete 8a und 8b des Kanalgebiets 8, welche die nutenförmige Ausnehmung 6 der Grabenisolation 3 überdecken, die Breite des Kanalgebiets 8 deutlich erhöht wird. Das erfindungsgemäße Verfahren besitzt somit den Vorteil, daß eine deutliche Erhöhung der für den Flußstrom ION wirksamen Kanalweite gegenüber bisher verwendeten, konventionellen Transistorstrukturen gewährleistest werden kann, ohne daß eine Verringerung der erzielbaren Integrationsdichte hingenommen werden muß. So läßt sich beispielsweise der Flußstrom ION um bis 50% steigern, ohne daß die Anordnung der aktiven Gebiete bzw. der Grabenisolation verändert werden muß. Der erfindungsgemäße Transistor nutzt dementsprechend einen Teil der Fläche, die bei herkömmlichen Transistoren für die Isolation zwischen den Transistoren vorgesehen ist. Die Vergrößerung der Kanalweite erfolgt dabei selbstjustiert ohne die Gefahr von Kurzschlüssen.
  • Die 4 – 7 zeigen eine weitere Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors. Ausgangspunkt des erfindungsgemäßen Verfahrens ist wiederum ein Halbleitersubstrat 1, beispielsweise ein Silziumsubstrat, das aktive Gebiete 2 und eine bereits fertiggestellte Grabenisolation 3 zwischen den aktiven Gebieten 2 aufweist. Über dem aktiven Gebiet sind eine Padoxidschicht 4 und eine Padnitridschicht 5 angeordnet. Diese Schichten wurden unter anderem zur Erzeugung der Grabenisolation 3 eingesetzt. Die Grabenisolation 3 erhält man beispielsweise dadurch, daß ein in das Halbleitersubstrat 1 geätzter Graben, mit Hilfe eines HDP-Verfahrens („high density plasma") mit Siliziumoxid gefüllt wird. 4 zeigt schematisch eine Struktur, wie sich nach dem HDP-Verfahren aber vor einem CMP-Schritt ergibt.
  • Nach der Abscheidung des Grabenoxids wird ein CMP-Schritt („chemical mechanical polishing") durchgeführt, so daß die Padnitridschicht 5 freigelegt wird. Die sich daraus ergebende Situation ist in 5 dargestellt. Nach dem die Padnitridschicht 5 durch eine Nitrid-Ätzung entfernt ist, wird eine Ätzung durchgeführt, welche zumindest einen an das aktive Gebiet 5 angrenzenden Teil der Grabenisolation 3 entfernt. Gleichzeitig wird mit dieser Ätzung auch die Padoxidschicht 4 entfernt. Bevorzugt wird für diese Ätzung eine naßchemische Ätzung eingesetzt, welche die Padoxidschicht 4 bzw. das Oxid der Grabenisolation 3 selektiv zu dem aktiven Gebiet 2 ätzt. Bei dem vorliegenden Beispiel wird die Ätzung der Grabenisolation 3 auch nach der Entfernung der Padoxidschicht 4 fortgesetzt, wodurch sich eine größere laterale Ausdehnung der nutenförmigen Ausnehmung 6 ergibt. Die sich daraus ergebende Situation ist in 6 dargestellt.
  • Anschließend wird wiederum eine selektive Siliziumepitaxie durchgeführt, wobei über dem aktiven Gebiet 2 und über dem geätzten Teil 6 der Grabenisolation 3 im wesentlichen monokristallines Silizium 7 gebildet wird. Nach der selektiven Epitaxie kann optional eine Wärmebehandlung durchgeführt werden, welche eine Planarisierung des monokristallinen Siliziums 7 zur Folge hat.
  • Vor der Erzeugung des Gateoxids 10 wird nachfolgend ein Opferoxid (nicht gezeigt) aufgebracht, daß anschließend wieder entfernt wird. Durch die Verwendung eines Opferoxids kommt es zu einer sehr guten Durchoxidation der Grenzfläche zwischen den Teilen 8a und 8b des Kanalgebiets 8, das die Grabenisolation 3 überdeckt, und dem Oxid der Grabenisolation 3. Anschließend wird in üblicher Weise die Gateoxidschicht 10 erzeugt, auf welche wiederum die Gateelektrode 11, beispielsweise in Form einer Polysiliziumschicht oder in Form einer Polyzidschicht, abgeschieden wird (7).
  • Die Gateelektrode bzw. der Gatestack 11 wird nachfolgend durch eine Ätzung strukturiert, wobei das erfindungsgemäße Verfahren den Vorteil aufweist, daß dabei auf eine bisher übliche Überätzung („Overetch") weitgehend verzichtet werden kann. Bei den herkömmlichen Verfahren war bei der Strukturierung des Gateelektrode eine Überätzung notwendig, da aufgrund der großen Topologieunterschiede unterschiedlich dicke Bereiche des Gatestacks vorliegen konnten. Die Überätzung führte jedoch häufig zu einer Schädigung des darunterliegenden Gateoxids. Da bei dem erfindungsgemäßen Verfahren entsprechende Überätzungen weitgehend vermieden werden können, kann auch eine hohe Qualität des Gateoxids gewährleistet werden. Nach einer Strukturierung der Gateeleletrode werden durch eine Dotierung die Source- und Drainbereiche (nicht gezeigt) hergestellt.
  • Aus 7 ist ersichtlich, daß die Teilgebiete 8a und 8b des Kanalgebiets 8, die jeweils einen Teil 6 der Grabenisolation 3 überdecken, jeweils mehr als 20% des Kanalgebiets 8 einnehmen. Dementsprechend ist die Breite des Kanalgebiets um mehr als 40% vergrößert. Da im vorliegenden Beispiel die Breite des aktiven Gebiets 2 etwa der minimalen Strukturgröße F entspricht, welche mit der zur Herstellung des Transistors verwendeten Lithographie herstellbar ist, ist die Breite des Kanalgebiets 8 dementsprechend größer als 1,4-fache der minimalen Strukturgröße F. So läßt sich der Flußstrom ION um bis 50% steigern, ohne daß die Anordnung der aktiven Gebiete bzw. der Grabenisolation verändert werden muß. Weiterhin besitzt das erfindungsgemäße Verfahren eine gute Steuerbarkeit, da das Profil des Kanalgebiets mit Hilfe des CMP-Schritss, der Padnitriddicke sowie der naßchemischen Ätzung entsprechend den Designvorgaben eingesetellt werden kann.
  • 8 – 13 zeigen eine weitere Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors. Die auch bei dieser Ausführungsform mehr oder weniger stark ausgeprägte nutenförmige Ausnehmung ist den Abbildungen aus Gründen der Übersichtlichkeit nicht dargestellt. Im Unterschied zu den beiden vorher beschriebenen Ausführungsformen, bei denen die epitaktisch gebildete, aktive Oberfläche geringfügig unter dem höchsten Niveau der STI-Oberfläche angeordnet ist, erfolgt bei dieser Ausführungsform das epitaktische Wachstum über dieses Niveau hinaus.
  • Ausgangspunkt des erfindungsgemäßen Verfahrens ist wiederum ein Halbleitersubstrat 1, beispielsweise ein Silziumsubstrat, aktive Gebiete 2 und eine bereits fertiggestellte Grabenisolation 3 zwischen den aktiven Gebieten 2 aufweist (8). Anschließend wird eine Oxidation durchgeführt, so daß eine dünne Oxidschicht 12 auf der Oberfläche der aktiven Gebiete 2 erzeugt wird (9).
  • Danach wird mittels isotroper Ätzung über eine Maske 13, die optional alle Bereiche für Transistoren ohne beabsichtigte Kanalerweiterung abdeckt, diese dünne Oxidschicht 12 wieder entfernt (10). Nach Entfernen der Maske 13 und Reinigung wird auf den freiliegenden Halbleiteroberflächen mittels selektiver Epitaxie eine im wesentlichen monokristalline Halbleiterschicht 7 abgeschieden, die zugleich auch, etwa im Maß der Epitaxiedicke oberhalb der STI-Oberfläche, den Rand 6 der Grabenisolation 3 lateral überwächst. Aufgrund der Gesetzmäßigkeiten des epitaxialen Wachstums bildet sich dabei die Oberkante der Epitaxieschicht 7 facettiert-gerundet aus (11). Dementsprechend ist die Oberfläche des Kanalgebietes 8 nun oberhalb der Oberfläche 3a der Grabenisolation 3 angeordnet.
  • Nach Entfernung der dünne Oxidschicht 12 auch auf den nicht epitaxial überwachsenen Gebieten (12) erfolgt die Erzeugung der Gateoxidschicht 10 und Abscheidung und Strukturierung der Gate-Elektrodenschicht 11 (13). Im Anschluß daran erfolgt die weitere Prozessierung incl. Herstellung der S/D-Gebiete bis zur kompletten Schaltung entsprechend einem konventionellen Prozeßablauf.
  • Optional kann die nach der Erzeugung der Feldisolation ausgeführte Oxidation und deren Strukturierung als Oxidblockschicht 12 auch ausgelassen werden, wodurch alle aktiven Gebiete, damit alle auf dem Halbleitersubstrat zu inegrierenden Typen von Transistoren und anderen Funktionselemente mit lateral und vertikal epitaktisch überwachsener Struktur ausgebildet werden.
  • 14 zeigt eine vergrößerte Ansicht des in 13 gezeigten, erfindungsgemäßen Feldeffekttransistors. Unterhalb der Oberfläche des Epitaxieschicht 7 ist wiederum das Kanalgebiet 8 ausgebildet. Dabei überdecken die Teilgebiete 8a und 8b des Kanalgebiets 8 wiederum einen Teil 6 der Grabenisolation 3. Im Gegensatz zu den bisher gezeigten Ausführungsformen des erfindungsgemäßen Feldeffekttransistors weist der in 14 gezeigte Feldeffekttransistor zusätzlich zu dem zentralen aktiven horizontalen Bereich 8c aktive vertikale Bereiche 8d auf, die durch die Grabenisolation 3 begrenzt werden.
  • Der Höhenunterschied zwischen der planaren Oberfläche der aktiven Bereiche und der Oberfläche der Grabenisolation entspricht etwa der Weite der vertikalen Kanalbereiche 8d. Die Dotierungsprofiltiefe der Source- und Draingebiete ist vorzugsweise größer als dieser Höhenunterschied. Die Reliefstruktur aus aktiver und STI-Oberfläche ist im Kanalgebiet 8 von einer Gate-Elektrode 11 bedeckt, vorzugsweise ein PolySi-Metall-Schichtstapel. Das Kanalgebiet 8 ist auf seinem planaren wie auf seinem vertikalen Teil von einem Gateoxid 10 bedeckt. Die Kante des aktiven Gebiets, d.h. der Übergang vom planaren (horizontalen) zum vertikalen Teil der Oberfläche des aktiven Halbleitergebiets ist facettiert-gerundet. Dabei liegt der Krümmungsradius dieser Rundung beispielsweise in der Größenordnung der vertikalen Überhöhung des aktiven Gebiets über der STI-Oberfläche. Das Kanalgebiet ist source- und drainseitig von Spacern (nicht gezeigt) flankiert, welche die Gateelektrode lateral von den S/D-Kontaktflächen isoliert.

Claims (21)

  1. Feldeffekttransistor, insbesondere MIS-Feldeffekttransistor, mit: a) einem Sourcegebiet und einem Draingebiet, b) einem Kanalgebiet (8), das zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist, c) einer Gatelektrode (11), die elektrisch isoliert vom Kanalgebiet über dem Kanalgebiet angeordnet ist, d) einer Grabenisolation (3), die das Kanalgebiet (8) seitlich begrenzt, e) wobei zumindest ein Teilgebiet (8a, 8b) des Kanalgebiets (8) einen Teil (6) der Grabenisolation (3) überdeckt.
  2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß das Kanalgebiet (8) ein epitaktisch erzeugtes Halbleitergebiet ist.
  3. Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß entlang der Oberkante der Grabenisolation eine nutenförmige Ausnehmung ausgebildet ist.
  4. Feldeffekttransistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Teilgebiet (8a, 8b) des Kanalgebiets (8), das einen Teil (6) der Grabenisolation (3) überdeckt, mehr als 10%, bevorzugt mehr als 20%, des Kanalgebiets einnimmt.
  5. Feldeffekttransistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Breite des Kanalgebiets (8) größer als das 1,2-fache, bevorzugt größer als das 1,4-fache, der minimalen Strukturgröße F ist, welche mit der zur Herstellung des Transistors verwendeten Lithographie herstellbar ist.
  6. Feldeffekttransistor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Oberfläche des Kanalgebietes (8) unterhalb der Oberfläche (3a) der Grabenisolation (3) angeordnet ist.
  7. Feldeffekttransistor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Oberfläche des Kanalgebietes (8) oberhalb der Oberfläche (3a) der Grabenisolation (3) angeordnet ist und das Kanalgebiet (8) horizontale und vertikale Bereiche (8c, 8d) aufweist.
  8. Verfahren zur Herstellung eines Feldeffekttransistors, insbesondere eines MIS-Feldeffekttransistor, mit den Schritten: a) ein Halbleitersubstrat (1) mit zumindest einem aktiven Gebiet (2) und einer bereits fertiggestellten Grabenisolation (3) wird bereitgestellt, b) eine selektive Epitaxie wird durchgeführt, wobei über dem aktiven Gebiet (2) und über einem Teil (6) der Grabenisolation (3) ein im wesentlichen monokristallines Halbleitermaterial (7) gebildet wird, so daß ein Kanalgebiet (8) erzeugt wird, c) auf dem Kanalgebiet (8) wird ein Gateoxid (10) und auf dem Gateoxid (10) wird eine Gatelektrode (11) erzeugt, und d) Source- und Draingebiete werden erzeugt.
  9. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß vor der selektiven Epitaxie in Schritt b) eine Ätzung durchgeführt wird, wobei zumindest ein an das aktive Gebiet (2) angrenzender Teil (6) der Grabenisolation (3) geätzt wird, so daß entlang der Oberkante der Grabenisolation (3) eine nutenförmige Ausnehmung erzeugt wird.
  10. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der an das aktive Gebiet (2) angrenzender Teil (6) der Grabenisolation (3) isotrop geätzt wird.
  11. Verfahren nach einem der Ansprüche 7 bis 8, dadurch gekennzeichnet, daß in Schritt a) über dem aktiven Gebiet (2) eine Oxidschicht (4) angeordnet ist und die Oxidschicht (4) auf dem aktiven Gebiet (2) mit der Ätzung der Grabenisolation entfernt wird, so daß entlang der Oberkante der Grabenisolation (3) eine nutenförmige Ausnehmung erzeugt wird.
  12. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Ätzung der Grabenisolation (3) mit der Entfernung der Oxidschicht (4) beendet wird.
  13. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Ätzung der Grabenisolation (3) auch nach der Entfernung der Oxidschicht (4) fortgesetzt wird.
  14. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß die Ätzung der Oxidschicht (4) und der Grabenisolation (3) selektiv zu dem Material des aktiven Gebiets (2) erfolgt.
  15. Verfahren nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, daß die selektive Epitaxie in Schritt b) so durchgeführt wird, daß die Oberfläche des Kanalgebietes (8) unterhalb der Oberfläche (3a) der Grabenisolation (3) angeordnet ist.
  16. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß nach der selektiven Epitaxie eine Wärmebehandlung zur Planarisierung der Epitaxie-Oberfläche durchgeführt wird.
  17. Verfahren nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, daß die selektive Epitaxie in Schritt b) so durchgeführt wird, daß die Oberfläche des Kanalgebietes (8) oberhalb der Oberfläche (3a) der Grabenisolation (3) angeordnet ist und das Kanalgebiet (8) mit horizontalem und vertikalen Bereichen (8c, 8d) gebildet wird.
  18. Verfahren nach einem der Ansprüche 6 bis 15, dadurch gekennzeichnet, daß mit der selektiven Epitaxie monokristallines Silizium gebildet wird.
  19. Verfahren nach einem der Ansprüche 7 bis 16, dadurch gekennzeichnet, daß vor der selektiven Epitaxie zumindest das aktive Gebiet (2) und der geätzte Teil (6) der Grabenisolation (3) mit einem Rasterkraftmikroskop vermessen wird.
  20. Verfahren nach einem der Ansprüche 7 bis 17, dadurch gekennzeichnet, daß die Ätzung des an das aktive Gebiet (2) angrenzenden Teils (6) der Grabenisolation (3) durch eine naßchemische Ätzung erfolgt.
  21. Verfahren nach einem der Ansprüche 6 bis 18, dadurch gekennzeichnet, daß vor der Erzeugung des Gateoxids (10) ein Opferoxid aufgebracht und wieder entfernt wird.
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