JPH01283877A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、複数の素子を集積した半導体装置およびその
製造方法に関する。

（従来の技術） 半導体集積回路の高集積化は目覚ましいものがあり、更
なる高集積化や素子の微細化のために様々な自己゛整合
技術や素子分離技術が開発されている。

ＭＯＳ集積回路の代表的な従来の製造技術は次の通りで
ある。先ずシリコン基板には素子分離絶縁膜を形成する
。素子分離絶縁膜は例えば選択酸化法（ＬＯＧＯ５）に
より形成される。素子分離絶縁膜下には通常、予めイオ
ン注入により反転防。

止層が形成される。こうして素子分離絶縁膜が形成され
た基板に次に多結晶シリコン膜によりゲート電極を形成
し、このゲート電極に自己整合的に不純物のイオン注入
によりソースおよびドレイン拡散層を形成する。その後
全面をパシベーション膜で覆い、これにコンタクト孔を
開けて電極配線を施す。

この様な従来技術には９次のような問題があった。素子
分離領域の反転防止層の不純物はその後の熱工程で素子
形成領域の基板表面まで伸びてくる。例えば、ｐ型シリ
コン基板の場合１反転防止層は通常ボロンのイオン注入
により形成されるが。

特にボロンは他の不純物に比べて拡散係数が大きく、そ
の後の熱工程での再拡散が大きい。この結果１反転防止
層がＭＯＳトランジスタのソース。

ドレイン拡散層と接合を形成することになり。

ソース、ドレインの接合耐圧が低下する。またＭＯＳト
ランジスタのチャネル幅方向について見ると、やはり反
転防止層の張出しによりチャネル幅が設計値より狭めら
れる所謂狭チャネル効果が生じる。以上のような理由で
微細構造のＭＯＳトランジスタの性能劣化が起こる。ま
た、ソース。

ドレイン拡散層の端部は素子分離絶縁膜の端部で定義さ
れるのが通常であるが、ソース、ドレイン拡散層が素子
分離領域内にまで僅かでも進入すると、素子分離領域を
できるだけ小さくしようとした場合に素子分離能力が悪
化する。

（発明が解決しようとする課題） 以上のように従来の高集積化半導体装置では。

各部寸法の微細化により素子性能の劣化や素子分離能力
の低下が問題となっている。

本発明は、この様な問題を解決した半導体装置およびそ
の製造方法を提供することを特徴とする。

［発明の構成コ （課題を解決するための手段） 本発明にかかる半導体装置は、素子分離絶縁膜で囲まれ
た半導体基板の素子形成領域にＭＯＳトランジスタが形
成され、このＭＯＳトランジスタの下地層として素子分
離絶縁膜で囲まれた領域の基板面に選択エピタキシャル
成長層が形成され。

ていることを特徴とする。

本発明の方法は、半導体基板に素子分離絶縁膜を形成し
、この素子分離絶縁膜で囲まれた領域の基板面に選択エ
ピタキシャル成長層を形成し、この選択エピタキシャル
成長層に所望の能動素子を形成する工程を有することを
特徴とする。

（作用） 本発明によれば、素子形成領域に選択エピタキシャル層
を設けることによって、ここに形成される素子と素子分
離領域の反転防止層との間を遠ざけることができる。従
って、素子分離領域の反転防止層が熱工程で広がったと
しても、ＭＯＳトランジスタのソース、ドレイン拡散層
と反転防止層との間で接合を形成することを回避するこ
とができる。また狭チャネル効果も抑制することができ
る。更にソース、ドレイン拡散層の索子分離絶縁膜下へ
の伸びも少なくなるため、素子分離能力の低下も抑制さ
れる。以上の結果、微細な素子分離領域をもって高性能
のトランジスタを集積形成することができる。特にＭＯ
Ｓトランジスタのソース、ドレイン拡散層を選択エピタ
キシャル成長層の厚みの範囲内に形成すれば、より効果
的である。

また、素子分離絶縁膜を選択酸化法により形成した場合
、所謂バーズビークが形成されるが、この構造で選択エ
ピタキシャル成長を行ったとき。

素子形成領域の端部はバーズビーク先端より内側まで入
り込む状態になり、実効的に素子形成領域の面積が広が
る。即ち実質的な素子分離領域幅は従来と同じとして、
実際の素子間距離を従来より小さくすることができる。

同時に、バーズ・ピークを介してのソース・ドレイン拡
散層間の実効的な素子分離距離は従来より大きくするこ
とができる。

（実施例） 以下１本発明の実施例を図面を参照して説明する。

第１図（ａ）　〜（Ｃ）は、一実施例のＭＯＳ集積回路
の要部構造を示す。（ａ）は模式的平面図であり、（ｂ
）、（ｃ）はそれぞれ（ａ）のＡ−Ａ−、Ｂ−ｆ３”断
面図である。ｐ型シリコン基板１の素子分離絶縁膜２に
より囲まれた素子形成領域に選択エピタキシャル成長に
よるｐ型シリコン層４が形成され、このシリコン層４に
ＭＯＳトランジスタが形成されている。素子分離絶縁膜
２の下には反転防止層としてｐ＋型層３が形成されてい
る。ＭＯＳトランジスタは、シリコン層４上にゲート絶
縁膜５を介して多結晶シリコン膜によるゲート電極６が
形成され、このゲート電極６と自己整合的にｎ中型ソー
ス、ドレイン拡散層７（７１，７２，・・・）が形成さ
れている。素子形成された基板面はＣ・ＶＤ絶縁膜８で
覆われ、これにコンタクト孔を開けて電極配線９（９１
，９２゜・・・）が形成されている。

第２図〜第５図は、このＭＯＳ集積回路の製造工程を説
明するための図である。各図（ａ）〜（Ｃ）は、第１図
の（ａ）〜（Ｃ）に対応する。

その製造工程を具体的に説明すると、先ず比抵抗５Ω・
ｃｍ程度のｐ型シリコン基板１に５０ｎｍ程度の熱酸化
によるシリコン酸化膜１１を形成し、この上に選択酸化
の耐酸化性マスクとなるシリコン窒化膜１２をＣＶＤに
より１００ｎｉ程度堆積して、パターン形成する。パタ
ーン形成された窒化膜１２をマスクとしてボロンをイオ
ン注入し、素子分離領域に反転防止層用のイオン注入層
１３を形成する（第２図）。次に窒化膜１２を耐酸化性
マスクとして用いて高温酸化を行い、厚さ７００ｎｆｆ
ｌ程度の素子分離絶縁膜２を形成する。その後窒化膜１
２およびその下の酸化膜１１をエツチング除去して素子
形成領域の基板面を露出させ、その露出した基板面に選
択エピタキシャル法によりｐ型シリコン層４を４００ｒ
ｖ程度成長させる（第３図）。シリコン層４の不純物ド
ーピングは成長と同時でもよいし、成長後イオン注入等
により行ってもよい。また必要ならば、シリコン層４の
表面にはしきい値制御のためのイオン注入を行う。次に
熱酸化により１５ｎｍ程度のゲート絶縁膜５を形成し、
この上に４００　ｎｏ＋程度のリンを含む多結晶シリコ
ン膜を堆積してバターニングするこ、とによりゲート電
極６を形成する。ゲート電極６の側壁にはＣＶＤによる
シリコン酸化膜１４を選択的に形成する。この構造は、
全面にＣＶＤ酸化膜を堆積した後、ＲＩＥ法により全面
エツチングすることにより得られる。そしてゲート電極
６とその側壁酸化膜１４をマスクとして、ヒ素をイオン
注入してｎ中型のソース、ドレイン拡散層７を形成する
（第４図）。イオン注入条件は例えば、加速電圧３０　
ｋ　ｅ　Ｖ、　　ドーズｍ　５　ｘ　１０　”／ｃｍ２
とし。

その後の活性化処理は９００℃、３０分とする。

こうして得られるソース、ドレイン拡散層７は厚み０．
２μｍ程度であり９選択エピタキシャル成長によるシリ
コン層４の厚みの範囲内に収まる。

この後１層間絶縁膜８として例えばＣＶＤシリコン酸化
膜とＢＰＳＧ膜の複合膜を６００　ｎｍ程度堆積し、９
００℃、７０分程度の熱工程で表面を平坦化した後、コ
ンタクト孔を開けてＡノ配線９を形成する（第５図）。

こうしてこの実施例によれば、素子形成領域の基板面が
選択エピタキシャルによって実効的に持上がり、この選
択エピタキシャル層内に素子が形成される。従って第１
図（ｂ）或いは第５図（ｂ）から明らかなように、ソー
ス、ドレイン拡散層７と素子分離領域の反転防止層であ
るｐ中型層３とが直接接合を形成することは防止され、
ソース。

ドレイン拡散層の接合耐圧が高いものとなる。また、ソ
ース、ドレイン拡散層が素子分離絶縁膜のバーズビーク
の下に潜り込む状態はなく、従って素子分離能力の低下
もない。更に選択エピタキシャル成長によるシリコン層
４は、素子分離絶縁膜の端部バーズビークより素子分離
領域上に広がる形で成長するから、実効的に素子形成領
域が広がる。具体的には第３図（Ｃ）に示したように１
本来のチャネル幅Ｗ１に対して広いチャネル幅ｗ２が得
られる。そして１選択酸化による本来の素子分Ｅｉ　、
ｈＡ域に対して、シリコン層４の広がり分だけ実際の素
子間隔を狭くすることができ、素子分離能力を損うこと
なく、高集積化を図ることができる。

ところで上記実施例の方法では１選択エピタキシャル法
によりシリコン層の素子分離絶縁膜に隣接する領域は良
質の単結晶にならず、多結晶になり易い。このため、素
子分離領域との境界に沿ってリーク電流が流れ易く１例
えばＭＯＳトランジスタのカットオフ特性が悪くなる。

この問題を解決するには、チャネル領域に選択エピタキ
シャル成長層を除去する四部を形成することが有効であ
る。

第６図（ａ）〜（ｃ）は、その様な実施例のＭＯＳ集積
回路の要部構成を示している。第１図（ａ）〜（ｃ）と
対応する部分には同一符号を付して詳細な説明は省略す
る。図から明らかなようにこの実施例では、−チャネル
領域にシリコン層４の厚み以上の凹部１０を形成してい
る点で先の実施例と異なる。その製造工程を第７図およ
び第８図を用いて説明する。先の実施例と同様にして反
転防止層であるｐ中型層３および素子分離絶縁膜２を形
成し、素子形成領域に選択エピタキシャル成長法により
シリコン層４を形成した後、チャネル領域に溝を形成す
るための、開口２２ををする例えばフォトレジスト２１
のパターンを形成する（第７図）。そしてこのフォトレ
ジスト２１をマスクとして、異方性ドライエツチング法
によりシリコン層４を選択エツチングし、四部１ｏを形
成する（第８図）。四部１０はその深さがシリコン層４
のｊ￥み以上になるようにする。その後通常の工程に従
ってゲート絶縁膜５を形成して凹部１゜に埋込むように
ゲート電極６を形成し、ヒ素のイオン注入によりソース
、ドレイン拡散層７を形成し、全面を層間絶縁膜８で覆
ってコンタクト孔を開けてＡＩ配線９を形成する。

こうしてこの実施例によれば１選択エピタキシャル成長
層を設けたことにエリ先の実施例と同様の効果が得られ
る。しかもチャネル領域については、その選択エピタキ
シャル成長層を取り除く凹部を形成することにより１選
択エピタキシャル成長層の素子分離絶縁膜近傍の結晶性
の悪さに起因するリーク電流を防止することができる。

またこの構造により、単チャネル効果や狭チャネル効果
を抑制することができる。

なお１選択エピタキシャル成長工程で、成長条件によっ
ては選択性が損われ、第９図（ａ）に示すように素子分
離領域上にもシリコン層４′が島状に成長する。この様
な場合は１選択成長工程後。

例えばＣＦ４ガスを含むＣＤＥにより全面エツチングし
て、第９図（ｂ）に示すように素子分離領域上の不要な
シリコン層４′を除去することが好ましい。また以上で
は素子形成領域にのみシリコン層が形成される選択成長
法を利用したが８選択性のない条件でシリコン層を全面
に堆積し、レーザアニールなどにより必要な領域のシリ
コン層を単結晶化する方法も本発明において有効である
。

更に本発明は１選択酸化法によらず、埋込み法により素
子分離絶縁膜を形成する場合にも適用することが可能で
ある。

その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。

［発明の効果コ 以上述べたように本発明によれば、素子形成領域の基板
面にエピタキシャル成長層を形成して。

ここに素子を形成することにより、微細寸法で高密度集
積化した集積回路での素子の性能劣化を防止することが
できる。

【図面の簡単な説明】

第１図は１本発明の一実施例のＭＯＳ集積回路の要部構
造を示す図、第２図〜第５図はその製造工程を説明する
ための図、第６図は他の実施例のＭＯＳ集積回路の要部
構造を示す図、第７図および第８図はその製造工程を説
明するための図、第９図は更に他の実施例を説明するた
めの図である。 １・・・ｐ型シリコン基板、２・・・素子分離絶縁膜。 ３・・・ｐ生型層（反転防止層）、４・・・ｐ型シリコ
ン層（選択エピタキシャル成長層）、５・・・ゲート絶
縁膜、６・・・ゲート電極、７・・・ソー孔　ドレイン
拡散層、８・・・層間絶縁膜、９・・・Ａノ配線、１０
・・・凹部、１１・・・シリコン酸化膜、１２・・・シ
リコン窒化膜、１３・・・イオン注入層、１４・・・シ
リコン酸化膜。 出願人代理人　弁理士　鈴江武彦 第３図 第９図

Claims (4)

【特許請求の範囲】
1. （１）素子分離絶縁膜が形成された半導体基板の各素子
   形成領域に互いに他から分離された選択エピタキシャル
   成長層が形成され、この選択エピタキシャル成長層にソ
   ース、ドレイン拡散層およびゲート領域を含むＭＯＳト
   ランジスタが形成されていることを特徴とする半導体装
   置。
2. （２）素子分離絶縁膜下の基板面に反転防止層が形成さ
   れ、ソースおよびドレイン拡散層は拡散深さが選択エピ
   タキシャルの厚み以下に設定されている請求項１記載の
   半導体装置。
3. （３）半導体基板に素子分離絶縁膜を形成する工程と、
   素子分離絶縁膜で囲まれた各素子形成領域に選択エピタ
   キシャル層を形成する工程と、選択エピタキシャル成長
   層が形成された素子形成領域に能動素子を形成する工程
   とを有することを特徴とする半導体装置の製造方法。
4. （４）半導体基板に反転防止層と素子分離絶縁膜からな
   る素子分離領域を形成する工程と、素子分離領域に囲ま
   れた各素子形成領域に選択エピタキシャル層を形成する
   工程と、選択エピタキシャル成長層上にゲート絶縁膜を
   介してゲート電極を形成する工程と、ゲート電極をマス
   クとして不純物をイオン注入して選択エピタキシャル層
   より拡散深さの浅いソースおよびドレイン拡散層を形成
   する工程とを有することを特徴とする半導体装置の製造
   方法。