JPH01283877A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH01283877A JPH01283877A JP11325288A JP11325288A JPH01283877A JP H01283877 A JPH01283877 A JP H01283877A JP 11325288 A JP11325288 A JP 11325288A JP 11325288 A JP11325288 A JP 11325288A JP H01283877 A JPH01283877 A JP H01283877A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- element isolation
- insulating film
- selective epitaxial
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims description 47
- 238000009792 diffusion process Methods 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 26
- 239000010703 silicon Substances 0.000 abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 25
- 230000003647 oxidation Effects 0.000 abstract description 12
- 238000007254 oxidation reaction Methods 0.000 abstract description 12
- 238000005530 etching Methods 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 4
- 150000004767 nitrides Chemical class 0.000 abstract description 4
- 230000002542 deteriorative effect Effects 0.000 abstract description 2
- 230000003064 anti-oxidating effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 69
- 238000005468 ion implantation Methods 0.000 description 9
- 230000002265 prevention Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 241000293849 Cordylanthus Species 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- -1 Boron ions Chemical class 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 235000015067 sauces Nutrition 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、複数の素子を集積した半導体装置およびその
製造方法に関する。
製造方法に関する。
(従来の技術)
半導体集積回路の高集積化は目覚ましいものがあり、更
なる高集積化や素子の微細化のために様々な自己゛整合
技術や素子分離技術が開発されている。
なる高集積化や素子の微細化のために様々な自己゛整合
技術や素子分離技術が開発されている。
MOS集積回路の代表的な従来の製造技術は次の通りで
ある。先ずシリコン基板には素子分離絶縁膜を形成する
。素子分離絶縁膜は例えば選択酸化法(LOGO5)に
より形成される。素子分離絶縁膜下には通常、予めイオ
ン注入により反転防。
ある。先ずシリコン基板には素子分離絶縁膜を形成する
。素子分離絶縁膜は例えば選択酸化法(LOGO5)に
より形成される。素子分離絶縁膜下には通常、予めイオ
ン注入により反転防。
止層が形成される。こうして素子分離絶縁膜が形成され
た基板に次に多結晶シリコン膜によりゲート電極を形成
し、このゲート電極に自己整合的に不純物のイオン注入
によりソースおよびドレイン拡散層を形成する。その後
全面をパシベーション膜で覆い、これにコンタクト孔を
開けて電極配線を施す。
た基板に次に多結晶シリコン膜によりゲート電極を形成
し、このゲート電極に自己整合的に不純物のイオン注入
によりソースおよびドレイン拡散層を形成する。その後
全面をパシベーション膜で覆い、これにコンタクト孔を
開けて電極配線を施す。
この様な従来技術には9次のような問題があった。素子
分離領域の反転防止層の不純物はその後の熱工程で素子
形成領域の基板表面まで伸びてくる。例えば、p型シリ
コン基板の場合1反転防止層は通常ボロンのイオン注入
により形成されるが。
分離領域の反転防止層の不純物はその後の熱工程で素子
形成領域の基板表面まで伸びてくる。例えば、p型シリ
コン基板の場合1反転防止層は通常ボロンのイオン注入
により形成されるが。
特にボロンは他の不純物に比べて拡散係数が大きく、そ
の後の熱工程での再拡散が大きい。この結果1反転防止
層がMOSトランジスタのソース。
の後の熱工程での再拡散が大きい。この結果1反転防止
層がMOSトランジスタのソース。
ドレイン拡散層と接合を形成することになり。
ソース、ドレインの接合耐圧が低下する。またMOSト
ランジスタのチャネル幅方向について見ると、やはり反
転防止層の張出しによりチャネル幅が設計値より狭めら
れる所謂狭チャネル効果が生じる。以上のような理由で
微細構造のMOSトランジスタの性能劣化が起こる。ま
た、ソース。
ランジスタのチャネル幅方向について見ると、やはり反
転防止層の張出しによりチャネル幅が設計値より狭めら
れる所謂狭チャネル効果が生じる。以上のような理由で
微細構造のMOSトランジスタの性能劣化が起こる。ま
た、ソース。
ドレイン拡散層の端部は素子分離絶縁膜の端部で定義さ
れるのが通常であるが、ソース、ドレイン拡散層が素子
分離領域内にまで僅かでも進入すると、素子分離領域を
できるだけ小さくしようとした場合に素子分離能力が悪
化する。
れるのが通常であるが、ソース、ドレイン拡散層が素子
分離領域内にまで僅かでも進入すると、素子分離領域を
できるだけ小さくしようとした場合に素子分離能力が悪
化する。
(発明が解決しようとする課題)
以上のように従来の高集積化半導体装置では。
各部寸法の微細化により素子性能の劣化や素子分離能力
の低下が問題となっている。
の低下が問題となっている。
本発明は、この様な問題を解決した半導体装置およびそ
の製造方法を提供することを特徴とする。
の製造方法を提供することを特徴とする。
[発明の構成コ
(課題を解決するための手段)
本発明にかかる半導体装置は、素子分離絶縁膜で囲まれ
た半導体基板の素子形成領域にMOSトランジスタが形
成され、このMOSトランジスタの下地層として素子分
離絶縁膜で囲まれた領域の基板面に選択エピタキシャル
成長層が形成され。
た半導体基板の素子形成領域にMOSトランジスタが形
成され、このMOSトランジスタの下地層として素子分
離絶縁膜で囲まれた領域の基板面に選択エピタキシャル
成長層が形成され。
ていることを特徴とする。
本発明の方法は、半導体基板に素子分離絶縁膜を形成し
、この素子分離絶縁膜で囲まれた領域の基板面に選択エ
ピタキシャル成長層を形成し、この選択エピタキシャル
成長層に所望の能動素子を形成する工程を有することを
特徴とする。
、この素子分離絶縁膜で囲まれた領域の基板面に選択エ
ピタキシャル成長層を形成し、この選択エピタキシャル
成長層に所望の能動素子を形成する工程を有することを
特徴とする。
(作用)
本発明によれば、素子形成領域に選択エピタキシャル層
を設けることによって、ここに形成される素子と素子分
離領域の反転防止層との間を遠ざけることができる。従
って、素子分離領域の反転防止層が熱工程で広がったと
しても、MOSトランジスタのソース、ドレイン拡散層
と反転防止層との間で接合を形成することを回避するこ
とができる。また狭チャネル効果も抑制することができ
る。更にソース、ドレイン拡散層の索子分離絶縁膜下へ
の伸びも少なくなるため、素子分離能力の低下も抑制さ
れる。以上の結果、微細な素子分離領域をもって高性能
のトランジスタを集積形成することができる。特にMO
Sトランジスタのソース、ドレイン拡散層を選択エピタ
キシャル成長層の厚みの範囲内に形成すれば、より効果
的である。
を設けることによって、ここに形成される素子と素子分
離領域の反転防止層との間を遠ざけることができる。従
って、素子分離領域の反転防止層が熱工程で広がったと
しても、MOSトランジスタのソース、ドレイン拡散層
と反転防止層との間で接合を形成することを回避するこ
とができる。また狭チャネル効果も抑制することができ
る。更にソース、ドレイン拡散層の索子分離絶縁膜下へ
の伸びも少なくなるため、素子分離能力の低下も抑制さ
れる。以上の結果、微細な素子分離領域をもって高性能
のトランジスタを集積形成することができる。特にMO
Sトランジスタのソース、ドレイン拡散層を選択エピタ
キシャル成長層の厚みの範囲内に形成すれば、より効果
的である。
また、素子分離絶縁膜を選択酸化法により形成した場合
、所謂バーズビークが形成されるが、この構造で選択エ
ピタキシャル成長を行ったとき。
、所謂バーズビークが形成されるが、この構造で選択エ
ピタキシャル成長を行ったとき。
素子形成領域の端部はバーズビーク先端より内側まで入
り込む状態になり、実効的に素子形成領域の面積が広が
る。即ち実質的な素子分離領域幅は従来と同じとして、
実際の素子間距離を従来より小さくすることができる。
り込む状態になり、実効的に素子形成領域の面積が広が
る。即ち実質的な素子分離領域幅は従来と同じとして、
実際の素子間距離を従来より小さくすることができる。
同時に、バーズ・ピークを介してのソース・ドレイン拡
散層間の実効的な素子分離距離は従来より大きくするこ
とができる。
散層間の実効的な素子分離距離は従来より大きくするこ
とができる。
(実施例)
以下1本発明の実施例を図面を参照して説明する。
第1図(a) 〜(C)は、一実施例のMOS集積回路
の要部構造を示す。(a)は模式的平面図であり、(b
)、(c)はそれぞれ(a)のA−A−、B−f3”断
面図である。p型シリコン基板1の素子分離絶縁膜2に
より囲まれた素子形成領域に選択エピタキシャル成長に
よるp型シリコン層4が形成され、このシリコン層4に
MOSトランジスタが形成されている。素子分離絶縁膜
2の下には反転防止層としてp+型層3が形成されてい
る。MOSトランジスタは、シリコン層4上にゲート絶
縁膜5を介して多結晶シリコン膜によるゲート電極6が
形成され、このゲート電極6と自己整合的にn中型ソー
ス、ドレイン拡散層7(71,72,・・・)が形成さ
れている。素子形成された基板面はC・VD絶縁膜8で
覆われ、これにコンタクト孔を開けて電極配線9(91
,92゜・・・)が形成されている。
の要部構造を示す。(a)は模式的平面図であり、(b
)、(c)はそれぞれ(a)のA−A−、B−f3”断
面図である。p型シリコン基板1の素子分離絶縁膜2に
より囲まれた素子形成領域に選択エピタキシャル成長に
よるp型シリコン層4が形成され、このシリコン層4に
MOSトランジスタが形成されている。素子分離絶縁膜
2の下には反転防止層としてp+型層3が形成されてい
る。MOSトランジスタは、シリコン層4上にゲート絶
縁膜5を介して多結晶シリコン膜によるゲート電極6が
形成され、このゲート電極6と自己整合的にn中型ソー
ス、ドレイン拡散層7(71,72,・・・)が形成さ
れている。素子形成された基板面はC・VD絶縁膜8で
覆われ、これにコンタクト孔を開けて電極配線9(91
,92゜・・・)が形成されている。
第2図〜第5図は、このMOS集積回路の製造工程を説
明するための図である。各図(a)〜(C)は、第1図
の(a)〜(C)に対応する。
明するための図である。各図(a)〜(C)は、第1図
の(a)〜(C)に対応する。
その製造工程を具体的に説明すると、先ず比抵抗5Ω・
cm程度のp型シリコン基板1に50nm程度の熱酸化
によるシリコン酸化膜11を形成し、この上に選択酸化
の耐酸化性マスクとなるシリコン窒化膜12をCVDに
より100ni程度堆積して、パターン形成する。パタ
ーン形成された窒化膜12をマスクとしてボロンをイオ
ン注入し、素子分離領域に反転防止層用のイオン注入層
13を形成する(第2図)。次に窒化膜12を耐酸化性
マスクとして用いて高温酸化を行い、厚さ700nff
l程度の素子分離絶縁膜2を形成する。その後窒化膜1
2およびその下の酸化膜11をエツチング除去して素子
形成領域の基板面を露出させ、その露出した基板面に選
択エピタキシャル法によりp型シリコン層4を400r
v程度成長させる(第3図)。シリコン層4の不純物ド
ーピングは成長と同時でもよいし、成長後イオン注入等
により行ってもよい。また必要ならば、シリコン層4の
表面にはしきい値制御のためのイオン注入を行う。次に
熱酸化により15nm程度のゲート絶縁膜5を形成し、
この上に400 no+程度のリンを含む多結晶シリコ
ン膜を堆積してバターニングするこ、とによりゲート電
極6を形成する。ゲート電極6の側壁にはCVDによる
シリコン酸化膜14を選択的に形成する。この構造は、
全面にCVD酸化膜を堆積した後、RIE法により全面
エツチングすることにより得られる。そしてゲート電極
6とその側壁酸化膜14をマスクとして、ヒ素をイオン
注入してn中型のソース、ドレイン拡散層7を形成する
(第4図)。イオン注入条件は例えば、加速電圧30
k e V、 ドーズm 5 x 10 ”/cm2
とし。
cm程度のp型シリコン基板1に50nm程度の熱酸化
によるシリコン酸化膜11を形成し、この上に選択酸化
の耐酸化性マスクとなるシリコン窒化膜12をCVDに
より100ni程度堆積して、パターン形成する。パタ
ーン形成された窒化膜12をマスクとしてボロンをイオ
ン注入し、素子分離領域に反転防止層用のイオン注入層
13を形成する(第2図)。次に窒化膜12を耐酸化性
マスクとして用いて高温酸化を行い、厚さ700nff
l程度の素子分離絶縁膜2を形成する。その後窒化膜1
2およびその下の酸化膜11をエツチング除去して素子
形成領域の基板面を露出させ、その露出した基板面に選
択エピタキシャル法によりp型シリコン層4を400r
v程度成長させる(第3図)。シリコン層4の不純物ド
ーピングは成長と同時でもよいし、成長後イオン注入等
により行ってもよい。また必要ならば、シリコン層4の
表面にはしきい値制御のためのイオン注入を行う。次に
熱酸化により15nm程度のゲート絶縁膜5を形成し、
この上に400 no+程度のリンを含む多結晶シリコ
ン膜を堆積してバターニングするこ、とによりゲート電
極6を形成する。ゲート電極6の側壁にはCVDによる
シリコン酸化膜14を選択的に形成する。この構造は、
全面にCVD酸化膜を堆積した後、RIE法により全面
エツチングすることにより得られる。そしてゲート電極
6とその側壁酸化膜14をマスクとして、ヒ素をイオン
注入してn中型のソース、ドレイン拡散層7を形成する
(第4図)。イオン注入条件は例えば、加速電圧30
k e V、 ドーズm 5 x 10 ”/cm2
とし。
その後の活性化処理は900℃、30分とする。
こうして得られるソース、ドレイン拡散層7は厚み0.
2μm程度であり9選択エピタキシャル成長によるシリ
コン層4の厚みの範囲内に収まる。
2μm程度であり9選択エピタキシャル成長によるシリ
コン層4の厚みの範囲内に収まる。
この後1層間絶縁膜8として例えばCVDシリコン酸化
膜とBPSG膜の複合膜を600 nm程度堆積し、9
00℃、70分程度の熱工程で表面を平坦化した後、コ
ンタクト孔を開けてAノ配線9を形成する(第5図)。
膜とBPSG膜の複合膜を600 nm程度堆積し、9
00℃、70分程度の熱工程で表面を平坦化した後、コ
ンタクト孔を開けてAノ配線9を形成する(第5図)。
こうしてこの実施例によれば、素子形成領域の基板面が
選択エピタキシャルによって実効的に持上がり、この選
択エピタキシャル層内に素子が形成される。従って第1
図(b)或いは第5図(b)から明らかなように、ソー
ス、ドレイン拡散層7と素子分離領域の反転防止層であ
るp中型層3とが直接接合を形成することは防止され、
ソース。
選択エピタキシャルによって実効的に持上がり、この選
択エピタキシャル層内に素子が形成される。従って第1
図(b)或いは第5図(b)から明らかなように、ソー
ス、ドレイン拡散層7と素子分離領域の反転防止層であ
るp中型層3とが直接接合を形成することは防止され、
ソース。
ドレイン拡散層の接合耐圧が高いものとなる。また、ソ
ース、ドレイン拡散層が素子分離絶縁膜のバーズビーク
の下に潜り込む状態はなく、従って素子分離能力の低下
もない。更に選択エピタキシャル成長によるシリコン層
4は、素子分離絶縁膜の端部バーズビークより素子分離
領域上に広がる形で成長するから、実効的に素子形成領
域が広がる。具体的には第3図(C)に示したように1
本来のチャネル幅W1に対して広いチャネル幅w2が得
られる。そして1選択酸化による本来の素子分Ei 、
hA域に対して、シリコン層4の広がり分だけ実際の素
子間隔を狭くすることができ、素子分離能力を損うこと
なく、高集積化を図ることができる。
ース、ドレイン拡散層が素子分離絶縁膜のバーズビーク
の下に潜り込む状態はなく、従って素子分離能力の低下
もない。更に選択エピタキシャル成長によるシリコン層
4は、素子分離絶縁膜の端部バーズビークより素子分離
領域上に広がる形で成長するから、実効的に素子形成領
域が広がる。具体的には第3図(C)に示したように1
本来のチャネル幅W1に対して広いチャネル幅w2が得
られる。そして1選択酸化による本来の素子分Ei 、
hA域に対して、シリコン層4の広がり分だけ実際の素
子間隔を狭くすることができ、素子分離能力を損うこと
なく、高集積化を図ることができる。
ところで上記実施例の方法では1選択エピタキシャル法
によりシリコン層の素子分離絶縁膜に隣接する領域は良
質の単結晶にならず、多結晶になり易い。このため、素
子分離領域との境界に沿ってリーク電流が流れ易く1例
えばMOSトランジスタのカットオフ特性が悪くなる。
によりシリコン層の素子分離絶縁膜に隣接する領域は良
質の単結晶にならず、多結晶になり易い。このため、素
子分離領域との境界に沿ってリーク電流が流れ易く1例
えばMOSトランジスタのカットオフ特性が悪くなる。
この問題を解決するには、チャネル領域に選択エピタキ
シャル成長層を除去する四部を形成することが有効であ
る。
シャル成長層を除去する四部を形成することが有効であ
る。
第6図(a)〜(c)は、その様な実施例のMOS集積
回路の要部構成を示している。第1図(a)〜(c)と
対応する部分には同一符号を付して詳細な説明は省略す
る。図から明らかなようにこの実施例では、−チャネル
領域にシリコン層4の厚み以上の凹部10を形成してい
る点で先の実施例と異なる。その製造工程を第7図およ
び第8図を用いて説明する。先の実施例と同様にして反
転防止層であるp中型層3および素子分離絶縁膜2を形
成し、素子形成領域に選択エピタキシャル成長法により
シリコン層4を形成した後、チャネル領域に溝を形成す
るための、開口22ををする例えばフォトレジスト21
のパターンを形成する(第7図)。そしてこのフォトレ
ジスト21をマスクとして、異方性ドライエツチング法
によりシリコン層4を選択エツチングし、四部1oを形
成する(第8図)。四部10はその深さがシリコン層4
のj¥み以上になるようにする。その後通常の工程に従
ってゲート絶縁膜5を形成して凹部1゜に埋込むように
ゲート電極6を形成し、ヒ素のイオン注入によりソース
、ドレイン拡散層7を形成し、全面を層間絶縁膜8で覆
ってコンタクト孔を開けてAI配線9を形成する。
回路の要部構成を示している。第1図(a)〜(c)と
対応する部分には同一符号を付して詳細な説明は省略す
る。図から明らかなようにこの実施例では、−チャネル
領域にシリコン層4の厚み以上の凹部10を形成してい
る点で先の実施例と異なる。その製造工程を第7図およ
び第8図を用いて説明する。先の実施例と同様にして反
転防止層であるp中型層3および素子分離絶縁膜2を形
成し、素子形成領域に選択エピタキシャル成長法により
シリコン層4を形成した後、チャネル領域に溝を形成す
るための、開口22ををする例えばフォトレジスト21
のパターンを形成する(第7図)。そしてこのフォトレ
ジスト21をマスクとして、異方性ドライエツチング法
によりシリコン層4を選択エツチングし、四部1oを形
成する(第8図)。四部10はその深さがシリコン層4
のj¥み以上になるようにする。その後通常の工程に従
ってゲート絶縁膜5を形成して凹部1゜に埋込むように
ゲート電極6を形成し、ヒ素のイオン注入によりソース
、ドレイン拡散層7を形成し、全面を層間絶縁膜8で覆
ってコンタクト孔を開けてAI配線9を形成する。
こうしてこの実施例によれば1選択エピタキシャル成長
層を設けたことにエリ先の実施例と同様の効果が得られ
る。しかもチャネル領域については、その選択エピタキ
シャル成長層を取り除く凹部を形成することにより1選
択エピタキシャル成長層の素子分離絶縁膜近傍の結晶性
の悪さに起因するリーク電流を防止することができる。
層を設けたことにエリ先の実施例と同様の効果が得られ
る。しかもチャネル領域については、その選択エピタキ
シャル成長層を取り除く凹部を形成することにより1選
択エピタキシャル成長層の素子分離絶縁膜近傍の結晶性
の悪さに起因するリーク電流を防止することができる。
またこの構造により、単チャネル効果や狭チャネル効果
を抑制することができる。
を抑制することができる。
なお1選択エピタキシャル成長工程で、成長条件によっ
ては選択性が損われ、第9図(a)に示すように素子分
離領域上にもシリコン層4′が島状に成長する。この様
な場合は1選択成長工程後。
ては選択性が損われ、第9図(a)に示すように素子分
離領域上にもシリコン層4′が島状に成長する。この様
な場合は1選択成長工程後。
例えばCF4ガスを含むCDEにより全面エツチングし
て、第9図(b)に示すように素子分離領域上の不要な
シリコン層4′を除去することが好ましい。また以上で
は素子形成領域にのみシリコン層が形成される選択成長
法を利用したが8選択性のない条件でシリコン層を全面
に堆積し、レーザアニールなどにより必要な領域のシリ
コン層を単結晶化する方法も本発明において有効である
。
て、第9図(b)に示すように素子分離領域上の不要な
シリコン層4′を除去することが好ましい。また以上で
は素子形成領域にのみシリコン層が形成される選択成長
法を利用したが8選択性のない条件でシリコン層を全面
に堆積し、レーザアニールなどにより必要な領域のシリ
コン層を単結晶化する方法も本発明において有効である
。
更に本発明は1選択酸化法によらず、埋込み法により素
子分離絶縁膜を形成する場合にも適用することが可能で
ある。
子分離絶縁膜を形成する場合にも適用することが可能で
ある。
その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
[発明の効果コ
以上述べたように本発明によれば、素子形成領域の基板
面にエピタキシャル成長層を形成して。
面にエピタキシャル成長層を形成して。
ここに素子を形成することにより、微細寸法で高密度集
積化した集積回路での素子の性能劣化を防止することが
できる。
積化した集積回路での素子の性能劣化を防止することが
できる。
第1図は1本発明の一実施例のMOS集積回路の要部構
造を示す図、第2図〜第5図はその製造工程を説明する
ための図、第6図は他の実施例のMOS集積回路の要部
構造を示す図、第7図および第8図はその製造工程を説
明するための図、第9図は更に他の実施例を説明するた
めの図である。 1・・・p型シリコン基板、2・・・素子分離絶縁膜。 3・・・p生型層(反転防止層)、4・・・p型シリコ
ン層(選択エピタキシャル成長層)、5・・・ゲート絶
縁膜、6・・・ゲート電極、7・・・ソー孔 ドレイン
拡散層、8・・・層間絶縁膜、9・・・Aノ配線、10
・・・凹部、11・・・シリコン酸化膜、12・・・シ
リコン窒化膜、13・・・イオン注入層、14・・・シ
リコン酸化膜。 出願人代理人 弁理士 鈴江武彦 第3図 第9図
造を示す図、第2図〜第5図はその製造工程を説明する
ための図、第6図は他の実施例のMOS集積回路の要部
構造を示す図、第7図および第8図はその製造工程を説
明するための図、第9図は更に他の実施例を説明するた
めの図である。 1・・・p型シリコン基板、2・・・素子分離絶縁膜。 3・・・p生型層(反転防止層)、4・・・p型シリコ
ン層(選択エピタキシャル成長層)、5・・・ゲート絶
縁膜、6・・・ゲート電極、7・・・ソー孔 ドレイン
拡散層、8・・・層間絶縁膜、9・・・Aノ配線、10
・・・凹部、11・・・シリコン酸化膜、12・・・シ
リコン窒化膜、13・・・イオン注入層、14・・・シ
リコン酸化膜。 出願人代理人 弁理士 鈴江武彦 第3図 第9図
Claims (4)
- (1)素子分離絶縁膜が形成された半導体基板の各素子
形成領域に互いに他から分離された選択エピタキシャル
成長層が形成され、この選択エピタキシャル成長層にソ
ース、ドレイン拡散層およびゲート領域を含むMOSト
ランジスタが形成されていることを特徴とする半導体装
置。 - (2)素子分離絶縁膜下の基板面に反転防止層が形成さ
れ、ソースおよびドレイン拡散層は拡散深さが選択エピ
タキシャルの厚み以下に設定されている請求項1記載の
半導体装置。 - (3)半導体基板に素子分離絶縁膜を形成する工程と、
素子分離絶縁膜で囲まれた各素子形成領域に選択エピタ
キシャル層を形成する工程と、選択エピタキシャル成長
層が形成された素子形成領域に能動素子を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - (4)半導体基板に反転防止層と素子分離絶縁膜からな
る素子分離領域を形成する工程と、素子分離領域に囲ま
れた各素子形成領域に選択エピタキシャル層を形成する
工程と、選択エピタキシャル成長層上にゲート絶縁膜を
介してゲート電極を形成する工程と、ゲート電極をマス
クとして不純物をイオン注入して選択エピタキシャル層
より拡散深さの浅いソースおよびドレイン拡散層を形成
する工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11325288A JPH01283877A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11325288A JPH01283877A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01283877A true JPH01283877A (ja) | 1989-11-15 |
Family
ID=14607438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11325288A Pending JPH01283877A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01283877A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003003470A3 (de) * | 2001-06-28 | 2004-02-12 | Infineon Technologies Ag | Feldeffekttransistor und verfahren zu seiner herstellung |
-
1988
- 1988-05-10 JP JP11325288A patent/JPH01283877A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003003470A3 (de) * | 2001-06-28 | 2004-02-12 | Infineon Technologies Ag | Feldeffekttransistor und verfahren zu seiner herstellung |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4532696A (en) | Method of manufacturing a semiconductor device for forming a deep field region in a semiconductor substrate | |
JPH0586673B2 (ja) | ||
JPH0575117A (ja) | 半導体装置及びその製造方法 | |
JPH08162630A (ja) | 半導体素子の高電圧トランジスタ構造及びその製造方法 | |
JPH02260660A (ja) | Mos型半導体装置の製造方法 | |
JPH0669064B2 (ja) | 半導体装置の素子分離方法 | |
JPH07307305A (ja) | 注入マスク上に低温酸化層を用いた、フィールド注入領域が下層をなすフィールド酸化層形成方法 | |
JPH01283877A (ja) | 半導体装置およびその製造方法 | |
JPH07297275A (ja) | 半導体装置の製造方法 | |
JP2778535B2 (ja) | 半導体集積回路及びその製造方法 | |
JPS6310896B2 (ja) | ||
US20050161767A1 (en) | Semiconductor device and manufacturing method thereof | |
KR100239669B1 (ko) | 반도체 디바이스의 필드 산화 마스크 및 그것의 제조방법 | |
JP3818452B2 (ja) | 半導体素子の製造方法 | |
JPH06112481A (ja) | Mosトランジスタの製造方法 | |
JP3106305B2 (ja) | 半導体素子の分離層形成方法 | |
JP2621765B2 (ja) | Cmos半導体装置の素子分離構造の製造方法 | |
JP2594121B2 (ja) | 半導体装置の製造方法 | |
JPH11186546A (ja) | 半導体装置及びその製造方法 | |
JPH0338742B2 (ja) | ||
JP3848782B2 (ja) | 半導体装置の製造方法 | |
JPH05275637A (ja) | 相補型半導体装置の製造方法 | |
JPS60211958A (ja) | 半導体装置 | |
JPH0786586A (ja) | 半導体装置及びその製造方法 | |
JPH0541516A (ja) | 半導体装置及び製造方法 |