JPH0541516A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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- JPH0541516A JPH0541516A JP3313773A JP31377391A JPH0541516A JP H0541516 A JPH0541516 A JP H0541516A JP 3313773 A JP3313773 A JP 3313773A JP 31377391 A JP31377391 A JP 31377391A JP H0541516 A JPH0541516 A JP H0541516A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 238000009792 diffusion process Methods 0.000 claims abstract description 92
- 239000012535 impurity Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 18
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 230000005684 electric field Effects 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- 230000003647 oxidation Effects 0.000 description 15
- 238000007254 oxidation reaction Methods 0.000 description 15
- 238000000206 photolithography Methods 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 11
- 238000000034 method Methods 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 7
- -1 boron ions Chemical class 0.000 description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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Abstract
(57)【要約】 (修正有)
【目的】 ドレイン側のゲート酸化膜が厚くされたMO
Sトランジスタの接合耐圧の低下を防止した半導体装置
と、実効チャネル長を自由に設定できる半導体装置の製
造方法を得る。 【構成】 MOSトランジスタに設けるドレインコンタ
クト用拡散層(第2ドレインP+ 拡散層16)の下側に
もドレイン拡散層(第1ドレインP- 拡散層8)を形成
し、ドレインとN型半導体基板1との接合面をドレイン
拡散層の下面に構成し、空乏層に凹凸が生じないように
して空乏層の局所的な歪を解消し、電界集中によるドレ
イン−基板間耐圧を向上させる。又、オフセット拡散層
をゲート電極の形成前に形成することで、実効チャネル
長の設定を容易にする。
Sトランジスタの接合耐圧の低下を防止した半導体装置
と、実効チャネル長を自由に設定できる半導体装置の製
造方法を得る。 【構成】 MOSトランジスタに設けるドレインコンタ
クト用拡散層(第2ドレインP+ 拡散層16)の下側に
もドレイン拡散層(第1ドレインP- 拡散層8)を形成
し、ドレインとN型半導体基板1との接合面をドレイン
拡散層の下面に構成し、空乏層に凹凸が生じないように
して空乏層の局所的な歪を解消し、電界集中によるドレ
イン−基板間耐圧を向上させる。又、オフセット拡散層
をゲート電極の形成前に形成することで、実効チャネル
長の設定を容易にする。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
ゲート酸化膜のドレイン側が厚い構造を有するMOSト
ランジスタに関する。
ゲート酸化膜のドレイン側が厚い構造を有するMOSト
ランジスタに関する。
【0002】
【従来の技術】従来、この種のMOSトランジスタとし
てラテラル形MOSトランジスタがある。図5に従来の
ラテラル型MOSトランジスタの一例を、その製造工程
に従って示す。先ず、図5(a)のように、N型半導体
基板1に熱酸化により第1酸化膜3を形成し、更に低圧
化学気相成長法(以下、LPCVDと称する)によりフ
ィールド窒化膜2を形成した後、フォトレジストマスク
を用いて選択酸化法によりLOCOS酸化を行うドレイ
ン部にボロンイオン(B+ )をイオン注入してボロン注
入部5を形成する。又、LOCOS酸化を行う素子分離
領域にリンイオン(31P+ )をイオン注入してリン注入
部4を形成する。
てラテラル形MOSトランジスタがある。図5に従来の
ラテラル型MOSトランジスタの一例を、その製造工程
に従って示す。先ず、図5(a)のように、N型半導体
基板1に熱酸化により第1酸化膜3を形成し、更に低圧
化学気相成長法(以下、LPCVDと称する)によりフ
ィールド窒化膜2を形成した後、フォトレジストマスク
を用いて選択酸化法によりLOCOS酸化を行うドレイ
ン部にボロンイオン(B+ )をイオン注入してボロン注
入部5を形成する。又、LOCOS酸化を行う素子分離
領域にリンイオン(31P+ )をイオン注入してリン注入
部4を形成する。
【0003】次に、図5(b)のように、熱酸化により
LOCOS酸化膜6を形成し、同時に前記ボロン注入部
5とリン注入部の押込みを行い、夫々第1ドレインP-
拡散層8とガードリングN+ 拡散層7を形成する。次い
で、図5(c)のように、熱酸化によるゲート酸化膜1
7と、LPCVDによるゲートポリシリコン11を形成
した後、ソースN+ 拡散層13とソースP+ 拡散層1
2、及びドレインコンタクト用拡散層としての第2ドレ
インP+ 拡散層16をイオン注入により形成する。
LOCOS酸化膜6を形成し、同時に前記ボロン注入部
5とリン注入部の押込みを行い、夫々第1ドレインP-
拡散層8とガードリングN+ 拡散層7を形成する。次い
で、図5(c)のように、熱酸化によるゲート酸化膜1
7と、LPCVDによるゲートポリシリコン11を形成
した後、ソースN+ 拡散層13とソースP+ 拡散層1
2、及びドレインコンタクト用拡散層としての第2ドレ
インP+ 拡散層16をイオン注入により形成する。
【0004】又、この種のMOSトランジスタの他の例
として、オフセット形MOSトランジスタがある。図6
に従来のオフセット形MOSトランジスタの一例を、そ
の製造工程に従って示す。先ず、図6(a)のように、
N型半導体基板21上に第1酸化膜22及び窒化膜23
を成長させ、フォトリソグラフィ技術によりパターニン
グする。
として、オフセット形MOSトランジスタがある。図6
に従来のオフセット形MOSトランジスタの一例を、そ
の製造工程に従って示す。先ず、図6(a)のように、
N型半導体基板21上に第1酸化膜22及び窒化膜23
を成長させ、フォトリソグラフィ技術によりパターニン
グする。
【0005】次いで、図6(b)のように、酸化により
厚い酸化膜24を局所的に形成し、窒化膜23と第1酸
化膜22をエッチングにより除去する。その上でゲート
酸化膜25を形成し、その上にポリシリコン26を成長
させる。そして、このポリシリコン26とゲート酸化膜
25をフォトリソグラフィ技術でパターニングしてゲー
ト電極(ゲートポリシリコン)26を形成する。
厚い酸化膜24を局所的に形成し、窒化膜23と第1酸
化膜22をエッチングにより除去する。その上でゲート
酸化膜25を形成し、その上にポリシリコン26を成長
させる。そして、このポリシリコン26とゲート酸化膜
25をフォトリソグラフィ技術でパターニングしてゲー
ト電極(ゲートポリシリコン)26を形成する。
【0006】次いで、図6(c)のように、レジスト2
8でドレイン部を覆い、セルフアラインによりオフセッ
トイオン注入を行い、オフセットイオン注入層27を形
成する。その後、レジスト28を剥離し、オフセット押
し込みにより図6(d)のようにオフセット拡散層29
を形成する。このオフセット押込み時間により、MOS
トランジスタの実効チャネル長を決定する。但し、十分
に長いチャネル長を得るためには、相応の高温の押し込
みが必要となる。しかる後、図6(e)のように、ドレ
イン部にSD砒素拡散層30を形成し、ソース部のオフ
セット拡散層29にSD砒素拡散層30及びSDボロン
拡散層31をフォトリソグラフィ技術、イオン注入、窒
素アニールにより形成する。
8でドレイン部を覆い、セルフアラインによりオフセッ
トイオン注入を行い、オフセットイオン注入層27を形
成する。その後、レジスト28を剥離し、オフセット押
し込みにより図6(d)のようにオフセット拡散層29
を形成する。このオフセット押込み時間により、MOS
トランジスタの実効チャネル長を決定する。但し、十分
に長いチャネル長を得るためには、相応の高温の押し込
みが必要となる。しかる後、図6(e)のように、ドレ
イン部にSD砒素拡散層30を形成し、ソース部のオフ
セット拡散層29にSD砒素拡散層30及びSDボロン
拡散層31をフォトリソグラフィ技術、イオン注入、窒
素アニールにより形成する。
【0007】
【発明が解決しようとする課題】図5に示したドレイン
側ゲート酸化膜が厚い従来のラテラル型MOSトランジ
スタでは、LOCOS酸化膜6の下に形成される第1ド
レインP- 拡散層8と、LOCOS酸化をしない活性領
域に形成される第2ドレインP+ 拡散層16とでは半導
体基板1における接合の深さが異なるため、第2ドレイ
ンP+ 拡散層16と第1ドレインP- 拡散層6との接合
点における半導体基板1との空乏層は局所的に凹凸を生
じる。このため、この局所的な空乏層の歪の部分が本来
のドレイン−基板間接合の耐圧以下の電圧であっても、
電界集中のために雪崩降伏が生じてしまうという問題が
ある。
側ゲート酸化膜が厚い従来のラテラル型MOSトランジ
スタでは、LOCOS酸化膜6の下に形成される第1ド
レインP- 拡散層8と、LOCOS酸化をしない活性領
域に形成される第2ドレインP+ 拡散層16とでは半導
体基板1における接合の深さが異なるため、第2ドレイ
ンP+ 拡散層16と第1ドレインP- 拡散層6との接合
点における半導体基板1との空乏層は局所的に凹凸を生
じる。このため、この局所的な空乏層の歪の部分が本来
のドレイン−基板間接合の耐圧以下の電圧であっても、
電界集中のために雪崩降伏が生じてしまうという問題が
ある。
【0008】又、図6に示したオフセット型MOSトラ
ンジスタでは、オフセット拡散層29を形成するために
イオン注入を行うが、ゲートポリシリコン26と厚い酸
化膜24を利用したセルフアライン法によって行ってい
るため、ゲートポリシリコン26とオフセット拡散層2
9との重なりはイオン注入後の押し込みによって制御さ
れることになる。このため、制御性は良いが、制御範囲
が狭くなり、オフセット拡散層の横方向拡散距離分しか
実効チャネル長になり得ない。
ンジスタでは、オフセット拡散層29を形成するために
イオン注入を行うが、ゲートポリシリコン26と厚い酸
化膜24を利用したセルフアライン法によって行ってい
るため、ゲートポリシリコン26とオフセット拡散層2
9との重なりはイオン注入後の押し込みによって制御さ
れることになる。このため、制御性は良いが、制御範囲
が狭くなり、オフセット拡散層の横方向拡散距離分しか
実効チャネル長になり得ない。
【0009】したがって、低圧MOSロジックを同一ペ
レット上に形成する場合には、低圧MOSトランジスタ
のしきい値制御用のゲートイオン注入によるゲートイオ
ン注入層がオフセット押し込み時の熱処理によって拡散
され、しきい値の制御性が悪化するという問題がある。
レット上に形成する場合には、低圧MOSトランジスタ
のしきい値制御用のゲートイオン注入によるゲートイオ
ン注入層がオフセット押し込み時の熱処理によって拡散
され、しきい値の制御性が悪化するという問題がある。
【0010】本発明の目的は、ドレインにおける局所的
な歪を解消し、接合耐圧の低下を防止した半導体装置を
提供することにある。又、本発明の他の目的は、実効チ
ャネル長を任意に制御でき、かつ同時に形成する低圧M
OSトランジスタのしきい値の制御性を改善することが
できる半導体装置の製造方法を提供することにある。
な歪を解消し、接合耐圧の低下を防止した半導体装置を
提供することにある。又、本発明の他の目的は、実効チ
ャネル長を任意に制御でき、かつ同時に形成する低圧M
OSトランジスタのしきい値の制御性を改善することが
できる半導体装置の製造方法を提供することにある。
【0011】
【課題を解決するための手段】本発明の半導体装置は、
ラテラル型MOSトランジスタに設けるドレインコンタ
クト用拡散層の下側にもドレイン拡散層を形成する。例
えば、ドレインコンタクト用拡散層をドレイン拡散層の
中に形成する。又、本発明の半導体装置の製造方法は、
オフセット拡散層をゲート電極の形成前に形成する。
ラテラル型MOSトランジスタに設けるドレインコンタ
クト用拡散層の下側にもドレイン拡散層を形成する。例
えば、ドレインコンタクト用拡散層をドレイン拡散層の
中に形成する。又、本発明の半導体装置の製造方法は、
オフセット拡散層をゲート電極の形成前に形成する。
【0012】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の半導体装置の第1実施例を製造工程
順に示す断面図である。先ず、図1(a)のように、N
型半導体基板1に熱酸化により第1酸化膜3を形成し、
更にLPCVDによりフィールド窒化膜2を形成した
後、フォトレジストマスクによりドレイン形成領域全体
にボロンイオンを注入してりボロン注入部5を形成す
る。又、LOCOS酸化を行う素子分離領域にリンイオ
ンを注入してリンイオン注入部4を形成する。次いで、
図1(b)のように、熱酸化によりLOCOS酸化膜6
を形成し、同時に前記ボロンイオン注入部5とリンイオ
ン注入部4で夫々第1ドレインP- 拡散層8とガードリ
ングN+ 拡散層7を形成する。
る。図1は本発明の半導体装置の第1実施例を製造工程
順に示す断面図である。先ず、図1(a)のように、N
型半導体基板1に熱酸化により第1酸化膜3を形成し、
更にLPCVDによりフィールド窒化膜2を形成した
後、フォトレジストマスクによりドレイン形成領域全体
にボロンイオンを注入してりボロン注入部5を形成す
る。又、LOCOS酸化を行う素子分離領域にリンイオ
ンを注入してリンイオン注入部4を形成する。次いで、
図1(b)のように、熱酸化によりLOCOS酸化膜6
を形成し、同時に前記ボロンイオン注入部5とリンイオ
ン注入部4で夫々第1ドレインP- 拡散層8とガードリ
ングN+ 拡散層7を形成する。
【0013】次に、図1(c)のように、ドレイン相当
部を開口したフォトレジストマスク9をフォトリソグラ
フィ技術によりパターン形成し、エッチング速度を速め
るためのテーパ砒素(As+ )イオン注入を行い、かつ
ウェットエッチング及びドライエッチングを行うこと
で、LOCOS酸化膜6に第1ドレインP- 拡散層を開
口するドレインコンタクト用溝10を形成する。更に、
図1(d)のように、熱酸化によるゲート酸化膜17、
LPCVDによるゲートポリシリコン11を形成した
後、ソースP+ 拡散層12、ソースN+ 拡散層13を形
成し、更に、ドレインコンタクト用拡散層としての第2
ドレインP+ 拡散層16を前記第1ドレインP- 拡散層
8中に形成する。
部を開口したフォトレジストマスク9をフォトリソグラ
フィ技術によりパターン形成し、エッチング速度を速め
るためのテーパ砒素(As+ )イオン注入を行い、かつ
ウェットエッチング及びドライエッチングを行うこと
で、LOCOS酸化膜6に第1ドレインP- 拡散層を開
口するドレインコンタクト用溝10を形成する。更に、
図1(d)のように、熱酸化によるゲート酸化膜17、
LPCVDによるゲートポリシリコン11を形成した
後、ソースP+ 拡散層12、ソースN+ 拡散層13を形
成し、更に、ドレインコンタクト用拡散層としての第2
ドレインP+ 拡散層16を前記第1ドレインP- 拡散層
8中に形成する。
【0014】これにより、ドレインコンタクト用拡散層
としての第2ドレインP+ 拡散層16の下側にも第1ド
レインP- 拡散層8が存在することになり、しかも第1
ドレインP- 拡散層8はその下面が平坦に形成されてい
るため、半導体基板1とドレインとの接合面は平坦とな
り、両者間に生じる空乏層も凹凸のない平坦なものとな
る。したがって、空乏層に局所的な歪が生じることがな
く、ドレイン−基板間接合容量を上げることができる。
例えば、半導体基板1の不純物濃度が1×1015〔c
m-3〕のときでは、接合部の空乏層の曲率半径が3μm
の場合、耐圧が約1×102 Vであるのに対し、第2ド
レインP+ 拡散層16を第1ドレインP- 拡散層8の中
に形成することにより、ここでの曲率半径は無限大とな
り、その耐圧は約3×102 Vとなり、約3倍程度の耐
圧の向上となる。
としての第2ドレインP+ 拡散層16の下側にも第1ド
レインP- 拡散層8が存在することになり、しかも第1
ドレインP- 拡散層8はその下面が平坦に形成されてい
るため、半導体基板1とドレインとの接合面は平坦とな
り、両者間に生じる空乏層も凹凸のない平坦なものとな
る。したがって、空乏層に局所的な歪が生じることがな
く、ドレイン−基板間接合容量を上げることができる。
例えば、半導体基板1の不純物濃度が1×1015〔c
m-3〕のときでは、接合部の空乏層の曲率半径が3μm
の場合、耐圧が約1×102 Vであるのに対し、第2ド
レインP+ 拡散層16を第1ドレインP- 拡散層8の中
に形成することにより、ここでの曲率半径は無限大とな
り、その耐圧は約3×102 Vとなり、約3倍程度の耐
圧の向上となる。
【0015】図2は本発明の半導体装置の第2実施例を
製造工程順に示す断面図である。先ず、図2(a)のよ
うに、N型半導体基板1に熱酸化により第1酸化膜3を
形成した後、ボロンイオンを高電圧でイオン注入し、高
電圧ボロンイオン注入部14を形成する。更に、LOC
OS酸化を行う素子分離領域にリンイオン注入によりリ
ンイオン注入部4を形成する。次いで、図2(b)のよ
うに、LPCVDによりフィールド窒化膜2を成長さ
せ、フォトリソグラフィ技術によりパターン形成する。
製造工程順に示す断面図である。先ず、図2(a)のよ
うに、N型半導体基板1に熱酸化により第1酸化膜3を
形成した後、ボロンイオンを高電圧でイオン注入し、高
電圧ボロンイオン注入部14を形成する。更に、LOC
OS酸化を行う素子分離領域にリンイオン注入によりリ
ンイオン注入部4を形成する。次いで、図2(b)のよ
うに、LPCVDによりフィールド窒化膜2を成長さ
せ、フォトリソグラフィ技術によりパターン形成する。
【0016】更に、図2(c)のように、熱酸化を行う
ことにより、LOCOS酸化膜6を形成すると同時に前
記高電圧ボロンイオン注入部14とリンイオン注入部4
に夫々深部第1ドレインP- 拡散層15とガードリング
N+ 拡散層7を形成する。更に、図2(d)のように、
熱酸化によるゲート酸化膜17、LPCVDによるゲー
トポリシリコン11を形成した後、ソースN+ 拡散層1
3、ソースP+ 拡散層12を形成し、更にドレインコン
タクト用拡散層としての第2ドレインP+ 拡散層16を
前記深部第1ドレインP- 拡散層15上に形成してその
下面を深部第1ドレインP- 拡散層15中に位置させ
る。これにより、第1実施例と同様に、半導体基板1と
ドレインとの接合形状の凹凸がなくなり、ドレイン−基
板間接合耐圧を上げることができる。
ことにより、LOCOS酸化膜6を形成すると同時に前
記高電圧ボロンイオン注入部14とリンイオン注入部4
に夫々深部第1ドレインP- 拡散層15とガードリング
N+ 拡散層7を形成する。更に、図2(d)のように、
熱酸化によるゲート酸化膜17、LPCVDによるゲー
トポリシリコン11を形成した後、ソースN+ 拡散層1
3、ソースP+ 拡散層12を形成し、更にドレインコン
タクト用拡散層としての第2ドレインP+ 拡散層16を
前記深部第1ドレインP- 拡散層15上に形成してその
下面を深部第1ドレインP- 拡散層15中に位置させ
る。これにより、第1実施例と同様に、半導体基板1と
ドレインとの接合形状の凹凸がなくなり、ドレイン−基
板間接合耐圧を上げることができる。
【0017】図3は本発明の製造方法の第1実施例を製
造工程順に示す断面図である。先ず、図3(a)のよう
に、N型半導体基板21の上に第1酸化膜22を 200〜
800Åの厚さに形成し、その上に窒化膜23を1000〜20
00Åの厚さに形成し、フォトリソグラフィ技術を用いて
パターニングする。次いで、図3(b)のように、酸化
により厚い酸化膜24を 10000〜 20000Åの厚さに形成
し、前記窒化膜23と酸化膜22をエッチングにより除
去する。その上にレジスト28を選択的に形成し、これ
をイオン注入マスクとしてオフセットイオン注入により
オフセットイオン注入層27を形成する。
造工程順に示す断面図である。先ず、図3(a)のよう
に、N型半導体基板21の上に第1酸化膜22を 200〜
800Åの厚さに形成し、その上に窒化膜23を1000〜20
00Åの厚さに形成し、フォトリソグラフィ技術を用いて
パターニングする。次いで、図3(b)のように、酸化
により厚い酸化膜24を 10000〜 20000Åの厚さに形成
し、前記窒化膜23と酸化膜22をエッチングにより除
去する。その上にレジスト28を選択的に形成し、これ
をイオン注入マスクとしてオフセットイオン注入により
オフセットイオン注入層27を形成する。
【0018】次いで、前記レジスト28を剥離した後、
オフセット押し込みを約 1000 ℃で1〜4時間の条件で
行い、図3(c)のようにオフセット拡散層29を形成
する。そして、ゲート部をエッチングし、ゲート酸化膜
25を 5000 〜3000Åの厚さに、ポリシリコン26を30
00〜 10000Åの厚さに夫々成長させる。このポリシリコ
ン26とゲート酸化膜25をフォトリソグラフィ技術に
よりパターニングし、ゲートポリシリコン26を形成す
る。
オフセット押し込みを約 1000 ℃で1〜4時間の条件で
行い、図3(c)のようにオフセット拡散層29を形成
する。そして、ゲート部をエッチングし、ゲート酸化膜
25を 5000 〜3000Åの厚さに、ポリシリコン26を30
00〜 10000Åの厚さに夫々成長させる。このポリシリコ
ン26とゲート酸化膜25をフォトリソグラフィ技術に
よりパターニングし、ゲートポリシリコン26を形成す
る。
【0019】しかる後、図3(d)のように、ドレイン
部にSD砒素拡散層30を形成し、ソース部にSD砒素
拡散層30及びSDボロン拡散層31をフォトリソグラ
フィ技術、イオン注入、窒素アニール(N2 ガスで 900
〜1000℃、10〜60時間)により形成する。
部にSD砒素拡散層30を形成し、ソース部にSD砒素
拡散層30及びSDボロン拡散層31をフォトリソグラ
フィ技術、イオン注入、窒素アニール(N2 ガスで 900
〜1000℃、10〜60時間)により形成する。
【0020】この製造方法によれば、オフセット拡散層
29をゲートポリシリコン26の形成前に行うため、実
効チャネル長はゲートポリシリコン26の形成時にマス
クレイアウトによって自由に設定することができる。
又、同一チップ上に異なるチャネル長のMOSを同時に
形成することができる。更に、低圧ロジックMOSトラ
ンジスタを同時に形成する場合でも、先にオフセット拡
散層29のイオン押し込みを行うため、その後における
低圧MOSトランジスタのしきい値電圧制御用のゲート
イオン注入層が熱拡散されることが抑制でき、しきい値
電圧の制御性を改善することができる。
29をゲートポリシリコン26の形成前に行うため、実
効チャネル長はゲートポリシリコン26の形成時にマス
クレイアウトによって自由に設定することができる。
又、同一チップ上に異なるチャネル長のMOSを同時に
形成することができる。更に、低圧ロジックMOSトラ
ンジスタを同時に形成する場合でも、先にオフセット拡
散層29のイオン押し込みを行うため、その後における
低圧MOSトランジスタのしきい値電圧制御用のゲート
イオン注入層が熱拡散されることが抑制でき、しきい値
電圧の制御性を改善することができる。
【0021】図4は本発明の製造方法の第2実施例を製
造工程順に示す断面図である。先ず、図4(a)のよう
に、P型半導体基板41にフォトリソグラフィ技術によ
り2種のN型導電性イオンを注入、或いは拡散させ、そ
の後エピタキシャル層42を10〜70μm成長させ、その
後の熱処理(1000〜1500℃、30〜 150分)により第1埋
込N+ 層43と第2埋込N+ 層44を形成する。更に、
同様にして第2埋込N+ 層44と接触するようにN+ 拡
散層45を形成する。更に、エピタキシャル層の上に第
1酸化膜22を 200〜 800Åの厚さに形成し、その上に
窒化膜23を1000〜2000Åの厚さに形成し、フォトリソ
グラフィ技術を用いてパターニングする。
造工程順に示す断面図である。先ず、図4(a)のよう
に、P型半導体基板41にフォトリソグラフィ技術によ
り2種のN型導電性イオンを注入、或いは拡散させ、そ
の後エピタキシャル層42を10〜70μm成長させ、その
後の熱処理(1000〜1500℃、30〜 150分)により第1埋
込N+ 層43と第2埋込N+ 層44を形成する。更に、
同様にして第2埋込N+ 層44と接触するようにN+ 拡
散層45を形成する。更に、エピタキシャル層の上に第
1酸化膜22を 200〜 800Åの厚さに形成し、その上に
窒化膜23を1000〜2000Åの厚さに形成し、フォトリソ
グラフィ技術を用いてパターニングする。
【0022】次いで、図4(b)のように、酸化により
厚い酸化膜24を 10000〜 20000Åの厚さに形成し、前
記窒化膜23と酸化膜22をエッチングにより除去す
る。その上にレジスト28を選択的に形成し、これをイ
オン注入マスクとしてオフセットイオン注入によりオフ
セットイオン注入層27を形成する。
厚い酸化膜24を 10000〜 20000Åの厚さに形成し、前
記窒化膜23と酸化膜22をエッチングにより除去す
る。その上にレジスト28を選択的に形成し、これをイ
オン注入マスクとしてオフセットイオン注入によりオフ
セットイオン注入層27を形成する。
【0023】次いで、前記レジスト28を剥離した後、
オフセット押し込みを約 1000 ℃で1〜4時間の条件で
行い、図4(c)のようにオフセット拡散層29を形成
する。そして、ゲート部をエッチングし、ゲート酸化膜
25を 5000 〜3000Åの厚さに、ポリシリコン26を30
00〜 10000Åの厚さに夫々成長させる。このポリシリコ
ン26とゲート酸化膜25をフォトリソグラフィ技術に
よりパターニングし、ゲートポリシリコン26を形成す
る。
オフセット押し込みを約 1000 ℃で1〜4時間の条件で
行い、図4(c)のようにオフセット拡散層29を形成
する。そして、ゲート部をエッチングし、ゲート酸化膜
25を 5000 〜3000Åの厚さに、ポリシリコン26を30
00〜 10000Åの厚さに夫々成長させる。このポリシリコ
ン26とゲート酸化膜25をフォトリソグラフィ技術に
よりパターニングし、ゲートポリシリコン26を形成す
る。
【0024】しかる後、図4(d)のように、ドレイン
部にSD砒素拡散層30を形成し、ソース部にSD砒素
拡散層30及びSDボロン拡散層31をフォトリソグラ
フィ技術、イオン注入、窒素アニール(N2 ガスで 900
〜1000℃、10〜60時間)により形成する。この製造方法
においても、ゲートポリシリコン26よりも先にオフセ
ット拡散層29を形成することで、第1の実施例の製造
方法と同様の効果を得ることができる。
部にSD砒素拡散層30を形成し、ソース部にSD砒素
拡散層30及びSDボロン拡散層31をフォトリソグラ
フィ技術、イオン注入、窒素アニール(N2 ガスで 900
〜1000℃、10〜60時間)により形成する。この製造方法
においても、ゲートポリシリコン26よりも先にオフセ
ット拡散層29を形成することで、第1の実施例の製造
方法と同様の効果を得ることができる。
【0025】
【発明の効果】以上説明したように本発明は、ドレイン
コンタクト用拡散層の下側にもドレイン拡散層を形成し
ているので、ドレインコンタクト用拡散層はドレイン拡
散層の中に含められることになり、半導体基板とドレイ
ンとの接合面はドレイン拡散層の下面で構成され、空乏
層の凹凸による局所的な歪が回避され、この歪による耐
圧低下を考慮することがなく、耐圧が理論式に近づくた
め、耐圧計算が容易化されるという効果がある。
コンタクト用拡散層の下側にもドレイン拡散層を形成し
ているので、ドレインコンタクト用拡散層はドレイン拡
散層の中に含められることになり、半導体基板とドレイ
ンとの接合面はドレイン拡散層の下面で構成され、空乏
層の凹凸による局所的な歪が回避され、この歪による耐
圧低下を考慮することがなく、耐圧が理論式に近づくた
め、耐圧計算が容易化されるという効果がある。
【0026】又、本発明の製造方法によれば、オフセッ
ト拡散層をゲート電極の形成前に行うため、実効チャネ
ル長をマスクレイアウトによって自由に設定することが
できる。又、同一チップ上に異なるチャネル長のMOS
を同時に形成することも可能となる。更に、オフセット
拡散層のイオン押し込みを先に行うため、低圧ロジック
MOSトランジスタを同時に形成する場合でも、低圧M
OSトランジスタのしきい値電圧制御用のゲートイオン
注入層が熱拡散されることが防止でき、しきい値電圧の
制御性を改善することができる効果もある。
ト拡散層をゲート電極の形成前に行うため、実効チャネ
ル長をマスクレイアウトによって自由に設定することが
できる。又、同一チップ上に異なるチャネル長のMOS
を同時に形成することも可能となる。更に、オフセット
拡散層のイオン押し込みを先に行うため、低圧ロジック
MOSトランジスタを同時に形成する場合でも、低圧M
OSトランジスタのしきい値電圧制御用のゲートイオン
注入層が熱拡散されることが防止でき、しきい値電圧の
制御性を改善することができる効果もある。
【図1】本発明の半導体装置の第1実施例を製造工程順
に示す断面図である。
に示す断面図である。
【図2】本発明の半導体装置の第2実施例を製造工程順
に示す断面図である。
に示す断面図である。
【図3】本発明の半導体装置の製造方法の第1実施例を
製造工程順に示す断面図である。
製造工程順に示す断面図である。
【図4】本発明の半導体装置の製造方法の第2実施例を
製造工程順に示す断面図である。
製造工程順に示す断面図である。
【図5】従来の半導体装置の一例を製造工程順に示す断
面図である。
面図である。
【図6】従来の半導体装置の製造方法の一例を製造工程
順に示す断面図である。
順に示す断面図である。
1 N型半導体基板 6 LOCOS酸化膜 7 ガードリングN+ 拡散層 8 第1ドレインP- 拡散層 11 ゲートポリシリコン 12 ソースP+ 拡散層 13 ソースN+ 拡散層 15 深部第1ドレインP- 拡散層 16 第2ドレインP+ 拡散層(ドレインコンタクト用
拡散層) 22 酸化膜 23 窒化膜 24 厚い酸化膜 26 ゲート電極(ゲートポリシリコン) 27 オフセットイオン注入層 29 オフセット拡散層
拡散層) 22 酸化膜 23 窒化膜 24 厚い酸化膜 26 ゲート電極(ゲートポリシリコン) 27 オフセットイオン注入層 29 オフセット拡散層
Claims (3)
- 【請求項1】 ゲート酸化膜のドレイン側が厚く、この
厚い酸化膜の下側にドレイン拡散層が設けられるラテラ
ル型MOSトランジスタにおいて、ドレインコンタクト
用拡散層の下側にも前記ドレイン拡散層を形成したこと
を特徴とする半導体装置。 - 【請求項2】 ドレインコンタクト用拡散層をドレイン
拡散層の中に形成してなる請求項1の半導体装置。 - 【請求項3】 ゲート酸化膜のドレイン側が厚くされ、
不純物濃度の低い導電型オフセット拡散層がソース拡散
層又はドレイン拡散層を覆うように形成されるMOSト
ランジスタの製造に際し、前記オフセット拡散層をゲー
ト電極の形成前に形成することを特徴とする半導体装置
の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3-149767 | 1991-05-24 | ||
JP14976791 | 1991-05-24 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0541516A true JPH0541516A (ja) | 1993-02-19 |
Family
ID=15482292
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3313773A Pending JPH0541516A (ja) | 1991-05-24 | 1991-10-31 | 半導体装置及び製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0541516A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006041533A (ja) * | 2004-07-27 | 2006-02-09 | Robert Bosch Gmbh | 高電圧mosトランジスタおよび相応の製造方法 |
JP2010034302A (ja) * | 2008-07-29 | 2010-02-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
JP2015023208A (ja) * | 2013-07-22 | 2015-02-02 | 旭化成エレクトロニクス株式会社 | 電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法 |
-
1991
- 1991-10-31 JP JP3313773A patent/JPH0541516A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006041533A (ja) * | 2004-07-27 | 2006-02-09 | Robert Bosch Gmbh | 高電圧mosトランジスタおよび相応の製造方法 |
JP2010034302A (ja) * | 2008-07-29 | 2010-02-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
JP2015023208A (ja) * | 2013-07-22 | 2015-02-02 | 旭化成エレクトロニクス株式会社 | 電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法 |
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