JPH0541516A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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- JPH0541516A JPH0541516A JP3313773A JP31377391A JPH0541516A JP H0541516 A JPH0541516 A JP H0541516A JP 3313773 A JP3313773 A JP 3313773A JP 31377391 A JP31377391 A JP 31377391A JP H0541516 A JPH0541516 A JP H0541516A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】 （修正有）
【目的】 ドレイン側のゲート酸化膜が厚くされたＭＯ
Ｓトランジスタの接合耐圧の低下を防止した半導体装置
と、実効チャネル長を自由に設定できる半導体装置の製
造方法を得る。 【構成】 ＭＯＳトランジスタに設けるドレインコンタ
クト用拡散層（第２ドレインＰ+ 拡散層１６）の下側に
もドレイン拡散層（第１ドレインＰ- 拡散層８）を形成
し、ドレインとＮ型半導体基板１との接合面をドレイン
拡散層の下面に構成し、空乏層に凹凸が生じないように
して空乏層の局所的な歪を解消し、電界集中によるドレ
イン−基板間耐圧を向上させる。又、オフセット拡散層
をゲート電極の形成前に形成することで、実効チャネル
長の設定を容易にする。
Ｓトランジスタの接合耐圧の低下を防止した半導体装置
と、実効チャネル長を自由に設定できる半導体装置の製
造方法を得る。 【構成】 ＭＯＳトランジスタに設けるドレインコンタ
クト用拡散層（第２ドレインＰ+ 拡散層１６）の下側に
もドレイン拡散層（第１ドレインＰ- 拡散層８）を形成
し、ドレインとＮ型半導体基板１との接合面をドレイン
拡散層の下面に構成し、空乏層に凹凸が生じないように
して空乏層の局所的な歪を解消し、電界集中によるドレ
イン−基板間耐圧を向上させる。又、オフセット拡散層
をゲート電極の形成前に形成することで、実効チャネル
長の設定を容易にする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ゲート酸化膜のドレイン側が厚い構造を有するＭＯＳト
ランジスタに関する。
ゲート酸化膜のドレイン側が厚い構造を有するＭＯＳト
ランジスタに関する。
【０００２】
【従来の技術】従来、この種のＭＯＳトランジスタとし
てラテラル形ＭＯＳトランジスタがある。図５に従来の
ラテラル型ＭＯＳトランジスタの一例を、その製造工程
に従って示す。先ず、図５（ａ）のように、Ｎ型半導体
基板１に熱酸化により第１酸化膜３を形成し、更に低圧
化学気相成長法（以下、ＬＰＣＶＤと称する）によりフ
ィールド窒化膜２を形成した後、フォトレジストマスク
を用いて選択酸化法によりＬＯＣＯＳ酸化を行うドレイ
ン部にボロンイオン（Ｂ+ ）をイオン注入してボロン注
入部５を形成する。又、ＬＯＣＯＳ酸化を行う素子分離
領域にリンイオン（31Ｐ+ ）をイオン注入してリン注入
部４を形成する。
てラテラル形ＭＯＳトランジスタがある。図５に従来の
ラテラル型ＭＯＳトランジスタの一例を、その製造工程
に従って示す。先ず、図５（ａ）のように、Ｎ型半導体
基板１に熱酸化により第１酸化膜３を形成し、更に低圧
化学気相成長法（以下、ＬＰＣＶＤと称する）によりフ
ィールド窒化膜２を形成した後、フォトレジストマスク
を用いて選択酸化法によりＬＯＣＯＳ酸化を行うドレイ
ン部にボロンイオン（Ｂ+ ）をイオン注入してボロン注
入部５を形成する。又、ＬＯＣＯＳ酸化を行う素子分離
領域にリンイオン（31Ｐ+ ）をイオン注入してリン注入
部４を形成する。
【０００３】次に、図５（ｂ）のように、熱酸化により
ＬＯＣＯＳ酸化膜６を形成し、同時に前記ボロン注入部
５とリン注入部の押込みを行い、夫々第１ドレインＰ-
拡散層８とガードリングＮ+ 拡散層７を形成する。次い
で、図５（ｃ）のように、熱酸化によるゲート酸化膜１
７と、ＬＰＣＶＤによるゲートポリシリコン１１を形成
した後、ソースＮ+ 拡散層１３とソースＰ+ 拡散層１
２、及びドレインコンタクト用拡散層としての第２ドレ
インＰ+ 拡散層１６をイオン注入により形成する。
ＬＯＣＯＳ酸化膜６を形成し、同時に前記ボロン注入部
５とリン注入部の押込みを行い、夫々第１ドレインＰ-
拡散層８とガードリングＮ+ 拡散層７を形成する。次い
で、図５（ｃ）のように、熱酸化によるゲート酸化膜１
７と、ＬＰＣＶＤによるゲートポリシリコン１１を形成
した後、ソースＮ+ 拡散層１３とソースＰ+ 拡散層１
２、及びドレインコンタクト用拡散層としての第２ドレ
インＰ+ 拡散層１６をイオン注入により形成する。
【０００４】又、この種のＭＯＳトランジスタの他の例
として、オフセット形ＭＯＳトランジスタがある。図６
に従来のオフセット形ＭＯＳトランジスタの一例を、そ
の製造工程に従って示す。先ず、図６（ａ）のように、
Ｎ型半導体基板２１上に第１酸化膜２２及び窒化膜２３
を成長させ、フォトリソグラフィ技術によりパターニン
グする。
として、オフセット形ＭＯＳトランジスタがある。図６
に従来のオフセット形ＭＯＳトランジスタの一例を、そ
の製造工程に従って示す。先ず、図６（ａ）のように、
Ｎ型半導体基板２１上に第１酸化膜２２及び窒化膜２３
を成長させ、フォトリソグラフィ技術によりパターニン
グする。
【０００５】次いで、図６（ｂ）のように、酸化により
厚い酸化膜２４を局所的に形成し、窒化膜２３と第１酸
化膜２２をエッチングにより除去する。その上でゲート
酸化膜２５を形成し、その上にポリシリコン２６を成長
させる。そして、このポリシリコン２６とゲート酸化膜
２５をフォトリソグラフィ技術でパターニングしてゲー
ト電極（ゲートポリシリコン）２６を形成する。
厚い酸化膜２４を局所的に形成し、窒化膜２３と第１酸
化膜２２をエッチングにより除去する。その上でゲート
酸化膜２５を形成し、その上にポリシリコン２６を成長
させる。そして、このポリシリコン２６とゲート酸化膜
２５をフォトリソグラフィ技術でパターニングしてゲー
ト電極（ゲートポリシリコン）２６を形成する。
【０００６】次いで、図６（ｃ）のように、レジスト２
８でドレイン部を覆い、セルフアラインによりオフセッ
トイオン注入を行い、オフセットイオン注入層２７を形
成する。その後、レジスト２８を剥離し、オフセット押
し込みにより図６（ｄ）のようにオフセット拡散層２９
を形成する。このオフセット押込み時間により、ＭＯＳ
トランジスタの実効チャネル長を決定する。但し、十分
に長いチャネル長を得るためには、相応の高温の押し込
みが必要となる。しかる後、図６（ｅ）のように、ドレ
イン部にＳＤ砒素拡散層３０を形成し、ソース部のオフ
セット拡散層２９にＳＤ砒素拡散層３０及びＳＤボロン
拡散層３１をフォトリソグラフィ技術、イオン注入、窒
素アニールにより形成する。
８でドレイン部を覆い、セルフアラインによりオフセッ
トイオン注入を行い、オフセットイオン注入層２７を形
成する。その後、レジスト２８を剥離し、オフセット押
し込みにより図６（ｄ）のようにオフセット拡散層２９
を形成する。このオフセット押込み時間により、ＭＯＳ
トランジスタの実効チャネル長を決定する。但し、十分
に長いチャネル長を得るためには、相応の高温の押し込
みが必要となる。しかる後、図６（ｅ）のように、ドレ
イン部にＳＤ砒素拡散層３０を形成し、ソース部のオフ
セット拡散層２９にＳＤ砒素拡散層３０及びＳＤボロン
拡散層３１をフォトリソグラフィ技術、イオン注入、窒
素アニールにより形成する。
【０００７】
【発明が解決しようとする課題】図５に示したドレイン
側ゲート酸化膜が厚い従来のラテラル型ＭＯＳトランジ
スタでは、ＬＯＣＯＳ酸化膜６の下に形成される第１ド
レインＰ- 拡散層８と、ＬＯＣＯＳ酸化をしない活性領
域に形成される第２ドレインＰ+ 拡散層１６とでは半導
体基板１における接合の深さが異なるため、第２ドレイ
ンＰ+ 拡散層１６と第１ドレインＰ- 拡散層６との接合
点における半導体基板１との空乏層は局所的に凹凸を生
じる。このため、この局所的な空乏層の歪の部分が本来
のドレイン−基板間接合の耐圧以下の電圧であっても、
電界集中のために雪崩降伏が生じてしまうという問題が
ある。
側ゲート酸化膜が厚い従来のラテラル型ＭＯＳトランジ
スタでは、ＬＯＣＯＳ酸化膜６の下に形成される第１ド
レインＰ- 拡散層８と、ＬＯＣＯＳ酸化をしない活性領
域に形成される第２ドレインＰ+ 拡散層１６とでは半導
体基板１における接合の深さが異なるため、第２ドレイ
ンＰ+ 拡散層１６と第１ドレインＰ- 拡散層６との接合
点における半導体基板１との空乏層は局所的に凹凸を生
じる。このため、この局所的な空乏層の歪の部分が本来
のドレイン−基板間接合の耐圧以下の電圧であっても、
電界集中のために雪崩降伏が生じてしまうという問題が
ある。
【０００８】又、図６に示したオフセット型ＭＯＳトラ
ンジスタでは、オフセット拡散層２９を形成するために
イオン注入を行うが、ゲートポリシリコン２６と厚い酸
化膜２４を利用したセルフアライン法によって行ってい
るため、ゲートポリシリコン２６とオフセット拡散層２
９との重なりはイオン注入後の押し込みによって制御さ
れることになる。このため、制御性は良いが、制御範囲
が狭くなり、オフセット拡散層の横方向拡散距離分しか
実効チャネル長になり得ない。
ンジスタでは、オフセット拡散層２９を形成するために
イオン注入を行うが、ゲートポリシリコン２６と厚い酸
化膜２４を利用したセルフアライン法によって行ってい
るため、ゲートポリシリコン２６とオフセット拡散層２
９との重なりはイオン注入後の押し込みによって制御さ
れることになる。このため、制御性は良いが、制御範囲
が狭くなり、オフセット拡散層の横方向拡散距離分しか
実効チャネル長になり得ない。
【０００９】したがって、低圧ＭＯＳロジックを同一ペ
レット上に形成する場合には、低圧ＭＯＳトランジスタ
のしきい値制御用のゲートイオン注入によるゲートイオ
ン注入層がオフセット押し込み時の熱処理によって拡散
され、しきい値の制御性が悪化するという問題がある。
レット上に形成する場合には、低圧ＭＯＳトランジスタ
のしきい値制御用のゲートイオン注入によるゲートイオ
ン注入層がオフセット押し込み時の熱処理によって拡散
され、しきい値の制御性が悪化するという問題がある。
【００１０】本発明の目的は、ドレインにおける局所的
な歪を解消し、接合耐圧の低下を防止した半導体装置を
提供することにある。又、本発明の他の目的は、実効チ
ャネル長を任意に制御でき、かつ同時に形成する低圧Ｍ
ＯＳトランジスタのしきい値の制御性を改善することが
できる半導体装置の製造方法を提供することにある。
な歪を解消し、接合耐圧の低下を防止した半導体装置を
提供することにある。又、本発明の他の目的は、実効チ
ャネル長を任意に制御でき、かつ同時に形成する低圧Ｍ
ＯＳトランジスタのしきい値の制御性を改善することが
できる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
ラテラル型ＭＯＳトランジスタに設けるドレインコンタ
クト用拡散層の下側にもドレイン拡散層を形成する。例
えば、ドレインコンタクト用拡散層をドレイン拡散層の
中に形成する。又、本発明の半導体装置の製造方法は、
オフセット拡散層をゲート電極の形成前に形成する。
ラテラル型ＭＯＳトランジスタに設けるドレインコンタ
クト用拡散層の下側にもドレイン拡散層を形成する。例
えば、ドレインコンタクト用拡散層をドレイン拡散層の
中に形成する。又、本発明の半導体装置の製造方法は、
オフセット拡散層をゲート電極の形成前に形成する。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の半導体装置の第１実施例を製造工程
順に示す断面図である。先ず、図１（ａ）のように、Ｎ
型半導体基板１に熱酸化により第１酸化膜３を形成し、
更にＬＰＣＶＤによりフィールド窒化膜２を形成した
後、フォトレジストマスクによりドレイン形成領域全体
にボロンイオンを注入してりボロン注入部５を形成す
る。又、ＬＯＣＯＳ酸化を行う素子分離領域にリンイオ
ンを注入してリンイオン注入部４を形成する。次いで、
図１（ｂ）のように、熱酸化によりＬＯＣＯＳ酸化膜６
を形成し、同時に前記ボロンイオン注入部５とリンイオ
ン注入部４で夫々第１ドレインＰ- 拡散層８とガードリ
ングＮ+ 拡散層７を形成する。
る。図１は本発明の半導体装置の第１実施例を製造工程
順に示す断面図である。先ず、図１（ａ）のように、Ｎ
型半導体基板１に熱酸化により第１酸化膜３を形成し、
更にＬＰＣＶＤによりフィールド窒化膜２を形成した
後、フォトレジストマスクによりドレイン形成領域全体
にボロンイオンを注入してりボロン注入部５を形成す
る。又、ＬＯＣＯＳ酸化を行う素子分離領域にリンイオ
ンを注入してリンイオン注入部４を形成する。次いで、
図１（ｂ）のように、熱酸化によりＬＯＣＯＳ酸化膜６
を形成し、同時に前記ボロンイオン注入部５とリンイオ
ン注入部４で夫々第１ドレインＰ- 拡散層８とガードリ
ングＮ+ 拡散層７を形成する。
【００１３】次に、図１（ｃ）のように、ドレイン相当
部を開口したフォトレジストマスク９をフォトリソグラ
フィ技術によりパターン形成し、エッチング速度を速め
るためのテーパ砒素（Ａｓ+ ）イオン注入を行い、かつ
ウェットエッチング及びドライエッチングを行うこと
で、ＬＯＣＯＳ酸化膜６に第１ドレインＰ- 拡散層を開
口するドレインコンタクト用溝１０を形成する。更に、
図１（ｄ）のように、熱酸化によるゲート酸化膜１７、
ＬＰＣＶＤによるゲートポリシリコン１１を形成した
後、ソースＰ+ 拡散層１２、ソースＮ+ 拡散層１３を形
成し、更に、ドレインコンタクト用拡散層としての第２
ドレインＰ+ 拡散層１６を前記第１ドレインＰ- 拡散層
８中に形成する。
部を開口したフォトレジストマスク９をフォトリソグラ
フィ技術によりパターン形成し、エッチング速度を速め
るためのテーパ砒素（Ａｓ+ ）イオン注入を行い、かつ
ウェットエッチング及びドライエッチングを行うこと
で、ＬＯＣＯＳ酸化膜６に第１ドレインＰ- 拡散層を開
口するドレインコンタクト用溝１０を形成する。更に、
図１（ｄ）のように、熱酸化によるゲート酸化膜１７、
ＬＰＣＶＤによるゲートポリシリコン１１を形成した
後、ソースＰ+ 拡散層１２、ソースＮ+ 拡散層１３を形
成し、更に、ドレインコンタクト用拡散層としての第２
ドレインＰ+ 拡散層１６を前記第１ドレインＰ- 拡散層
８中に形成する。
【００１４】これにより、ドレインコンタクト用拡散層
としての第２ドレインＰ+ 拡散層１６の下側にも第１ド
レインＰ- 拡散層８が存在することになり、しかも第１
ドレインＰ- 拡散層８はその下面が平坦に形成されてい
るため、半導体基板１とドレインとの接合面は平坦とな
り、両者間に生じる空乏層も凹凸のない平坦なものとな
る。したがって、空乏層に局所的な歪が生じることがな
く、ドレイン−基板間接合容量を上げることができる。
例えば、半導体基板１の不純物濃度が１×１０15〔c
m-3〕のときでは、接合部の空乏層の曲率半径が３μｍ
の場合、耐圧が約１×１０2 Ｖであるのに対し、第２ド
レインＰ+ 拡散層１６を第１ドレインＰ- 拡散層８の中
に形成することにより、ここでの曲率半径は無限大とな
り、その耐圧は約３×１０2 Ｖとなり、約３倍程度の耐
圧の向上となる。
としての第２ドレインＰ+ 拡散層１６の下側にも第１ド
レインＰ- 拡散層８が存在することになり、しかも第１
ドレインＰ- 拡散層８はその下面が平坦に形成されてい
るため、半導体基板１とドレインとの接合面は平坦とな
り、両者間に生じる空乏層も凹凸のない平坦なものとな
る。したがって、空乏層に局所的な歪が生じることがな
く、ドレイン−基板間接合容量を上げることができる。
例えば、半導体基板１の不純物濃度が１×１０15〔c
m-3〕のときでは、接合部の空乏層の曲率半径が３μｍ
の場合、耐圧が約１×１０2 Ｖであるのに対し、第２ド
レインＰ+ 拡散層１６を第１ドレインＰ- 拡散層８の中
に形成することにより、ここでの曲率半径は無限大とな
り、その耐圧は約３×１０2 Ｖとなり、約３倍程度の耐
圧の向上となる。
【００１５】図２は本発明の半導体装置の第２実施例を
製造工程順に示す断面図である。先ず、図２（ａ）のよ
うに、Ｎ型半導体基板１に熱酸化により第１酸化膜３を
形成した後、ボロンイオンを高電圧でイオン注入し、高
電圧ボロンイオン注入部１４を形成する。更に、ＬＯＣ
ＯＳ酸化を行う素子分離領域にリンイオン注入によりリ
ンイオン注入部４を形成する。次いで、図２（ｂ）のよ
うに、ＬＰＣＶＤによりフィールド窒化膜２を成長さ
せ、フォトリソグラフィ技術によりパターン形成する。
製造工程順に示す断面図である。先ず、図２（ａ）のよ
うに、Ｎ型半導体基板１に熱酸化により第１酸化膜３を
形成した後、ボロンイオンを高電圧でイオン注入し、高
電圧ボロンイオン注入部１４を形成する。更に、ＬＯＣ
ＯＳ酸化を行う素子分離領域にリンイオン注入によりリ
ンイオン注入部４を形成する。次いで、図２（ｂ）のよ
うに、ＬＰＣＶＤによりフィールド窒化膜２を成長さ
せ、フォトリソグラフィ技術によりパターン形成する。
【００１６】更に、図２（ｃ）のように、熱酸化を行う
ことにより、ＬＯＣＯＳ酸化膜６を形成すると同時に前
記高電圧ボロンイオン注入部１４とリンイオン注入部４
に夫々深部第１ドレインＰ- 拡散層１５とガードリング
Ｎ+ 拡散層７を形成する。更に、図２（ｄ）のように、
熱酸化によるゲート酸化膜１７、ＬＰＣＶＤによるゲー
トポリシリコン１１を形成した後、ソースＮ+ 拡散層１
３、ソースＰ+ 拡散層１２を形成し、更にドレインコン
タクト用拡散層としての第２ドレインＰ+ 拡散層１６を
前記深部第１ドレインＰ- 拡散層１５上に形成してその
下面を深部第１ドレインＰ- 拡散層１５中に位置させ
る。これにより、第１実施例と同様に、半導体基板１と
ドレインとの接合形状の凹凸がなくなり、ドレイン−基
板間接合耐圧を上げることができる。
ことにより、ＬＯＣＯＳ酸化膜６を形成すると同時に前
記高電圧ボロンイオン注入部１４とリンイオン注入部４
に夫々深部第１ドレインＰ- 拡散層１５とガードリング
Ｎ+ 拡散層７を形成する。更に、図２（ｄ）のように、
熱酸化によるゲート酸化膜１７、ＬＰＣＶＤによるゲー
トポリシリコン１１を形成した後、ソースＮ+ 拡散層１
３、ソースＰ+ 拡散層１２を形成し、更にドレインコン
タクト用拡散層としての第２ドレインＰ+ 拡散層１６を
前記深部第１ドレインＰ- 拡散層１５上に形成してその
下面を深部第１ドレインＰ- 拡散層１５中に位置させ
る。これにより、第１実施例と同様に、半導体基板１と
ドレインとの接合形状の凹凸がなくなり、ドレイン−基
板間接合耐圧を上げることができる。
【００１７】図３は本発明の製造方法の第１実施例を製
造工程順に示す断面図である。先ず、図３（ａ）のよう
に、Ｎ型半導体基板２１の上に第１酸化膜２２を 200〜
800Åの厚さに形成し、その上に窒化膜２３を1000〜20
00Åの厚さに形成し、フォトリソグラフィ技術を用いて
パターニングする。次いで、図３（ｂ）のように、酸化
により厚い酸化膜２４を 10000〜 20000Åの厚さに形成
し、前記窒化膜２３と酸化膜２２をエッチングにより除
去する。その上にレジスト２８を選択的に形成し、これ
をイオン注入マスクとしてオフセットイオン注入により
オフセットイオン注入層２７を形成する。
造工程順に示す断面図である。先ず、図３（ａ）のよう
に、Ｎ型半導体基板２１の上に第１酸化膜２２を 200〜
800Åの厚さに形成し、その上に窒化膜２３を1000〜20
00Åの厚さに形成し、フォトリソグラフィ技術を用いて
パターニングする。次いで、図３（ｂ）のように、酸化
により厚い酸化膜２４を 10000〜 20000Åの厚さに形成
し、前記窒化膜２３と酸化膜２２をエッチングにより除
去する。その上にレジスト２８を選択的に形成し、これ
をイオン注入マスクとしてオフセットイオン注入により
オフセットイオン注入層２７を形成する。
【００１８】次いで、前記レジスト２８を剥離した後、
オフセット押し込みを約 1000 ℃で１〜４時間の条件で
行い、図３（ｃ）のようにオフセット拡散層２９を形成
する。そして、ゲート部をエッチングし、ゲート酸化膜
２５を 5000 〜3000Åの厚さに、ポリシリコン２６を30
00〜 10000Åの厚さに夫々成長させる。このポリシリコ
ン２６とゲート酸化膜２５をフォトリソグラフィ技術に
よりパターニングし、ゲートポリシリコン２６を形成す
る。
オフセット押し込みを約 1000 ℃で１〜４時間の条件で
行い、図３（ｃ）のようにオフセット拡散層２９を形成
する。そして、ゲート部をエッチングし、ゲート酸化膜
２５を 5000 〜3000Åの厚さに、ポリシリコン２６を30
00〜 10000Åの厚さに夫々成長させる。このポリシリコ
ン２６とゲート酸化膜２５をフォトリソグラフィ技術に
よりパターニングし、ゲートポリシリコン２６を形成す
る。
【００１９】しかる後、図３（ｄ）のように、ドレイン
部にＳＤ砒素拡散層３０を形成し、ソース部にＳＤ砒素
拡散層３０及びＳＤボロン拡散層３１をフォトリソグラ
フィ技術、イオン注入、窒素アニール（Ｎ2 ガスで 900
〜1000℃、10〜60時間）により形成する。
部にＳＤ砒素拡散層３０を形成し、ソース部にＳＤ砒素
拡散層３０及びＳＤボロン拡散層３１をフォトリソグラ
フィ技術、イオン注入、窒素アニール（Ｎ2 ガスで 900
〜1000℃、10〜60時間）により形成する。
【００２０】この製造方法によれば、オフセット拡散層
２９をゲートポリシリコン２６の形成前に行うため、実
効チャネル長はゲートポリシリコン２６の形成時にマス
クレイアウトによって自由に設定することができる。
又、同一チップ上に異なるチャネル長のＭＯＳを同時に
形成することができる。更に、低圧ロジックＭＯＳトラ
ンジスタを同時に形成する場合でも、先にオフセット拡
散層２９のイオン押し込みを行うため、その後における
低圧ＭＯＳトランジスタのしきい値電圧制御用のゲート
イオン注入層が熱拡散されることが抑制でき、しきい値
電圧の制御性を改善することができる。
２９をゲートポリシリコン２６の形成前に行うため、実
効チャネル長はゲートポリシリコン２６の形成時にマス
クレイアウトによって自由に設定することができる。
又、同一チップ上に異なるチャネル長のＭＯＳを同時に
形成することができる。更に、低圧ロジックＭＯＳトラ
ンジスタを同時に形成する場合でも、先にオフセット拡
散層２９のイオン押し込みを行うため、その後における
低圧ＭＯＳトランジスタのしきい値電圧制御用のゲート
イオン注入層が熱拡散されることが抑制でき、しきい値
電圧の制御性を改善することができる。
【００２１】図４は本発明の製造方法の第２実施例を製
造工程順に示す断面図である。先ず、図４（ａ）のよう
に、Ｐ型半導体基板４１にフォトリソグラフィ技術によ
り２種のＮ型導電性イオンを注入、或いは拡散させ、そ
の後エピタキシャル層４２を10〜70μｍ成長させ、その
後の熱処理（1000〜1500℃、30〜 150分）により第１埋
込Ｎ+ 層４３と第２埋込Ｎ+ 層４４を形成する。更に、
同様にして第２埋込Ｎ+ 層４４と接触するようにＮ+ 拡
散層４５を形成する。更に、エピタキシャル層の上に第
１酸化膜２２を 200〜 800Åの厚さに形成し、その上に
窒化膜２３を1000〜2000Åの厚さに形成し、フォトリソ
グラフィ技術を用いてパターニングする。
造工程順に示す断面図である。先ず、図４（ａ）のよう
に、Ｐ型半導体基板４１にフォトリソグラフィ技術によ
り２種のＮ型導電性イオンを注入、或いは拡散させ、そ
の後エピタキシャル層４２を10〜70μｍ成長させ、その
後の熱処理（1000〜1500℃、30〜 150分）により第１埋
込Ｎ+ 層４３と第２埋込Ｎ+ 層４４を形成する。更に、
同様にして第２埋込Ｎ+ 層４４と接触するようにＮ+ 拡
散層４５を形成する。更に、エピタキシャル層の上に第
１酸化膜２２を 200〜 800Åの厚さに形成し、その上に
窒化膜２３を1000〜2000Åの厚さに形成し、フォトリソ
グラフィ技術を用いてパターニングする。
【００２２】次いで、図４（ｂ）のように、酸化により
厚い酸化膜２４を 10000〜 20000Åの厚さに形成し、前
記窒化膜２３と酸化膜２２をエッチングにより除去す
る。その上にレジスト２８を選択的に形成し、これをイ
オン注入マスクとしてオフセットイオン注入によりオフ
セットイオン注入層２７を形成する。
厚い酸化膜２４を 10000〜 20000Åの厚さに形成し、前
記窒化膜２３と酸化膜２２をエッチングにより除去す
る。その上にレジスト２８を選択的に形成し、これをイ
オン注入マスクとしてオフセットイオン注入によりオフ
セットイオン注入層２７を形成する。
【００２３】次いで、前記レジスト２８を剥離した後、
オフセット押し込みを約 1000 ℃で１〜４時間の条件で
行い、図４（ｃ）のようにオフセット拡散層２９を形成
する。そして、ゲート部をエッチングし、ゲート酸化膜
２５を 5000 〜3000Åの厚さに、ポリシリコン２６を30
00〜 10000Åの厚さに夫々成長させる。このポリシリコ
ン２６とゲート酸化膜２５をフォトリソグラフィ技術に
よりパターニングし、ゲートポリシリコン２６を形成す
る。
オフセット押し込みを約 1000 ℃で１〜４時間の条件で
行い、図４（ｃ）のようにオフセット拡散層２９を形成
する。そして、ゲート部をエッチングし、ゲート酸化膜
２５を 5000 〜3000Åの厚さに、ポリシリコン２６を30
00〜 10000Åの厚さに夫々成長させる。このポリシリコ
ン２６とゲート酸化膜２５をフォトリソグラフィ技術に
よりパターニングし、ゲートポリシリコン２６を形成す
る。
【００２４】しかる後、図４（ｄ）のように、ドレイン
部にＳＤ砒素拡散層３０を形成し、ソース部にＳＤ砒素
拡散層３０及びＳＤボロン拡散層３１をフォトリソグラ
フィ技術、イオン注入、窒素アニール（Ｎ2 ガスで 900
〜1000℃、10〜60時間）により形成する。この製造方法
においても、ゲートポリシリコン２６よりも先にオフセ
ット拡散層２９を形成することで、第１の実施例の製造
方法と同様の効果を得ることができる。
部にＳＤ砒素拡散層３０を形成し、ソース部にＳＤ砒素
拡散層３０及びＳＤボロン拡散層３１をフォトリソグラ
フィ技術、イオン注入、窒素アニール（Ｎ2 ガスで 900
〜1000℃、10〜60時間）により形成する。この製造方法
においても、ゲートポリシリコン２６よりも先にオフセ
ット拡散層２９を形成することで、第１の実施例の製造
方法と同様の効果を得ることができる。
【００２５】
【発明の効果】以上説明したように本発明は、ドレイン
コンタクト用拡散層の下側にもドレイン拡散層を形成し
ているので、ドレインコンタクト用拡散層はドレイン拡
散層の中に含められることになり、半導体基板とドレイ
ンとの接合面はドレイン拡散層の下面で構成され、空乏
層の凹凸による局所的な歪が回避され、この歪による耐
圧低下を考慮することがなく、耐圧が理論式に近づくた
め、耐圧計算が容易化されるという効果がある。
コンタクト用拡散層の下側にもドレイン拡散層を形成し
ているので、ドレインコンタクト用拡散層はドレイン拡
散層の中に含められることになり、半導体基板とドレイ
ンとの接合面はドレイン拡散層の下面で構成され、空乏
層の凹凸による局所的な歪が回避され、この歪による耐
圧低下を考慮することがなく、耐圧が理論式に近づくた
め、耐圧計算が容易化されるという効果がある。
【００２６】又、本発明の製造方法によれば、オフセッ
ト拡散層をゲート電極の形成前に行うため、実効チャネ
ル長をマスクレイアウトによって自由に設定することが
できる。又、同一チップ上に異なるチャネル長のＭＯＳ
を同時に形成することも可能となる。更に、オフセット
拡散層のイオン押し込みを先に行うため、低圧ロジック
ＭＯＳトランジスタを同時に形成する場合でも、低圧Ｍ
ＯＳトランジスタのしきい値電圧制御用のゲートイオン
注入層が熱拡散されることが防止でき、しきい値電圧の
制御性を改善することができる効果もある。
ト拡散層をゲート電極の形成前に行うため、実効チャネ
ル長をマスクレイアウトによって自由に設定することが
できる。又、同一チップ上に異なるチャネル長のＭＯＳ
を同時に形成することも可能となる。更に、オフセット
拡散層のイオン押し込みを先に行うため、低圧ロジック
ＭＯＳトランジスタを同時に形成する場合でも、低圧Ｍ
ＯＳトランジスタのしきい値電圧制御用のゲートイオン
注入層が熱拡散されることが防止でき、しきい値電圧の
制御性を改善することができる効果もある。
【図１】本発明の半導体装置の第１実施例を製造工程順
に示す断面図である。
に示す断面図である。
【図２】本発明の半導体装置の第２実施例を製造工程順
に示す断面図である。
に示す断面図である。
【図３】本発明の半導体装置の製造方法の第１実施例を
製造工程順に示す断面図である。
製造工程順に示す断面図である。
【図４】本発明の半導体装置の製造方法の第２実施例を
製造工程順に示す断面図である。
製造工程順に示す断面図である。
【図５】従来の半導体装置の一例を製造工程順に示す断
面図である。
面図である。
【図６】従来の半導体装置の製造方法の一例を製造工程
順に示す断面図である。
順に示す断面図である。
１ Ｎ型半導体基板 ６ ＬＯＣＯＳ酸化膜 ７ ガードリングＮ+ 拡散層 ８ 第１ドレインＰ- 拡散層 １１ ゲートポリシリコン １２ ソースＰ+ 拡散層 １３ ソースＮ+ 拡散層 １５ 深部第１ドレインＰ- 拡散層 １６ 第２ドレインＰ+ 拡散層（ドレインコンタクト用
拡散層） ２２ 酸化膜 ２３ 窒化膜 ２４ 厚い酸化膜 ２６ ゲート電極（ゲートポリシリコン） ２７ オフセットイオン注入層 ２９ オフセット拡散層
拡散層） ２２ 酸化膜 ２３ 窒化膜 ２４ 厚い酸化膜 ２６ ゲート電極（ゲートポリシリコン） ２７ オフセットイオン注入層 ２９ オフセット拡散層
Claims (3)
- 【請求項１】 ゲート酸化膜のドレイン側が厚く、この
厚い酸化膜の下側にドレイン拡散層が設けられるラテラ
ル型ＭＯＳトランジスタにおいて、ドレインコンタクト
用拡散層の下側にも前記ドレイン拡散層を形成したこと
を特徴とする半導体装置。 - 【請求項２】 ドレインコンタクト用拡散層をドレイン
拡散層の中に形成してなる請求項１の半導体装置。 - 【請求項３】 ゲート酸化膜のドレイン側が厚くされ、
不純物濃度の低い導電型オフセット拡散層がソース拡散
層又はドレイン拡散層を覆うように形成されるＭＯＳト
ランジスタの製造に際し、前記オフセット拡散層をゲー
ト電極の形成前に形成することを特徴とする半導体装置
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-149767 | 1991-05-24 | ||
| JP14976791 | 1991-05-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541516A true JPH0541516A (ja) | 1993-02-19 |
Family
ID=15482292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3313773A Pending JPH0541516A (ja) | 1991-05-24 | 1991-10-31 | 半導体装置及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541516A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041533A (ja) * | 2004-07-27 | 2006-02-09 | Robert Bosch Gmbh | 高電圧ｍｏｓトランジスタおよび相応の製造方法 |
| JP2010034302A (ja) * | 2008-07-29 | 2010-02-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2015023208A (ja) * | 2013-07-22 | 2015-02-02 | 旭化成エレクトロニクス株式会社 | 電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法 |
-
1991
- 1991-10-31 JP JP3313773A patent/JPH0541516A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041533A (ja) * | 2004-07-27 | 2006-02-09 | Robert Bosch Gmbh | 高電圧ｍｏｓトランジスタおよび相応の製造方法 |
| JP2010034302A (ja) * | 2008-07-29 | 2010-02-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2015023208A (ja) * | 2013-07-22 | 2015-02-02 | 旭化成エレクトロニクス株式会社 | 電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法 |
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