JPH08130310A - Ｍｏｓ素子およびその製造方法 - Google Patents
Ｍｏｓ素子およびその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000012535 impurity Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
- 239000002184 metal Substances 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 238000009826 distribution Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241001115903 Raphus cucullatus Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- AHKZTVQIVOEVFO-UHFFFAOYSA-N oxide(2-) Chemical compound [O-2] AHKZTVQIVOEVFO-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 集積回路の集積度が高集積になることによっ
てチャンネルの長さが短くなるＭＯＳ素子から発生する
問題点である短いチャンネルの効果、ソースとドレイン
の抵抗増加、金属配線による接合破壊およびエレクトロ
マイグレーション等による素子の信頼性の低下を防止す
る。 【構成】 ゲート電極４とソースおよびドレイン７との
間に溝形態のまた他のゲート電極９を形成して、この溝
の深さ程のソースおよびドレインの接合の深さを確保す
る。 【効果】 溝構造のゲート電極の下に所定濃度の不純物
を注入すること、この不純物の濃度の調節することによ
って、しきい電圧や漏泄電流のような電気的な特性を調
節することが可能になる。
てチャンネルの長さが短くなるＭＯＳ素子から発生する
問題点である短いチャンネルの効果、ソースとドレイン
の抵抗増加、金属配線による接合破壊およびエレクトロ
マイグレーション等による素子の信頼性の低下を防止す
る。 【構成】 ゲート電極４とソースおよびドレイン７との
間に溝形態のまた他のゲート電極９を形成して、この溝
の深さ程のソースおよびドレインの接合の深さを確保す
る。 【効果】 溝構造のゲート電極の下に所定濃度の不純物
を注入すること、この不純物の濃度の調節することによ
って、しきい電圧や漏泄電流のような電気的な特性を調
節することが可能になる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ素子（Metal Oxid
e Semiconductor Device：以下ＭＯＳ素子という）、特
にソース／ドレインの端部に自己整合された溝構造が形
成されているＭＯＳ素子及びその製造方法に関するもの
である。
e Semiconductor Device：以下ＭＯＳ素子という）、特
にソース／ドレインの端部に自己整合された溝構造が形
成されているＭＯＳ素子及びその製造方法に関するもの
である。
【０００２】
【従来の技術】図１に図示していることは従来のＭＯＳ
素子である。
素子である。
【０００３】このような従来のＭＯＳ素子は集積回路の
集積度が高集積になることによってＭＯＳ素子のチャン
ネルの長さが短い長さでなければならないし、比例縮小
法則によりソース／ドレイン領域の接合の深さも薄い深
さでなければならない。
集積度が高集積になることによってＭＯＳ素子のチャン
ネルの長さが短い長さでなければならないし、比例縮小
法則によりソース／ドレイン領域の接合の深さも薄い深
さでなければならない。
【０００４】ところが、チャンネルの長さが短くなると
パンチスルー等によって漏泄電流が増加される。
パンチスルー等によって漏泄電流が増加される。
【０００５】このような漏泄電流を抑制するとしたらソ
ース／ドレインの接合の深さを薄くしなければならな
い。
ース／ドレインの接合の深さを薄くしなければならな
い。
【０００６】
【発明が解決しようとする課題】しかし、接合の深さを
薄くするとソース／ドレイン抵抗が増加され、金属配線
の工程時にＡｌ等の金属がスパイク模様でシリコン基板
に浸透するスパーキングによる接合は破壊およびエレク
トロマイグレーション（electro-migration）によって
素子の信頼性が低下されてしまう。
薄くするとソース／ドレイン抵抗が増加され、金属配線
の工程時にＡｌ等の金属がスパイク模様でシリコン基板
に浸透するスパーキングによる接合は破壊およびエレク
トロマイグレーション（electro-migration）によって
素子の信頼性が低下されてしまう。
【０００７】このような問題点は短いチャンネル効果を
改善するために既に提案されているＬＤＤ（lightly do
ped drain）構造、即ち、ソース／ドレインとチャンネ
ルと接する端部にソース／ドレイン領域より低い濃度の
不純物を注入した構造においても除去されない。
改善するために既に提案されているＬＤＤ（lightly do
ped drain）構造、即ち、ソース／ドレインとチャンネ
ルと接する端部にソース／ドレイン領域より低い濃度の
不純物を注入した構造においても除去されない。
【０００８】本発明の目的はサブミクロン領域の短いチ
ャンネルをもつＭＯＳ素子から示す短いチャンネル効果
とソース／ドレインの抵抗の増加を防止するためのもの
である。
ャンネルをもつＭＯＳ素子から示す短いチャンネル効果
とソース／ドレインの抵抗の増加を防止するためのもの
である。
【０００９】本発明のまた他の目的はチャンネル長さが
短いＭＯＳ素子から金属配線による接合破壊およびエレ
クトロマイグレーションに因る素子の信頼性の低下を防
止するためのものである。
短いＭＯＳ素子から金属配線による接合破壊およびエレ
クトロマイグレーションに因る素子の信頼性の低下を防
止するためのものである。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明の一つの特徴によると、ＭＯＳ素子は、第１所
定濃度の第１導電型の第１チャンネル領域（Ａ）を備え
た基板（１）と、このチャンネル領域を間に置いて前記
基板（１）上に形成された前記第１導電型と反対導電型
である第２導電型のソースおよびドレイン領域（７）
と、前記チャンネル領域上に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成された第１ゲート電極
（４）を具備しており、また前記第１ゲート電極（４）
が前記ソースおよびドレイン領域（７）と近接する部分
には第２ゲート電極（８）が自己整合法を利用して溝形
態に形成され、前記第２ゲート電極（８）が前記基板と
接する部分にはゲート酸化膜（９）が形成されており、
このゲート酸化膜（９）の下には前記濃度とは異なる濃
度の第１導電型の第２チャンネル領域（Ｂ）が形成され
ている。
の本発明の一つの特徴によると、ＭＯＳ素子は、第１所
定濃度の第１導電型の第１チャンネル領域（Ａ）を備え
た基板（１）と、このチャンネル領域を間に置いて前記
基板（１）上に形成された前記第１導電型と反対導電型
である第２導電型のソースおよびドレイン領域（７）
と、前記チャンネル領域上に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成された第１ゲート電極
（４）を具備しており、また前記第１ゲート電極（４）
が前記ソースおよびドレイン領域（７）と近接する部分
には第２ゲート電極（８）が自己整合法を利用して溝形
態に形成され、前記第２ゲート電極（８）が前記基板と
接する部分にはゲート酸化膜（９）が形成されており、
このゲート酸化膜（９）の下には前記濃度とは異なる濃
度の第１導電型の第２チャンネル領域（Ｂ）が形成され
ている。
【００１１】このＭＯＳにおいて、前記自己整合法を利
用して形成された溝構造は基板内からよく知られている
エッチング法によって形成された凹部分をもっており、
この凹部分は角の形態や、角のない円形の形態または任
意の多角形等の模様が包含される。
用して形成された溝構造は基板内からよく知られている
エッチング法によって形成された凹部分をもっており、
この凹部分は角の形態や、角のない円形の形態または任
意の多角形等の模様が包含される。
【００１２】このＭＯＳ素子において、前記第１チャン
ネル領域の不純物の濃度は前記第２チャンネル領域の不
純物の濃度よりもっと低濃度であり、前記第１導電型は
ｎ型のものである。
ネル領域の不純物の濃度は前記第２チャンネル領域の不
純物の濃度よりもっと低濃度であり、前記第１導電型は
ｎ型のものである。
【００１３】このＭＯＳ素子において、前記第１チャン
ネル領域の不純物の濃度と前記第２チャンネル領域の不
純物の濃度は前記基板の濃度より高濃度であり、前記第
１導電型はｎ型のものである。
ネル領域の不純物の濃度と前記第２チャンネル領域の不
純物の濃度は前記基板の濃度より高濃度であり、前記第
１導電型はｎ型のものである。
【００１４】このＭＯＳ素子において、前記第１チャン
ネル領域の不純物の濃度は前記第２チャンネル領域の不
純物の濃度よりもっと低濃度であり、前記第１導電型は
ｐ型のものである。
ネル領域の不純物の濃度は前記第２チャンネル領域の不
純物の濃度よりもっと低濃度であり、前記第１導電型は
ｐ型のものである。
【００１５】この方法において、前記第１チャンネル領
域の不純物の濃度と前記第２チャンネル領域の不純物の
濃度は前記基板の濃度より高濃度であり、前記第１導電
型はｐ型のものである。
域の不純物の濃度と前記第２チャンネル領域の不純物の
濃度は前記基板の濃度より高濃度であり、前記第１導電
型はｐ型のものである。
【００１６】本発明のまた他の特徴によると、ＭＯＳ素
子を製造方法は、Ａ）第１導電型のシリコン基板（１）
上に活性領域を定義してから、その活性領域上にゲート
酸化膜（２）を成長させ、そして第１ゲート電極（４）
をパターン形成する段階、Ｂ）前記パターン形成された
第１ゲート電極の両方にシリコン窒化膜等の絶縁膜
（３）からなっている側壁スペーサを非等方性のエッチ
ング法によって形成させる段階、Ｃ）前記Ｂ）の段階を
実行した表面にシリコン酸化膜を熱酸化する段階、Ｄ）
前記絶縁膜（３）をエッチング法によって除去してか
ら、シリコン基板を一定の深さ程エッチングして溝形態
を作る段階、Ｅ）前記溝形態に前記第１導電型の不純物
のイオンを注入する段階、Ｆ）シリコン酸化膜（９）を
前記溝形態上に形成させてから、第２ゲート電極（８）
を前記シリコン酸化膜（９）上にパターンを形成する段
階、Ｇ）ソース／ドレイン領域（６）に前記第１導電型
とは反対導電型の不純物を注入する段階からなる。
子を製造方法は、Ａ）第１導電型のシリコン基板（１）
上に活性領域を定義してから、その活性領域上にゲート
酸化膜（２）を成長させ、そして第１ゲート電極（４）
をパターン形成する段階、Ｂ）前記パターン形成された
第１ゲート電極の両方にシリコン窒化膜等の絶縁膜
（３）からなっている側壁スペーサを非等方性のエッチ
ング法によって形成させる段階、Ｃ）前記Ｂ）の段階を
実行した表面にシリコン酸化膜を熱酸化する段階、Ｄ）
前記絶縁膜（３）をエッチング法によって除去してか
ら、シリコン基板を一定の深さ程エッチングして溝形態
を作る段階、Ｅ）前記溝形態に前記第１導電型の不純物
のイオンを注入する段階、Ｆ）シリコン酸化膜（９）を
前記溝形態上に形成させてから、第２ゲート電極（８）
を前記シリコン酸化膜（９）上にパターンを形成する段
階、Ｇ）ソース／ドレイン領域（６）に前記第１導電型
とは反対導電型の不純物を注入する段階からなる。
【００１７】
【作用】前記チャンネル領域Ａとソース／ドレイン
（７）間には第２多結晶シリコン（８）がそれぞれ形成
されている。前記第２多結晶シリコン（８）の下にはチ
ャンネル領域Ａより高い濃度の不純物が注入された領域
Ｂが形成されているが、このような溝構造によってドレ
イン付近から形成される電場がチャンネル領域に浸透す
ることを防止して短いチャンネル効果を抑制することが
できる。
（７）間には第２多結晶シリコン（８）がそれぞれ形成
されている。前記第２多結晶シリコン（８）の下にはチ
ャンネル領域Ａより高い濃度の不純物が注入された領域
Ｂが形成されているが、このような溝構造によってドレ
イン付近から形成される電場がチャンネル領域に浸透す
ることを防止して短いチャンネル効果を抑制することが
できる。
【００１８】また、ソース／ドレインの端部に形成され
ている溝によって有効チャンネルの長さが増加し溝の深
さによって従来のＭＯＳ素子の構造に比べてソース／ド
レイン領域の接合の深さをより深くすることができる。
ている溝によって有効チャンネルの長さが増加し溝の深
さによって従来のＭＯＳ素子の構造に比べてソース／ド
レイン領域の接合の深さをより深くすることができる。
【００１９】したがって本発明による構造をもつＭＯＳ
素子においてはソース／ドレイン抵抗を減らし金属配線
による接合スパイクやエレクトロマイグレーションによ
る信頼性の低下を抑制することができる。
素子においてはソース／ドレイン抵抗を減らし金属配線
による接合スパイクやエレクトロマイグレーションによ
る信頼性の低下を抑制することができる。
【００２０】
【実施例】いま、本発明のＭＯＳ素子を製造する工程の
流れに対して図３を参照として説明する。
流れに対して図３を参照として説明する。
【００２１】図２〜図５に図示の製造過程は表面チャン
ネルがｎ型のＭＯＳ素子を例として上げているものであ
る。
ネルがｎ型のＭＯＳ素子を例として上げているものであ
る。
【００２２】表面チャンネルがｐ型の素子の場合にはこ
れと反対型の不純物のイオンをもつであろう。
れと反対型の不純物のイオンをもつであろう。
【００２３】図２に図示のように、ウエル（well）形成
および活性領域の工程が完了された基板（１）上にゲー
ト絶縁膜としてシリコン酸化膜（２）を成長（或いは蒸
着）させてから、多結晶シリコン膜（４）を蒸着しゲー
ト形状を定義する。
および活性領域の工程が完了された基板（１）上にゲー
ト絶縁膜としてシリコン酸化膜（２）を成長（或いは蒸
着）させてから、多結晶シリコン膜（４）を蒸着しゲー
ト形状を定義する。
【００２４】これは既存のＭＯＳ素子の製造過程と同一
である。
である。
【００２５】図３はゲート周辺にシリコン窒化膜を形成
することを図示しているものである。
することを図示しているものである。
【００２６】図２の構造を形成してから、多結晶シリコ
ンを熱酸化させるとか化学的な気相蒸着（ＣＶＤ）によ
って酸化膜を蒸着させて多結晶シリコン膜（４）の周辺
に薄い酸化膜（５）を形成する。
ンを熱酸化させるとか化学的な気相蒸着（ＣＶＤ）によ
って酸化膜を蒸着させて多結晶シリコン膜（４）の周辺
に薄い酸化膜（５）を形成する。
【００２７】シリコン窒化膜を蒸着し非等方的な反応性
のイオンエッチング（RIE ; reactive ion etching）を
使用してシリコン窒化膜（３）を多結晶シリコンの側壁
のみに残存するようにエッチングする。高温炉を使用し
てソース／ドレインが形成される領域と多結晶シリコン
（５）上に熱酸化膜（６）を形成させてから、エッチン
グ工程によってソース／ドレインが形成される領域上の
みに厚い熱酸化膜（６）が形成されるようにする。
のイオンエッチング（RIE ; reactive ion etching）を
使用してシリコン窒化膜（３）を多結晶シリコンの側壁
のみに残存するようにエッチングする。高温炉を使用し
てソース／ドレインが形成される領域と多結晶シリコン
（５）上に熱酸化膜（６）を形成させてから、エッチン
グ工程によってソース／ドレインが形成される領域上の
みに厚い熱酸化膜（６）が形成されるようにする。
【００２８】図４はソース／ドレインの端部に溝を形成
したことを図示しているものである。多結晶シリコンの
側壁にいるシリコン窒化膜（３）を乾式エッチング法或
いは湿式エッチング法を使用して除去してから、シリコ
ン窒化膜の下に残存している薄い酸化膜を乾式エッチン
グ法によって除去する。
したことを図示しているものである。多結晶シリコンの
側壁にいるシリコン窒化膜（３）を乾式エッチング法或
いは湿式エッチング法を使用して除去してから、シリコ
ン窒化膜の下に残存している薄い酸化膜を乾式エッチン
グ法によって除去する。
【００２９】継続してソース／ドレインの端部に露出さ
れたシリコン層を乾式エッチング法或いは湿式エッチン
グ法を使用して一定の深さ（３０nm〜３００nm）程除去
して、前記基板（１）に図３に示すように溝の構造（１
ａ）が形成される。このときソース／ドレイン領域は酸
化膜（６）によって保護される。
れたシリコン層を乾式エッチング法或いは湿式エッチン
グ法を使用して一定の深さ（３０nm〜３００nm）程除去
して、前記基板（１）に図３に示すように溝の構造（１
ａ）が形成される。このときソース／ドレイン領域は酸
化膜（６）によって保護される。
【００３０】したがって、このような溝構造の形成は別
途のマスク工程をへる必要がないし、既存のマスクと同
一な個数のマスクを使用しても充分に製造可能である。
途のマスク工程をへる必要がないし、既存のマスクと同
一な個数のマスクを使用しても充分に製造可能である。
【００３１】図５は図２から図示しているシリコン
（４）の側壁にまた他の多結晶シリコン膜（８）を形成
させたことを図示している。
（４）の側壁にまた他の多結晶シリコン膜（８）を形成
させたことを図示している。
【００３２】図４の工程の終了後にしきい電圧調節のた
めのイオンを注入し（この工程はシリコン酸化膜（９）
の成長後にもすることができる）、ゲート絶縁膜として
使用されるシリコン酸化膜（９）を高温炉から熱成長さ
せる。
めのイオンを注入し（この工程はシリコン酸化膜（９）
の成長後にもすることができる）、ゲート絶縁膜として
使用されるシリコン酸化膜（９）を高温炉から熱成長さ
せる。
【００３３】それから、多結晶シリコン膜を蒸着してか
ら反応性のイオンエッチング法によって多結晶シリコン
膜をエッチングして既に形成されている多結晶シリコン
（４）の側壁に新たな多結晶シリコン膜（８）を形成さ
せる。
ら反応性のイオンエッチング法によって多結晶シリコン
膜をエッチングして既に形成されている多結晶シリコン
（４）の側壁に新たな多結晶シリコン膜（８）を形成さ
せる。
【００３４】以後の工程は従来のＭＯＳ素子の製造過程
と同一である。
と同一である。
【００３５】但し、多結晶シリコンを使用したゲート電
極を形成するとき側壁に残存している多結晶シリコンに
も電圧が印加されるようにコンタクトホールを形成する
とき、この多結晶シリコン膜を連結しなければならな
い。
極を形成するとき側壁に残存している多結晶シリコンに
も電圧が印加されるようにコンタクトホールを形成する
とき、この多結晶シリコン膜を連結しなければならな
い。
【００３６】このような製造過程をへて製造されたＭＯ
Ｓ素子の構造は図６の構造と同一である。
Ｓ素子の構造は図６の構造と同一である。
【００３７】このような目的を達成するために本発明が
提案するＭＯＳ素子の断面図を図６に図示する。
提案するＭＯＳ素子の断面図を図６に図示する。
【００３８】図６からＡはチャンネル領域として基板
（１）と反対導電型の不純物がある。このチャンネル領
域Ａとソース／ドレイン（７）との間には第２多結晶シ
リコン（８）がそれぞれ形成されている。第２多結晶シ
リコン（８）の下にはチャンネル領域Ａより高い濃度の
不純物が注入された領域Ｂが形成されているが、このよ
うな溝構造によってドレイン付近から形成される電場が
チャンネル領域に浸透することを防止して短いチャンネ
ル効果を抑制することができる。
（１）と反対導電型の不純物がある。このチャンネル領
域Ａとソース／ドレイン（７）との間には第２多結晶シ
リコン（８）がそれぞれ形成されている。第２多結晶シ
リコン（８）の下にはチャンネル領域Ａより高い濃度の
不純物が注入された領域Ｂが形成されているが、このよ
うな溝構造によってドレイン付近から形成される電場が
チャンネル領域に浸透することを防止して短いチャンネ
ル効果を抑制することができる。
【００３９】また、ソース／ドレインの端部に形成され
た溝によって有効なチャンネルの長さが増加され、溝の
深さによって従来のＭＯＳ素子の構造に比べてソース／
ドレインの領域の接合の深さをより深くすることができ
る。
た溝によって有効なチャンネルの長さが増加され、溝の
深さによって従来のＭＯＳ素子の構造に比べてソース／
ドレインの領域の接合の深さをより深くすることができ
る。
【００４０】したがって本発明による構造をもっている
ＭＯＳ素子においてはソース／ドレイン抵抗を減らし金
属配線による接合スパイクやエレクトロマイグレーショ
ンによる信頼性の低下を抑制することができる。
ＭＯＳ素子においてはソース／ドレイン抵抗を減らし金
属配線による接合スパイクやエレクトロマイグレーショ
ンによる信頼性の低下を抑制することができる。
【００４１】本発明による表面チャンネルがｎ型のＭＯ
Ｓ素子の場合に不純物の濃度分布においてチャンネル領
域Ａの不純物の濃度はウエル濃度と同一のｐ- を、ソー
ス／ドレインの端部の溝にあるチャンネル領域Ｂの不純
物の濃度はチャンネル領域Ａより相対的に高いｐ0 （し
きい値電圧調節のためのイオン注入過程から形成され
る）をもつ。
Ｓ素子の場合に不純物の濃度分布においてチャンネル領
域Ａの不純物の濃度はウエル濃度と同一のｐ- を、ソー
ス／ドレインの端部の溝にあるチャンネル領域Ｂの不純
物の濃度はチャンネル領域Ａより相対的に高いｐ0 （し
きい値電圧調節のためのイオン注入過程から形成され
る）をもつ。
【００４２】勿論、ソース／ドレイン領域の不純物の濃
度はｐ+ である。
度はｐ+ である。
【００４３】図面の図７と図８は本発明によるＭＯＳ素
子の応用構造であって、チャンネルの不純物の濃度分布
を変化させたものである。
子の応用構造であって、チャンネルの不純物の濃度分布
を変化させたものである。
【００４４】図７はチャンネル領域ＡとＢがすべてウエ
ル濃度より相対的に高いｐ0 の濃度分布をもつものであ
る。
ル濃度より相対的に高いｐ0 の濃度分布をもつものであ
る。
【００４５】図８はチャンネル領域Ａにはウエルと同一
のｐ- 、チャンネル領域Ｂにはウエルより相対的に高い
ｐ0 をもちながら基板の内部にｐ0 層を形成したもので
ある。
のｐ- 、チャンネル領域Ｂにはウエルより相対的に高い
ｐ0 をもちながら基板の内部にｐ0 層を形成したもので
ある。
【００４６】勿論、表面チャンネルｐ型のＭＯＳ素子の
不純物の分布は表面チャンネルｎ型のＭＯＳ素子の反対
形に形成するとよい。
不純物の分布は表面チャンネルｎ型のＭＯＳ素子の反対
形に形成するとよい。
【００４７】これらの分布は図６，図７，図８から括弧
内に図示している。
内に図示している。
【００４８】
【発明の効果】本発明による自己整合された溝構造のチ
ャンネルをもつＭＯＳ素子の構造はソース／ドレインの
端部の溝によって拡散層がＭＯＳ素子のチャンネルに浸
透することを抑制をすることができるので、同一のマス
クを使用して製造された従来のＭＯＳ素子より有効なチ
ャンネルの長さが長くなり、ドレイン付近から形成され
る電場がチャンネル領域に浸透することを防止して短い
チャンネル効果を抑制することができ、パンチスルーに
よる電流漏泄、ドレインによる城壁の低下（DIBL; drai
n induced barrier liwering）等による電流漏泄を抑制
することができる。
ャンネルをもつＭＯＳ素子の構造はソース／ドレインの
端部の溝によって拡散層がＭＯＳ素子のチャンネルに浸
透することを抑制をすることができるので、同一のマス
クを使用して製造された従来のＭＯＳ素子より有効なチ
ャンネルの長さが長くなり、ドレイン付近から形成され
る電場がチャンネル領域に浸透することを防止して短い
チャンネル効果を抑制することができ、パンチスルーに
よる電流漏泄、ドレインによる城壁の低下（DIBL; drai
n induced barrier liwering）等による電流漏泄を抑制
することができる。
【００４９】また、ソース／ドレインの端部に形成され
た溝によって従来のＭＯＳ素子の構造に比べてソース／
ドレイン領域の接合の深さをより深くすることができる
ので、ソース／ドレイン抵抗を減らすばかりでなく、金
属配線による接合破壊やエレクトロマイグレーションに
よる信頼性の低下を抑制することができる。
た溝によって従来のＭＯＳ素子の構造に比べてソース／
ドレイン領域の接合の深さをより深くすることができる
ので、ソース／ドレイン抵抗を減らすばかりでなく、金
属配線による接合破壊やエレクトロマイグレーションに
よる信頼性の低下を抑制することができる。
【図１】 従来のＭＯＳ素子の中の代表的なＭＯＳ素子
の構造を図示している断面図である。
の構造を図示している断面図である。
【図２】 本発明の実施例によるＭＯＳ素子の製造方法
の工程を図示している断面図である。
の工程を図示している断面図である。
【図３】 本発明の実施例によるＭＯＳ素子の製造方法
の工程を図示している断面図である。
の工程を図示している断面図である。
【図４】 本発明の実施例によるＭＯＳ素子の製造方法
の工程を図示している断面図である。
の工程を図示している断面図である。
【図５】 本発明の実施例によるＭＯＳ素子の製造方法
の工程を図示している断面図である。
の工程を図示している断面図である。
【図６】 本発明の製造方法によって製造されたＭＯＳ
素子の構造断面図である。
素子の構造断面図である。
【図７】 本発明の製造方法によって製造された他の構
造をもつＭＯＳ素子の断面図である。
造をもつＭＯＳ素子の断面図である。
【図８】 本発明の製造方法によって製造されたまた他
の構造をもつＭＯＳ素子の断面図である。
の構造をもつＭＯＳ素子の断面図である。
１ シリコン基板 ２，５，６，９，１２ シリコン酸化膜 ３ シリコン窒化膜 ４，１４ 第１ゲート電極（多結晶シリコン） ７ ソース／ドレイン ８ 第２ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳 鍾善 大韓民国大田直轄市儒城区漁隱洞ハンビト アパート122−902
Claims (7)
- 【請求項１】 第１所定濃度の第１導電型の第１チャン
ネル領域（Ａ）を備えた基板（１）と、このチャンネル
領域を間に置いて前記基板（１）上に形成された前記第
１導電型と反対導電型である第２導電型のソースおよび
ドレイン領域（７）と、前記チャンネル領域上に形成さ
れたゲート絶縁膜と、このゲート絶縁膜上に形成された
第１ゲート電極（４）を具備するＭＯＳ素子において、 前記第１ゲート電極（４）が前記ソースおよびドレイン
領域（７）と近接する部分には第２ゲート電極（８）が
自己整合法を利用して溝形態に形成されており、前記第
２ゲート電極（８）が前記基板と接する部分にはゲート
酸化膜（９）が形成されており、このゲート酸化膜
（９）の下には前記濃度とは異なる濃度の第１導電型の
第２チャンネル領域（Ｂ）が形成されていることを特徴
とするＭＯＳ素子。 - 【請求項２】 前記自己整合法を利用して形成された溝
構造は基板内からよく知られているエッチング法によっ
て形成された凹部分をもっており、この凹部分は角の形
態や、角のない円形の形態または任意の多角形等の模様
が包含されることを特徴とする請求項１記載のＭＯＳ素
子。 - 【請求項３】 前記第１チャンネル領域の不純物の濃度
は前記第２チャンネル領域の不純物の濃度よりもっと低
い濃度であり、前記第１導電型はｎ型であることを特徴
とする請求項１記載のＭＯＳ素子。 - 【請求項４】 前記第１チャンネル領域の不純物の濃度
と前記第２チャンネル領域の不純物の濃度は前記基板の
濃度より高濃度であり、前記第１導電型はｎ型であるこ
とを特徴とする請求項１記載のＭＯＳ素子。 - 【請求項５】 前記第１チャンネル領域の不純物の濃度
は前記第２チャンネル領域の不純物の濃度よりもっと低
い濃度であり、前記第１導電型はｐ型であることを特徴
とする請求項１記載のＭＯＳ素子。 - 【請求項６】 前記第１チャンネル領域の不純物の濃度
と前記第２チャンネル領域の不純物の濃度は前記基板の
濃度より高い濃度であり、前記第１導電型はｐ型である
ことを特徴とする請求項１記載のＭＯＳ素子。 - 【請求項７】 溝構造のＭＯＳ素子を製造する方法とし
て、 Ａ）第１導電型のシリコン基板（１）上に活性領域を定
義してから、その活性領域上にゲート酸化膜（２）を成
長させ、そして第１ゲート電極（４）をパターン形成す
る段階、 Ｂ）前記パターン形成された第１ゲート電極の両方にシ
リコン窒化膜等の絶縁膜（３）からなっている側壁スペ
ーサを非等方性のエッチング法によって形成させる段
階、 Ｃ）前記Ｂ）の段階を実行した表面にシリコン酸化膜を
熱酸化する段階、 Ｄ）前記絶縁膜（３）をエッチング法によって除去して
から、シリコン基板を一定の深さを程エッチングして溝
形態を作る段階、 Ｅ）前記溝形態に前記第１導電型の不純物のイオンを注
入する段階、 Ｆ）シリコン酸化膜（９）を前記溝形態上に形成させて
から、第２ゲート電極（８）を前記シリコン酸化膜
（９）上にパターンを形成する段階、 Ｇ）ソース／ドレイン領域（６）に前記第１導電型とは
反対導電型の不純物を注入する段階からなる溝構造のＭ
ＯＳ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940027479A KR0135029B1 (ko) | 1994-10-26 | 1994-10-26 | 자기 정렬된 홈구조의 채널을 가진 mos 소자 및 제조방법 |
| KR94-27479 | 1994-10-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130310A true JPH08130310A (ja) | 1996-05-21 |
| JP2594772B2 JP2594772B2 (ja) | 1997-03-26 |
Family
ID=19395977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6307903A Expired - Lifetime JP2594772B2 (ja) | 1994-10-26 | 1994-12-12 | Ｍｏｓ素子およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5665990A (ja) |
| JP (1) | JP2594772B2 (ja) |
| KR (1) | KR0135029B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763310A (en) * | 1996-10-08 | 1998-06-09 | Advanced Micro Devices, Inc. | Integrated circuit employing simultaneously formed isolation and transistor trenches |
| US7023059B1 (en) * | 2004-03-01 | 2006-04-04 | Advanced Micro Devices, Inc. | Trenches to reduce lateral silicide growth in integrated circuit technology |
| KR100735534B1 (ko) * | 2006-04-04 | 2007-07-04 | 삼성전자주식회사 | 나노 크리스탈 비휘발성 반도체 집적 회로 장치 및 그 제조방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5362985A (en) * | 1976-11-18 | 1978-06-05 | Toshiba Corp | Mis type field effect transistor and its production |
| US5082795A (en) * | 1986-12-05 | 1992-01-21 | General Electric Company | Method of fabricating a field effect semiconductor device having a self-aligned structure |
| JPH02162768A (ja) * | 1988-12-15 | 1990-06-22 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02206175A (ja) * | 1989-02-06 | 1990-08-15 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| JP2507192B2 (ja) * | 1990-02-06 | 1996-06-12 | 松下電子工業株式会社 | プログラマブル素子およびその製造方法 |
| JPH03263871A (ja) * | 1990-03-14 | 1991-11-25 | Fujitsu Ltd | 半導体装置 |
| JP2956143B2 (ja) * | 1990-06-28 | 1999-10-04 | 日本電気株式会社 | 絶縁ゲート電界効果トランジスタの製造方法 |
| JP2744126B2 (ja) * | 1990-10-17 | 1998-04-28 | 株式会社東芝 | 半導体装置 |
| JPH0582785A (ja) * | 1991-09-20 | 1993-04-02 | Sanyo Electric Co Ltd | 半導体装置 |
| US5372960A (en) * | 1994-01-04 | 1994-12-13 | Motorola, Inc. | Method of fabricating an insulated gate semiconductor device |
-
1994
- 1994-10-26 KR KR1019940027479A patent/KR0135029B1/ko not_active IP Right Cessation
- 1994-12-12 JP JP6307903A patent/JP2594772B2/ja not_active Expired - Lifetime
-
1996
- 1996-11-14 US US08/749,153 patent/US5665990A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960015899A (ko) | 1996-05-22 |
| JP2594772B2 (ja) | 1997-03-26 |
| US5665990A (en) | 1997-09-09 |
| KR0135029B1 (ko) | 1998-04-20 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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