JPH09213941A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート長を効果的に縮小できた半導体装置を
提供し、このようにゲート長を効果的に縮小できととも
に、工程が容易であり、信頼性に対する懸念も生じな
い、半導体装置の製造方法を提供する。 【解決手段】 半導体基板１上にゲート電極２を有
し、ゲート電極の側方における半導体基板上に、ゲート
電極と絶縁された低抵抗層８が形成されている半導体装
置。半導体基板１上にゲート電極２を有する半導体装
置の製造の際、ゲート電極の両側に低抵抗かつイオンが
拡散しやすい材料からなる層８ａを設け、該低抵抗かつ
イオンが拡散しやすい材料からなる層８ａのゲート電極
に近い部分をマスク（たとえば、サイドウォール７でマ
スク）して該マスクの外側にイオン注入を行って拡散層
４２を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関する。本発明は、特に、短チャ
ネル効果の発生を防止したＭＯＳ型トランジスタ及びそ
の製造方法として、好適に利用できるものである。なお
本明細書において、「ＭＯＳ」の語は、メタル−オキサ
イド−半導体の構造のみならず、一般に、導電材−絶縁
材−半導体の構造を示すものとして、使用される。

【０００２】

【従来の技術】ＶＬＳＩ、ＵＬＳＩ等に見られるよう
に、半導体装置の分野では、その微細化及び作動の高速
化の要請がますます高まっている。たとえば、ＭＯＳデ
バイスにおいては、その縮小、及び高速化の要請に応え
るために、ＭＯＳ型トランジスタのゲート長をさらに小
さくすることが、要求されている。

【０００３】これに対し、ゲート長が小さくなると、Ｍ
ＯＳ型トランジスタのソース／ドレイン拡散層間の距離
も縮小することになる。このため、ゲート長が小さいＭ
ＯＳ型トランジスタでは、しきい電圧が下がる現象（短
チャネル効果）が見られる場合が生じてくる。近年、熱
プロセスの低温化等の技術の進歩で、不純物の拡散距離
は抑えられる傾向にはあるが、不純物の拡散工程におけ
る問題は、ゲート長の縮小化を阻害する要因の一つとな
っている。

【０００４】以下従来技術の問題点について、図面を参
照して従来技術を説明することにより、明らかにする。

【０００５】図８に示すのは、従来より通常のトランジ
スタ構造に普通に用いられているＬＤＤ（Ｌｉｇｈｔ
Ｄｏｐｅｄ Ｄｒａｉｎ）と称される構造である。

【０００６】この構造では、半導体基板１上にゲート電
極２を形成し（符号３は、ゲート絶縁膜となる二酸化シ
リコン等の絶縁膜である。）、その後、低濃度の拡散層
形成用イオン注入Ｉａを行う。このイオン注入Ｉａは、
ＬＤＤイオン注入と言われている。これにより形成され
た、低濃度の拡散層形成用イオン注入領域を、図８
（ａ）に、符号４１′で示す。

【０００７】続いて、ＣＶＤ二酸化シリコン等でゲート
電極２の側壁にイオン注入の阻止膜とするサイドウォー
ル５を形成して、高濃度の拡散層形成用イオン注入Ｉｂ
を行う。このイオン注入Ｉｂがソース／ドレイン拡散層
形成用のイオン注入である。以上のイオン注入に基づ
き、図８（ｂ）に示したような低濃度の拡散層４０がゲ
ート電極２の側方直下に形成され、その外側にソース／
ドレイン拡散層４２が形成されたいわゆるＬＤＤ構造が
得られる。

【０００８】本来この構造は、ドレインバイアスをかけ
た際の電界強度を下げるため、ゲート電極の両側に低濃
度の領域を設けることを目的とした構造である。しかし
ながら電界強度については、デバイスサイズの縮小より
も電源の低電圧化による効果の方が大きくなったため、
ほとんど問題にならなくなっている。

【０００９】これに対し、空乏層の広がりは、デバイス
サイズの縮小に伴って、これを制御することが困難なレ
ベルになるに至っている。イオン注入による不純物導入
は、それ自体がある程度の広がりを持っている上、結晶
回復等に必要な各種熱処理により熱拡散して、広がって
しまうからである。

【００１０】よって、ＬＤＤ構造では、ゲート電極の両
側に拡散領域をイオン注入で形成するため、ある程度の
空乏層の広がりを覚悟しなければならないことになる。
結局従来のＬＤＤ構造を採用する技術では、このような
イオン注入による拡散層の広がりのため、ゲート電極を
小さくすることには、限度があったのである。しかも高
速化のためには、拡散層の濃度を上げて、抵抗を下げる
ことが必要になって来る。しかし上記のようにイオン注
入ではどうしても、拡散層の濃度を上げると拡散領域が
広がってしまい、よって高濃度でしかも浅い拡散層を形
成することは、困難なのである。このため、ゲート電極
のゲート長の縮小については、さらに厳しい状況になり
つつあると言うことができる。

【００１１】上記に対し、固相拡散法によってゲート電
極の脇の拡散層を形成する手法が提案されている。その
一つが、不純物含有ガラス（たとえばボロンガラス、リ
ンガラス）をゲート電極の側壁に形成し、該不純物含有
ガラスからのシリコンへの熱拡散によるドープを用い
て、ゲート電極脇の拡散層を形成する技術である。この
従来技術について、図９を参照して、以下説明する。

【００１２】この方法では、基板１上にゲート電極２、
ゲート絶縁膜３が形成された構造上に、ボロンガラス
（ＢＳＧ）もしくはリンガラス（ＰＳＧ）を形成してゲ
ート電極の側壁に不純物含有ガラス５１を形成した構造
とし（図９（ａ））、ソース／ドレインイオン注入ＩＩ
ｂによりソース／ドレイン拡散層４２を形成した（図９
（ｂ））のち、図９（ｃ）に示すように加熱ＩＩＩを行
って、熱拡散により浅い拡散層４０′を形成する。

【００１３】この従来方法では、シリコン基板１の表面
からの固相拡散によってドーピングを行うため、基板最
表面の不純物濃度が最も高くなる。このため、基板最表
面で高濃度で、しかも浅い拡散層４０′を形成でき、拡
散による横方向の広がりがほとんど無視できるようにな
る。したがって、短チャネル効果による限界を大きく改
善することができる。

【００１４】しかしながらこの方法では、ＰタイプとＮ
タイプを作り分けを行うときに、大きな問題が生じてく
る。ボロンガラスあるいはリンガラスは、基板ウェハ全
面に形成されるため、逆のタイプの領域に対しては、拡
散する前に除去してしまわなければならない。ところが
ボロンガラスとリンガラスとは、これらを区別してエッ
チング除去することはできない。よって、片側のみを固
層拡散で形成し、もう片側をイオン注入で形成するか、
または、それぞれのタイプについて各々、堆積、次いで
片側除去、次いで熱拡散、次いで除去と言う工程をすべ
て行うか、のいずれかになってしまう。後者の手法にお
ける除去工程では、ゲート酸化膜等のゲート絶縁膜にダ
メージが入ることが懸念され、デバイスの歩留りに深刻
な影響を及ぼすおそれもなしとしない。またいずれの手
法も、工程が煩雑である。

【００１５】

【発明が解決しようとする課題】上記説明したように、
従来技術では、ゲート長の縮小について限度があって縮
小効果が上げられなかったり、工程が煩雑であったり、
あるいは信頼性に対する懸念なしとしないといった問題
点を有している。

【００１６】本発明はこのような従来技術の問題点を解
決して、ゲート長を効果的に縮小できた半導体装置を提
供することを目的とし、また、このようにゲート長を効
果的に縮小できとともに、工程が容易であり、信頼性に
対する懸念も生じない、半導体装置の製造方法を提供す
ることを目的とする。

【００１７】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板上にゲート電極を有する半導体装置におい
て、ゲート電極の側方における半導体基板上に、ゲート
電極と絶縁された低抵抗層を具備してなることを特徴と
するものである。ゲート電極の上面には、さらに前記低
抵抗層と同材料の抵抗層が直接形成されて、ゲート抵抗
を小さくする構造をとってもよい。

【００１８】この発明によれば、ゲート電極の側方に
は、低抵抗層が形成されているので、ゲート電極付近の
抵抗を小さくでき、高速化が実現できる。また、低抵抗
層を、イオンの拡散が速い材料で形成することにより、
浅くてしかも高濃度の拡散層を形成することも可能とな
る。

【００１９】本発明の半導体装置の製造方法は、半導体
基板上にゲート電極を有する半導体装置の製造の際、ゲ
ート電極の両側に低抵抗かつイオンが拡散しやすい材料
からなる層を設け、該低抵抗かつイオンが拡散しやすい
材料からなる層のゲート電極に近い部分をマスクして該
マスクの外側にイオン注入を行って拡散層を形成するこ
とを特徴とするものである。

【００２０】この発明によれば、ゲート電極の側方の低
抵抗層により、ゲート電極付近の抵抗を小さくでき、高
速化が実現できた半導体装置が得られ、かつ、低抵抗層
をイオンの拡散が速い材料で形成しているので、ここに
イオン注入することで、この低抵抗層からの基板への拡
散によって、浅くてしかも高濃度の拡散層を、短チャネ
ル効果の発生なく、形成することが可能となる。

【００２１】この場合に、ゲート電極の側壁に絶縁材に
よりサイドウォールを形成し、該サイドウォールの下部
に空間を形成し、該空間を含めて基板上に低抵抗かつイ
オンが拡散しやすい材料からなる層を形成し、イオン注
入を行って拡散層を形成する構成とすることができる。
このようにすると、きわめて容易な工程で、効果的な半
導体装置を得ることができる。

【００２２】

【発明の実施の形態】以下本発明の好ましい実施の形態
について、図面を参照して説明する。但し当然のことで
はあるが、本発明は図示実施の形態例に限定されるもの
ではない。

【００２３】実施の形態例１ 本発明の第１の実施の形態例を、図１及び図２ないし図
５を参照して説明する。本例では、ＭＯＳトランジスタ
形成において、低抵抗層として、シリサイド（この例で
はチタンシリサイドを用いたが、その他同様の挙動を示
すコバルト、タングステン等を用いて、シリサイドを形
成してもよい）を形成したものである。シリサイドは、
低抵抗かつイオンの拡散の速い材料として選択されてい
る。

【００２４】特に本例では、ＭＯＳトランジスタ形成に
際し、ゲート電極の両側に、イオン注入を用いないで低
抵抗な層を形成し、かつ浅い拡散層を形成して、短チャ
ネル効果の生じないトランジスタ構造を得るようにした
ものである。図１を用いて本例の工程の概略を述べる
と、本例においては、半導体基板１上のゲート電極２の
側壁に、下部に空間７ｂが存在するサイドウォール７を
側壁保護膜として形成し（図１（ａ））、気相成長法等
により低抵抗層８形成用の低抵抗層材料８ａを形成した
（図１（ｂ））後、不要な部分を除去して、低抵抗層８
を有し、かつ高濃度で浅い拡散層４１を有する図１
（ｃ）の構造を得るものである。

【００２５】本例の工程について図２ないし図５を参照
して具体的に説明すると、以下のとおりである。半導体
基板１（ここではシリコン半導体基板）に、通例の手法
に従い、素子分離工程を行う。一般のＬＯＣＯＳ酸化法
を用いることができる。

【００２６】半導体基板１に、ゲート酸化を施して、５
ｎｍの二酸化シリコン膜を形成し、これをゲート絶縁膜
３とする。ゲート酸化の手法は、熱酸化によった。次い
で、ゲート材料２ａとして、ポリシリコン膜を、１００
ｎｍ厚で堆積した。以上により、図２（ａ）の構造とし
た。

【００２７】次に、フォトリソグラフィ技術を用いてレ
ジストパターニングを行い、これをマスクとしてゲート
材料２ａをエッチングしてゲート電極２を形成する。以
上により、図２（ｂ）の構造とした。

【００２８】次に本例では、半導体基板１全面に、絶縁
膜６としてＣＶＤ二酸化シリコン膜を２０ｎｍ厚で堆積
して形成した。以上により、図２（ｃ）の構造とした。

【００２９】さらに半導体基板１全面に、サイドウォー
ル形成用絶縁膜７ａとして、ここではＣＶＤシリコンナ
イトライド膜を１５０ｎｍ厚で堆積した。これにより、
図３（ａ）の構造とした。

【００３０】サイドウォール形成用絶縁膜７ａ（シリコ
ンナイトライド膜）の堆積後、基板１が露出するまで、
フッ素系エッチングガス等を用いて異方性エッチングを
行った。これにより図３（ｂ）に示すように、ゲート電
極２の側壁に、側壁保護膜となるサイドウォール７が形
成された。

【００３１】次いで、サイドウォール７の下部にアンダ
ーカットを入れる処理を行う。ここではエッチングを施
し、特に、フッ酸を用いたウェットエッチングを行うこ
とにより、サイドウォール７の下部に位置する絶縁膜６
（二酸化シリコン膜。ゲート絶縁膜３をなす二酸化シリ
コンと一体になっている。）を除去して、サイドウォー
ル７の下部をサイドエッチングし、ここにアンダーカッ
トを入れた。ここでは、具体的には、０．５重量％のフ
ッ酸を用い、５ないし６分の処理で、５０〜７０ｎｍ程
度をエッチオフした。これにより図４（ａ）に示すよう
に、サイドウォール７の下部（サイドウォール７と基板
１との間）に、空間７ｂが形成された構造が得られた。

【００３２】次に本例では、低抵抗層を形成するための
低抵抗材料８ａとして、チタン層を、５０ｎｍ厚でＣＶ
Ｄにより堆積した。これにより図４（ｂ）に示す構造を
得た。

【００３３】次に低抵抗層８の形成を行うが、本例で
は、熱処理により、シリコン系材料上のチタンをシリサ
イド化して、低抵抗層の形成を行った。具体的には、窒
素雰囲気下で、８００°Ｃでアニールを行い、シリコン
系材料上に存在するチタンを選択的にシリサイド化す
る。本例では、シリコン基板１上のチタン、及びゲート
電極２（ポリシリコンからなる）上のチタンが、シリサ
イド化される。シリコン基板１上のチタンは、サイドウ
ォール７の下部（サイドウォール７と基板１との間）の
空間７ｂ（図４（ａ））にも入り込んでいるので、この
部分においてもシリサイド化され、低抵抗層８となる。
ゲート電極２上のチタンがシリサイド化されて形成され
た低抵抗層は、符号８１で示す。シリサイド化しない余
分なチタンを除去して、図５（ａ）の構造を得る。余分
なチタン除去は、硫酸−過酸化水素水混合液を用いたウ
ェットエッチングによって、その除去を行った。

【００３４】次に、Ｎチャネル、Ｐチャネルを打ち分け
たイオン注入で、拡散層を形成する。回復アニールを行
って、図５（ｂ）のトランジスタ構造を完成する。ここ
でのイオン注入による不純物導入は、サイドウォール７
（側壁保護膜）がイオン注入のマスクとなるため、サイ
ドウォール７の外側にのみなされる。このサイドウォー
ル７の外側にのみなされたイオン注入によって、高濃度
不純物領域４２が形成されることになる。サイドウォー
ル７の下部については、次のように高濃度で浅い拡散層
４１が形成される。イオン注入により、サイドウォール
７の外側に位置するシリサイド層（低抵抗層８）中にも
不純物が導入されるが、シリサイド層中の不純物の拡散
係数は、基板１を構成するシリコン中より著しく速い。
このため、不純物はシリサイド層中を速やかに拡散し
て、イオンが注入されていないサイドウォール７（側壁
保護膜）下の層にも不純物が広がって、極めて浅い接合
をつくる。この不純物は、基板表面で高濃度であり、よ
って高濃度で抵抗が低く、しかも浅い拡散層４１が形成
されることになる。

【００３５】本例の半導体装置及びその製造方法の利点
について、図１及び図２ないし図５を参照して説明する
と、次のとおりである。本例の半導体装置（ＭＯＳトラ
ンジスタ）は、図１（ｃ）に示すように、半導体基板１
上にゲート電極２を有する半導体装置において、ゲート
電極２の側方における半導体基板１上に、ゲート電極２
と絶縁された低抵抗層８を具備してなるものである。こ
の低抵抗層８により、ゲート電極２近傍が非常に抵抗が
低く、駆動能力が高く、短チャネル効果の生じないトラ
ンジスタとなる。

【００３６】本例の半導体装置は、また、ゲート電極２
の上面には、さらに該低抵抗層８と同材料（ここではシ
リサイド）の低抵抗層８１が直接形成されているので、
ゲート抵抗も低く、有利である。

【００３７】本例の半導体装置は、また、ゲート電極２
の側壁には、絶縁材によりサイドウォール７が形成さ
れ、低抵抗層８は、少なくともその一部がこのサイドウ
ォール７と半導体基板１との間に存在する構造となって
いるので、低抵抗層８とゲート電極２との絶縁性は、確
実に保たれる。かつ、このような構造であるがゆえに、
上述した容易な工程により、かかるトランジスタを得る
ことができるのである。

【００３８】本例の半導体装置の製造工程においては、
側壁保護膜をなすサイドウォール７に、アンダーカット
を入れて（空間７ｂの形成）、ここにシリサイド層を滑
り込ませるようにして、低抵抗層８を形成した。このよ
うにシリサイド層により低抵抗層８を形成する場合に
は、低抵抗層８によって、ゲート電極２とソース／ドレ
イン領域４とが短絡してしまうことであるが、本例で
は、絶縁材によりサイドウォール７を形成することで、
この問題を回避している。しかも、低抵抗層８（シリサ
イド層）がゲート電極２に近付いていた方がトランジス
タの駆動能力が高まって有利であるので、必要な量だけ
アンダーカットを入れて、サイドウォール７の下低抵抗
層８（シリサイド層）をもぐり込ませるようにした。

【００３９】このサイドウォール７（側壁保護膜）は、
イオン注入の阻止膜としても働くので、短チャネル効果
で性能が落ちるような深い拡散層は、ゲート電極２から
遠ざけられることになる。

【００４０】また本例では、チタン層を低抵抗層８形成
用低抵抗材料８ａとするが、これはシリコン系材料上で
シリサイド化反応を起こしたのち、シリサイド化してい
ない余分なチタン層はウェットエッチングにより容易に
除去され、工程が煩雑となることが避けられている。

【００４１】本例において、イオン注入による不純物導
入は、サイドウォール７（側壁保護膜）の外側にのみな
されるが、このとき前述したように、シリサイド層（低
抵抗層８）中の不純物の拡散係数がシリコン中より著し
く速いため、図１（ｂ）に符号９１で示すように、イオ
ンが注入されていないサイドウォール７（側壁保護膜）
下の層にも不純物が広がる。この部分９２に、表面高濃
度であって低抵抗で、極めて浅い接合の拡散層４１の領
域が形成される。図１（ｂ）に符号９３で示す部分が、
イオン注入で拡散層４２（高濃度のソース／ドレイン領
域）を形成する領域となる。

【００４２】最終的に、ゲート電極２近傍には、非常に
抵抗が低く、接合深さの浅い、不純物拡散層（シリサイ
ド層を含む）が作られる。これによって、駆動能力が高
く、短チャネル効果の生じないトランジスタを、容易な
工程で形成することができた。

【００４３】よって本例により、拡散層の抵抗が低く、
作動が高速で、かつ拡散層の横方向（側方）の広がりを
抑え、ゲート長が縮小しても同じしきい値電圧を維持で
きるトランジスタが得られた。

【００４４】実施の形態例２ この例は、シリサイド層（実施の形態例１）の代わり
に、ポリシリコン層を低抵抗層として用いた場合であ
る。

【００４５】図６を用いて本例の工程の概略を述べる
と、本例においては、実施の形態例１と同様に、半導体
基板１上のゲート電極２の側壁に、下部に空間７ｂが存
在するサイドウォール７を側壁保護膜として形成し（図
６（ａ））、さらに本例では低抵抗層８形成用の低抵抗
層材料８ａをポリシリコンにより形成し（図６
（ｂ））、最終的に図６（ｃ）の構造を得るものであ
る。

【００４６】本例の工程は、途中までは、実施の形態例
１と同様である。すなわち、図２（ａ）（ｂ）（ｃ）、
図３（ａ）（ｂ）、図４（ａ）の構造を得るまでは実施
の形態例１と同様の工程を行って、サイドウォール７
（側壁保護膜）の下部に空間７ｂが形成された構造を得
る。

【００４７】その後、ＣＶＤ法によりポリシリコンを膜
厚３０ｎｍで堆積して、これを抵抗層８形成用の低抵抗
層材料８ａとする。これにより、図７（ａ）の構造を得
る。

【００４８】次に、イオン注入により拡散層を形成す
る。実施の形態例１と同様に、Ｎチャネル、Ｐチャネル
を打ち分けたイオン注入を行って、拡散層を形成する
が、ここでは、拡散層と基板上のポリシリコンのドープ
のタイプを同じとして、拡散層、低抵抗層材料８ａ（ポ
リシリコン層）、ゲート電極２用ポリシリコンに同時に
不純物導入を行い、工程数を節約することができる（図
７（ｂ）。符号８２で、ドープされたポリシリコンを示
す）。続いて、回復アニールを行って、さらにドライエ
ッチング等により、ゲート電極２、ソース／ドレイン拡
散層４２間の短絡を防ぐために、余分なポリシリコン
（低抵抗層材料８ａで、抵抗層８として残さないポリシ
リコン）を除去して、図７（ｃ）のトランジスタ構造を
完成する。

【００４９】本例でも上記のように、側壁保護膜をなす
サイドウォール７に、アンダーカットを入れて、ここに
ポリシリコン層をもぐり込ませるようにしたものであっ
て、この手法は、実施の形態例１と同様である。

【００５０】イオン注入により拡散層を形成したあとの
回復アニールでは、ポリシリコン中の不純物の拡散係数
はシリコン基板中より著しく速いため、イオン注入によ
る不純物の導入がサイドウォール７（側壁保護膜）の外
側にのみなされても、拡散で不純物をゲート電極２の近
傍まで延ばすことができる。本例でもこれにより、表面
高濃度で抵抗の低い浅い拡散層４１が形成される。すな
わち、図６（ｂ）の符号９２で示す部分を低抵抗で浅い
拡散層４１の形成領域とし、符号９２で示す部分を、イ
オン注入で拡散層（ソース／ドレイン拡散層４２）の形
成領域とすることができる。

【００５１】こののちの余分なポリシリコンの除去の工
程においては、レジストによるパターニング工程は必要
とされず、堆積膜厚とほぼ同等の膜厚をエッチング除去
すればよい。側壁部に残るポリシリコンは完全に除去し
なくとも、ゲート電極２と拡散層４１，４２との短絡さ
え防がれていれば、コンタクトホールの位置合わせの余
裕部として積極的に利用することができる。また、図６
（ｃ）及び図７（ｃ）に示すように、ポリシリコン層上
にさらにシリサイド層形成のための層８２（チタンシリ
サイド、コバルトシリサイド、タングステンシリサイド
その他のシリサイド層形成用の層）を形成する場合が考
えられるが、このような場合のシリサイド化のバッファ
層として用いるために、残しておくことができる。シリ
サイド化の際、基板シリコンが反応により消耗するの
を、補償することができる。（但しこの場合、短絡を確
実に防ぐためには、パターニングを行うことが望まし
い。）

【００５２】本例でも、駆動能力が高く、短チャネル効
果の生じないトランジスタ構造を、容易な工程で得るこ
とができた。

【００５３】よって本例により、拡散層の抵抗が低く、
作動が高速で、かつ拡散層の横方向（側方）の広がりを
抑え、ゲート長が縮小しても同じしきい値電圧を維持で
きるトランジスタが得られた。

【００５４】

【発明の効果】本発明によれば、ゲート長を効果的に縮
小でき、作動が速く、信頼性の点で問題のない半導体装
置を提供することができ、また本発明の半導体装置の製
造方法は、このような半導体装置を、容易な工程で、信
頼性高く形成することができるものである。

【図面の簡単な説明】

【図１】 本発明の実施の形態例１の工程の概要を断面
図で示すものである。

【図２】 本発明の実施の形態例１の工程を順に断面図
で示すものである（１）。

【図３】 本発明の実施の形態例１の工程を順に断面図
で示すものである（２）。

【図４】 本発明の実施の形態例１の工程を順に断面図
で示すものである（３）。

【図５】 本発明の実施の形態例１の工程を順に断面図
で示すものである（４）。

【図６】 本発明の実施の形態例２の工程の概要を断面
図で示すものである。

【図７】 本発明の実施の形態例２の工程を断面図で示
すものである。

【図８】 従来技術を示す図である。

【図９】 別の従来技術のを示す図である。

【符号の説明】

１ 半導体基板 ２ ゲート電極 ３ ゲート絶縁膜 ４１ 高濃度で浅い拡散層 ４２ 拡散層（高濃度不純物領域） ６ 絶縁膜 ７ サイドウォール（側壁保護膜） ７ｂ 空間 ８ 低抵抗層（低抵抗かつイオンが拡散しやすい材
料からなる層） ８ａ 低抵抗材料 ８１ （ゲート電極上の）低抵抗層

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基板上にゲート電極を有する半導体
   装置において、 ゲート電極の側方における半導体基板上に、ゲート電極
   と絶縁された低抵抗層を具備してなることを特徴とする
   半導体装置。
2. 【請求項２】ゲート電極の上面には、さらに前記低抵抗
   層と同材料の低抵抗層が直接形成されてなることを特徴
   とする請求項１に記載の半導体装置。
3. 【請求項３】ゲート電極の側壁には、絶縁材によりサイ
   ドウォールが形成され、前記ゲート電極の側方における
   半導体基板上に形成された、ゲート電極と絶縁された低
   抵抗層は、少なくともその一部がこのサイドウォールと
   半導体基板との間に存在することを特徴とする請求項１
   に記載の半導体装置。
4. 【請求項４】半導体基板上にゲート電極を有する半導体
   装置の製造方法において、 ゲート電極の両側に低抵抗かつイオンが拡散しやすい材
   料からなる層を設け、 該低抵抗かつイオンが拡散しやすい材料からなる層のゲ
   ート電極に近い部分をマスクして該マスクの外側にイオ
   ン注入を行って拡散層を形成することを特徴とする半導
   体装置の製造方法。
5. 【請求項５】ゲート電極の側壁に絶縁材によりサイドウ
   ォールを形成し、 該サイドウォールの下部に空間を形成し、 該空間を含めて基板上に低抵抗かつイオンが拡散しやす
   い材料からなる層を形成し、 イオン注入を行って拡散層を形成することを特徴とする
   請求項４に記載の半導体装置の製造方法。