KR100766270B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
Description
Claims (19)
- 고전압 소자 영역과 저전압 소자 영역으로 분리되는 반도체 기판에 소자 분리막을 형성하는 단계;상기 반도체 기판 상에 제 1 게이트 산화막을 형성하는 동시에 상기 반도체 기판과 상기 제 1 게이트 산화막 간의 계면에 제 1 절연층을 형성하는 단계;상기 제 1 게이트 산화막 상에 제 2 게이트 산화막을 형성하는 동시에 상기 제 1 절연층을 상기 제 1 게이트 산화막과 상기 제 2 게이트 산화막 간의 계면으로 이동시키는 단계;상기 제 2 게이트 산화막 상에 제 1 폴리실리콘층을 형성한 후 제 1 식각공정을 실시하여 저전압 소자 영역 상에 형성되는 상기 제 1 폴리실리콘층을 제거하는 동시에 상기 제 2 게이트 산화막을 소정 두께만 남기고 제거하는 단계;전체 구조 상부에 제 3 게이트 산화막을 형성하는 동시에 상기 저전압 소자 영역 상의 상기 제 1 게이트 산화막과 상기 반도체 기판 간의 계면에 제 2 절연층을 형성하는 단계;상기 제 3 게이트 산화막을 제거하는 동시에 상기 저전압 소자 영역 상에 잔재하는 상기 제 2 게이트 산화막을 제거하는 단계;전체 구조 상부에 제 2 폴리실리콘층을 형성한 후 제 2 식각공정을 실시하여 상기 고전압 소자 영역 상에 제 1 게이트 전극을 형성하는 동시에 상기 저전압 소자 영역 상에 제 2 게이트 전극을 형성하는 단계; 및상기 제 1 게이트 전극 및 제 2 게이트 전극의 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 게이트 산화막은 NO 가스를 이용한 열 산화공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 게이트 산화막은 습식 산화방식에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연층은 질화층인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 게이트 산화막은 상기 제 1 식각공정에 의해 전체 두께의 1/2만 남기고 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 게이트 산화막은 NO 가스를 이용한 열 산화공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연층은 질화층인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 게이트 전극은 상기 제 1 게이트 산화막, 상기 제 1 절연층, 상기 제 2 게이트 산화막 및 상기 제 1 폴리실리콘층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 게이트 전극은 상기 제 2 절연층, 상기 제 1 게이트 산화막, 상기 제 1 절연층 및 상기 제 2 폴리실리콘층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 영역을 형성하는 단계는 상기 제 1 및 제 2 게이트 전극의 양측의 상기 반도체 기판에 저농도 접합영역을 형성하는 단계;상기 제 1 및 제 2 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및상기 스페이서를 마스크로 하여 상기 저농도 접합영역 상에 고농도 접합영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 영역을 형성한 후 열처리 공정을 실시하여 상기 소오스/드레인 영역 및 제 1 및 제 2 게이트 전극 상에 살리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 게이트 산화막, 상기 제 2 게이트 산화막 및 제 1 폴리실리콘층은 인-시튜로 시간 지연없이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 고전압 소자 영역과 저전압 소자 영역으로 분리되는 반도체 기판에 소자 분리막을 형성하는 단계;상기 반도체 기판 상에 제 1 게이트 산화막, 제 2 게이트 산화막을 형성한 단계;전체 구조 상부에 제 1 폴리실리콘층을 형성한 후 제 1 식각공정을 실시하여 상기 저전압 소자 영역의 상기 제 1 폴리실리콘층 및 상기 제 2 게이트 산화막을 식각하는 단계;전체 구조 상부에 제 2 폴리실리콘층을 형성한 후 제 2 식각공정을 실시하여 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계; 및상기 제 1 게이트 전극 및 제 2 게이트 전극 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13 항에 있어서,상기 제 1 게이트 산화막은 NO 가스를 이용한 열 산화공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 열 산화공정에 의해 상기 제 1 게이트 산화막과 상기 반도체 기판 간의 계면에 제 1 질화층이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13 항에 있어서,상기 제 2 게이트 산화막은 습식 산화방식에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13 항에 있어서,상기 제 2 폴리실리콘층을 형성하기 전에 NO 가스를 이용한 열 산화공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 17 항에 있어서,상기 열 산화공정에 의해 상기 제 1 게이트 산화막과 상기 반도체 기판 간의 계면에 제 2 질화층이 형성되고, 동시에 전체구조 상부에 제 3 게이트 산화막이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 18 항에 있어서,상기 제 2 폴리실리콘층은 상기 제 3 게이트 산화막이 제거된 후 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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