KR100353466B1 - 트랜지스터 및 그의 제조 방법 - Google Patents
트랜지스터 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR100353466B1 KR100353466B1 KR1020000075302A KR20000075302A KR100353466B1 KR 100353466 B1 KR100353466 B1 KR 100353466B1 KR 1020000075302 A KR1020000075302 A KR 1020000075302A KR 20000075302 A KR20000075302 A KR 20000075302A KR 100353466 B1 KR100353466 B1 KR 100353466B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- insulating film
- semiconductor substrate
- layer
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 48
- 239000012535 impurity Substances 0.000 claims abstract description 39
- 150000004767 nitrides Chemical class 0.000 claims abstract description 34
- 238000002955 isolation Methods 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims 2
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 150000002500 ions Chemical class 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 244000101724 Apium graveolens Dulce Group Species 0.000 description 1
- 235000015849 Apium graveolens Dulce Group Nutrition 0.000 description 1
- 235000010591 Appio Nutrition 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명의 트랜지스터 및 그의 제조 방법은 저농도의 불순물이 주입된 제 1 소오스/드레인 불순물 영역의 측면 부위와 활성 영역과 소자분리막 사이의 공간에 제 2 질화막 스페이서를 형성하므로, 상기 제 1 소오스/드레인 불순물 영역의 측면 부위와 활성 영역과 소자분리막 사이의 공간에 발생되는 셀리사이드층의 확산을 방지하여 GOI(Gate Oxide Integrality)와 불순물 영역에 누설전류 발생을 억제하므로 소자 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 게이트 전극양측에 두 개의 절연막 스페이서를 형성하여 소자의 수율 및 신뢰성을 향상시키는 트랜지스터 및 그의 제조 방법에 관한 것이다.
종래 기술에 따른 트랜지스터의 제조 방법은 도 1a에서와 같이, 소자분리 영역에 소자분리막(F)이 형성된 p형의 반도체 기판(11)상에 산화막, 다결정 실리콘층 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 다결정 실리콘층과 산화막을 식각하여 게이트 산화막(12)과 게이트 전극(13)을 형성한 후, 상기 감광막을 제거한다.
도 1b에서와 같이, 상기 게이트 전극(13)을 마스크로 전면에 저농도 n형 불순물 이온을 주입 및 드라이브- 인(Drive-in) 하여 제 1 소오스/드레인 불순물 영역(14)을 형성한다.
도 1c에서와 같이, 전면에 HLD(High-temperature Low Deposition)막(15)과 질화막을 형성한다.
그리고, 상기 HLD막(15)과 질화막을 에치백(Etch back)하여 상기 게이트 전극(13) 양측에 질화막 스페이서(16)를 형성한다.
이어 상기 게이트 전극(13), HLD막(15) 및 질화막 스페이서(16)를 마스크로 전면에 고농도 n형 불순물 이온을 주입 및 드라이브-인 하여 제 2 소오스/드레인 불순물 영역(17)을 형성한다.
여기서, 상기 HLD막(15)은 상기 게이트 전극(13)과 질화막 스페이서(16) 사이의 버퍼(Buffer) 역할을 한다.
상기 질화막 스페이서(16) 대신에 산화막으로 구성된 산화막 스페이서로 형성할 수 있다.
그리고, 상기 게이트 전극(13)을 포함한 전면에 코발트(Cobalt)와 티타늄(Titanium)과 같은 금속층을 형성하고, 전면을 열처리하면 상기 금속층과 실리콘이 반응을 일으켜 상기 게이트 전극(13)과 제 2 소오스/드레인 불순물 영역(17)의 표면에 셀리사이드층(18)을 발생시킨다.
그 후, 상기 금속층을 제거한다.
여기서, 상기 셀리사이드층(18)의 발생 공정 시 상기 제 1 소오스/드레인 불순물 영역(14)의 측면 부위(A)와 활성 영역과 소자분리막(F) 사이의 공간(B)에 상기 셀리사이드층(18)의 확산 현상이 발생된다.
종래의 반도체 소자 및 그의 제조 방법은 본 발명의 트랜지스터 및 그의 제조 방법은 저농도의 불순물이 주입된 제 1 소오스/드레인 불순물 영역의 측면 부위와 활성 영역과 소자분리막 사이의 공간에 셀리사이드층이 확산되어 지오아이(Gate Oxide Integrality :GOI)와 불순물 영역에 누설전류가 발생되므로 소자 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 저농도의 불순물이 주입된 소오스/드레인 불순물 영역의 측면 부위와 활성 영역과 소자분리막 사이의 공간에 질화막 스페이서를 형성하여 상기 소오스/드레인 불순물 영역의 측면 부위와 활성 영역과 소자분리막 사이의 공간에 발생되는 셀리사이드층의 확산을 방지하는 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 2는 본 발명의 실시 예에 따른 트랜지스터의 구조를 나타낸 단면도
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도
< 도면의 주요 부분에 대한 부호의 설명 >
11, 31 : 반도체 기판 12, 32 : 게이트 산화막
13, 33 : 게이트 전극 14, 34 : 제 1 소오스/드레인 불순물 영 역
15, 35 : HLD막 16 : 질화막 스페이서
36 : 제 1 질화막 스페이서 17, 37 : 제 2 소오스/드레인 불순물 영역
38 : 제 2 질화막 스페이서 18, 39 : 셀리사이드층
본 발명의 트랜지스터는 소자분리 영역의 반도체 기판에 형성되는 소자분리막, 상기 활성 영역의 반도체 기판상에 게이트 절연막을 개재하며 형성되는 게이트 전극, 상기 게이트 전극의 측벽과 그에 인접한 반도체 기판의 소정 폭 상에 형성되는 버퍼층, 상기 버퍼층 상에 형성되는 제 1 절연막 스페이서, 상기 활성 영역과 소자분리막 사이의 공간과 제 1 절연막 스페이서 측벽에 형성되는 제 2 절연막 스페이서, 상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 불순물 영역 및 상기 게이트 전극과 소오스/드레인 불순물 영역의 표면에 형성되는 셀리사이드층을 포함하여 구성됨을 특징으로 한다.
그리고 본 발명의 트랜지스터의 제조 방법은 소자분리 영역에 소자분리막이 형성된 제 1 도전형의 반도체 기판을 준비하는 단계, 상기 활성 영역의 반도체 기판상에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 반도체 기판 표면내에 저농도 제 2 도전형의 제 1 소오스/드레인 불순물 영역을 형성하는 단계, 상기 게이트 전극 양측의 반도체 기판상에 버퍼층과 제 1 절연막 스페이서를 형성하는 단계, 상기 제 1 절연막 스페이서를 포함한 게이트 전극 양측의 반도체 기판 표면내에 고농도 제 2 도전형의 제 2 소오스/드레인 불순물 영역을 형성하는 단계, 상기 제 1 질화막 스페이서를 포함한 게이트 전극 양측에 그리고 활성 영역과 소자분리막 사이의 공간에 제 2 절연막 스페이서를 형성하는 단계 및 상기 게이트 전극과 제 2 소오스/드레인 불순물 영역의 표면에 셀리사이드층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 트랜지스터 및 그의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 트랜지스터의 구조를 나타낸 단면도이다.
본 발명의 트랜지스터는 도 2에서와 같이, 소자분리 영역에 소자분리막(F)이 형성된 p형의 반도체 기판(31), 상기 활성 영역의 반도체 기판(31)상에 게이트 산화막(32)을 개재하며 형성되는 게이트 전극(33), 상기 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 저농도 n형 불순물 이온이 주입 및 드라이브-인 되어 형성되는 제 1 소오스/드레인 불순물 영역(34), 상기 게이트 전극(33) 양측의 반도체 기판(31)상에 형성되는 HLD막(35)과 제 1 질화막 스페이서(36), 상기 제 1 질화막 스페이서(36)를 포함한 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 고농도 n형 불순물 이온이 주입 및 드라이브-인 되어 형성되는 제 2 소오스/드레인 불순물 영역(37), 상기 제 1 질화막 스페이서(36)를 포함한 게이트 전극(33) 양측에 그리고 활성 영역과 소자분리막(F) 사이의 공간(B)에 형성되는 제 2 질화막 스페이서(38) 및 상기 게이트 전극(33)과 제 2 소오스/드레인 불순물 영역(37)의 표면에 형성되는 셀리사이드층(39)으로 형성된다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 트랜지스터의 제조 방법은 도 3a에서와 같이, 소자분리 영역에 소자분리막(F)이 형성된 p형의 반도체 기판(31)상에 산화막, 다결정 실리콘층 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 다결정 실리콘층과 산화막을 식각하여 게이트 산화막(32)과 게이트 전극(33)을 형성한 후, 상기 감광막을 제거한다.
도 3b에서와 같이, 상기 게이트 전극(33)을 마스크로 이용하여 전면에 저농도 n형 불순물 이온을 주입 및 드라이브-인 하여 제 1 소오스/드레인 불순물 영역(34)을 형성한다.
도 3c에서와 같이, 전면에 HLD막(35)과 제 1 질화막을 형성한다.
그리고, 상기 HLD막(35)과 제 1 질화막을 에치백하여 상기 게이트 전극(33) 양측에 제 1 질화막 스페이서(36)를 형성한다.
이어 상기 게이트 전극(33), HLD막(35) 및 제 1 질화막 스페이서(36)를 마스크로 사용하여 전면에 고농도 n형 불순물 이온을 주입 및 드라이브-인 하여 제 2 소오스/드레인 불순물 영역(37)을 형성한다.
여기서, 상기 HLD막(35)은 상기 게이트 전극(33)과 제 1 질화막 스페이서(36) 사이의 버퍼 역할을 한다.
상기 제 1 질화막 스페이서(36) 대신에 산화막으로 구성된 산화막 스페이서로 형성할 수 있다.
그리고, 전면에 상기 제 1 질화막보다 30 ∼ 60% 작은 두께의 제 2 질화막을형성한 후, 에치백하여 상기 제 1 질화막 스페이서(36)를 포함한 게이트 전극(33) 양측에 제 2 질화막 스페이서(38)를 형성한다.
여기서, 상기 제 2 질화막 스페이서(38) 형성 공정시, 상기 제 1 질화막 스페이서(36)를 형성하기 위한 과도 식각을 수반하는 에치백 방법을 사용하지 않기 때문에 활성 영역과 소자분리막(F) 사이의 공간(B)에도 상기 제 2 질화막 스페이서(38)가 잔재한다.
상기 제 2 질화막 스페이서(38) 대신에 산화막으로 구성된 산화막 스페이서로 형성할 수 있다.
상기 게이트 전극(33)을 포함한 전면에 코발트와 티타늄과 같은 금속층을 형성하고, 전면을 열처리하면 상기 금속층과 실리콘이 반응을 일으켜 상기 게이트 전극(33)과 제 2 소오스/드레인 불순물 영역(37)의 표면에 셀리사이드층(39)을 발생시킨다.
그 후, 상기 금속층을 제거한다.
여기서, 상기 셀리사이드층(39)의 발생 공정 시 상기 제 1 소오스/드레인 불순물 영역(34)의 측면 부위(A)와 활성 영역과 소자분리막(F) 사이의 공간(B)에 발생되는 상기 셀리사이드층(39)의 확산을 상기 제 2 질화막 스페이서(38)의 형성으로 방지한다.
본 발명의 트랜지스터 및 그의 제조 방법은 저농도의 불순물이 주입된 제 1 소오스/드레인 불순물 영역의 측면 부위와 활성 영역과 소자분리막 사이의 공간에제 2 질화막 스페이서를 형성하므로, 상기 제 1 소오스/드레인 불순물 영역의 측면 부위와 활성 영역과 소자분리막 사이의 공간에 발생되는 셀리사이드층의 확산을 방지하여 GOI와 불순물 영역에 누설전류 발생을 억제하므로 소자 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (5)
- 소자분리 영역의 반도체 기판에 형성되는 소자분리막;상기 활성 영역의 반도체 기판상에 게이트 절연막을 개재하며 형성되는 게이트 전극;상기 게이트 전극의 측벽과 그에 인접한 반도체 기판의 소정 폭 상에 형성되는 버퍼층;상기 버퍼층 상에 형성되는 제 1 절연막 스페이서;상기 활성 영역과 소자분리막 사이의 공간과 제 1 절연막 스페이서 측벽에 형성되는 제 2 절연막 스페이서;상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 불순물 영역; 및상기 게이트 전극과 소오스/드레인 불순물 영역의 표면에 형성되는 셀리사이드층을 포함하여 구성됨을 특징으로 하는 트랜지스터.
- 소자분리 영역에 소자분리막이 형성된 제 1 도전형의 반도체 기판을 준비하는 단계;상기 활성 영역의 반도체 기판상에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 저농도 제 2 도전형의 제 1소오스/드레인 불순물 영역을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판상에 버퍼층과 제 1 절연막 스페이서를 형성하는 단계;상기 제 1 절연막 스페이서를 포함한 게이트 전극 양측의 반도체 기판 표면내에 고농도 제 2 도전형의 제 2 소오스/드레인 불순물 영역을 형성하는 단계;상기 제 1 질화막 스페이서를 포함한 게이트 전극 양측에 그리고 활성 영역과 소자분리막 사이의 공간에 제 2 절연막 스페이서를 형성하는 단계;상기 게이트 전극과 제 2 소오스/드레인 불순물 영역의 표면에 셀리사이드층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 제 1, 제 2 절연막 스페이서를 질화막 또는 산화막으로 형성함을 특징으로 하는 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 제 2 절연막 스페이서의 형성물질인 제 2 절연막을 상기 제 1 절연막 스페이서의 형성물질인 제 1 절연막보다 30 ∼ 60% 작은 두께로 상기 게이트 전극을 포함한 반도체 기판상에 형성함을 특징으로 하는 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 제 1 절연막 스페이서를 과도 식각을 수반하는 에치백 방법으로 형성하고, 상기 제 2 절연막 스페이서를 에치백 방법으로 형성함을 특징으로 하는 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000075302A KR100353466B1 (ko) | 2000-12-11 | 2000-12-11 | 트랜지스터 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000075302A KR100353466B1 (ko) | 2000-12-11 | 2000-12-11 | 트랜지스터 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020045885A KR20020045885A (ko) | 2002-06-20 |
| KR100353466B1 true KR100353466B1 (ko) | 2002-09-19 |
Family
ID=27680987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000075302A KR100353466B1 (ko) | 2000-12-11 | 2000-12-11 | 트랜지스터 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100353466B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105699410B (zh) * | 2016-01-28 | 2018-05-29 | 武汉新芯集成电路制造有限公司 | 一种goi失效点无损定位方法及goi失效分析方法 |
-
2000
- 2000-12-11 KR KR1020000075302A patent/KR100353466B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020045885A (ko) | 2002-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20030058641A (ko) | 반도체 소자의 트랜지스터 및 그의 제조 방법 | |
| JP2004165627A (ja) | Ｌ字型スペーサを採用した半導体素子の製造方法 | |
| JP2004311999A (ja) | 浅いソース／ドレーン領域を有する半導体素子の製造方法 | |
| KR100353466B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100766270B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20020007848A (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100761547B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100359162B1 (ko) | 트랜지스터의 제조 방법 | |
| KR100311502B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100223936B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100359164B1 (ko) | 트랜지스터의 제조 방법 | |
| KR100537273B1 (ko) | 반도체 소자 제조방법 | |
| KR100272509B1 (ko) | 트랜지스터및그제조방법 | |
| KR100304975B1 (ko) | 반도체소자제조방법 | |
| KR100800922B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR19990049060A (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100358564B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100503358B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100439102B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100408718B1 (ko) | 트랜지스터의 제조 방법 | |
| KR20040008407A (ko) | 트랜지스터의 제조 방법 | |
| KR20020050371A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR20020002706A (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR20040002238A (ko) | 트랜지스터의 제조 방법 | |
| KR20010011002A (ko) | 반도체소자의 트랜지스터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |