KR100761547B1 - 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명의 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 다마신(Damascene) 공정을 사용하여 하부 부위보다 상부 부위의 폭이 넓은 구조로 게이트 전극을 형성하므로, 폭이 작은 게이트 전극의 하부 부위에 의해 채널(Channel) 길이를 감소시켜 소자의 집적도를 향상시키고, 폭이 큰 게이트 전극의 상부 부위에 의해 게이트 전극의 면저항을 감소시켜 소자의 동작 속도가 증가하는 등 소자의 특성을 향상시키며 게이트 전극 상측의 콘택홀의 공정 여유도를 증가시켜 상기 게이트 전극과 활성 영역 사이의 단락 발생을 방지하는 등 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도.
도 2는 본 발명의 실시 예에 따른 트랜지스터의 구조를 나타낸 단면도.
도 3a 내지 도 3g는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
31 : 반도체 기판 33 : 저농도 불순물 영역
35 : 제 1 산화막 37 : 제 1 감광막
39 : 콘택홀 41 : 제 2 산화막 스페이서
43 : 채널 영역 45 : 게이트 산화막
47 : 게이트 전극 49 : 제 2 감광막
51 : 고농도 불순물 영역
본 발명은 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 다마신(Damascene) 공정을 사용하여 하부 부위보다 상부 부위의 폭이 넓은 구조로 게이트 전극을 형성하므로 소자의 집적도와 소자의 특성을 향상시키며 소자의 수율 및 신뢰성을 향상시키는 트랜지스터 및 그의 제조 방법에 관한 것이다.
종래 기술에 따른 트랜지스터의 제조 방법은 도 1a에서와 같이, p형의 반도체 기판(11)상에 제 1 산화막, 다결정 실리콘층 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 다결정 실리콘층과 제 1 산화막을 식각하여 게이트 산화막(13)과 게이트 전극(15)을 형성한 후, 상기 감광막을 제거한다.
도 1b에서와 같이, 상기 게이트 전극(15)을 마스크로 저 농도, 저 에너지의 n형 불순물 이온을 주입하고 드라이브-인 하여 상기 게이트 전극(15) 양측의 반도체 기판(11) 표면 내에 저농도 불순물 영역(17)을 형성한다.
도 1c에서와 같이, 상기 게이트 전극(15)을 포함한 전면에 제 2 산화막을 형성하고, 에치백(Etch back)하여 상기 게이트 전극(15) 양측의 반도체 기판(11) 상에 제 2 산화막 스페이서(Spacer)(19)를 형성한다.
도 1d에서와 같이, 상기 제 2 산화막 스페이서(19)를 포함한 게이트 전극(14)을 마스크로 고 농도, 고 에너지의 n형 불순물 이온을 주입하고 드라이브-인 하여 상기 제 2 산화막 스페이서(19)를 포함한 게이트 전극(15) 양측의 반도체 기판(11) 표면 내에 고농도 불순물 영역(21)을 형성한다.
여기서, 상기 저농도 불순물 영역(17)과 고농도 불순물 영역(21)으로 엘디디(Lightly Doped Drain: LDD) 구조의 소오스/드레인 불순물 영역을 형성한다.
그러나, 종래의 트랜지스터 및 그의 제조 방법은 게이트 전극의 하부 폭과 상부 폭이 동일하기 때문에 다음과 같은 문제점이 있었다.
첫째, 게이트 전극의 폭은 게이트 전극 형성 물질인 다결정 실리콘층의 두께와 건식각을 실시할 때 발생하는 상기 다결정 실리콘층에 대한 감광막의 식각 선택비에 의해 제한을 받기 때문에 채널 길이의 저하에 한계가 있어 소자의 집적도가 저하된다.
둘째, 게이트 전극의 폭을 줄일 경우, 게이트 전극의 면저항이 증가하여 소자의 특성이 저하되고, 게이트 전극 상측의 콘택홀의 공정 여유도가 감소하여 상기 게이트 전극과 활성 영역 사이에 단락이 발생하는 등 소자의 수율 및 신뢰성이 저하된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 다마신 공정을 사용하여 하부 부위보다 상부 부위의 폭이 넓은 구조로 게이트 전극을 형성하므로, 폭이 작은 게이트 전극의 하부 부위에 의해 채널(Channel) 길이를 감소시키고 폭이 큰 게이트 전극의 상부 부위에 의해 게이트 전극의 면저항을 감소시키며 게이트 전극 상측의 콘택홀의 공정 여유도를 증가시켜 상기 게이트 전극과 활성 영역 사이의 단락 발생을 방지하는 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 트랜지스터는 반도체 기판, 상기 반도체 기판 상에 게이트 절연막이 개재되며 하부 부위보다 상부 부위의 면적이 넓은 구조로 형성된 게이트 전극, 상기 게이트 전극의 상부 부위와 반도체 기판 사이의 게이트 전극의 하부 부위 측벽에 형성되는 절연막 및 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 구조의 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다.
본 발명의 트랜지스터 및 그의 제조 방법은 제 1 도전형의 반도체 기판 표면 내에 저 농도, 저 에너지의 불순물 형성 공정으로 제 2 도전형의 저농도 불순물 영역을 형성하는 단계, 상기 반도체 기판 상에 게이트 전극용 콘택홀이 형성된 제 1 절연막을 형성하는 단계, 상기 콘택홀의 내벽에 제 2 절연막 스페이서를 형성하는 단계, 상기 제 2 절연막 스페이서와 제 1 절연막을 마스크로 저 농도, 저 에너지의 제 1 도전형 불순물 이온을 주입하고 드라이브-인 하여 상기 노출된 저농도 불순물 영역을 비 활성 영역으로 환원 시켜 채널 영역을 형성하는 단계, 전면에 게이트 절연막, 게이트 전극용 도전층을 순차적으로 형성하는 단계, 상기 도전층과 게이트 절연막을 선택 식각하여 상기 채널 영역 상측에 채널 영역보다 큰 면적을 갖는 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 상기 제 1 절연막을 선택 식각하는 단계 및 상기 게이트 전극을 마스크로 고 농도, 고 에너지의 불순물 형성 공정으로 상기 게이트 전극 양측의 반도체 기판 표면 내에 고농도 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 트랜지스터 및 그의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 트랜지스터의 구조를 나타낸 단면도이고, 도 3a 내지 도 3g는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 트랜지스터는 도 2에서와 같이, p형의 반도체 기판(31) 상에 게이트 산화막(45)이 개재되며 하부 부위보다 상부 부위의 면적이 넓은 구조로 형성된 게이트 전극(47), 상기 게이트 전극(47)의 상부 부위와 반도체 기판(31) 사이의 게이트 전극(47)의 하부 부위의 측벽으로부터 순차적으로 형성되는 제 2 산화막 스페이서(41)와 제 1 산화막(35) 및 상기 게이트 전극(47) 양측의 반도체 기판(31) 표면내에 저농도 불순물 영역(33)과 고농도 불순물 영역(51)의 LDD 구조로 형성되는 n형의 소오스/드레인 불순물 영역으로 구성된다.
본 발명의 실시 예에 따른 트랜지스터의 제조 방법은 도 3a에서와 같이, p형의 반도체 기판(31)에 저 농도, 저 에너지의 n형 불순물 이온을 주입하고 드라이브-인 하여 상기 반도체 기판(31) 표면 내에 저농도 불순물 영역(33)을 형성한다.
여기서, 상기 저농도 불순물 영역(33)의 깊이를 후속 공정에서 형성될 게이트 전극 두께의 반 정도가 되도록 주입 에너지를 조절한다.
도 3b에서와 같이, 상기 반도체 기판(31) 상에 제 1 산화막(35)과 제 1 감광막(37)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막(37)을 게이트 전극용 콘택이 형성될 부위에만 제 거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(37)을 마스크로 CxFy 계열의 기체를 활성화시킨 플라즈마(Plasma)를 사용하여 상기 제 1 산화막(35)을 선택 식각하므로 콘택홀(39)을 형성한다.
여기서, 상기 제 1 산화막(35)을 후속 공정에서 형성될 게이트 전극과 같은 두께로 형성한다.
그리고, 상기 CxFy 계열의 기체를 활성화시킨 플라즈마는 산화막 성분을 식각하지만 실리콘(Si) 성분을 식각하지 못하기 때문에 상기 CxFy 계열의 기체를 활성화시킨 플라즈마를 사용한 상기 제 1 산화막(35)의 식각 공정 시 하부의 상기 반도체 기판(31)이 훼손되지 않는다.
도 3c에서와 같이, 상기 콘택홀(39)을 포함한 제 1 산화막(35) 상에 제 2 산화막을 형성하고, 에치백하여 상기 콘택홀(39)의 내벽에 제 2 산화막 스페이서(41)를 형성한다.
도 3d에서와 같이, 상기 제 1 산화막(35)과 제 2 산화막 스페이서(41)를 마스크로 저 농도, 저 에너지의 p형 불순물 이온을 주입하고 드라이브-인 하여 상기 노출된 반도체 기판(31) 표면 내의 저농도 불순물 영역(37)을 비 활성 영역으로 환원 시켜 채널 영역(43)을 형성한다.
여기서, 상기 채널 영역(43)의 길이를 상기 제 2 산화막 스페이서(41)의 바닥 두께만큼 감소시킬 수 있어 종래보다 더 작은 채널 영역(43)의 길이를 갖는 트랜지스터를 형성할 수 있다.
도 3e에서와 같이, 상기 채널 영역(43)을 포함한 전면에 게이트 산화막(45), 다결정 실리콘층(47a) 및 제 2 감광막(49)을 순차적으로 형성한다.
그리고, 상기 채널 영역(43)을 중심으로 상기 제 2 감광막(49)을 상기 콘택홀(39)보다 더 넓은 부위에만 남도록 선택적으로 노광 및 현상한다.
도 3f에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(49)을 마스크로 Cl2를 활성화시킨 플라즈마를 사용하여 상기 다결정 실리콘층(47a)을 선택 식각하고, CxFy 계열의 기체를 활성화시킨 플라즈마를 사용하여 게이트 산화막(45) 및 제 1 산화막(35)을 선택적으로 식각한 다음, 상기 제 2 감광막(49)을 제거한다.
여기서, 상기 선택적으로 식각된 다결정 실리콘층(47a)에 의해 게이트 전극(47)을 형성한다.
그리고, 본 발명의 게이트 전극(47) 형성 공정은 리소그래피(Lithography) 공정의 동일한 패터닝(Patterning) 해상도 하에서도 더 작은 채널 길이를 갖는 게이트 전극을 형성할 수 있다.
도 3g에서와 같이, 상기 게이트 전극(47)을 마스크로 고 농도, 고 에너지의 n형 불순물 이온을 주입하고 드라이브-인 하여 상기 게이트 전극(47) 양측의 반도체 기판(31) 표면 내에 고농도 불순물 영역(51)을 형성한다.
여기서, 상기 저농도 불순물 영역(37)과 고농도 불순물 영역(51)으로 LDD 구조의 소오스/드레인 불순물 영역을 형성한다.
본 발명의 트랜지스터 및 그의 제조 방법은 다마신 공정을 사용하여 하부 부위보다 상부 부위의 폭이 넓은 구조로 게이트 전극을 형성하므로, 폭이 작은 게이트 전극의 하부 부위에 의해 채널 길이를 감소시켜 소자의 집적도를 향상시키고, 폭이 큰 게이트 전극의 상부 부위에 의해 게이트 전극의 면저항을 감소시켜 소자의 동작 속도가 증가하는 등 소자의 특성을 향상시키며 게이트 전극 상측의 콘택홀의 공정 여유도를 증가시켜 상기 게이트 전극과 활성 영역 사이의 단락 발생을 방지하는 등 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (3)
- 삭제
- 제 1 도전형의 반도체 기판 표면 내에 저 농도, 저 에너지의 불순물 형성 공정으로 제 2 도전형의 저농도 불순물 영역을 형성하는 단계;상기 반도체 기판 상에 게이트 전극용 콘택홀이 형성된 제 1 절연막을 형성하는 단계;상기 콘택홀의 내벽에 제 2 절연막 스페이서를 형성하는 단계;상기 제 2 절연막 스페이서와 제 1 절연막을 마스크로 저 농도, 저 에너지의 제 1 도전형 불순물 이온을 주입하고 드라이브-인 하여 상기 노출된 저농도 불순물 영역을 비 활성 영역으로 환원 시켜 채널 영역을 형성하는 단계;전면에 게이트 절연막, 게이트 전극용 도전층을 순차적으로 형성하는 단계;상기 도전층과 게이트 절연막을 선택 식각하여 상기 채널 영역 상측에 채널 영역보다 큰 면적을 갖는 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 상기 제 1 절연막을 선택 식각하는 단계;상기 게이트 전극을 마스크로 고 농도, 고 에너지의 불순물 형성 공정으로 상기 게이트 전극 양측의 반도체 기판 표면 내에 고농도 불순물 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 저농도 불순물 영역의 깊이를 상기 게이트 전극 두께의 반 정도가 되도록 주입 에너지를 조절함을 특징으로 하는 트랜지스터의 제조 방법.
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